DE10229202B4

DE10229202B4 - Trigger generator circuit

Info

Publication number: DE10229202B4
Application number: DE2002129202
Authority: DE
Inventors: Volker Masur
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2013-06-13
Anticipated expiration: 2022-06-29
Also published as: DE10229202A1

Abstract

Triggergeneratorschaltung für die Messdatenerfassung, mit einem Eingang (1) für ein auf Triggerereignisse zu überwachendes Eingangsignal (a), einem Ausgang zum Liefern eines Triggersignals (e, j, n) mit einem vorgegebenen zeitlichen Verlauf bei Eintritt eines Triggerereignisses und einer Überwachungsschaltung (1–5; 1–12; 1–5, 13–17) zum Überwachen des Eingangssignals und Erzeugen des Triggersignals im Falle des Eintritts eines Triggerereignisses, wobei die Überwachungsschaltung eingerichtet ist, ein Triggerereignis im Eingangssignal (a) zu erkennen, sobald der Pegel des Eingangssignals (a) über eine einstellbare Zeitspanne (t4–t5) hinweg jenseits einer vorgegebenen Triggerschwelle (amin) gelegen hat, wobei die Überwachungsschaltung eine mit dem Eingang verbundene Diskriminatorschaltung (1) zum Liefern eines Diskriminationssignals (b) mit einem Erregungs- und einem Ruhezustand, das immer dann den Erregungszustand einnimmt, wenn der Pegel des Eingangssignals jenseits der Triggerschwelle liegt, und sonst den Ruhezustand einnimmt, und eine Diskriminatorüberwachungsschaltung (2–5) umfasst, die an den Ausgang der Diskriminatorschaltung angeschlossen ist und ein Ausgangssignal (e) liefert, das von einem Ruhezustand in einen Erregungszustand übergeht, wenn der Erregungszustand des Diskriminationssignals (b) länger als die einstellbare Zeitspanne (t4–t5) anhält, dadurch gekennzeichnet, dass eine Verzögerungsstufe (6, 7, 8, 13–17) mit einstellbarer Verzögerung an den Ausgang der Diskriminatorüberwachungsschaltung (2–5) oder der Diskriminatorschaltung (1) zum Verzögern des Ausgangssignal (e) der Diskriminatorüberwachungsschaltung (2–5) oder des Diskriminationssignals (b) angeschlossen ist, so dass das Triggersignal gegenüber dem Triggerereignis um eine feste Zeitspanne verzögert ist.A trigger generator circuit for measuring data acquisition, having an input (1) for an input signal (a) to be monitored for trigger events, an output for supplying a trigger signal (e, j, n) with a predetermined time profile upon occurrence of a trigger event and a monitoring circuit (1-) 5, 1-12, 1-5, 13-17) for monitoring the input signal and generating the trigger signal in the event of a trigger event occurring, the monitoring circuit being arranged to detect a trigger event in the input signal (a) as soon as the level of the input signal (a) has lain beyond a predetermined threshold of time (amin) for an adjustable period of time (t4-t5), the monitoring circuit having a discriminator circuit (1) connected to the input for providing a discrimination signal (b) having an excitation and an idle state, which always assumes the state of excitement when the level of the input signal beyond de r trigger threshold, and otherwise assumes the idle state, and a discriminator monitoring circuit (2-5) connected to the output of the discriminator circuit and an output signal (e), which passes from a sleep state to an energized state, when the excitation state of the discrimination signal (b) for more than the adjustable period (t4-t5), characterized in that a delay stage (6, 7, 8, 13-17) with adjustable delay to the output of the discriminator monitoring circuit (2-5) or the discriminator circuit (1 ) for delaying the output signal (e) of the discriminator monitoring circuit (2-5) or the discrimination signal (b), so that the trigger signal is delayed from the trigger event by a fixed period of time.

Description

Stand der TechnikState of the art

Die vorliegende Erfindung betrifft eine Triggergeneratorschaltung für die Messdatenerfassung. Derartige Schaltungen dienen dazu, in einem zu überwachenden Eingangssignal Strukturen, hier als Triggerereignisse bezeichnet, zu erfassen und beim Eintritt eines solchen Ereignisses ein Triggersignal von vorgegebener Form zu liefern, das an eine Messdatenerfassungsschaltung angelegt werden kann, um dort einen Erfassungsvorgang in Gang zu setzen. Herkömmliche Triggergeneratorschaltungen überwachen den Pegel eines Eingangsignals, und jede Überschreitung einer Triggerschwelle durch den Pegel des Eingangsignals wird als ein Triggerereignis gewertet.The present invention relates to a trigger generator circuit for the measurement data acquisition. Such circuits serve to detect structures in an input signal to be monitored, referred to herein as trigger events, and to provide upon triggering of such an event a trigger signal of predetermined shape which may be applied to a measurement data acquisition circuit to initiate a detection operation thereon. Conventional trigger generator circuits monitor the level of an input signal, and any overshoot of a trigger threshold by the level of the input signal is considered a trigger event.

In verrauschten oder nicht zuverlässig entprellten Eingangsignalen kann ein solches Verhalten einer Triggergeneratorschaltung dazu führen, dass eine große Zahl von unechten Triggerereignissen erfasst wird, d. h. von Überschreitungen der Triggerschwelle, die nicht mit dem Phänomen zusammenhängen, das mit der von der Triggergeneratorschaltung getriggerten Erfassungsschaltung untersucht werden soll. Wenn die Zahl der Fehltrigger groß ist, kann dies die Beobachtung des interessierenden Phänomens unmöglich machen.In noisy or inaccurately debounced input signals, such behavior of a trigger generator circuit may result in a large number of spurious trigger events being detected, i. H. exceeding the trigger threshold, which are not related to the phenomenon to be examined by the detection circuit triggered by the trigger generator circuit. If the number of false triggers is large, it may make it impossible to observe the phenomenon of interest.

Aus EP 1 093 224 A2 sind ein Impulsdetektor und ein Verfahren zur Detektion von sinusförmigen Impulsen bekannt, bei denen ein Komparator ein elektrisches Impulssignal mit einer Referenzspannung vergleicht. Zur Verbesserung der Störsicherheit wird das Ausgangssignal des Komparators mit einer vorgegebenen Abtastfrequenz abgetastet, und ein die Erfassung des Impulses anzeigendes Signal wird erst erzeugt, wenn mehrere gültige Abtastwerte in Folge vorliegen.Out EP 1 093 224 A2 For example, a pulse detector and a method for detecting sinusoidal pulses are known in which a comparator compares an electrical pulse signal with a reference voltage. To improve the noise immunity, the output signal of the comparator is sampled at a predetermined sampling frequency, and a signal indicating the detection of the pulse is not generated until there are several valid samples in succession.

JP 63-24714 A offenbart eine Startpulserfassungsschaltung, bei der ein Komparator ein Triggereingangssignal mit einer Referenzspannung vergleicht, die Zeitdauer, während derer das Ausgangssignal des Komparators 0 ist, mit Hilfe eines Zählers gemessen wird und ein Ausgangssignal erzeugt wird, wenn die gemessene Zeitdauer einen vorgegebenen Grenzwert übersteigt. Eine Veränderung des Grenzwerts führt zu einer Veränderung der Verzögerung zwischen dem Eintritt eines Triggerereignisses im Eingangssignal und der Erzeugung des entsprechenden Ausgangssignals. JP 63-24714 A discloses a start pulse detection circuit in which a comparator compares a trigger input signal with a reference voltage, the period of time during which the output signal of the comparator is 0 is measured by means of a counter and an output signal is generated when the measured time duration exceeds a predetermined limit value. A change in the limit leads to a change in the delay between the occurrence of a trigger event in the input signal and the generation of the corresponding output signal.

Vorteile der ErfindungAdvantages of the invention

Mit der im Anspruch 1 definierten Erfindung wird eine Triggergeneratorschaltung geschaffen, die eine Veränderung der Verzögerung zwischen Triggerereignis und Ausgangssignal zu kompensieren erlaubt. Den Eingang einer Triggergeneratorschaltung bildet im allgemeinen eine Diskriminatorschaltung zum Liefern eines Diskriminationssignals mit einem Erregungs- und einem Ruhezustand, das immer dann den Erregungszustand einnimmt, wenn der Pegel des Eingangsignals jenseits der Triggerschwelle liegt und sonst den Ruhezustand einnimmt. An den Ausgang einer solchen Diskriminatorschaltung ist vorzugsweise eine Diskriminatorüberwachungs-schaltung angeschlossen, die ein Ausgangssignal liefert, das von einem Ruhezustand in einen Erregungszustand übergeht, wenn der Erregungszustand des Diskriminationssignal länger als eine vorgegebene Zeitspanne anhält. Diese vorgegebene Zeitspanne ist vorzugsweise durch einen Benutzer einstellbar.With the invention defined in claim 1, a trigger generator circuit is provided which allows to compensate for a change in the delay between the trigger event and the output signal. The input of a trigger generator circuit generally constitutes a discriminator circuit for providing a discriminating signal having an energizing and a quiescent state which assumes the energizing state whenever the level of the input signal is beyond the trigger threshold and otherwise assumes the quiescent state. To the output of such a discriminator circuit is preferably connected a discriminator monitoring circuit which provides an output signal which transitions from an idle state to an energized state when the excitation state of the discrimination signal lasts longer than a predetermined period of time. This predetermined period of time is preferably adjustable by a user.

Die Diskriminatorüberwachungsschaltung kann insbesondere einen mit einem Taktsignal beschalteten Zähler umfassen, der das Ausgangssignal liefert und bei Erreichen eines vorgegebenen Zählwerts in den Erregungszustand übergeht.In particular, the discriminator monitoring circuit may comprise a clock connected to a counter, which provides the output signal and on reaching a predetermined count in the excitation state passes.

Vorzugsweise ist der Zähler von dem Typ, der nach Erreichen eines vorgegebenen Zählwerts das Zählen beendet. Es sind jedoch auch zyklische Zähler einsetzbar.Preferably, the counter is of the type that stops counting after reaching a predetermined count. However, cyclic counters can also be used.

Eine Impulsformungsschaltung kann zum Erzeugen des Triggersignals aus dem Ausgangssignal der Diskriminatorüberwachungsschaltung oder aus einem von diesem Signal abgeleiteten Signal vorgesehen sein. Der vorgegebene zeitliche Verlauf eines solchen Triggersignals ist vorzugsweise ein Impuls mit einer entsprechend den Bedürfnissen einer oder mehrerer von der Triggergeneratorschaltung getriggerter Erfassungsschaltungen einstellbaren Pulsdauer. Ein solcher Triggerimpuls mit einstellbarer Dauer kann z. B. genutzt werden, um jeweils an seiner ansteigenden und abfallenden Flanke zwei Erfassungsschaltungen zum Erfassen verschiedener Phänomene zu triggern. Eine Impulsformungsschaltung, die auf einfache Weise exakt reproduzierbare Pulsdauern liefert, kann z. B. aufgebaut sein unter Verwendung eines Zählers und eines Registers für einen für die Impulsdauer repräsentativen Zählwert.A pulse shaping circuit may be provided for generating the trigger signal from the output signal of the discriminator monitoring circuit or from a signal derived from this signal. The predefined time profile of such a trigger signal is preferably a pulse having a pulse duration which can be set in accordance with the needs of one or more detection circuits triggered by the trigger generator circuit. Such a trigger pulse with adjustable duration can z. B. can be used to trigger on its rising and falling edge, two detection circuits for detecting various phenomena. A pulse shaping circuit, which supplies in a simple manner exactly reproducible pulse durations, z. Example, be constructed using a counter and a register for a representative of the pulse duration count value.

Im Gegensatz zum Zähler der Diskriminatorüberwachungsschaltung ist der Zähler der Verzögerungsstufe nicht durch eine Änderung des Diskriminationssignals rücksetzbar, so dass, wenn ein Triggerereignis korrekt erkannt worden ist, in jedem Fall auch das Triggersignal ausgelöst wird.In contrast to the counter of the discriminator monitoring circuit, the counter of the delay stage can not be reset by a change in the discrimination signal, so that when a trigger event has been correctly detected, in any case the trigger signal is also triggered.

Um das Triggersignal gegenüber dem Triggerereignis um eine feste Zeitspanne zu verzögern, ist vorzugsweise eine Verzögerungsstufe an den Ausgang der Diskriminatorüberwachungsschaltung angeschlossen. Auch die Verzögerungsstufe kann in einfacher Weise mit einem Zähler aufgebaut sein, der durch den Übergang des Ausgangssignals der Diskriminatorüberwachungsschaltung in dessen Erregungszustand aktiviert wird.In order to delay the trigger signal from the trigger event by a fixed period of time, a delay stage is preferably connected to the output of the discriminator monitoring circuit. The delay stage can be constructed in a simple manner with a counter, which is activated by the transition of the output signal of the discriminator monitoring circuit in its excited state.

Die erfindungsgemäße Triggergeneratorschaltung ist vorzugsweise in Form einer mit einem standardisierten Bussystem wie etwa VME, VXI oder dergleichen kompatiblen Leiterkarte implementiert. Dies ermöglicht eine bequeme Steuerung der Funktionsweise der Schaltung durch Schreiben von Werten in den Zählern der Schaltung zugeordnete Register, die von den Registern als Start- oder Stoppwert genutzt werden.The trigger generator circuit according to the invention is preferably implemented in the form of a printed circuit board compatible with a standardized bus system, such as VME, VXI or the like. This allows convenient control of the operation of the circuit by writing to registers assigned to values in the counters of the circuit which are used by the registers as a start or stop value.

Weitere Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen mit Bezug auf die beigefügten Figuren.Further features of the invention will become apparent from the following description of exemplary embodiments with reference to the accompanying figures.

Figurencharacters

Es zeigen:Show it:

1 ein Blockschaltbild einer elementaren Ausgestaltung der erfindungsgemäßen Triggergeneratorschaltung; 1 a block diagram of an elementary embodiment of the trigger generator circuit according to the invention;

2 Zeitdiagramme von Signalen, die in der Schaltung der 1 im Laufe eines Triggervorganges auftreten; 2 Timing diagrams of signals in the circuit of the 1 occur in the course of a triggering process;

3 ein Blockdiagramm von Schaltungsstufen, die bei einer weiterentwickelten Ausgestaltung der Erfindung der Schaltung aus 1 nachgeordnet sind; 3 a block diagram of circuit stages, in a further developed embodiment of the invention of the circuit 1 are subordinate;

4 Zeitdiagramme von Signalen, die im Laufe eines Triggervorgangs in den Schaltungsstufen der 3 auftreten; 4 Timing diagrams of signals that occur in the course of a triggering process in the circuit stages of 3 occur;

5 eine zweite Weiterentwicklungsgestaltung der Triggergeneratorschaltung; und 5 a second development of the trigger generator circuit; and

6 Zeitdiagrammme von Signalen, die in der Schaltung der 5 auftreten. 6 Time diagram of signals in the circuit of 5 occur.

Beschreibung der AusführungsbeispieleDescription of the embodiments

Bei der in 1 gezeigten Triggergeneratorschaltung ist ein Eingang I für ein auf das Auftreten von Triggerereignissen zu überwachendes Eingangsignal a durch einen Eingang einer Diskriminatorschaltung 1 gebildet.At the in 1 The trigger generator circuit shown is an input I for an input signal a to be monitored for the occurrence of trigger events by an input of a discriminator circuit 1 educated.

Aufgabe der Diskriminatorschaltung 1 ist, ein Diskriminationssignal b zu liefern, das je nach Pegel des Eingangsignals zwei verschiedene Zustände, z. B. in Form logischer Pegel 0 und 1, annehmen kann.Task of the discriminator circuit 1 is to provide a discrimination signal b, which depending on the level of the input signal, two different states, eg. B. in the form of logic levels 0 and 1, can take.

Im folgenden wird angenommen, dass das Diskriminationssignal einen Ruhezustand, der dem logischen Pegel 0 entspricht, immer dann annimmt, wenn das Eingangsignal a einen Pegel unterhalb eines Schwellwerts a_min aufweist, und dass es sich im Erregungszustand, entsprechend dem Pegel logisch 1, befindet, wenn das Eingangsignal a den Schwellwert a_min übersteigt. Dies ist anhand exemplarischer Signalverläufe der Signale a, b als Funktionen der Zeit t in 2 dargestellt.In the following it is assumed that the discrimination signal assumes a rest state, which corresponds to the logic level 0, whenever the input signal a has a level below a threshold value a _min , and that it is in the excited state, corresponding to the level logical 1, when the input signal a exceeds the threshold value a _min . This is based on exemplary signal waveforms of the signals a, b as functions of the time t in 2 shown.

Ein Zähler 2 hat einen mit einem Taktsignal beschalteten Takteingang CLK, einen mit einem Register 3 verbundenen Startwerteingang S, einen mit dem Ausgang der Diskriminatorschaltung 1 verbundenen Zählfreigabeeingang E, einen Rücksetzeingang R, der über ein Negationsgatter 4 mit dem negierten Diskriminationssignal b beschaltet ist, sowie einen Ausgang C für ein Übertragsbit. Ausgänge für einen aktuellen Zählwert des Zählers 2 können vorhanden sein, werden aber im Rahmen der hier betrachteten Ausgestaltung nicht genutzt. Jedes Mal, wenn der Pegel am Rücksetzeingang R auf logisch 1 steigt, lädt der Zähler 2 einen im Register 3 gespeicherten Startwert. Sobald, wie etwa zu den Zeitpunkten t0, t2, t4 in 2, das Diskriminationssignal den Wert 1 annimmt, wird der Zähler 2 freigegeben und beginnt, mit dem am Eingang CLK anliegenden Takt, seinen Zählwert c zu dekrementieren. Der zeitliche Verlauf dieses Zählwerts c ist ebenfalls in 2 gezeigt. An den Zeitpunkten t1, t3 kehrt das Diskriminationssignal b jeweils auf den Wert 0 zurück, ohne dass in der Zwischenzeit der Zählwert c bis auf 0 zurückgegangen wäre. Der Zähler 2 wird somit an diesen Zeitpunkten jeweils zurückgesetzt, der Startzählwert wird aus dem Register 3 geladen, und der Zähler bleibt solange gesperrt, bis das Diskriminationssignal b am Eingang E wieder auf 1 geht. Dies geschieht erneut zum Zeitpunkt t4. Dieser Zeitpunkt entspricht jedem Beginn eines echten Triggerereignisses, d. h. einer Zeitspanne, in der das Eingangsignal a über der Schwelle a_min bleibt und die länger ist als die Zeit, die der Zähler 2 zum Dekrementieren des Zählwerts c auf 0 benötigt.A counter 2 has a clock input CLK connected to a clock signal, one with a register 3 associated start value input S, one with the output of the discriminator circuit 1 connected count enable input E, a reset input R, which has a negation gate 4 is connected to the negated Diskriminationssignal b, and an output C for a carry bit. Outputs for a current count of the counter 2 can be present, but are not used in the context of the embodiment considered here. Each time the level at the reset input R rises to logic 1, the counter loads 2 one in the register 3 stored start value. Once, as at times t0, t2, t4 in FIG 2 , the discrimination signal assumes the value 1, becomes the counter 2 enabled and starts to decrement its count c with the clock applied to the input CLK. The time course of this count c is also in 2 shown. At the times t1, t3, the discrimination signal b returns to the value 0 in each case, without the count value c having fallen back to 0 in the meantime. The counter 2 is thus reset at these times in each case, the start count is from the register 3 is loaded, and the counter remains locked until the discrimination signal b at input E goes to 1 again. This happens again at time t4. This time corresponds to each start of a true trigger event, ie a time period in which the input signal a remains above the threshold a _min and which is longer than the time that the counter 2 needed to decrement the count c to 0.

Bei dem hier betrachteten Ausführungsbeispiel ist der Zähler 2 ein zyklischer Zähler, d. h. ein Zähler, der bei einem Nulldurchgang des Zählwerts c einen Übertragsimpulssignal im Signal d am Übertragsausgang C liefert und das Abwärtszählen ausgehend vom höchsten darstellbaren Wert fortsetzt, wie in 2 zum Zeitpunkt t5 gezeigt. Der Übertragsausgang C des Zählers 2 ist an den Setzeingang S eines R/S-Flipflops 5 angeschlossen, welches durch das Erscheinen des Übertragsimpulses im Signal d zum Zeitpunkt t5 gesetzt wird. Das Ausgangssignal e des Flipflops 5 geht zu diesem Zeitpunkt auf den Wert 1. Durch die nochmalige Ausgabe eines Übertragsimpulses zum Zeitpunkt t6 nach Durchlauf eines vollständigen Zyklus des Zählers 2 wird das Signal e nicht beeinflusst.In the embodiment considered here, the counter is 2 a cyclic counter, ie a counter which, at a zero crossing of the count value c, supplies a carry-pulse signal in the signal d at the carry output C and continues counting down from the highest representable value, as in 2 shown at time t5. The carry output C of the counter 2 is to the set input S of an R / S flip-flop 5 connected, which is set by the appearance of the carry pulse in the signal d at time t5. The output signal e of the flip-flop 5 goes to the value 1 at this time. By the repeated output of a carry pulse at time t6 after passing through a complete cycle of the meter 2 the signal e is not affected.

Wenn zum Zeitpunkt t7 das Eingangsignal a unter a_min fällt und das Diskriminationssignal b auf 0 geht, werden der Zähler 2 und das Flipflop 5, das einen mit dem Negationsgatter 4 verbundenen Rücksetzeingang R hat, rückgesetzt, so dass das Signal e wieder auf 0 geht.At time t7, when the input signal a falls below a _min and the discrimination signal b goes to 0, the counter becomes 2 and the flip-flop 5 one with the negation gate 4 connected reset input R has, reset, so that the signal e goes back to 0.

Die ansteigende Flanke im Ausgangssignal e des Flipflops 5 entspricht der Erfassung eines gültigen Triggerereignisses. Das Signal e kann daher bereits zum Ansteuern externer Messdatenerfassungsschaltungen genutzt werden.The rising edge in the output signal e of the flip-flop 5 corresponds to the detection of a valid trigger event. The signal e can therefore already be used to drive external measurement data acquisition circuits.

Anstelle des zyklischen Zählers 2 kann selbstverständlich auch ein Zähler eingesetzt werden, der nach Empfang eines Anstoßes von außen lediglich einmal von einem aus dem Register 3 geladenen Startwert bis 0 oder von 0 bis zu einem im Register 3 abgelegten Stopwert zählt und dann einen Impuls im Signal d liefert und mit dem Zählen aufhört. In einem solchen Fall kann das RS-Flipflop 5 entfallen.Instead of the cyclic counter 2 Of course, a counter can be used, which after receiving an impulse from the outside only once from one from the register 3 loaded start value to 0 or from 0 to one in the register 3 stored stop value and then delivers a pulse in the signal d and stops counting. In such a case, the RS flip-flop 5 omitted.

Bei der in 3 gezeigten Weiterbildung ist der Setzeingang S eines zweiten RS-Flipflops 6 mit dem Signal e oder – unter Fortlassung des Flipflops 5 mit dem Signal d – beschaltet. Ein Datenausgang D des Flipflops 6 ist an einen Zählfreigabeeingang E eines zweiten Zählers 7 angeschlossen, der wie der Zähler 2 mit einem Taktsignal beschaltet und an ein zweites Register 8 zum Liefern eines Startwerts angeschlossen ist. Die an die zwei Zähler 2, 7 angelegten Taktsignale können identisch, durch Frequenzteilung oder Vervielfachung auseinander oder einem gemeinsamen Ur-Taktsignal erhalten oder auch völlig unabhängig voneinander sein.At the in 3 Further development shown is the set input S of a second RS flip-flop 6 with the signal e or - omitting the flip-flop 5 with the signal d - connected. A data output D of the flip-flop 6 is to a count enable input E of a second counter 7 connected, like the counter 2 connected to a clock signal and to a second register 8th connected to provide a starting value. The two counters 2 . 7 applied clock signals can be identical, obtained by frequency division or multiplication apart or a common primal clock signal or be completely independent of each other.

Bei Erfassung des Triggerereignisses zum Zeitpunkt t5 nimmt ein Ausgangssignal f des Flipflops 6, wie in 4 gezeigt, den Wert 1 an, woraufhin der zweite Zähler 7 ausgehend von einem vom Register 8 vorgegebenen Startwert abwärts zu zählen beginnt. Der Zählerstand des Zählers 7 ist als Kurve g in 4 dargestellt.Upon detection of the trigger event at time t5 takes an output signal f of the flip-flop 6 , as in 4 shown, the value 1, whereupon the second counter 7 starting from one from the register 8th starting value to count down begins. The counter reading of the counter 7 is as a curve g in 4 shown.

Zu einem Zeitpunkt t8 wird der Zählwert g gleich 0, und im Ausgangssignal h am Übertragungsausgang C des Zählers 8 erscheint ein Übertragsimpuls. Der Übergangsausgang C ist über einen in 3 geschlossen gezeigten Schalter 9 auf Rücksetzeingänge des Zählers 7 und des Flipflops 6 rückgeführt. Das Erscheinen des Übertragsimpulses im Signal h bewirkt ein Rücksetzen des Flipflops 6; das Signal f kehrt auf 0 zurück. Gleichzeitig wird der Zähler 7 mit dem im Register 8 gespeicherten Wert neu vorgeladen und hört zu zählen auf.At a time t8, the count value g becomes 0, and in the output signal h at the transmission output C of the counter 8th a carry pulse appears. The transition output C is via an in 3 closed switch shown 9 to reset inputs of the counter 7 and the flip-flop 6 recycled. The appearance of the carry pulse in the signal h causes a reset of the flip-flop 6 ; the signal f returns to 0. At the same time the counter 7 with the in the register 8th reloaded saved value and stops counting.

Der Zähler 7 ist nun bereit, von einem neuen Triggerereignis ausgelöst zu werden und eine durch den im Register 8 gespeicherten Startwert vorgegebene Verzögerung zu erzeugen.The counter 7 is now ready to be triggered by a new trigger event and one by the one in the register 8th stored start value to generate predetermined delay.

Wenn der Schalter 9 geöffnet ist, erreicht der Übertragsimpuls nicht die Rücksetzeingänge des Flipflops 6 und des Zählers 7. In diesem Fall zählt der Zähler 7 zyklisch weiter. Erst wenn er nach Schließen des Schalters 9 einen weiteren Übertragsimpuls erzeugt, werden Flipflop 6 und Zähler 7 zurückgesetzt. Ein Betrieb der Triggergeneratorschaltung mit offenem Schalter 9 entspricht somit einem „Einzelschußbetrieb”, bei dem nach jedem Triggerereignis ein manuelles Schließen des Schalters 9 erforderlich ist, um die Schaltung für ein neues Triggererereignis aufnahmebereit zu machen.When the switch 9 is open, the carry pulse does not reach the reset inputs of the flip-flop 6 and the counter 7 , In this case, the meter counts 7 cyclically. Only when he closes the switch 9 generates a further carry pulse, flip flop 6 and counters 7 reset. An operation of the trigger generator circuit with open switch 9 thus corresponds to a "single shot mode" in which after each trigger event, a manual closing of the switch 9 is required to make the circuit ready for a new trigger event.

Die Schaltungsteile 6 bis 9 bilden so eine Verzögerungsstufe der Triggergeneratorschaltung, die den Übertragungsimpuls des Zählers 7 um eine durch Startwert und Taktfrequenz am Eingang CLK des Zählers 7 festgelegte Zeitspanne gegenüber der Erfassung des Triggerereignisses zur Zeit t5 verzögert. Das Übertragssignal h des Zählers 7 bildet wiederum das Eingangsignal einer Impulsformungsstufe, die in Analogie zur Verzögerungsstufe durch ein RS-Flipflop 10 einen Zähler 11 und ein Register 12 gebildet ist. Aufbau und Funktionsweise der Impulsformungsstufe sind weitgehend identisch mit denen der Verzögerungsstufe, so dass sich eine erneute eingehende Beschreibung erübrigt. Das Ausgangssignal j des Flipflops 10 ist ein Impuls mit einer durch den Inhalt des Registers 12 festgelegten Dauer.The circuit parts 6 to 9 thus form a delay stage of the trigger generator circuit, which is the transmission pulse of the counter 7 by one by start value and clock frequency at the input CLK of the counter 7 fixed time period against the detection of the trigger event at time t5 delayed. The carry signal h of the counter 7 again forms the input signal of a pulse shaping stage, which in analogy to the delay stage by an RS flip-flop 10 a counter 11 and a register 12 is formed. Structure and mode of operation of the pulse shaping stage are largely identical to those of the delay stage, so that a new detailed description is unnecessary. The output j of the flip-flop 10 is an impulse with one through the contents of the register 12 fixed duration.

Der Impuls des Ausgangssignals j weist gegenüber dem Beginn des Triggerereignisses zur Zeit t4 eine Verzögerung auf, die der Summe der Werte in den Registern 3 und 8 entspricht. D. h., wenn beim Einstellen der Kriterien für ein Triggerereignis die Zeitspanne verändert wird, während derer das Eingangsignal a die Triggerschwelle a_min überschreiten soll, um als echtes Triggerereignis anerkannt zu werden, so führt dies auch zu einer Änderung der Gesamtverzögerung des Impulses im Ausgangssignal j. Bei einer Realisierung der Triggergeneratorschaltung als Steckkarte für ein Bussystem wirft dies keine weiteren Probleme auf, da eine Steuersoftware zum Eintragen der Startwerte in die Register 3, 8, 12 so ausgelegt werden kann, dass sie den im Register 8 einzutragen Wert jeweils als Differenz zwischen einer von einem Benutzer vorgegebenen Gesamtverzögerung und der gewünschten Dauer des Triggerereignisses so berechnet, dass die Zeitspanne zwischen t4 und t8 gleich bleibt.The pulse of the output signal j has a delay from the beginning of the trigger event at time t4, which is the sum of the values in the registers 3 and 8th equivalent. That is, when setting the criteria for a trigger event, the time period during which the input signal a should exceed the trigger threshold a _min to be recognized as a true trigger event also results in a change in the overall delay of the pulse in Output signal j. In a realization of the trigger generator circuit as a plug-in card for a bus system raises this no further problems, as a control software for entering the starting values in the registers 3 . 8th . 12 can be designed so that they are in the register 8th each value is calculated as a difference between a total delay given by a user and the desired duration of the trigger event so that the time interval between t4 and t8 remains the same.

Alternativ ist auch ein Schaltungsaufbau wie in 5 gezeigt möglich. Die Elemente 1 bis 5 entsprechen denen der 1; bis auf den Rücksetzeingang des R-Flipflops 5 sind sie auch identisch verschaltet; dieser ist mit dem Übertragsausgang C eines Zählers 13 verbunden, der ein Signal m liefert. Dies hat, wie in 6 gezeigt, die Folge, dass wenn zu einem Zeitpunkt t7 nach Erkennung eines Triggerereignisses das Diskriminationssignal b auf 0 zurückgeht, das Signal e bis auf weiteres auf dem Wert 1 verharrt. Die Signale b, e sind in einem NOR-Gatter 14 zu einem Signal k verknüpft. Das Signal k liegt an einem Rücksetzeingang R des Zählers 14 und an einem Rücksetzeingang R eines RS-Flipflops 16 an, dessen Setzeingang S mit dem Diskriminationssignal b beschaltet ist. Das RS-Flipflop 16 steuert den Zählfreigabeeingang E des Zählers 13. Das RS-Flipflop 16 wird jedes Mal auf 1 gesetzt, wenn das Diskriminationssignal b 1 wird, und es wird genauso wie der Zähler 14 durch eine Rückkehr des Diskriminationssignal b auf 0 zurückgesetzt, solange nicht ein gültiges Triggerereignis erkannt worden ist und das Signal e dementsprechend von 0 auf 1 übergegangen ist. In letzterem Falle bleibt das RS-Flipflop 16 solange gesetzt, bis der Zähler 14 einen Übertragsimpuls in Signal m ausgibt. D. h., solange ein Triggerereignis noch nicht erkannt wurde, kann der Zähler 14 jederzeit zurückgesetzt werden; sobald ein Triggerereignis erkannt worden ist, kann der Zähler nicht mehr zurückgesetzt werden, sondern zählt, wie in 6 als Kuve 1 dargestellt, bis auf 0 herunter und erzeugt so eine Verzögerung gegenüber dem Zeitpunkt t4 entsprechend dem im Register 17 vorgegebenen Startwert, die vom Inhalt des Registers 3 unabhängig ist.Alternatively, a circuit construction as in 5 shown possible. The Elements 1 to 5 correspond to those of 1 ; except for the reset input of the R flip-flop 5 are they also interconnected identically; this is the carry output C of a counter 13 connected, which provides a signal m. This has, as in 6 The result is that if, at a time t7, after the detection of a trigger event, the discrimination signal b returns to 0, the signal e remains at the value 1 until further notice. The signals b, e are in a NOR gate 14 linked to a signal k. The signal k is connected to a reset input R of the counter 14 and at a reset input R of an RS flip-flop 16 whose set input S is connected to the discrimination signal b. The RS flip-flop 16 controls the count enable input E of the counter 13 , The RS flip-flop 16 is set to 1 each time the discrimination signal b becomes 1, and it becomes the same as the counter 14 is reset to 0 by a return of the discrimination signal b until a valid trigger event has been detected and the signal e has accordingly changed from 0 to 1. In the latter case, the RS flip-flop remains 16 set as long as the counter 14 outputs a carry pulse in signal m. That is, as long as a trigger event has not yet been detected, the counter can 14 reset at any time; Once a trigger event has been detected, the counter can no longer be reset but counts as in 6 as Kuve 1 shown down to 0, thus producing a delay from time t4 corresponding to that in the register 17 predetermined starting value, the contents of the register 3 is independent.

Eine Impulsformungsstufe entsprechend den Schaltungsteilen 10 bis 12 aus 3 kann an den Übertragsausgang des Zählers 14 angeschlossen sein.A pulse shaping stage corresponding to the circuit parts 10 to 12 out 3 can be connected to the carry output of the counter 14 be connected.

Die Erfindung ist oben anhand diskreter Schaltungselemente beispielhaft beschrieben, doch liegt für den Fachmann auf der Hand, dass sie auch ohne weiteres durch integrierte Schaltungsbausteine wie etwa ein ASIC, oder insbesondere durch programmierbare Logikbausteine wie etwa PALs, CPLDs oder FPGAs realisierbar ist.The invention is described above by way of example with reference to discrete circuit elements, but it is obvious to the person skilled in the art that it can also be implemented without difficulty by means of integrated circuit components such as an ASIC or in particular by programmable logic components such as PALs, CPLDs or FPGAs.

Claims

Trigger generator circuit for measuring data acquisition, with one input ( 1 ) for an input signal (a) to be monitored for trigger events, an output for supplying a trigger signal (e, j, n) with a predetermined time profile upon the occurrence of a trigger event and a monitoring circuit ( 1 - 5 ; 1 - 12 ; 1 - 5 . 13 - 17 ) for monitoring the input signal and generating the trigger signal in the event of a trigger event, the monitoring circuit being arranged to detect a trigger event in the input signal (a) as soon as the level of the input signal (a) exceeds an adjustable period of time (t4-t5) beyond a predetermined trigger threshold (a _min ), the monitoring circuit having a discriminator circuit connected to the input ( 1 ) for providing a discriminating signal (b) having an energizing and a resting state that assumes the energizing state whenever the level of the input signal is beyond the trigger threshold and otherwise assumes the resting state, and a discriminator monitoring circuit ( 2 - 5 ) connected to the output of the discriminator circuit and providing an output signal (e) transitioning from an idle state to an energized state when the energization state of the discrimination signal (b) continues for longer than the settable time period (t4-t5) characterized in that a delay stage ( 6 . 7 . 8th . 13 - 17 ) with adjustable delay to the output of the discriminator monitoring circuit ( 2 - 5 ) or the discriminator circuit ( 1 ) for delaying the output signal (e) of the discriminator monitoring circuit ( 2 - 5 ) or the discrimination signal (b), so that the trigger signal is delayed from the trigger event by a fixed period of time.

Trigger generator circuit according to claim 1, characterized in that the discriminator monitoring circuit ( 2 - 5 ) a clock connected to a clock signal (CLK) ( 2 ), which causes the transition of the output signal (e) in the excitation state upon reaching a predetermined count value.

Trigger generator circuit according to claim 2, characterized by means ( 4 ) to reset the counter ( 2 ), if before the expiration of the adjustable period of time, the discrimination signal (b) returns to the idle state.

Trigger generator circuit according to claim 3, characterized in that the counter is arranged to end counting after reaching the predetermined count.

Trigger generator circuit according to one of Claims 1 to 4, characterized by a pulse shaping circuit ( 10 . 11 . 12 ) for generating the trigger signal (j) from the output signal (e) of the discriminator monitoring circuit or from a signal (h) derived from this signal (e).

Trigger generator circuit according to one of the preceding claims, characterized in that the predetermined time profile of the trigger signal (j) is a pulse with an adjustable pulse duration.

Trigger generator circuit according to claim 5 and claim 6, characterized in that the pulse shaping circuit ( 10 . 11 . 12 ) a counter ( 11 ) and a register ( 12 ) for a count representative of the pulse duration.

Trigger generator circuit according to one of claims 1 to 7, characterized in that the output to the discriminator monitoring circuit ( 2 - 5 ) connected delay stage ( 6 . 7 . 8th ) one by the transition of the output signal (e) of the discriminator monitoring circuit ( 2 - 5 ) in the excited state activated counter ( 7 ).

Trigger generator circuit according to claim 8, characterized in that the counter ( 7 ) in the activated state can not be reset by a change of the discrimination signal (b).

Trigger generator circuit according to one of claims 1 to 7, characterized in that the output to the discriminator circuit ( 1 ) connected delay stage ( 13 - 17 ) a counter activated by the transition of the discrimination signal (b) into the excited state ( 13 ).

Trigger generator circuit according to claim 10, characterized in that the counter ( 13 ) in the activated state by a transition of the discrimination signal (b) to the idle state before the transition of the output signal (e) of the discriminator monitoring circuit ( 2 - 5 ) can be reset to the state of excitement.

Trigger generator circuit according to one of claims 2 to 4 and 7 to 11, characterized in that it is implemented on a bus-compatible card, and that at least one counter ( 2 . 7 . 11 . 13 ) a start or stop value register ( 3 . 8th . 12 . 17 ), which is writable via the bus.