DE10229202A1

DE10229202A1 - Trigger generating circuit for measuring data has monitoring unit to detect a trigger input when a threshold is exceeded

Info

Publication number: DE10229202A1
Application number: DE2002129202
Authority: DE
Inventors: Volker Masur
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-02-05
Anticipated expiration: 2022-06-29
Also published as: DE10229202B4

Abstract

A trigger input circuit for measuring data comprises an input (l) and output to supply a given temporary trigger signal (e) and a monitoring circuit which recognizes a trigger event in this signal (a) when it exceeds a given threshold (a(min)) over a given time span (t4-t5).

Description

Stand der TechnikState of the art

Die vorliegende Erfindung betrifft eine Triggergeneratorschaltung für die Messdatenerfassung. Derartige Schaltungen dienen dazu, in einem zu überwachenden Eingangssignal Strukturen, hier als Triggerereignisse bezeichnet, zu erfassen und beim Eintritt eines solchen Ereignisses ein Triggersignal von vorgegebener Form zu liefern, das an eine Messdatenerfassungsschaltung angelegt werden kann, um dort einen Erfassungsvorgang in Gang zu setzen. Herkömmliche Triggergeneratorschaltungen überwachen den Pegel eines Eingangsignals, und jede Überschreitung einer Triggerschwelle durch den Pegel des Eingangsignals wird als ein Triggerereignis gewertet.The present invention relates to a trigger generator circuit for the measurement data acquisition. Such circuits are used in one to be monitored Input signal structures, here called trigger events, to capture and when such an event occurs a trigger signal from to deliver a predetermined form to a measurement data acquisition circuit can be created in order to start a recording process there put. conventional Monitor trigger generator circuits the level of an input signal, and any exceeding of a trigger threshold by the level of the input signal is evaluated as a trigger event.

In verrauschten oder nicht zuverlässig entprellten Eingangsignalen kann ein solches Verhalten einer Triggergeneratorschaltung dazu führen, dass eine große Zahl von unechten Triggerereignissen erfasst wird, d.h. von Überschreitungen der Triggerschwelle, die nicht mit dem Phänomen zusammenhängen, das mit der von der Triggergeneratorschaltung getriggerten Erfassungsschaltung untersucht werden soll.In noisy or not reliably debounced Such a behavior of a trigger generator circuit can be input signals cause that a big one Number of false trigger events is recorded, i.e. of exceedances the trigger threshold that is not related to the phenomenon that with the detection circuit triggered by the trigger generator circuit to be examined.

Wenn die Zahl der Fehltrigger groß ist, kann dies die Beobachtung des interessierenden Phänomens unmöglich machen.If the number of false triggers is large, it can make observation of the phenomenon of interest impossible.

Vorteile der ErfindungAdvantages of invention

Mit der vorliegenden Erfindung wird eine Triggergeneratorschaltung geschaffen, die ein selektiveres Triggern und damit eine untergrundärmere Untersuchung von Phänomenen ermöglicht.With the present invention created a trigger generator circuit that is a more selective Trigger and thus a poorer underground investigation of phenomena allows.

Dieses Ziel wird erfindungsgemäß bei einer Triggergeneratorschaltung mit einem Eingang für ein auf Triggerereignisse zu überwachendes Eingangsignal, einem Ausgang zum Liefern eines Triggersignals mit einem vorgegebenen zeitlichen Verlauf bei Eintritt eines Triggerereignisses und einer Überwachungsschaltung zum Überwachen des Eingangsignals und Erzeugen des Triggersignals bei Eintritt eines Triggerereignisses dadurch erreicht, dass die Überwachungsschaltung eingerichtet ist, ein Triggerereignisse im Eingangsignal dann und erst dann zu erkennen, wenn der Pegel des Eingangsignals über eine vorgegebene Zeitspanne jenseits einer vorgegebenen Triggerschwelle gelegen hat. Diese Triggerschwelle kann die Triggerschwelle, die bei herkömmlichen Triggergeneratorschaltungen unmittelbar als Triggerereignis gewertet wird, ersetzen; sie kann auch als eine zusätzliche Bedingung berücksichtigt werden, dergestalt, dass ein Triggerereignis erst dann erkannt wird, wenn der Pegel des Eingangsignals über eine vorgegebene Zeitspanne jenseits einer vorgegebenen ersten Triggerschwelle gelegen hat und im Laufe dieser Zeitspanne auch eine zweite, höhere Triggerschwelle überschritten hat.This goal is achieved according to the invention in a trigger generator circuit with an entrance for one to be monitored for trigger events Input signal, an output for supplying a trigger signal with a predetermined time course when a trigger event occurs and a monitoring circuit to monitor the input signal and generating the trigger signal upon entry of a trigger event in that the monitoring circuit is set up, a trigger event in the input signal then and can only be recognized when the level of the input signal exceeds a predefined period of time beyond a predefined trigger threshold was lying. This trigger threshold can be the trigger threshold that with conventional Trigger generator circuits are immediately evaluated as a trigger event will replace; it can also be considered as an additional condition in such a way that a trigger event is only recognized when the level of the input signal above a predetermined period of time beyond a predetermined first trigger threshold was located and also exceeded a second, higher trigger threshold during this period Has.

Den Eingang einer Triggergeneratorschaltung bildet im allgemeinen eine Diskriminatorschaltung zum Liefern eines Diskriminationssignals mit einem Erregungs- und einem Ruhezustand, das immer dann den Erregungszustand einnimmt, wenn der Pegel des Eingangsignals jenseits der Triggerschwelle liegt und sonst den Ruhezustand einnimmt. An den Ausgang einer solchen Diskriminatorschaltung ist vorzugsweise eine Diskriminatorüberwachungs-schaltung angeschlossen, die ein Ausgangssignal liefert, das von einem Ruhezustand in einen Erregungszustand übergeht, wenn der Erregungszustand des Diskriminationssignal länger als eine vorgegebene Zeitspanne anhält. Diese vorgegebene Zeitspanne ist vorzugsweise durch einen Benutzer einstellbar.The input of a trigger generator circuit generally forms a discriminator circuit for providing one Discrimination signal with an excitation and a rest state, which always takes on the excitation state when the level of the Input signal is beyond the trigger threshold and otherwise the Assumes hibernation. At the output of such a discriminator circuit a discriminator monitoring circuit is preferably connected, which provides an output signal which changes from an idle state to an excited state, if the excitation state of the discrimination signal is longer than lasts for a predetermined period of time. This predetermined period of time can preferably be set by a user.

Die Diskriminatorüberwachungsschaltung kann insbesondere einen mit einem Taktsignal beschalteten Zähler umfassen, der das Ausgangssignal liefert und bei Erreichen eines vorgegebenen Zählwerts in den Erregungszustand übergeht.The discriminator monitoring circuit can in particular comprise a counter connected to a clock signal, which delivers the output signal and changes to the excitation state when a predetermined count value is reached.

Vorzugsweise ist der Zähler von dem Typ, der nach Erreichen eines vorgegebenen Zählwerts das Zählen beendet. Es sind jedoch auch zyklische Zähler einsetzbar.Preferably the counter is from the type that ends counting after reaching a specified count value. However, they are also cyclical counters used.

Eine Impulsformungsschaltung kann zum Erzeugen des Triggersignals aus dem Ausgangssignal der Diskriminatorüberwachungsschaltung oder aus einem von diesem Signal abgeleiteten Signal vorgesehen sein. Der vorgegebene zeitliche Verlauf eines solchen Triggersignals ist vorzugsweise ein Impuls mit einer entsprechend den Bedürfnissen einer oder mehrerer von der Triggergeneratorschaltung getriggerter Erfassungsschaltungen einstellbaren Pulsdauer. Ein solcher Triggerimpuls mit einstellbarer Dauer kann z.B. genutzt werden, um jeweils an seiner ansteigenden und abfallenden Flanke zwei Erfassungsschaltungen zum Erfassen verschiedener Phänomene zu triggern. Eine Impulsformungsschaltung, die auf einfache Weise exakt reproduzierbare Pulsdauern liefert, kann z.B. aufgebaut sein unter Verwendung eines Zählers und eines Registers für einen für die Impulsdauer repräsentativen Zählwert.A pulse shaping circuit can for generating the trigger signal from the output signal of the discriminator monitoring circuit or provided from a signal derived from this signal his. The predefined time profile of such a trigger signal is preferably an impulse with a corresponding to the needs one or more triggered by the trigger generator circuit Detection circuits adjustable pulse duration. Such a trigger pulse with adjustable duration, e.g. used to each two rising circuits on its rising and falling edge to capture different phenomena to trigger. A pulse shaping circuit that is simple provides exactly reproducible pulse durations, e.g. be constructed using a counter and a register for one for the Representative pulse duration Count.

Um das Triggersignal gegenüber dem Triggerereignis um eine feste Zeitspanne zu verzögern, ist vorzugsweise eine Verzögerungsstufe an den Ausgang der Diskriminatorüberwachungsschaltung angeschlossen. Auch die Verzögerungsstufe kann in einfacher Weise mit einem Zähler aufgebaut sein, der durch den Übergang des Ausgangssignals der Diskriminatorüberwachungsschaltung in dessen Erregungszustand aktiviert wird.To the trigger signal against the Delaying trigger event by a fixed amount of time is preferably one delay stage connected to the output of the discriminator monitoring circuit. Even the delay stage can be easily constructed with a counter by the transition the output signal of the discriminator monitoring circuit in its Excitation state is activated.

Im Gegensatz zum Zähler der Diskriminatorüberwachungsschaltung ist der Zähler der Verzögerungsstufe nicht durch eine Änderung des Diskriminationssignals rücksetzbar, so dass, wenn ein Triggerereignis korrekt erkannt worden ist, in jedem Fall auch das Triggersignal ausgelöst wird.In contrast to the counter of Diskriminatorüberwachungsschaltung is the counter the delay stage not through a change resettable of the discrimination signal, so that when a trigger event has been correctly recognized, in the trigger signal is triggered in any case.

Die erfindungsgemäße Triggergeneratorschaltung ist vorzugsweise in Form einer mit einem standardisier ten Bussystem wie etwa VME, VXI oder dergleichen kompatiblen Leiterkarte implementiert. Dies ermöglicht eine bequeme Steuerung der Funktionsweise der Schaltung durch Schreiben von Werten in den Zählern der Schaltung zugeordnete Register, die von den Registern als Start- oder Stoppwert genutzt werden.The trigger generator according to the invention circuit is preferably implemented in the form of a printed circuit board compatible with a standardized bus system such as VME, VXI or the like. This enables convenient control of the functioning of the circuit by writing values in the registers assigned to the circuit's counters which are used by the registers as start or stop values.

Weitere Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen mit Bezug auf die beigefügten Figuren.Further features of the invention result from the following description of exemplary embodiments with reference on the attached Characters.

Figurencharacters

Es zeigen:Show it:

1 ein Blockschaltbild einer elementaren Ausgestaltung der erfindungsgemäßen Triggergeneratorschaltung; 1 a block diagram of an elementary embodiment of the trigger generator circuit according to the invention;

2 Zeitdiagramme von Signalen, die in der Schaltung der 1 im Laufe eines Triggervorganges auftreten; 2 Timing diagrams of signals in the circuit of the 1 occur in the course of a trigger event;

3 ein Blockdiagramm von Schaltungsstufen, die bei einer weiterentwickelten Ausgestaltung der Erfindung der Schaltung aus 1 nachgeordnet sind; 3 a block diagram of circuit stages, the circuit in a further developed embodiment of the invention 1 are subordinate;

4 Zeitdiagramme von Signalen, die im Laufe eines Triggervorgangs in den Schaltungsstufen der 3 auftreten; 4 Timing diagrams of signals that occur in the course of a trigger process in the circuit stages of the 3 occur;

5 eine zweite Weiterentwicklungsgestaltung der Triggergeneratorschaltung; und 5 a second development of the trigger generator circuit; and

6 Zeitdiagrammme von Signalen, die in der Schaltung der 5 auftreten. 6 Time diagramme of signals in the circuit of the 5 occur.

Beschreibung der Ausführungsbeispieledescription of the embodiments

Bei der in 1 gezeigten Triggergeneratorschaltung ist ein Eingang I für ein auf das Auftreten von Triggerereignissen zu überwachendes Eingangsignal a durch einen Eingang einer Diskriminatorschaltung 1 gebildet.At the in 1 Trigger generator circuit shown is an input I for an input signal a to be monitored for the occurrence of trigger events through an input of a discriminator circuit 1 educated.

Aufgabe der Diskriminatorschaltung 1 ist, ein Diskriminationssignal b zu liefern, das je nach Pegel des Eingangsignals zwei verschiedene Zustände, z.B. in Form logischer Pegel 0 und 1, annehmen kann.Task of the discriminator circuit 1 is to deliver a discrimination signal b which, depending on the level of the input signal, has two different states, for example in the form of logic levels 0 and 1 , can accept.

Im folgenden wird angenommen, dass das Diskriminationssignal einen Ruhezustand, der dem logischen Pegel 0 entspricht, immer dann annimmt, wenn das Eingangsignal a einen Pegel unterhalb eines Schwellwerts a_min aufweist, und dass es sich im Erregungszustand, entsprechend dem Pegel logisch 1, befindet, wenn das Eingangsignal a den Schwellwert a_min übersteigt. Dies ist anhand exemplarischer Signalverläufe der Signale a, b als Funktionen der Zeit t in 2 dargestellt.In the following it is assumed that the discrimination signal is in an idle state which corresponds to the logic level 0 corresponds, assumes whenever the input signal a has a level below a threshold value a _min , and that it is in the excited state, corresponding to the level logic 1, when the input signal a exceeds the threshold value a _min . This is based on exemplary waveforms of signals a, b as functions of time t in 2 shown.

Ein Zähler 2 hat einen mit einem Taktsignal beschalteten Takteingang CLK, einen mit einem Regis ter 3 verbundenen Startwerteingang S, einen mit dem Ausgang der Diskriminatorschaltung 1 verbundenen Zählfreigabeeingang E, einen Rücksetzeingang R, der über ein Negationsgatter 4 mit dem negierten Diskriminationssignal b beschaltet ist, sowie einen Ausgang C für ein Übertragsbit. Ausgänge für einen aktuellen Zählwert des Zählers 2 können vorhanden sein, werden aber im Rahmen der hier betrachteten Ausgestaltung nicht genutzt. Jedes Mal, wenn der Pegel am Rücksetzeingang R auf logisch 1 steigt, lädt der Zähler 2 einen im Register 3 gespeicherten Startwert. Sobald, wie etwa zu den Zeitpunkten t0, t2, t4 in 2, das Diskriminationssignal den Wert 1 annimmt, wird der Zähler 2 freigegeben und beginnt, mit dem am Eingang CLK anliegenden Takt, seinen Zählwert c zu dekrementieren. Der zeitliche Verlauf dieses Zählwerts c ist ebenfalls in 2 gezeigt. An den Zeitpunkten t1, t3 kehrt das Diskriminationssignal b jeweils auf den Wert 0 zurück, ohne dass in der Zwischenzeit der Zählwert c bis auf 0 zurückgegangen wäre. Der Zähler 2 wird somit an diesen Zeitpunkten jeweils zurückgesetzt, der Startzählwert wird aus dem Register 3 geladen, und der Zähler bleibt solange gesperrt, bis das Diskriminationssignal b am Eingang E wieder auf 1 geht. Dies geschieht erneut zum Zeitpunkt t4. Dieser Zeitpunkt entspricht jedem Beginn eines echten Triggerereignisses, d.h. einer Zeitspanne, in der das Eingangsignal a über der Schwelle a_min bleibt und die länger ist als die Zeit, die der Zähler 2 zum Dekrementieren des Zählwerts c auf 0 benötigt.A counter 2 has a clock input connected to a clock signal CLK, one with a register 3 connected start value input S, one with the output of the discriminator circuit 1 connected count enable input E, a reset input R, which is via a negation gate 4 is connected to the negated discrimination signal b, and an output C for a carry bit. Outputs for a current count of the counter 2 may be present, but are not used within the scope of the configuration considered here. The counter loads every time the level at reset input R rises to logic 1 2 one in the register 3 stored start value. As soon as, for example at times t0, t2, t4 in 2 , the discrimination signal takes the value 1, the counter 2 released and begins to decrement its count value c with the clock present at the input CLK. The time course of this count value c is also in 2 shown. At times t1, t3, the discrimination signal b returns to the value 0 without the count value c having decreased to 0 in the meantime. The counter 2 is thus reset at these times, the start count value is removed from the register 3 loaded, and the counter remains locked until the discrimination signal b at input E goes back to 1. This happens again at time t4. This point in time corresponds to each start of a real trigger event, that is to say a time period in which the input signal a remains above the threshold a _min and which is longer than the time which the counter takes 2 needed to decrement the counter value c to 0.

Bei dem hier betrachteten Ausführungsbeispiel ist der Zähler 2 ein zyklischer Zähler, d.h. ein Zähler, der bei einem Nulldurchgang des Zählwerts c einen Übertragsimpulssignal im Signal d am Übertragsausgang C liefert und das Abwärtszählen ausgehend vom höchsten darstellbaren Wert fortsetzt, wie in 2 zum Zeitpunkt t5 gezeigt. Der Übertragsausgang C des Zählers 2 ist an den Setzeingang S eines R/S-Flipflops 5 angeschlossen, welches durch das Erscheinen des Übertragsimpulses im Signal d zum Zeitpunkt t5 gesetzt wird. Das Ausgangssignal e des Flipflops 5 geht zu diesem Zeitpunkt auf den Wert 1. Durch die nochmalige Ausgabe eines Übertragsimpulses zum Zeitpunkt t6 nach Durchlauf eines vollständigen Zyklus des Zählers 2 wird das Signal e nicht beeinflusst.In the exemplary embodiment considered here, the counter is 2 a cyclic counter, ie a counter which supplies a carry pulse signal in the signal d at the carry output C when the count value c crosses zero and continues counting down from the highest representable value, as in 2 shown at time t5. The carry output C of the counter 2 is to the set input S of an R / S flip-flop 5 connected, which is set by the appearance of the carry pulse in signal d at time t5. The output signal e of the flip-flop 5 goes to the value 1 at this point in time. By issuing a carry pulse again at time t6 after a complete cycle of the counter has been run through 2 the signal e is not affected.

Wenn zum Zeitpunkt t7 das Eingangsignal a unter a_min fällt und das Diskriminationssignal b auf 0 geht, werden der Zähler 2 und das Flipflop 5, das einen mit dem Negationsgatter 4 verbundenen Rücksetzeingang R hat, rückgesetzt, so dass das Signal e wieder auf 0 geht.If at the time t7 the input signal a falls below a _min and the discrimination signal b goes to 0, the counter becomes 2 and the flip-flop 5 one with the negation gate 4 connected reset input R has reset, so that the signal e goes back to 0.

Die ansteigende Flanke im Ausgangssignal e des Flipflops 5 entspricht der Erfassung eines gültigen Triggerereignisses. Das Signal e kann daher bereits zum Ansteuern externer Messdatenerfassungsschaltungen genutzt werden.The rising edge in the output signal e of the flip-flop 5 corresponds to the detection of a valid trigger event. The signal e can therefore already be used to control external measurement data acquisition circuits.

Anstelle des zyklischen Zählers 2 kann selbstverständlich auch ein Zähler eingesetzt werden, der nach Empfang eines Anstoßes von außen lediglich einmal von einem aus dem Register 3 geladenen Startwert bis 0 oder von 0 bis zu einem im Register 3 abgelegten Stopwert zählt und dann einen Impuls im Signal d liefert und mit dem Zählen aufhört. In einem solchen Fall kann das RS-Flipflop 5 entfallen.Instead of the cyclical counter 2 can of course also be used a counter that only receives once from the register after receiving a trigger from the outside 3 gela which start value to 0 or from 0 to one in the register 3 stored stop value counts and then delivers a pulse in signal d and stops counting. In such a case, the RS flip-flop 5 omitted.

Bei der in 3 gezeigten Weiterbildung ist der Setzeingang S eines zweiten RS-Flipflops 6 mit dem Signal e oder – unter Fortlassung des Flipflops 5 mit dem Signal d – beschaltet. Ein Datenausgang D des Flipflops 6 ist an einen Zählfreigabeeingang E eines zweiten Zählers 7 angeschlossen, der wie der Zähler 2 mit einem Taktsignal beschaltet und an ein zweites Register 8 zum Liefern eines Startwerts angeschlossen ist. Die an die zwei Zähler 2, 7 angelegten Taktsignale können identisch, durch Frequenzteilung oder Vervielfachung auseinander oder einem gemeinsamen Ur-Taktsignal erhalten oder auch völlig unabhängig voneinander sein.At the in 3 The further development shown is the set input S of a second RS flip-flop 6 with the signal e or - omitting the flip-flop 5 with the signal d - connected. A data output D of the flip-flop 6 is to a counter enable input E of a second counter 7 connected who like the counter 2 connected with a clock signal and to a second register 8th is connected to deliver a start value. The two counters 2 . 7 Clock signals applied can be identical, obtained from one another by frequency division or multiplication or a common master clock signal, or they can also be completely independent of one another.

Bei Erfassung des Triggerereignisses zum Zeitpunkt t5 nimmt ein Ausgangssignal f des Flipflops 6, wie in 4 gezeigt, den Wert 1 an, woraufhin der zweite Zähler 7 ausgehend von einem vom Register 8 vorgegebenen Startwert abwärts zu zählen beginnt. Der Zählerstand des Zählers 7 ist als Kurve g in 4 dargestellt.When the trigger event at time t5 is detected, an output signal f of the flip-flop takes 6 , as in 4 shown the value 1, whereupon the second counter 7 starting from one of the register 8th begins to count down the specified starting value. The counter reading of the counter 7 is as curve g in 4 shown.

Zu einem Zeitpunkt t8 wird der Zählwert g gleich 0, und im Ausgangssignal h am Übertragungsausgang C des Zählers 8 erscheint ein Übertragsimpuls. Der Übergangsausgang C ist über einen in 3 geschlossen gezeigten Schalter 9 auf Rücksetzeingänge des Zählers 7 und des Flipflops 6 rückgeführt. Das Erscheinen des Übertragsimpulses im Signal h bewirkt ein Rücksetzen des Flipflops 6; das Signal f kehrt auf 0 zurück. Gleichzeitig wird der Zähler 7 mit dem im Register 8 gespeicherten Wert neu vorgeladen und hört zu zählen auf.At a time t8, the count value g becomes 0, and in the output signal h at the transmission output C of the counter 8th a carry pulse appears. The transition exit C is via an in 3 switch shown closed 9 to reset inputs of the counter 7 and the flip-flop 6 recycled. The appearance of the carry pulse in signal h causes the flip-flop to be reset 6 ; the signal f returns to 0. At the same time, the counter 7 with the one in the register 8th preloaded stored value and stops counting.

Der Zähler 7 ist nun bereit, von einem neuen Triggerereignis ausgelöst zu werden und eine durch den im Register 8 gespeicherten Startwert vorgegebene Verzögerung zu erzeugen.The counter 7 is now ready to be triggered by a new trigger event and one by the in the register 8th to generate a stored delay value.

Wenn der Schalter 9 geöffnet ist, erreicht der Übertragsimpuls nicht die Rücksetzeingänge des Flipflops 6 und des Zählers 7. In diesem Fall zählt der Zähler 7 zyklisch weiter. Erst wenn er nach Schließen des Schalters 9 einen weiteren Übertragsimpuls erzeugt, werden Flipflop 6 und Zähler 7 zurückgesetzt. Ein Betrieb der Triggergeneratorschaltung mit offenem Schalter 9 entspricht somit einem „Einzelschußbetrieb", bei dem nach jedem Triggerereignis ein manuelles Schließen des Schalters 9 erforderlich ist, um die Schaltung für ein neues Triggererereignis aufnahmebereit zu machen.If the switch 9 is open, the carry pulse does not reach the reset inputs of the flip-flop 6 and the counter 7 , In this case the counter counts 7 cyclically. Not until after closing the switch 9 generates another carry pulse, flip-flops 6 and counter 7 reset. Operation of the trigger generator circuit with the switch open 9 thus corresponds to a "single shot operation", in which a manual closing of the switch after each trigger event 9 is required to make the circuit ready for a new trigger event.

Die Schaltungsteile 6 bis 9 bilden so eine Verzögerungsstufe der Triggergeneratorschaltung, die den Übertragungsimpuls des Zählers 7 um eine durch Startwert und Taktfrequenz am Eingang CLK des Zäh lers 7 festgelegte Zeitspanne gegenüber der Erfassung des Triggerereignisses zur Zeit t5 verzögert. Das Übertragssignal h des Zählers 7 bildet wiederum das Eingangsignal einer Impulsformungsstufe, die in Analogie zur Verzögerungsstufe durch ein RS-Flipflop 10 einen Zähler 11 und ein Register 12 gebildet ist. Aufbau und Funktionsweise der Impulsformungsstufe sind weitgehend identisch mit denen der Verzögerungsstufe, so dass sich eine erneute eingehende Beschreibung erübrigt. Das Ausgangssignal j des Flipflops 10 ist ein Impuls mit einer durch den Inhalt des Registers 12 festgelegten Dauer.The circuit parts 6 to 9 thus form a delay stage of the trigger generator circuit, which is the transmission pulse of the counter 7 by a starting value and clock frequency at the CLK input of the counter 7 specified time delay compared to the detection of the trigger event at time t5. The carry signal h of the counter 7 in turn forms the input signal of a pulse shaping stage, which is analogous to the delay stage through an RS flip-flop 10 a counter 11 and a register 12 is formed. The structure and mode of operation of the pulse shaping stage are largely identical to those of the delay stage, so that a detailed description is not necessary again. The output signal j of the flip-flop 10 is a pulse with a through the contents of the register 12 specified duration.

Der Impuls des Ausgangssignals j weist gegenüber dem Beginn des Triggerereignisses zur Zeit t4 eine Verzögerung auf, die der Summe der Werte in den Registern 3 und 8 entspricht. D.h., wenn beim Einstellen der Kriterien für ein Triggerereignis die Zeitspanne verändert wird, während derer das Eingangsignal a die Triggerschwelle a_min überschreiten soll, um als echtes Triggerereignis anerkannt zu werden, so führt dies auch zu einer Änderung der Gesamtverzögerung des Impulses im Ausgangssignal j. Bei einer Realisierung der Triggergeneratorschaltung als Steckkarte für ein Bussystem wirft dies keine weiteren Probleme auf, da eine Steuersoftware zum Eintragen der Startwerte in die Register 3, 8, 12 so ausgelegt werden kann, dass sie den im Register 8 einzutragen Wert jeweils als Differenz zwischen einer von einem Benutzer vorgegebenen Gesamtverzögerung und der gewünschten Dauer des Trigger ereignisses so berechnet, dass die Zeitspanne zwischen t4 und t8 gleich bleibt.The pulse of the output signal j has a delay compared to the start of the trigger event at time t4, which is the sum of the values in the registers 3 and 8th equivalent. This means that if the time period during which the input signal a is to exceed the trigger threshold a _{min in} order to be recognized as a real trigger event is changed when the criteria for a trigger event are set, this also leads to a change in the total delay of the pulse in the output signal j. When the trigger generator circuit is implemented as a plug-in card for a bus system, this does not pose any further problems, since control software for entering the start values in the registers 3 . 8th . 12 can be designed so that it is in the register 8th Value to be entered calculated as the difference between a total delay specified by a user and the desired duration of the trigger event so that the time period between t4 and t8 remains the same.

Alternativ ist auch ein Schaltungsaufbau wie in 5 gezeigt möglich. Die Elemente 1 bis 5 entsprechen denen der 1; bis auf den Rücksetzeingang des R-Flipflops 5 sind sie auch identisch verschaltet; dieser ist mit dem Übertragsausgang C eines Zählers 13 verbunden, der ein Signal m liefert. Dies hat, wie in 6 gezeigt, die Folge, dass wenn zu einem Zeitpunkt t7 nach Erkennung eines Triggerereignisses das Diskriminationssignal b auf 0 zurückgeht, das Signal e bis auf weiteres auf dem Wert 1 verharrt. Die Signale b, e sind in einem NOR-Gatter 14 zu einem Signal k verknüpft. Das Signal k liegt an einem Rücksetzeingang R des Zählers 14 und an einem Rücksetzeingang R eines RS-Flipflops 16 an, dessen Setzeingang S mit dem Diskriminationssignal b beschaltet ist. Das RS-Flipflop 16 steuert den Zählfreigabeeingang E des Zählers 13. Das RS-Flipflop 16 wird jedes Mal auf 1 gesetzt, wenn das Diskriminationssignal b 1 wird, und es wird genauso wie der Zähler 14 durch eine Rückkehr des Diskriminationssignal b auf 0 zurückgesetzt, solange nicht ein gültiges Triggerereignis erkannt worden ist und das Signal e dementsprechend von 0 auf 1 übergegangen ist. In letzterem Falle bleibt das RS-Flipflop 16 solange gesetzt, bis der Zähler 14 einen Übertragsimpuls in Signal m ausgibt. D.h., solange ein Triggerereignis noch nicht erkannt wurde, kann der Zähler 14 jederzeit zurückgesetzt werden; sobald ein Triggerereignis erkannt worden ist, kann der Zähler nicht mehr zurückgesetzt werden, sondern zählt, wie in 6 als Kuve 1 dargestellt, bis auf 0 herunter und erzeugt so eine Verzögerung gegenüber dem Zeitpunkt t4 entsprechend dem im Register 17 vorgegebenen Startwert, die vom Inhalt des Registers 3 unabhängig ist.Alternatively, a circuit structure as in 5 shown possible. The Elements 1 to 5 correspond to those of 1 ; except for the reset input of the R flip-flop 5 they are also connected identically; this is with the carry output C of a counter 13 connected, which provides a signal m. This has, as in 6 shown the consequence that if at a time t7 after detection of a trigger event the discrimination signal b goes back to 0, the signal e remains at the value 1 until further notice. The signals b, e are in a NOR gate 14 linked to a signal k. The signal k is at a reset input R of the counter 14 and at a reset input R of an RS flip-flop 16 whose set input S is connected to the discrimination signal b. The RS flip-flop 16 controls the counter enable input E of the counter 13 , The RS flip-flop 16 is set to 1 every time the discrimination signal b becomes 1, and it becomes the same as the counter 14 by a return of the discrimination signal b to 0, as long as a valid trigger event has not been recognized and the signal e has accordingly changed from 0 to 1. In the latter case, the RS flip-flop remains 16 set until the counter 14 outputs a carry pulse in signal m. That means, as long as a trigger event has not yet been recognized, the counter can 14 be reset at any time; as soon as a trigger event has been recognized, the counter can no longer be reset, but counts as in 6 as a curve 1 shown, down to 0 and thus creates a delay from the time t4 ent speaking of that in the register 17 predetermined start value from the contents of the register 3 is independent.

Eine Impulsformungsstufe entsprechend den Schaltungsteilen 10 bis 12 aus 3 kann an den Übertragsausgang des Zählers 14 angeschlossen sein.A pulse shaping stage corresponding to the circuit parts 10 to 12 out 3 can to the carry output of the counter 14 be connected.

Die Erfindung ist oben anhand diskreter Schaltungselemente beispielhaft beschrieben, doch liegt für den Fachmann auf der Hand, dass sie auch ohne weiteres durch integrierte Schaltungsbausteine wie etwa ein ASIC, oder insbesondere durch programmierbare Logikbausteine wie etwa PALs, CPLDs oder FPGAs realisierbar ist.The invention is above based on discrete circuit elements described by way of example, but it is obvious to the person skilled in the art that that they can also be easily integrated with integrated circuit modules such as such as an ASIC, or in particular through programmable logic modules such as PALs, CPLDs or FPGAs can be implemented.

Claims

Trigger generator circuit for the measurement data acquisition, with an input (I) for an input signal (a) to be monitored for trigger events, an output for supplying a trigger signal (e, j, n) with a predetermined time course when a trigger event occurs and a monitoring circuit ( 1-5 ; 1-12 ; 1-5 . 13-17 ) for monitoring the input signal and generating the trigger signal in the event of the occurrence of a trigger event, characterized in that the monitoring circuit is set up to recognize a trigger event in the input signal (a) as soon as the level of the input signal (a) over a predetermined period of time (t4- t5) has been beyond a predetermined trigger threshold (a _min ).

Trigger generator circuit according to Claim 1, characterized in that the monitoring circuit has a discriminator circuit connected to the input ( 1 ) for supplying a discrimination signal (b) with an excitation and an idle state, which assumes the excitation state whenever the level of the input signal is beyond the trigger threshold and otherwise assumes the idle state, and a discriminator monitoring circuit ( 2-5 ) which is connected to the output of the discriminator circuit and provides an output signal (e) which changes from an idle state to an excitation state if the excitation state of the discrimination signal (b) lasts longer than a predetermined period of time (t4-t5).

Trigger generator circuit according to claim 2, characterized in that it comprises means ( 3 ) for setting the predetermined period of time.

Trigger generator circuit according to claim 2 or 3, characterized in that the discriminator monitoring circuit ( 2-5 ) a counter connected to a clock signal (CLK) ( 2 ), which causes the transition of the output signal (e) to the excitation state when a predetermined count value is reached.

Trigger circuit according to claim 4, characterized by means ( 4 ) to reset the counter ( 2 ) if the discrimination signal (b) returns to the idle state before the specified time has elapsed.

Trigger generator circuit according to claim 4 or 5, characterized in that the counter is set up after reaching the predetermined count value counting to end.

Trigger generator circuit according to one of Claims 2 to 6, characterized by a pulse shaping circuit ( 10 . 11 . 12 ) for generating the trigger signal (j) from the output signal (e) of the discriminator monitoring circuit or from a signal (h) derived from this signal (e).

Trigger generator circuit according to one of the preceding claims, characterized characterized that the predetermined time course of the trigger signal (j) is a pulse with an adjustable pulse duration.

Trigger generator circuit according to claim 7 and claim 8, characterized in that the pulse shaping circuit ( 10 . 11 . 12 ) a counter ( 11 ) and a register ( 12 ) for a count value representative of the pulse duration.

Trigger generator circuit according to one of claims 2 to 9, characterized in that a delay stage ( 6 . 7 . 8th ) to the output of the discriminator monitoring circuit ( 2-5 ) to delay their output signal (s) is connected.

Trigger generator circuit according to claim 10, characterized in that the delay stage ( 6 . 7 . 8th ) one by the transition of the output signal (e) of the discriminator monitoring circuit ( 2-5 ) counter activated in the excited state ( 7 ) includes.

Trigger generator circuit according to claim 11, characterized in that the counter ( 7 ) cannot be reset in the activated state by changing the discrimination signal (b).

Trigger generator circuit according to one of claims 2 to 9, characterized in that a delay stage ( 13-17 ) to the output of the discriminator circuit ( 1 ) is connected to delay the discrimination signal (b).

Trigger generator circuit according to claim 13, characterized in that the delay stage ( 13-17 ) a counter activated by the transition of the discrimination signal (b) to the excited state ( 13 ) includes.

Trigger generator circuit according to claim 14, characterized in that the counter ( 13 ) in the activated state by a transition of the discrimination signal (b) to the idle state before the output signal (e) of the discriminator monitoring circuit ( 2-5 ) can be reset to the excited state.

Trigger generator circuit according to one of claims 4 to 6, 9, 11, 12, 14, 15, characterized in that it is implemented on a card compatible with a bus system, and that at least one counter ( 2 . 7 . 11 . 13 ) a start or stop value register ( 3 . 8th . 12 . 17 ) is assigned, which can be written on the bus.