DE102023115485A1

DE102023115485A1 - Vor ort wartbare, rackmontierte kühlmittelverteilungseinheit für rechenzentrumkühlsysteme

Info

Publication number: DE102023115485A1
Application number: DE102023115485.0A
Authority: DE
Inventors: Ali Heydari
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2022-06-21
Filing date: 2023-06-14
Publication date: 2023-12-21
Also published as: US20230413466A1; CN117279306A

Abstract

Systeme und Verfahren für ein Rechenzentrumkühlsystem werden offenbart. In mindestens einer Ausführungsform kann ein Schnellkupplungsadapter (QD-Adapter) mit einem passenden Drehkoppler einer rackmontierten Kühlmittelverteilungseinheit (CDU) durch eine Drehaktion an einem Drehkoppler einer ersten Seite eines QD-Adapters assoziiert werden, und kann mit einem passenden QD-Koppler mindestens eines Kühlkreislaufs durch eine lineare Aktion eines Linearkopplers einer zweiten Seite eines QD-Adapters assoziiert werden.

Description

GEBIET
Mindestens eine Ausführungsform betrifft Kühlsysteme, einschließlich Systemen und Verfahren zum Betreiben dieser Kühlsysteme. In mindestens einer Ausführungsform kann ein solches Kühlsystem in einem Rechenzentrum eingesetzt werden, das ein oder mehrere Racks oder Rechenserver enthält.
ALLGEMEINER STAND DER TECHNIK
Kühlsysteme von Rechenzentren verwenden Lüfter, um Luft durch die Serverkomponenten zu zirkulieren. Bestimmte Supercomputer oder andere Hochleistungscomputer können an Stelle von Luftkühlsystemen Wasser- oder andere Kühlsysteme verwenden, um die Wärme von den Serverkomponenten oder Racks des Rechenzentrums in einen Bereich außerhalb des Rechenzentrums abzuleiten. Die Kühlsysteme können eine Kältemaschine innerhalb des Rechenzentrumsbereichs beinhalten, was einen Bereich außerhalb des Rechenzentrums selbst beinhalten kann. Ferner kann der Bereich außerhalb des Rechenzentrums einen Kühlturm oder einen anderen externen Wärmetauscher beinhalten, der erwärmtes Kühlmittel aus dem Rechenzentrum aufnimmt und die Wärme durch Zwangsluft oder andere Mittel an die Umgebung (oder ein externes Kühlmedium) abgibt. Das gekühlte Kühlmittel wird wieder in das Rechenzentrum rezirkuliert. Die Kältemaschine und der Kühlturm bilden zusammen eine Kühlanlage.
KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die 1A, 1B veranschaulichen ein beispielhaftes Rechenzentrumkühlsystem, das Verbesserungen unterliegt, die in mindestens einer Ausführungsform beschrieben sind;
2A veranschaulicht Serverebenen-Merkmale, die vor Ort wartbaren Anpassungen unterliegen, die QD-Adaptern in einer rackmontierten Kühlmittelverteilungseinheit (CDU) für Rechenzentrumkühlsysteme gemäß mindestens einer Ausführungsform aufweisen;
2B veranschaulicht vor Ort wartbare Anpassungen, die QD-Adapter in einer rackmontierten Kühlmittelverteilungseinheit (CDU) für Rechenzentrumkühlsysteme gemäß mindestens einer Ausführungsform aufweisen;
3 veranschaulicht Rack-Ebenenmerkmale, die mit vor Ort wartbaren Anpassungen assoziiert sind, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme gemäß mindestens einer Ausführungsform aufweisen;
4 veranschaulicht Merkmale auf Rechenzentrumsebene, die mit vor Ort wartbaren Anpassungen assoziiert sind, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme gemäß mindestens einer Ausführungsform aufweisen;
5 veranschaulicht ein Verfahren, das mit einem Rechenzentrumkühlsystem der 2B-4 gemäß mindestens einer Ausführungsform assoziiert ist;
6A veranschaulicht eine Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
6B veranschaulicht Inferenz- und/oder Trainingslogik gemäß mindestens einer Ausführungsform;
7 veranschaulicht das Training und den Einsatz eines neuronalen Netzes gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein beispielhaftes Rechenzentrumsystem gemäß mindestens einer Ausführungsform;
9 ist ein Blockdiagramm, das ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
10 ist ein Blockdiagramm, das ein Computersystem veranschaulicht, gemäß mindestens einer Ausführungsform;
11 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
die 13E und 13F veranschaulichen ein gemeinsam genutztes Programmiermodell gemäß mindestens einer Ausführungsform;
14 veranschaulicht beispielhafte integrierte Schaltungen und assoziierte Grafikprozessoren gemäß mindestens einer Ausführungsform;
die 15A-15B veranschaulichen beispielhafte integrierte Schaltungen und assoziierte Grafikprozessoren gemäß mindestens einer Ausführungsform;
die 16A-16B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
18A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
18B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
18C veranschaulicht ein Verarbeitungscluster gemäß mindestens einer Ausführungsform;
18D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Multi-Grafikprozessoreinheitssystem- (GPU- System) gemäß mindestens einer Ausführungsform;
20 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
21 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
22 veranschaulicht einen Deep-Learning- Anwendungsprozessor gemäß mindestens einer Ausführungsform;
23 ist ein Blockdiagramm, das einen beispielhaften neuromorphen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
24 veranschaulicht mindestens Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
25 veranschaulicht mindestens Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
26 veranschaulicht mindestens Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
27 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
28 ist ein Blockdiagramm von mindestens Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
die 29A-29B veranschaulichen Thread-Ausführungslogik, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform.
30 veranschaulicht eine Parallelverarbeitungseinheit (Parallel Processing Unit - „PPU“) gemäß mindestens einer Ausführungsform;
31 veranschaulicht ein allgemeines Verarbeitungscluster (General Processing Cluster - „GPC“) gemäß mindestens einer Ausführungsform;
32 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
33 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform.
34 ist ein beispielhaftes Datenablaufdiagramm für eine fortschrittliche Rechenpipeline gemäß mindestens einer Ausführungsform;
35 ist ein Systemdiagramm für ein beispielhaftes System zum Trainieren, Anpassen, Instanziieren und Einsetzen von Modellen des maschinellen Lernens in einer fortschrittlichen Rechenpipeline gemäß mindestens einer Ausführungsform;
36A veranschaulicht ein Datenablaufdiagramm für einen Prozess zum Trainieren eines Modells des maschinellen Lernens gemäß mindestens einer Ausführungsform; und
36B ist eine beispielhafte Veranschaulichung einer Client-Server-Architektur zum Verbessern von Annotationswerkzeugen mit vorab trainierten Annotationsmodellen gemäß mindestens einer Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
In mindestens einer Ausführungsform kann ein beispielhaftes Rechenzentrum 100, wie in 1A veranschaulicht, genutzt werden, das ein Kühlsystem aufweist, das den hierin beschriebenen Verbesserungen unterliegt. In mindestens einer Ausführungsform sind zahlreiche konkrete Details dargelegt, um ein umfassendes Verständnis zu vermitteln, jedoch können die Konzepte hierin ohne eines oder mehrere dieser konkreten Details umgesetzt werden. In mindestens einer Ausführungsform können Rechenzentrumskühlsysteme auf plötzliche hohe Wärmeanforderungen reagieren, die durch wechselnde Rechenlasten in gegenwärtigen Rechenkomponenten verursacht werden. Da sich diese Anforderungen ändern oder tendenziell von einem Minimum bis zu einem Maximum unterschiedlichen Kühlbedarfs reichen, müssen diese Anforderungen in mindestens einer Ausführungsform auf wirtschaftliche Weise unter Verwendung eines geeignetes Kühlsystem gedeckt werden. In mindestens einer Ausführungsform kann für mittleren bis hohen Kühlbedarf ein Flüssigkeitskühlsystem verwendet werden. In mindestens einer Ausführungsform wird ein hoher Kühlbedarf durch eine lokalisierte Immersionskühlung wirtschaftlich gedeckt. In mindestens einer Ausführungsform spiegelt dieser unterschiedliche Kühlbedarf zudem unterschiedliche Wärmemerkmale eines Rechenzentrums wider. In mindestens einer Ausführungsform wird die von diesen Komponenten, Servern und Racks erzeugte Wärme kumulativ als ein Wärmemerkmal oder Kühlbedarf bezeichnet, da Kühlbedarf ein Wärmemerkmal vollständig behandeln muss.
In mindestens einer Ausführungsform wird ein Flüssigkeitskühlsystem für ein Rechenzentrum offenbart. In mindestens einer Ausführungsform befasst sich dieses Rechenzentrumkühlsystem mit Wärmemerkmalen in assoziierten Rechenvorrichtungen oder Vorrichtungen für Rechenzentren, wie in Grafikverarbeitungseinheiten (GPUs), in Switches, in Dual-Inline-Speichermodulen (DIMMs) oder Zentraleinheiten (CPUs). In mindestens einer Ausführungsform können diese Komponenten hierin als Rechenkomponenten mit hoher Wärmedichte bezeichnet werden. Ferner kann in mindestens einer Ausführungsform eine assoziierte Rechen- oder Rechenzentrumvorrichtung eine Verarbeitungskarte sein, die eine oder mehrere GPUs, Switches oder CPUs darauf aufweist. In mindestens einer Ausführungsform kann ein jedes von den GPUs, Switches und CPUs ein wärmeerzeugendes Merkmal einer Rechenvorrichtung sein. In mindestens einer Ausführungsform kann eine GPU, eine CPU oder ein Switch einen oder mehrere Kerne aufweisen, und jeder Kern kann ein wärmeerzeugendes Merkmal sein.
In mindestens einer Ausführungsform wird eine vor Ort wartbare, rackmontierte Kühlmittelverteilungseinheit (CDU) offenbart. In mindestens einer Ausführungsform Beinhaltet eine solche rackmontierte CDU Einlass- und eine Auslassleitung, die mit einem Kühlkreislauf, beispielsweise einem Primär- und einem Sekundärkühlkreislauf, assoziiert ist. In mindestens einer Ausführungsform können solche Kühlkreisläufe innerhalb einer rackmontierten CDU in einem oder mehreren passenden Drehkopplern enden. In mindestens einer Ausführungsform ist eine rackmontierte CDU hierin mindestens deshalb vor Ort wartbar, weil solche vorhandenen passenden Drehkoppler mit Schnelltrennadaptern (QD) nachgerüstet werden können. In mindestens einer Ausführungsform weist ein QD-Adapter an einer Seite einen Drehkoppler und auf der anderen Seite einen Linearkoppler auf. In mindestens einer Ausführungsform erfordert ein Drehkoppler eine Reaktion, um einen QD-Adapter mit einem passenden Drehkoppler einer rackmontierten CDU zu assoziieren. In mindestens einer Ausführungsform erfordert ein Linearkoppler eine lineare Aktion, um einen QD-Adapter an einen passenden QD-Koppler mindestens eines Kühlkreislaufs, der sich außerhalb einer rackmontierten CDU befindet, zu koppeln oder davon abzukoppeln. In mindestens einer Ausführungsform kann daher an Stelle einer Drehaktion (z. B. Einfädeln oder Vierteldrehungen), die in begrenzten Räumen (z. B. zwischen Racks) eines Rechenzentrumkühlsystems erforderlich sein kann, eine lineare Aktion ausreichen, um eine rackmontierte CDU von Kühlkreisläufen eines Racks abzukoppeln.
In mindestens einer Ausführungsform handelt es sich bei einer vor Ort wartbaren, rackmontierten CDU um eine nachgerüstete, rackmontierte CDU, die QD-Adapter für alle zuvor bereitgestellten Drehkoppler aufweist. In mindestens einer Ausführungsform ermöglicht die Verwendung von QD-Adaptern, die in der Lage sind, lineare Aktionen auszuführen, um eine rackmontierte CDU an einen oder mehrere Kühlkreisläufe zu koppeln oder davon abzukoppeln, dass solche rackmontierten CDUs vor Ort durch eine lineare Aktion (z. B durch eine Schubaktion, eine Zugaktion oder eine Kombination davon) von einem QD-Adapter abgekoppelt werden. In mindestens einer Ausführungsform kann auf eine rackmontierte CDU nach dem Entfernen zugegriffen werden, um interne Filter und andere darin befindliche Teile zu warten. In mindestens einer Ausführungsform können sich solche internen Filter oder andere Teile an der Seite einer rackmontierten CDU befinden, und ein Mangel an Platz zwischen den Racks kann den Zugang erschweren und das Abkoppeln von Drehkopplern umständlich machen.
In mindestens einer Ausführungsform ist eine solche vor Ort wartbare, rackmontierte CDU in der Lage, sich mit Drehkopplern auseinanderzusetzen, die verwendet werden können, um den Kühlmittelzufuhr und -rücklauf für rackmontierte CDUs bereitzustellen. In mindestens einer Ausführungsform gelangt das Primärkühlmittel eines Primärkühlkreislaufs in eine rackmontierte CDU, um einem Sekundärkühlmittel eines Sekundärkühlkreislaufs Wärme zu entziehen. In mindestens einer Ausführungsform kann eine solche vor Ort wartbare, rackmontierte CDU hierin Platzmangelprobleme zwischen den Racks für den Zugriff auf wartbare Teile beheben, indem lineare Aktionen ermöglicht werden, um mindestens eine vor Ort wartbare, rackmontierte CDU aus einem Rack zu entfernen.
In mindestens einer Ausführungsform kann der Einsatz von rackmontierten CDUs für Anwendungen mit hoher Wärmedichte von Vorteil sein. In mindestens einer Ausführungsform erfordern solche rackmontierten CDUs jedoch möglicherweise Zugang und Wartungsfreundlichkeit für viele Tasks, einschließlich der Inspektion interner Komponenten, wie Filter, sowie des Austauschens potenziell defekter Komponenten, wie Sensoren, Pumpen und Wärmetauscher. In mindestens einer Ausführungsform ist es schwierig, in eine rackmontierte CDU zu greifen und defekte Komponenten zu prüfen und zu reparieren, und es kann erforderlich sein, eine solche rackmontierte CDU vollständig aus einem Rack zu entfernen und zu demontieren. In mindestens einer Ausführungsform kann dies die Möglichkeit einer Fluidleckage aus einer oder mehreren dieser wartbaren Komponenten erhöhen.
In mindestens einer Ausführungsform macht das Nachrüsten vorhandener passender Drehkoppler eine rackmontierte CDU vor Ort wartbar. In mindestens einer Ausführungsform kann eine Seite des QD-Adapters einen Drehkoppler und eine andere Seite einen Linearkoppler aufweisen. In mindestens einer Ausführungsform können ein solcher Drehkoppler und ein solcher Linearkoppler entweder Stecker oder Buchse sein (wie ein Steck- oder Buchsendrehkoppler oder ein Steck- oder Buchsenlinearkoppler). In mindestens einer Ausführungsform kann ein Stecker- oder Buchsenlinearkoppler schnell getrennt werden, um eine leckagefreie Verbindung bereitzustellen. In mindestens einer Ausführungsform kann ein solcher Drehkoppler mit einer Rohrverbindung assoziiert sein.
In mindestens einer Ausführungsform können Ventilsteuerungen über einen Durchflussregler einen kontinuierlichen Fluss von Kühlmittel durch einen QD-Adapter gestatten. In mindestens einer Ausführungsform gestattet dies die Inspektion und Reparatur von Komponenten innerhalb einer vor Ort wartbaren, rackmontierten CDU durch lineares Bewegen einer vor Ort wartbaren, rackmontierten CDU linear relativ zu einem Rack, indem sie teilweise innerhalb eines Racks bleibt, und Ersetzen oder Warten einer Komponente, ohne den Kühlmittelfluss eines Primär- oder Sekundärkühlkreislaufs eines Rechenzentrumkühlsystems anhalten zu müssen. In mindestens einer Ausführungsform ermöglicht dies auch einen Hot-Swap-Austausch von vor Ort wartbaren, rackmontierten CDUs, ohne dass die assoziierten Kühlkreisläufe außer Betrieb genommen werden müssen. In mindestens einer Ausführungsform gestattet eine solche vor Ort wartbare, rackmontierte CDU Inspektion, Reparaturen und Austausch einer rackmontierten CDU vor Ort am Rack, ohne dass es zu größeren Auswirkungen auf den Kühlmittelbetrieb kommt.
In mindestens einer Ausführungsform kann ein beispielhaftes Rechenzentrum 100, wie in 1 veranschaulicht genutzt werden, das ein Kühlsystem aufweist, das den hierin beschriebenen Verbesserungen unterliegt. In mindestens einer Ausführungsform kann ein Rechenzentrum 100 ein oder mehrere Räume 102 sein, die Racks 110 und Hilfsausrüstung aufweisen, um einen oder mehrere Server auf einem oder mehreren Serverfächern unterzubringen. In mindestens einer Ausführungsform wird ein Rechenzentrum 100 durch einen Kühlturm 104 unterstützt, der sich außerhalb eines Rechenzentrums 100 befindet. In mindestens einer Ausführungsform führt ein Kühlturm 104 Wärme aus einem Rechenzentrum 100 ab, indem er auf einen Primärkühlkreislauf 106 einwirkt. In mindestens einer Ausführungsform wird eine Kühlungsverteilungseinheit (Cooling Distribution Unit - CDU) 112 zwischen einem Primärkühlkreislauf 106 und einem zweiten oder Sekundärkühlkreislauf 108 verwendet, um Entnahme von Wärme aus einem zweiten oder Sekundärkühlkreislauf 108 zu einem Primärkühlkreislauf 106 zu ermöglichen. In mindestens einer Ausführungsform kann ein Sekundärkühlkreislauf 108 in einem Aspekt nach Bedarf auf verschiedene in ein Serverfach führende Rohrleitungssysteme zugreifen. In mindestens einer Ausführungsform sind Kreisläufe 106, 108 als Linienzeichnungen veranschaulicht, aber ein Durchschnittsfachmann würde erkennen, dass ein oder mehrere Rohrleitungssystemmerkmale verwendet werden können. In mindestens einer Ausführungsform können flexible Polyvinylchloridrohre (PVC-Rohre) zusammen mit einem assoziierten Rohrleitungssystem verwendet werden, um Fluid in jedem bereitgestellten Kreislauf 106; 108 zu bewegen. In mindestens einer Ausführungsform können eine oder mehrere Kühlmittelpumpen verwendet werden, um Differenzdrücke innerhalb der Kühlkreisläufe 106, 108 aufrechtzuerhalten, um eine Bewegung des Kühlmittels gemäß Temperatursensoren an verschiedenen Stellen, einschließlich in einem Raum, in einem oder mehreren Racks 110 und/oder in Serverboxen oder Serverfächern innerhalb eines oder mehrerer Racks 110, zu ermöglichen.
In mindestens einer Ausführungsform kann das Kühlmittel in einem Primärkühlkreislauf 106 und in einem Sekundärkühlkreislauf 108 mindestens Wasser und ein Additiv sein. In mindestens einer Ausführungsform kann ein Additiv Glykol oder Propylenglykol sein. Im Betrieb weist in mindestens einer Ausführungsform jeder von einem Primär- und einem Sekundärkühlkreislauf sein eigenes Kühlmittel auf. In mindestens einer Ausführungsform kann das Kühlmittel in den Sekundärkühlkreisläufen proprietär für die Anforderungen der Komponenten in einem Serverfach oder den assoziierten Racks 110 sein. In mindestens einer Ausführungsform ist eine CDU 112 zur komplexen Steuerung von Kühlmitteln, unabhängig oder gleichzeitig, in bereitgestellten Kühlmittelkreisläufen 106, 108 in der Lage. In mindestens einer Ausführungsform kann die CDU angepasst sein, die Durchflussrate derart zu steuern, dass das bzw. die Kühlmittel auf geeignete Weise verteilt werden, um die in den assoziierten Racks 110 erzeugte Wärme zu entnehmen. In mindestens einer Ausführungsform werden von einem Sekundärkühlkreislauf 108 flexible Rohrleitungen 114 bereitgestellt, die in jedes Serverfach eintreten, um Kühlmittel für elektrische und/oder Rechenkomponenten darin bereitzustellen.
In mindestens einer Ausführungsform kann ein Rohrleitungssystem 118, das einen Teil des Sekundärkühlkreislaufs 108 bildet, als Raumverteiler bezeichnet werden. Getrennt davon kann sich in mindestens einer Ausführungsform eine weitere Rohrleitung 116 von der Reihenverteilerrohrleitung 118 erstrecken und kann ebenfalls Teil eines Sekundärkühlkreislaufs 108 sein, kann aber als Reihenverteiler bezeichnet werden. In mindestens einer Ausführungsform tritt die Kühlrohrleitung 114 als Teil eines Sekundärkühlkreislaufs 108 in die Racks ein, kann jedoch als Rack-Kühlverteiler innerhalb eines oder mehrerer Racks bezeichnet werden. In mindestens einer Ausführungsform erstrecken sich Reihenverteiler 116 zu allen Racks entlang einer Reihe in einem Rechenzentrum 100. In mindestens einer Ausführungsform kann das Rohrleitungssystem des Sekundärkühlkreislaufs 108, einschließlich der Kühlverteiler 118, 116 und 114, durch mindestens eine Ausführungsform hierin verbessert werden. In mindestens einer Ausführungsform kann eine Kältemaschine 120 in einem Primärkühlkreislauf innerhalb des Rechenzentrums 102 bereitgestellt werden, um das Kühlen vor einem Kühlturm zu unterstützen. In mindestens einer Ausführungsform können zusätzliche Kühlkreisläufe, die in einem Primärsteuerkreislauf vorhanden sein können und die Kühlen außerhalb eines Racks und außerhalb eines Sekundärkühlkreislaufs bereitstellen, für diese Offenbarung zusammen mit einem Primärkühlkreislauf betrachtet werden und von einem Sekundärkühlkreislauf getrennt sein.
In mindestens einer Ausführungsform kann im Betrieb Wärme, die in Serverfächern der bereitgestellten Racks 110 erzeugt wird, über flexible Rohrleitung eines Reihenverteilers 114 eines zweiten Kühlkreislaufs 108 an ein Kühlmittel, das aus den Racks 110 austritt, übertragen werden. In mindestens einer Ausführungsform bewegt sich zweites Kühlmittel (in einem Sekundärkühlkreislauf 108) von einer CDU 112 zum Kühlen der bereitgestellten Racks 110 über bereitgestellte Rohrleitung in Richtung eines oder mehrerer Racks 110. In mindestens einer Ausführungsform geht zweites Kühlmittel von einer CDU 112 von einer Seite eines Raumverteilers, der eine Rohrleitung 118 aufweist, zu einer Seite eines Racks 110 über einen Reihenverteiler 116 und durch eine Seite eines Serverfachs über eine unterschiedliche Rohrleitung 114 über. In mindestens einer Ausführungsform tritt verbrauchtes oder zurückgeführtes zweites Kühlmittel (oder austretendes zweites Kühlmittel, das die Wärme von den Rechenkomponenten mit sich führt) aus einer anderen Seite eines Serverfachs aus (tritt zum Beispiel auf der linken Seite eines Racks ein und tritt nach dem Durchlaufen durch das Serverfach oder durch Komponenten auf einem Serverfach auf der rechten Seite eines Racks aus). In mindestens einer Ausführungsform kommt verbrauchtes zweites Kühlmittel, das aus einem Serverfach oder einem Rack 110 austritt, aus einer unterschiedlichen Seite (wie einer Austrittsseite) der Rohrleitung 114 heraus und bewegt sich zu einer parallelen, aber auch austretenden Seite eines Reihenverteilers 116. In mindestens einer Ausführungsform bewegt sich verbrauchtes zweites Kühlmittel von einem Reihenverteiler 116 in einem parallelen Abschnitt eines Raumverteilers 118 und in eine entgegengesetzte Richtung zu einströmendem zweitem Kühlmittel (das auch erneuertes zweites Kühlmittel sein kann) und in Richtung einer CDU 112.
In mindestens einer Ausführungsform tauscht verbrauchtes zweites Kühlmittel seine Wärme mit einem Primärkühlmittel in einem Primärkühlkreislauf 106 über die CDU 112 aus. In mindestens einer Ausführungsform kann verbrauchtes zweites Kühlmittel erneuert werden (wie relativ gekühlt im Vergleich zu einer Temperatur in einer Phase eines verbrauchten zweiten Kühlmittels) und ist bereit, durch einen zweiten Kühlkreislauf 108 zurück zu einer oder mehreren Rechenkomponenten geleitet zu werden. In mindestens einer Ausführungsform ermöglichen verschiedene Durchfluss- und Temperatursteuermerkmale in einer CDU 112 die Steuerung der von verbrauchtem zweitem Kühlmittel ausgetauschten Wärme oder des Durchflusses des zweiten Kühlmittels in die und aus einer CDU 112. In mindestens einer Ausführungsform kann eine CDU 112auch in der Lage sein, einen Durchfluss eines Primärkühlmittels im Primärkühlkreislauf 106 zu steuern.
In mindestens einer Ausführungsform kann ein beispielhaftes Serverebenenmerkmal 130 wie in 1B veranschaulicht, eingesetzt werden, das mit einem Kühlsystem assoziiert ist, das hierin beschriebenen Verbesserungen unterliegt. In mindestens einer Ausführungsform können die Serverebenen-Merkmale 130, Serverebene, wie in 1B veranschaulicht, mit einer Kühlplatte assoziiert sein, die wiederum mit vor Ort wartbaren, rackmontierten CDUs assoziiert ist. In mindestens einer Ausführungsform beinhalten die Merkmale 130 der Serverebene ein Serverfach oder eine Serverbox 132.
In mindestens einer Ausführungsform beinhaltet ein Serverfach oder eine Serverbox 132 einen Serververteiler 134, der zwischen bereitgestellten Kühlplatten 140A-D eines Serverfachs oder einer Serverbox 132 und Rackverteilern eines Racks, das ein Serverfach oder eine Serverbox 132 beherbergt, gekoppelt wird. In mindestens einer Ausführungsform beinhaltet ein Serverfach oder eine Serverbox 132 eine oder mehrere Kühlplatten 140A-C, die mit einer oder mehreren Rechenvorrichtungen 180A-D, die CPUs, GPUs und Schalter sein können, assoziiert sind.
In mindestens einer Ausführungsform, wie veranschaulicht, können solche Rechenvorrichtungen 180A-D Abschnitte mit unterschiedlichem Kühlbedarf aufweisen. In mindestens einer Ausführungsform können eine oder mehrere Kühlplatten 140A-C Kühlplatten doppelt kühlende Kühlplatten beinhalten, die einen ersten separaten Pfad 164 aufweisen, der in der Lage ist, unter Verwendung eines ersten Kühlmittels zu kühlen, und einen zweiten separaten Pfad 170, der in der Lage ist, unter Verwendung eines zweiten Kühlmittels gleichzeitig mit einem ersten Kühlmittel oder zu separaten Zeitpunkten zu kühlen. In mindestens einer Ausführungsform sind dieser erste unterschiedliche Pfad 164 und der zweite unterschiedliche Pfad 170 Rippen oder Rohre.
In mindestens einer Ausführungsform kann mindestens ein Kühlkörper Teil solcher Kühlplatten 140A-D sein und Rippen beinhalten, die der Umgebung eines Serverfachs oder einer Serverbox 132 ausgesetzt sind, sodass kalte Luft aus einem Kaltgang 122 als Kühlmedium durch solche Rippen verwendet werden kann, um einen Kühlkörper zu kühlen oder um eine zusätzliche Kühlung für eine Kühlplatte 140D bereitzustellen, bevor diese kalte Luft in einen Warmgang 124 austritt. In mindestens einer Ausführungsform nutzt eine assoziierte Rechenvorrichtung 180A das Kühlen, das von solchen Kühlplatten 140A bereitgestellt wird. In mindestens einer Ausführungsform können die Kühlmedien Luft oder einphasiges Fluid sein. In mindestens einer Ausführungsform können thermische Testfahrzeuge (TTVs) an Stelle der mindestens einen Rechenvorrichtung 180A-D als Teil eines Testservers zum Testen eines Rechenzentrumkühlsystems verwendet werden. In mindestens einer Ausführungsform kann ein solcher Testserver mit vor Ort wartbaren Anpassungen mit QD-Adaptern in einer rackmontierten CDU für Rechenzentrumkühlsysteme verwendet werden.
In mindestens einer Ausführungsform können ein oder mehrere Kühlkreisläufe 144A, B zwischen einem Serververteiler 134 und einer oder mehreren Kühlplatten 140A-C für einfach- oder doppelt kühlende Kälteplatten bereitgestellt werden. In mindestens einer Ausführungsform beinhaltet jeder Serverebenen-Kühlkreislauf 144A; B eine Einlassleitung 142A und eine Auslassleitung 142B. In mindestens einer Ausführungsform kann, wenn in Reihe konfigurierte Kühlplatten in solchen Kühlplatte 140A, B beinhaltet sind, eine Zwischenleitung 146 bereitgestellt werden. In mindestens einer Ausführungsform können jedoch für bestimmte Rechenvorrichtungen unterschiedliche Fluidpfade über bereitgestellte Leitungen 176A zwischen Kanälen (als gestrichelte Linien veranschaulicht) innerhalb eines Doppelzweckverteilers 134 eingerichtet werden, der dafür ausgelegt ist, ein erstes Kühlmittel durch erste bereitgestellte Leitungen 136A, B, und ein zweites Kühlmittel durch zweite bereitgestellte Leitungen 138A, B, die mit solchen bereitgestellten Kanälen assoziiert sind, zu leiten. In mindestens einer Ausführungsform kann es für jeden verwendeten Kühlmitteltyp separate Serverkühlverteiler geben.
In mindestens einer Ausführungsform können eine oder mehrere Kühlplatten 140A-C nur Kühlplatten mit einfacher Kühlmittelzufuhr oder nur Kühlplatten mit doppelter Kühlmittelzufuhr beinhalten. In mindestens einer Ausführungsform, wenn sie für den zweifachen Zweck angepasst sind, können eine oder mehrere Kühlplatten 140A-C getrennte Anschlüsse und Kanäle für ein erstes Sekundärkühlmittel eines Sekundärkühlkreislaufs (oder lokales Kühlmittel), das von einer lokalen Kühlmittelquelle zirkuliert wird, unterstützen. In mindestens einer Ausführungsform kann ein erstes Sekundärkühlmittel zum Kühlen an einen Serververteiler 134 über einen bereitgestellten Einlass und Auslässe 136A, 136B bereitgestellt werden. In mindestens einer Ausführungsform kann ein zweites Sekundärkühlmittel an einen Server verteile 134 über einen bereitgestellten Einlass und Auslässe 138A, 138B bereitgestellt werden. In mindestens einer Ausführungsform können alle diese Verteiler, Leitungen oder Kreise unter Verwendung von Durchflussreglern, die mechanische und elektrische Kopplungsmerkmale aufweisen, abgeschlossen werden. In mindestens einer Ausführungsform ermöglichen es elektrische Kopplungsmerkmale mindestens einem Prozessor, Aspekte eines Durchflussreglers für eine Kühlplatte, die mit einer Rechenvorrichtung (oder einem TTV) assoziiert ist, zu steuern.
In mindestens einer Ausführungsform ist ein Serverfach 132 ein immersiv gekühltes Serverfach, das mit Fluid geflutet werden kann. In mindestens einer Ausführungsform kann ein Fluid für ein immersiv gekühltes Serverfach ein dielektrisch entwickeltes Fluid sein, das in der Lage ist, in einem immersiv gekühlten Server verwendet zu werden. In mindestens einer Ausführungsform kann ein Sekundärkühlmittel oder lokales Kühlmittel verwendet werden, um ein technisches Fluid zu kühlen. In mindestens einer Ausführungsform kann lokales Kühlmittel verwendet werden, um technisches Fluid zu kühlen, wenn ein Primärkühlkreislauf, der mit einem Sekundärkühlkreislauf assoziiert ist, in dem ein Sekundärkühlmittel zirkuliert, ausgefallen ist oder ausfällt. In mindestens einer Ausführungsform weist daher mindestens eines Anschlüsse für einen Sekundärkühlkreislauf und für einen lokalen Kühlmittelkühlkreislauf von einer lokalen Kühlmittelquelle auf, die Teil eines Systems ist, das angepasst ist, um mit vor Ort wartbaren CDUs zu arbeiten. In mindestens einer Ausführungsform kann eine solche Kühlplatte ein lokales Kühlmittel unterstützen, das im Falle eines Ausfalls in einem Primärkühlkreislauf aktiviert werden kann.
In mindestens einer Ausführungsform kann mindestens eine doppelt kühlende Kühlplatte 140B; 150 dazu konfiguriert sein, neben regulären Kühlplatten 140A, D zu arbeiten. In mindestens einer Ausführungsform veranschaulicht eine dreidimensionale (3D) Vergrößerungsveranschaulichung (einer Kühlplatte 150) interne Details mindestens einiger Merkmale, die in einer doppelt kühlenden Kühlplatte oder einer regulären Kühlplatte beinhaltet sein können. In mindestens einer Ausführungsform veranschaulicht ein Durchriss einer Kühlplatte 150 Mikrokanäle 170 und einen getrennten Abschnitt für Rohre 164, die als Wärmeableitungsmerkmale fungieren, wie in den 1A, B veranschaulicht. In mindestens einer Ausführungsform kann ein getrennter zweiter Abschnitt Seite an Seite bereitgestellt sein und in mindestens einem Teil einer solchen Kühlplatte Wärmeableitungsmerkmale aufweisen. In mindestens einer Ausführungsform kann eine für lokales Kühlmittel fähige Kühlplatte nur Rohre 164 und keine Mikrokanäle 170 darin aufweisen.
In mindestens einer Ausführungsform verfügt eine doppelt kühlende Kühlplatte 150 über getrennte Pfade 164, 170 für Sekundärkühlmittel eines Sekundärkühlkreislaufs, für lokales Kühlmittel eines lokalen Kühlkreislaufs und für lokales Kühlmittel von einer lokalen Kühlmittelquelle. In mindestens einer Ausführungsform kann in einem Anwendungsfall eines immersiv gekühlten Servers das dielektrische Fluid sowohl für die Kühlplattenanwendung als auch für die Anwendung eines immersiv gekühlten Serverfachs entwickelt sein. In mindestens einer Ausführungsform sind einige Mikrokanäle 170 Pfade, die von Rippen oder anderen derartige Aspekten bereitgestellt werden, die intern und senkrecht zu einer Basis eines Kühlplattenabschnitts aufragen und die dazwischen Lücken für den Kühlmittel- oder Fluidstrom aufweisen. In mindestens einer Ausführungsform sind einige Mikrokanäle 170 Fluidpfade in einem unterschiedlichen Kühlplattenabschnitt einer Kühlplatte 150.
In mindestens einer Ausführungsform kann die Bezugnahme auf eine Kühlplatte zusammen mit ihren Doppelkühlplatten eine Bezugnahme auf eine Kühlplatte bedeuten, die mindestens zwei Arten von Kühlkreisläufen unterstützen kann, sofern nicht anders angegeben. In mindestens einer Ausführungsform empfangen beide Kühlplattentypen lokales Kühlmittel zum Kühlen, aber ein Typ kann beide, einen sekundären Kühlkreislauf oder einen lokalen Kühlkreislauf und lokales Kühlmittel von einer lokalen Kühlmittelquelle unterstützen. In mindestens einer Ausführungsform kann in einem Sekundärkühlkreislauf ein Standardkühlmittel, wie Anlagenwasser, verwendet werden.
In mindestens einer Ausführungsform kann ein Fluid oder ein lokales Kühlmittel nur die Kühlplattennutzung unterstützen und ist möglicherweise nicht für Tauchkühlung verfügbar. In mindestens einer Ausführungsform empfängt jeder Kühlplattentyp lokales Kühlmittel, das mit unterschiedlichem sekundärem oder lokalem Kühlmittel von jeweiligen lokalen Kühlkreisläufen oder anderen Kühlkreisläufen, die mit einem Primärkühlkreislauf eine Schnittstelle bilden, assoziiert sein. In mindestens einer Ausführungsform kann in Situationen, in denen unterschiedliche Fluide (wie Sekundärkühlmittel und lokale Kühlmittel) in einem Rechenzentrumkühlsystem verwendet werden, ein sekundärer oder lokaler Kühlkreislauf für eine doppelt kühlende Kühlplatte gemeinsam mit lokalem Kühlmittel geeignet sein. In mindestens einer Ausführungsform kann sekundäres oder lokales Kühlmittel von mehreren QD-Adaptern unterstützt werden, so dass unterschiedliche Kanäle für jedes eines lokalen Kühlmittels und für unterschiedliche Sekundärkühlmittel verwendet werden können.
In mindestens einer Ausführungsform ist eine doppelt kühlende Kühlplatte 150 dazu angepasst, zwei Fluidtypen zu empfangen (wie ein Sekundärkühlmittel und lokales Kühlmittel), und zwei Arten von Fluiden über ihre getrennten Anschlüsse 152, 172; 168, 162 und ihre getrennten Pfade 164, 170 voneinander getrennt zu halten, wie durch getrennte Abschnitte, die von Dichtungen und Platten getrennt sind (wie bei einer Kühlplatte mit Dichtungen). In mindestens einer Ausführungsform sind Fluidleitungen 156, 158, 166, 174 über jeweilige Durchflussregler mit solchen Anschlüssen 152, 162, 168, 172 verbunden. In mindestens einer Ausführungsform ist jeder einzelne Pfad ein Strömungspfad. In mindestens einer Ausführungsform können gleichzeitig Fluid (wie ein lokales Kühlmittel oder ein Sekundärkühlmittel) aus einer Quelle für ein lokales Kühlmittel und ein Sekundärkühlmittel bereitgestellt werden, um zusätzlichen Kühlbedarf zu decken. In mindestens einer Ausführungsform können getrennte Anschlüsse und Pfade unterschiedliche Quellen unterstützen, die bereitgestellt werden können, um einen höheren Kühlbedarf von einer assoziierten Rechenvorrichtung zu decken.
In mindestens einer Ausführungsform beinhaltet eine doppelt kühlende Kühlplatte 150 Anschlüsse 152, 262, um ein lokales Kühlmittel in einer Kühlplatte aufzunehmen, um zu ermöglichen, dass ein derartiges lokales Kühlmittel durch eine Kühlplatte 150 durchgeht, und um zu ermöglichen, dass ein solches lokales Kühlmittel aus einer Kühlplatte ausströmt. In mindestens einer Ausführungsform beinhaltet eine doppelt kühlende Kühlplatte 150 Anschlüsse 168, 172, um ein Sekundärkühlmittel in einer Kühlplatte aufzunehmen, um es einem derartigen Sekundärkühlmittel zu ermöglichen, durch eine Kühlplatte durchzugehen und ein Sekundärkühlmittel aus einer Kühlplatte 150 heraus durchgehen lassen. In mindestens einer Ausführungsform können die bereitgestellten Anschlüsse 152, 162 Ventildeckel 154 aufweisen, die richtungsabhängig sein können, um Strömen von lokalem Kühlmittel oder Sekundärkühlmittel durch eine Kühlplatte 150 zu ermöglichen.
In mindestens einer Ausführungsform können solche Kühlplatten mit mindestens einem Durchflussregler assoziiert sein, um eine Kühlplatte 150 und eine Basis mit darauf befindlichen Rippen fluidisch zu koppeln. In mindestens einer Ausführungsform kann dies ermöglichen, dass sich die Flüssigkeitskühlung von einer Kühlplatte zu einer Basis einer solchen Kühlplatte mit Rippen erstreckt. In mindestens einer Ausführungsform dient dies dazu, gleichzeitige Luftkühlung und Flüssigkeitskühlung für ein luftgekühltes Heizelement bereitzustellen, während eine Kühlplatte, die neben einer Basis mit Rippen angeordnet ist, die kein Fluid aufnimmt, eine gleichzeitige oder separate Kühlung gestattet.
In mindestens einer Ausführungsform sind die bereitgestellten Ventildeckel 154 (auch Bezugszeichen 272 der 2B) mechanische Merkmale assoziierter Durchflussregler, die auch entsprechende elektronische Merkmale aufweisen (wie mindestens einen Prozessor zum Ausführen von Anweisungen, die in einem assoziierten Speicher gespeichert sind, und zum Steuern mechanischer Merkmale für assoziierte Durchflussregler). In mindestens einer Ausführungsform können Sensoren verwendet werden, um Feedback bereitzustellen, um den lokalen Kühlmitteleinlass durch eine Kühlplatte einzustellen. In mindestens einer Ausführungsform kann ein Sensor dazu angepasst sein, Wärme abzutasten, die von einem luftgekühlten Heizelement oder einer flüssigkeitsgekühlten Begleitheizung erzeugt wird. In mindestens einer Ausführungsform kann ein Prozessor, der mit solchen Sensoren assoziiert ist und Sensoreingaben empfängt, bestimmen, wie dieser Wärme entgegengewirkt werden soll, indem er es beispielsweise mindestens einen Lüfter eines Serverfachs oder einer Serverbox ermöglicht, die Luftströmungsraten für Luftkühlung durch damit assoziierte Rippen anzupassen, die mit einem solchen luftgekühlten Heizelement assoziiert sind, und indem es einem Durchflussregler eines Serverfachs oder einer Serverbox ermöglicht wird, die Fluiddurchflussraten für die Flüssigkeitskühlung durch eine Kühlplatte, die mit einem solchen flüssigkeitsgekühlten Heizelement assoziiert ist, einzustellen.
In mindestens einer Ausführungsform kann jedes Ventil von einem elektronischen Merkmal eines assoziierten Durchflussreglers betätigt werden. In mindestens einer Ausführungsform sind elektronische und mechanische Merkmale der bereitgestellten Durchflussregler integriert. In mindestens einer Ausführungsform sind elektronische und mechanische Merkmale der bereitgestellten Durchflussregler physisch voneinander getrennt. In mindestens einer Ausführungsform kann der Hinweis auf Durchflussregler ein oder mehrere bereitgestellte elektronische und mechanische Merkmale oder deren Vereinigung betreffen, mindestens aber Merkmale, die die Kontrolle des Strömens von Kühlmittel oder Fluid durch jede Kühlplatte oder ein tauchgekühltes Serverfach oder eine tauchgekühlte Serverbox ermöglichen.
In mindestens einer Ausführungsform empfangen die elektronischen Merkmale der bereitgestellten Durchflussreglers Steuersignale und übernehmen die Steuerung der mechanischen Merkmale. In mindestens einer Ausführungsform können elektronische Merkmale bereitgestellter Durchflussregler Aktuatoren oder andere elektronische Teile anderer ähnlicher elektromechanischer Merkmale sein. In mindestens einer Ausführungsform können Strömungspumpen als Durchflussregler verwendet werden. In mindestens einer Ausführungsform können Laufräder, Kolben oder Faltenbälge mechanische Merkmale sein, und ein elektronischer Motor und Schaltungsanordnungen bilden elektronische Merkmale der bereitgestellten Durchflussregler. In mindestens einer Ausführungsform kann die Schaltung mindestens Prozessoren, Speicher, Schalter, Sensoren und andere beinhalten, die zusammen elektronische Merkmale bereitgestellter Durchflussregler bilden.
In mindestens einer Ausführungsform sind bereitgestellte Anschlüsse152, 162, 168, 172 bereitgestellter Durchflussregler derart angepasst, dass sie entweder den Eintritt oder den Austritt eines immersiven Fluids gestatten. In mindestens einer Ausführungsform können die Durchflussregler 148 mit den Fluidleitungen 176A; B (auch 156, 158) assoziiert sein, die den Eintritt und Austritt eines lokalen Kühlmittels zu den Kühlplatten der Kühlplatten 140A-C ermöglichen. In mindestens einer Ausführungsform können andere Durchflussregler in ähnlicher Weise mit den Kühlmittelleitungen 142A, 146, 142B (auch 166, 174) assoziiert sein, um den Eintritt und den Austritt eines Sekundärkühlmittels zu Kühlplatten der Kühlplatten 140B, D zu ermöglichen.
In mindestens einer Ausführungsform tritt lokale Kühlflüssigkeit in Fluidleitungen 176A, B über dedizierte Fluidleitungen 138A, B ein. In mindestens einer Ausführungsform ist ein Serververteiler 134 mit Kanälen darin (veranschaulicht durch gepunktete oder gestrichelte Linien) angepasst, um getrennte Pfade zu getrennten Fluidleitungen 176A, B (auch 156, 158) und zu allen verbleibenden Schleifen 144A, B zu unterstützen, die mit der Sekundärkühlmittelein- und der Sekundärkühlmittelauslassleitung 136A, B assoziiert sind. In mindestens einer Ausführungsform kann es mehrere Verteiler geben, um flüssiges Kühlmittel und ein getrenntes Sekundärkühlmittel zu unterstützen. In mindestens einer Ausführungsform kann es mehrere Verteiler geben, die den Eintritt und Austritt getrennt für ein lokales Kühlmittel und ein Sekundärkühlmittel zu unterstützen. In mindestens einer Ausführungsform wird ein lokales Kühlmittel einzeln ohne einen Sekundärkühlkreislauf verwendet.
In mindestens einer Ausführungsform können Serverebenenmerkmale 200, wie in 2A veranschaulicht, vor Ort wartbaren Anpassungen, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme aufweisen, unterliegen. In mindestens einer Ausführungsform können TTVs, wie an anderer Stelle hierin erwähnt, zum Testen eines Rechenzentrumkühlsystems für dessen Inbetriebnahme verwendet werden, wohingegen Rechenvorrichtungen ein vorgesehenes Kühlziel in einem in Betrieb genommenen Rechenzentrum sind. In mindestens einer Ausführungsform befinden sich daher mehrere Rechenvorrichtungen oder TTVs 214 und ihre assoziierten Kühlplatten 212A-D in einem Serverfach oder einer Serverbox 202. In mindestens einer Ausführungsform weist ein Serverfach oder eine Serverbox 202 eine Oberfläche 204 auf, auf der ein oder mehrere externe Durchflussregler 206A und ein oder mehrere interne Durchflussregler 206B abnehmbar montiert sind. In mindestens einer Ausführungsform können mehrere Durchflussregler 206A, B bereitgestellt werden, so dass der Eintritt von Kühlmittel in eine Kühlplatte dieser Kühlplatten 212A-D durch einen dieser Durchflussregler erfolgt, und der Austritt des Kühlmittels durch einen unterschiedlichen dieser Durchflussregler erfolgt.
In mindestens einer Ausführungsform beinhaltet jeder Durchflussregler 206 eine assoziierte Kopplung 216A, 216B. In mindestens einer Ausführungsform kann ein Sensor 222 ein Sekundärkühlmittel durch einen Verteiler 208B überwachen. In mindestens einer Ausführungsform kann eine solche Überwachung die Rücklauftemperatur eines Sekundärkühlmittels von einer oder mehreren Kühlplatten betreffen. In mindestens einer Ausführungsform kann ein solcher Sensor an einem Rackverteiler oder einem Reihenverteiler montiert werden, um eine kumulative Temperatur des zurückgeführten Sekundärkühlmittels abzutasten. In mindestens einer Ausführungsform kann ein solcher Sensor in der Lage sein, den Druck oder die Durchflussrate eines Rücklaufsekundärkühlmittels zu bestimmen. In mindestens einer Ausführungsform kann ein Sensor 222 auch mit einem zugeführten Sekundärkühlmittel assoziiert sein, um eine Referenz oder eine Differenz der Temperatur, des Drucks oder der Durchflussrate eines Sekundärkühlmittels bereitzustellen.
In mindestens einer Ausführungsform können oder mehrere eines ersten Durchflussreglers 206A oder eines zweiten Durchflussreglers 206B eine Strömung eines Sekundärkühlmittels durch einen Durchflussregler 206A, B ändern. In mindestens einer Ausführungsform kann eine assoziierte Kopplung 216A, 216B Schubkopplungs- oder Gewindekopplungsmerkmale beinhalten, um es einem externen Durchflussregler 218 zu ermöglichen, fluidisch mit einem oder mehreren von einem ersten Durchflussregler oder einem zweiten Durchflussregler in Kommunikation zu stehen. In mindestens einer Ausführungsform kann ein Sensor 222 angepasst sein, um ein Strömungsvolumen eines Sekundärkühlmittels zu überwachen, das durch einen Durchflussregler 206A, B durchgehen soll.
In mindestens einer Ausführungsform können zwei Durchflussregler 206A, B dazu angepasst sein, gleichzeitig zu schließen, wenn ein Serverfach oder eine Serverbox 202 von einem Rack getrennt werden soll. In mindestens einer Ausführungsform können zwei Durchflussregler 206A, B dazu angepasst sein, in Abhängigkeit von einem verwendetem lokalen oder Sekundärkühlmittel separat zu schließen, was die Wartung eines Sekundärkühlkreislaufs ermöglicht, während ein lokaler Kühlkreislauf in Betrieb ist, um für Redundanz im Betrieb zu sorgen. In mindestens einer Ausführungsform verhindert dies Leckagen beim Entfernen eines Serverfachs oder einer Serverbox aus einer externen Kopplung, verhindert Leckagen beim Entfernen einer Kühlplatte einer solchen Kühlplatte 212A; 212B; 212C; 212D aus einem Serverfach oder einer Serverbox 202 und verhindert Lecks beim Entfernen eines oder mehrerer Serverkühlverteiler 208A, 208B aus einem Serverfach oder einer Serverbox 202.
In mindestens einer Ausführungsform gelangt Sekundärkühlmittel über einen ersten Durchflussregler 206A in ein Serverfach oder eine Serverbox 202, das/der an seiner assoziierten Kopplung 216B an einem rackseitigen Durchflussregler eines Rack-Kühleinlassverteilers gekoppelt sein kann, wie in 3 veranschaulicht. In mindestens einer Ausführungsform strömt Sekundärkühlmittel durch einen oder mehrere Durchflussregler 206A, B. In mindestens einer Ausführungsform, veranschaulicht 2A auch eine assoziierte Kopplung 216A mit einem zweiten Durchflussregler 206B zum Koppeln mit einem serverseitigen Durchflussregler. In mindestens einer Ausführungsform kann ein Durchflussregler zum Steuern einer Änderung eines Strömens oder eines Drucks für ein Sekundärkühlmittel verwendet werden.
In mindestens einer Ausführungsform ermöglichen, wie veranschaulicht, Ventildeckel, die zu unterschiedlichem Offensein oder Geschlossensein innerhalb eines Durchflussreglers 206A; B betätigt werden, eine Änderung einer Durchflussrate oder eines Strömungsvolumens eines Sekundärkühlmittels dort hindurch. In mindestens einer Ausführungsform können Kreiselradpumpen, die bei unterschiedlichen Umdrehungen pro Minute (U/Min.) gesteuert werden, verwendet werden, um dies für ein hindurchdurchströmendes Sekundärkühlmittel zu ändern. In mindestens einer Ausführungsform kann es einer Kreiselradpumpe ermöglicht werden, dies zu tun, es kann aber einen assoziierten Ventildeckel zusätzlich zu einem Laufrad erfordern. In mindestens einer Ausführungsform kann ein Durchflussregler 206A; B eine Kombination aus einem Ventildeckel und einem Laufrad-Durchflussregler aufweisen, der Abhängigkeit von einer Konfiguration zwei unterschiedliche Durchflussregler oder einen einzigen Durchflussregler darstellt, um unterschiedliche Aktionen, einschließlich des Stoppens oder Änderns eines Strömens eines Sekundärkühlmittels durchzuführen.
In mindestens einer Ausführungsform strömt Sekundärkühlmittel durch einen oder mehrere Durchflussregler 206A, B, ein Einlasskühlmittelrohr 210A und einen Serverkühlverteiler 208A, der ein Einlassserverkühlverteiler sein kann. In mindestens einer Ausführungsform kann ein solcher Serverebenen-Kühlverteiler 208A dazu verwendet werden, mehrere Serverebenen-Kühlkreisläufe ohne weitere Durchflussregler für jeden Serverebenen-Kühlkreislauf einzurichten. In mindestens einer Ausführungsform sind in 2A mindestens zwei unterschiedliche Serverebenen-Kühlkreisläufe veranschaulicht. In mindestens einer Ausführungsform tritt Sekundärkühlmittel in eine erste Kühlplatte einer ersten Kühlplatte 212A von einem Serverkühlverteiler 208A über ein Kühlmittelrohr 210B ein, um eine assoziierte Rechenvorrichtung 214 zu kühlen. In mindestens einer Ausführungsform wird Wärme von einer solchen assoziierten Rechenvorrichtung 214 durch Übertragung auf ein Sekundärkühlmittel abgeführt.
Falls in mindestens einer Ausführungsform serielle Kühlplatten in einem Serverebenen-Kühlkreislauf verwendet werden, ermöglicht ein Zwischenkühlmittelrohr 210C das Strömen von Sekundärkühlmittel von einer ersten Kühlplatte einer ersten Kühlplatte 212A zu einer zweiten Kühlplatte einer zweiten Kühlplatte 212B, die mit unterschiedlichen Rechenvorrichtungen 214 assoziiert ist. In mindestens einer Ausführungsform lässt ein Auslasskühlmittelrohr 210D Kühlmittel zu einem Server-Kühlverteiler 208B, der ein Auslass-Server-Kühlverteiler sein kann, zurück. In mindestens einer Ausführungsform kann jedoch ein einziger Kühlverteiler, der Kanäle für den Einlass und für den Auslass aufweist, mit einem oder mehreren Durchflussreglern 206 verwendet werden. In mindestens einer Ausführungsform kann jedes dieser Kühlmittelrohre oder jede der Kühlmittelleitungen mit einem Durchflussregler assoziiert sein, so dass Leckagen beim Trennen eines solchen Kühlmittelrohrs oder einer solchen Kühlmittelleitung verhindert werden.
In mindestens einer Ausführungsform strömt das Sekundärkühlmittel dann aus einem Server-Kühlverteiler 208B durch einen anderen Durchflussregler 206 und zu einem Rack-Auslasskühlverteiler 234B, der über seine eigenen Durchflussregler 236B mit einer Auslassseite an einem Durchflussregler 206 assoziiert ist. In mindestens einer Ausführungsform können ein oder mehrere Sensoren 222 mit einem Prozessor gekoppelt sein, der außerhalb eines solchen Durchflussreglers 206A; B liegt. In mindestens einer Ausführungsform kommunizieren mehrere Sensoren 222 mit einem externen Prozessor, der Teil eines BMS oder eines Gebäudeverwaltungsystems sein kann. In mindestens einer Ausführungsform kann eine Steuereinheit (z. B. ein letztes Serverfach oder eine letzte Serverbox 308 eines Racks 302 in 3A) als ein Serverfach- oder Boxformfaktor innerhalb eines Racks bereitgestellt werden, um alle Durchflussregler und Lüfter innerhalb eines Racks zu steuern.
In mindestens einer Ausführungsform veranschaulicht 2B vor Ort wartbare Anpassungen 250, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme aufweisen. In mindestens einer Ausführungsform kann ein Schnelltrennadapter (QD) 256 mit einem passenden Drehkoppler 254 einer rackmontierten CDU 252 durch eine Drehaktion 266 auf einem Drehkoppler 256B einer ersten Seite eines QD-Adapters 256 assoziiert werden. In mindestens einer Ausführungsform kann ein QD-Adapter 256 durch eine lineare Aktion 268 auf einen Linearkoppler 256A auf einer zweiten Seite eines QD-Adapters 256 mit einem passenden QD-Koppler 262 mindestens eines Kühlkreislaufs, wie eines Primär- oder eines Sekundärkühlkreises den gekoppelt und davon abgekoppelt werden. In mindestens einer Ausführungsform kann ein Linearkoppler 256A aus einer Reihe von Umfangsrippen bestehen (die sich ferner allmählich vergrößernde Umfangsrippen sein können), die mit den Innenrippen 262A eines passenden QD-Kopplers 262 zusammenpassen. In mindestens einer Ausführungsform können zwischen all diesen Rippen Dichtungen bereitgestellt sein, um eine auslaufsichere Abdichtung an jeder Rippe zu ermöglichen.
In mindestens einer Ausführungsform beinhaltet eine rackmontierte CDU 252 mehrere wartbare Komponenten oder Teile 252B-G darin. In mindestens einer Ausführungsform können solche wartbaren Komponenten oder Teile 252B-G mindestens einen Filter 254A, B, Kühlventilatoren 252B, einen Wärmetauscher 252C (wie einen Plattenwärmetauscher), einen Ausgleichsbehälter 252D und Durchflussregler 252E, Kühlmittelleitungen 252F und Sensoren 252G, beinhalten.
In mindestens einer Ausführungsform kann ein Rechenzentrumkühlsystem Gewinde oder einen abgewinkelten Drehverschluss (wie in 2B veranschaulicht) eines Drehkopplers 256B beinhalten, um es einem QD-Adapter 256 zu ermöglichen, mit Gewinden oder einem abgewinkelten Drehverschluss 258 eines passenden Drehkopplers 254 einer rackmontierten CDU 252 durch eine Drehaktion 266 zu koppeln. In mindestens einer Ausführungsform umfasst ein Rechenzentrumkühlsystem mindestens einen Durchflussregler (allgemein als Ventildeckel 272 gekennzeichnet, kann aber weitere Funktionen, wie einen Sensor, einen Aktuator und mindestens einen Prozessor in einem damit verbundenen Gehäuse 270 umfassen). In mindestens einer Ausführungsform beinhaltet ein QD-Adapter 256 möglicherweise keinen Durchflussregler, kann aber mit einem Durchflussregler auf einer der beiden passenden Kopplungsseiten einer rackmontierten CDU 252 oder einem Teil 264 eines Kühlkreislaufs assoziiert sein. In mindestens einer Ausführungsform kann der mindestens eine Durchflussregler 272 ein QD-Adapter 256 sein. In mindestens einer Ausführungsform kann mindestens ein Durchflussregler 272 mit einem QD-Adapter 256 assoziiert sein, um einen Kühlmittelfluss durch einen QD-Adapter 256 zu ermöglichen.
In mindestens einer Ausführungsform beinhaltet ein Kühlsystem eines Rechenzentrums ferner mindestens einen Sensor, wie innerhalb eines Gehäuses 270, der mit einem QD-Adapter 256 assoziiert ist, um einen Zustand eines QD-Adapters 256 zu bestimmen und eine Änderung eines Durchflussreglers 272, der mit einem QD-Adapter 256 assoziiert ist, zu ermöglichen. In mindestens einer Ausführungsform kann ein Zustand eines QD-Adapters 256 mit einem oder mehreren eines Koppelns oder eines Ab Koppelns, das abgeschlossen wird, assoziiert sein, bei Abwesenheit einer Leckage, nachdem mindestens ein Koppeln abgeschlossen wurde, oder einer Abwesenheit eines Kühlmittelstroms durch einen QD-Adapter 256, bevor mindestens ein Abkoppeln abgeschlossen wird.
In mindestens einer Ausführungsform kann ein Sensor innerhalb eines Gehäuses 270 ein optischer oder anderer Abstandssensor sein, um zu bestimmen, dass ein QD-Adapter 256 mit einem passenden Drehkoppler 254 und/oder einem passenden QD-Koppler 262 assoziiert oder desassoziiert ist (wie gekoppelt oder abgekoppelt), zum Teil basierend auf einem ersten absichtlichen Schwellenabstand zwischen Koppleraspekten 256B, 258 und 256A, 262, sobald alle Kopplungen erfolgt sind, oder auf einem zweiten Schwellenabstand zwischen solchen Koppleraspekten, sobald alle Abkopplungen erfolgt sind. In mindestens einer Ausführungsform kann ein Durchflusssensor innerhalb eines Gehäuses 270 oder damit assoziiert in der Lage sein zu bestimmen, ob ein Kühlmittelfluss innerhalb eines QD-Adapters 256 auftritt, aufgetreten ist oder nicht auftritt. In mindestens einer Ausführungsform kann ein Durchflusssensor innerhalb eines Gehäuses 270 oder damit assoziiert in der Lage sein, eine Leckage abzutasten, die mit einem QD-Adapter 256 assoziiert ist, durch eine unbeabsichtigte Änderung des Strömens (wie einer Strömungsrate oder eines Volumens) oder Fluid in einem Bereich, der unbeabsichtigt ist, innerhalb einer rackmontierten CDU 252.
In mindestens einer Ausführungsform beinhaltet ein Rechenzentrumkühlsystem ferner mindestens einen Prozessor, wie hierin durchgehend beschrieben, und der sich in einem Gehäuse 270 (oder anderswo, beispielsweise wie einem BMS) befindet. In mindestens einer Ausführungsform kann es dieser mindestens eine Prozessor einem Durchflussregler 272, der mit einem QD-Adapter 256 assoziiert ist, ermöglichen, eine Änderung eines Strömens eines Kühlmittels durch einen QD-Adapter 256 zu veranlassen.
In mindestens einer Ausführungsform beinhaltet ein Rechenzentrumkühlsystem ferner ein oder mehrere neuronalen Netze mindestens eines Prozessors, wie hierin durchgehend beschrieben, und das/die sich innerhalb eines Gehäuses 270 (oder anderswo, wie in einem BMS) befindet/befinden. In mindestens einer Ausführungsform können ein oder mehrere solche neuronale Netze einen Zustand eines QD-Adapters 256 ableiten, zum Teil basierend auf einer Eingabe von einem Sensor, der mit einem QD-Adapter 256 assoziiert ist, und zum Teil basierend auf historischen Zuständen und historischen Eingaben von einem Sensor, der mit einem QD-Adapter 256 assoziiert ist. In mindestens einer Ausführungsform kann Klassifizierung verwendet werden, um zu bestimmen, ob empfangene Sensoreingaben innerhalb historischer Sensoreingaben klassifiziert werden, und dann einen entsprechenden historischen Zustand für solche empfangenen Sensoreingaben abzuleiten.
In mindestens einer Ausführungsform beinhaltet ein Rechenzentrumkühlsystem eine Trennwand 252A einer rackmontierten CDU 252, die einen daran montierten Drehkoppler 254 beinhaltet. In mindestens einer Ausführungsform kann ein solcher Drehkoppler 254 an einer Trennwand 252A durch Klinken, Schrauben, Sicherungsmuttern oder andere derartige Aspekte gehalten werden. In mindestens einer Ausführungsform kann ein solcher Drehkoppler 254 an eine Trennwand 252A geschweißt sein.
In mindestens einer Ausführungsform beinhaltet ein Rechenzentrumkühlsystem eine rackmontierte CDU 252, die ferner mindestens einen Filter 254A, der an ihrer Seite montiert ist, beinhaltet. In mindestens einer Ausführungsform ermöglicht daher eine lineare Aktion 268, die auf einen Linearkoppler 256A wirkt (wie eine abkoppelnde lineare Aktion), ferner, dass eine rackmontierte CDU 252 aus einem Rack (wie einem Rack 302 in 3), als Teil einer linearen Aktion 268 herausgezogen wird. In mindestens einer Ausführungsform ermöglicht dies dann den Zugang zu mindestens einem Filter 254A, B durch Lösen von Befestigungen an einer Fläche 254A dieses mindestens einen Filters 254A, B, um seinen Körper 254B vollständig aus dem Inneren einer rackmontierten CDU 252 herauszuziehen.
In mindestens einer Ausführungsform beinhaltet ein QD-Adapter 256 mindestens eine federbelastete Klinke 262B, um einen QD-Adapter 256 mit einem passenden QD-Koppler 262 durch eine erste Aktion einer linearen Aktion 268 zu verriegeln, und einen QD-Adapter 256 von einem passenden QD-Koppler 262 durch eine zweite Aktion eines QD-Adapters 256 zu entriegeln. In mindestens einer Ausführungsform kann eine erste Aktion eine Schubaktion sein, um einen QD-Adapter 256 innerhalb eines passenden QD-Kopplers 262 zu bewegen. In mindestens einer Ausführungsform kann eine zweite Aktion eine Zugaktion sein, um einen QD-Adapter 256 aus einem passenden QD-Koppler 262 heraus zu bewegen.
In mindestens einer Ausführungsform kann eine solche mindestens eine federbelastete Klinke 262B einen QD-Adapter 256 von einem passenden QD-Koppler 262 durch zwei Teile einer zweiten Aktion 266 freigeben. In mindestens einer Ausführungsform ist ein erster Teil einer solchen zweiten Aktion eine Schubaktion, um ein Entriegeln eines QD-Adapters 256 zu gestatten, und ein zweiter Teil einer solchen zweiten Aktion ist eine Zugaktion, um eine Bewegung eines QD-Adapters 256 aus dem ein passenden QD-Koppler 262 heraus zu gestatten.
In mindestens einer Ausführungsform kann eine Kugel in einem Klinkenraum 256C eines QD-Adapters 256 frei rollen. In mindestens einer Ausführungsform können mehrere solcher federbelasteten Riegel und Klinkenräume vorhanden sein, um eine gleichmäßige Umfangsverriegelung um einen QD-Adapter 256 zu gewährleisten. In mindestens einer Ausführungsform kann eine solche Kugel zur Seite geschoben werden, um das Verriegeln in einem ersten Teil einer Schubbewegung zu ermöglichen. In mindestens einer Ausführungsform ist eine weitere Schubaktion Teil eines Entriegelns eines QD-Adapters 256 von einem passenden QD-Koppler 262. In mindestens einer Ausführungsform ermöglicht es eine solche weitere Schubaktion einer Kugel, einen federbelasteten Riegel 262B nach oben zu schieben und schwerkraftbedingt unter einen federbelasteten Riegel 262B zu gleiten, um zu verhindern, dass ein federbelasteter Riegel 262B in einen Verriegelungsraum zurückkehrt. In mindestens einer Ausführungsform ermöglicht Zugaktion im Anschluss an einen solchen weiteren Schubvorgang, dass ein ausgerasteter (und entriegelter) QD-Adapter 256 aus einem passenden QD-Koppler 262 herausbewegt wird.
In mindestens einer Ausführungsform kann ein Linearkoppler 256A eines QD-Adapters 256 mit oder ohne einen federbelasteten Riegel 262B in einer Weise verriegelt werden, die eine vorbestimmte Menge (wie Kraft) einer Zugaktion erfordert, um getrennt oder abgekoppelt zu werden. In mindestens einer Ausführungsform kann eine rackmontierte CDU 252 teilweise entlang einer Richtung einer linearen Aktion gezogen werden, ohne eine Trennung oder Abkoppeln eines Linearkopplers 256A von einem passenden QD-Koppler 262 zu verursachen. In mindestens einer Ausführungsform beinhaltet ein QD-Adapter 256 ein Rohr zwischen einem Drehkoppler 256B und einem Linearkoppler 256A, um derartiges Herausziehen einer rackmontierten CDU 252 ohne Trennung oder Abkoppeln eines Linearkopplers 256A von einem passenden QD-Koppler 262 zu unterstützen. In mindestens einer Ausführungsform gestattet dies den Zugriff auf einige vor Ort wartbare Komponenten, während weiterhin für Kühlung gesorgt wird, es sei denn, ein Austausch einiger wartbarer Komponenten ist erforderlich. In mindestens einer Ausführungsform kann dann eine lineare Aktion über vorbestimmte Menge an Zugaktion bereitgestellt werden oder kann zusammen mit einem Entfernen eines Etiketts oder dem Entriegeln einer Klinke zwischen einem Linearkoppler 256A und einem passenden QD-Koppler 262 bereitgestellt werden, um die Trennung oder das Abkoppeln eines Linearkopplers 256A von einem passenden QD-Koppler 262 zu ermöglichen.
In mindestens einer Ausführungsform kann ein Prozessor eines Gehäuses 270, wie hierin durchgehend beschrieben, eine oder mehrere Schaltungen beinhalten und mit einem Schnelltrennadapter (QD) 256 assoziiert sein. In mindestens einer Ausführungsform kann ein QD-Adapter 256 einen Drehkoppler 256B zum Koppeln mit einer rackmontierten Kühlmittelverteilungseinheit (CDU) 252 (wie mit einem passenden Drehkoppler 254 einer rackmontierten CDU 252) auf einer ersten Seite beinhalten, und einen Linearkoppler 256A zum Koppeln mit mindestens einem Kühlkreislauf (der zum Teil durch einen Abschnitt 264 eines Rack-Kühlverteilers dargestellt ist) auf einer zweiten Seite beinhalten.
In mindestens einer Ausführungsform können ein oder mehrere solche Schaltkreise einen Zustand bestimmen, der mit einem QD-Adapter 256 assoziiert ist, und ein Prozessor kann eine Änderung des Kühlmittelflusses durch einen QD-Adapter ermöglichen (z. B. durch eine Aktion eines Aktuators auf ein Ventil 272 oder durch eine Aktion einer Pumpe 272). In mindestens einer Ausführungsform gestattet eine solche Änderung dann das Abkoppeln einer rackmontierten CDU 252 von mindestens einem Kühlkreislauf 264 durch eine lineare Aktion 268 an einem Linearkoppler 256A eines QD-Adapters 256. In mindestens einer Ausführungsform entfällt dadurch der Bedarf an spezialisierter Ausrüstung oder Raum, um anderweitig eine Drehaktion an jedem passenden Drehkoppler 254 einer Trennwand 252A einer rackmontierten CDU 252 durchzuführen.
In mindestens einer Ausführungsform umfasst ein Prozessor hier einen Ausgang seiner einen oder seiner mehreren Schaltungen, die mit mindestens einem Flussregler 272 gekoppelt sein können. In mindestens einer Ausführungsform kann ein Prozessor hierin einen Kühlmittelstrom durch einen QD-Adapter 256, zum Teil basierend auf einem Zustand, der mit einem QD-Adapter 256 assoziiert ist, ermöglichen. In mindestens einer Ausführungsform beinhaltet ein Prozessor hierin einen Eingang seiner einen oder mehreren Schaltungen, wobei ein solcher Eingang angepasst sein kann, um Sensoreingaben von einem Sensor in einem Gehäuse 270 zu empfangen, und der angepasst sein kann, um einen Zustand zu bestimmen, der mit einem QD-Adapter 256 assoziiert ist.
In mindestens einer Ausführungsform kann mindestens ein Prozessor hierin eine Logik beinhalten, um zum Teil basierend auf solchen Sensoreingaben einen Zustand zu bestimmen, der mit einem QD-Adapter 256 assoziiert ist. In mindestens einer Ausführungsform kann ein Zustand von solchen Sensoreingaben mit einem oder mehreren eines Koppelns oder eines Abkoppelns, die abgeschlossen werden, bei Abwesenheit einer Leckage, nachdem mindestens ein Abkoppeln abgeschlossen ist, oder einer Abwesenheit eines Kühlmittelstroms durch einen QD-Adapter, bevor mindestens ein Abkoppeln abgeschlossen ist, assoziiert sein.
In mindestens einer Ausführungsform veranschaulicht 3 Merkmale 300 auf Rackebene, die mit vor Ort wartbaren Anpassungen assoziiert sind, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme aufweisen. In mindestens einer Ausführungsform beinhalten solche Merkmale 300 auf Rackebene ein oder mehrere Racks 302 in einer oder mehreren Reihen. In mindestens einer Ausführungsform kann jede Reihe mit ihrem eigenen Kühlverteiler 350 verbunden sein, der mit einem Sekundärkühlmittel für Kühlplatten mit doppeltem Verwendungszweck assoziiert ist, obwohl nur eine Sekundärkühlmittel-basierte Kühlung oder nur eine lokale Kühlung basierend auf lokalem Kühlmittel für ein alle derartige Racks 302 in 3 unter Verwendung dedizierter Kühlverteiler 346, 348 ermöglicht werden kann.
In mindestens einer Ausführungsform können, wie bei bereitgestellten Rack-Kühlverteilern 314A, B, die mit einem Kühlverteiler 350 einer Reihen-CDU 366 assoziiert sind, dedizierte Kühlverteiler 346, 348 ein lokales oder getrenntes Sekundärkühlmittel aus einer rackmontierten CDU 308A bereitstellen, die ein rackmontiertes Fach oder eine rackmontierte Box im 1-U oder 2-U-Format sein kann. In mindestens einer Ausführungsform handelt es sich hierbei um ein getrenntes Sekundärkühlmittel, da es nicht von einem Sekundärkühlmittel-Reihenkühlverteiler 350 bereitgestellt wird, der mit einer Reihen-CDU 366 assoziiert ist. In mindestens einer Ausführungsform können alle derartigen dedizierten Verteiler aus einem Kühlverteiler 350A der Primärkühlmittelreihe in passenden Drehkopplern an einer Trennwand einer solchen rackmontierten CDU 308A enden.
In mindestens einer Ausführungsform können einige Serverfächer oder -boxen 308 mit einer sekundären kühlmittelbasierten Kühlung verbunden sein, während andere Serverfächer oder -boxen mit einer lokalen kühlmittelbasierten Kühlung verbunden sein können und einige andere mit einer zweiphasigen Kühlung verbunden sein können. In mindestens einer Ausführungsform als solche können derartige vor Ort wartbare Anpassungen mit QD-Adaptern in einer rackmontierten CDU für mindestens einphasige Kühlung verwendet werden. In mindestens einer Ausführungsform sind in jedem dieser Fälle Serverfächer oder -boxen 308 über Leitungen 360 mit einer CDU 366 verbunden, wobei eine solche CDU 366 durch ein Primärkühlmittel von Leitungen 362 unterstützt werden kann, die auch eine rackmontierte CDU 308A unterstützen .
In mindestens einer Ausführungsform können Strömungswege zu einer Kühlplatte 326 mit doppeltem Verwendungszweck durch einen oder mehrere Rack-Kühlverteiler 314A, 314B oder 346, 348, die sich innerhalb eines Racks 302 befindet, ermöglicht werden. In mindestens einer Ausführungsform kann ein einzelner Rack-Kühlverteiler den Eintritt und Austritt eines Sekundärkühlmittels unterstützen, und ein separater Rack-Kühlverteiler kann den Eintritt und Austritt eines lokalen Kühlmittels unterstützen. In mindestens einer Ausführungsform können jedoch separate Rack-Kühlverteiler 314A, 314B für jeden Eintritt und Austritt jedes derartigen Sekundärkühlmittels und lokalen Kühlmittels in Abhängigkeit davon verwendet werden, ob beide verwendet werden oder ob jeder unabhängig verwendet wird.
In mindestens einer Ausführungsform ist eine solche Doppelzweck-Kühlplatte 326 mit einer Rechenvorrichtung 324 assoziiert, deren Kühlbedarf von einem Sekundärkühlmittel, einem lokalen Kühlmittel oder einer Kombination von Kühlmitteln gedeckt werden kann. In mindestens einer Ausführungsform ermöglicht ein solcher Strömungsweg, dass Sekundärkühlmittel aus einem Reihenkühlverteiler 350 in einen oder mehrere Rack-Kühlverteiler 314A, B eindringt und aus diesen austritt. In mindestens einer Ausführungsform kann Sekundärkühlmittel 360 zwischen einem Reihenkühlverteiler 350 und einer CDU 366 strömen. In mindestens einer Ausführungsform strömt ein solches Sekundärkühlmittel durch einen Reihenkühlverteiler 350, durch einen Einlass 310A eines Racks 302, durch einen Durchflussregler 310C, der zum Umschalten zwischen mindestens zwei Kühlmittelpfaden (oder einem Kühlmittelpfad und einem lokalen Kühlmittelpfad) angepasst ist, durch einen Einlass 310 und in einen Rack-Kühlverteiler 314A. In mindestens einer Ausführungsform tritt ein solches Sekundärkühlmittel in eine Kühlplatte 326 ein und deckt einen Kühlbedarf, der mit einer Kühlplatte 326 und/oder den damit assoziierten Rechenvorrichtungen 324 assoziiert ist. In mindestens einer Ausführungsform kann ein separater Durchflussregler von dem veranschaulichten Durchflussregler 310C für das lokale Kühlmittel der dedizierten Verteiler 346, 348 verwendet werden.
In mindestens einer Ausführungsform strömt Sekundärkühlmittel durch einen weiteren Einlass 316 eines Serverfachs oder einer Serverbox 308 zu einer Kühlplatte 326 einer assoziierten Rechenvorrichtung 324, aus einem Auslass 318 eines Serverfachs oder einer Serverbox 308 durch einen Rack-Kühlverteiler 314B, in einen weiteren Auslass 312, durch einen anderen Durchflussregler 312C und aus einer Auslassleitung 312A zu einem Reihenkühlverteiler 350, der derselbe oder ein unterschiedlicher Reihenkühlverteiler wie ein einlassseitiger Reihenkühlverteiler sein kann. Ferner kann ein Reihenkühlverteiler 350 oder ein Rack-Kühlverteiler 314A; B unterschiedliche Kanäle aufweisen, um Einlass- und Auslassströme zu unterstützen.
In mindestens einer Ausführungsform kann bei einer Doppelkühlplatte oder einer Einzelkühlmittel-Kühlplatte ein lokales Kühlmittel veranlasst werden, über unterschiedliche Strömungspfade, wie einen Einlass oder Einlassleitungen von einem separaten Einlassverteiler 346, der an der Oberseite eines Racks 302 bereitgestellt ist, durch einen Kanal eines Rack-Kühlverteilers 314A oder eines dedizierten lokalen Kühlmittelverteilers 346, durch direkte Leitungen 320, 354, 322 zu einer Kühlplatte 326 und aus Auslassleitungen eines weiteren separaten Verteilers 348 an der Oberseite eines Racks 302 auszutreten.
In mindestens einer Ausführungsform kann ein Rack 302 daher unterschiedliche lokale Kühlmittelströmungspfade als Sekundärkühlmittelströmungspfade beinhalten. In mindestens einer Ausführungsform können solche Direktleitungen in jedem der Serverfächer oder jeder der Serverboxen 308 eines Racks 302 verfügbar sein und können auch innerhalb eines immersiven Servers 352 eines Racks 302 verfügbar sein. In mindestens einer Ausführungsform tritt ein solches Sekundärkühlmittel in eine Kühlplatte 326 ein und deckt einen Kühlbedarf, der mit einer Kühlplatte 326 und/oder den damit assoziierten Rechenvorrichtungen 324 assoziiert sein kann. In mindestens einer Ausführungsform ist eine Kühlplatte 326 entweder eine Kühlmittelkühlplatte, eine Kühlplatte mit lokalem Kühlmittel oder eine doppelt kühlende Kühlplatte, die Sekundärkühlmittel und lokales Kühlmittel unterstützt.
In mindestens einer Ausführungsform beinhaltet ein Prozessor, wie hierin durchgehend beschrieben, eine oder mehrere Schaltungen. In mindestens einer Ausführungsform ist ein solcher Prozessor mit vor Ort wartbaren Anpassungen assoziiert, die QD-Adapter in einer rackmontierten CDU aufweisen. In mindestens einer Ausführungsform weist jeder des mindestens einen Prozessors, der hierin durchgehend beschrieben ist, Inferenz- und/oder Trainingslogik 615 (wie in 6A) auf, die uneingeschränkt Code und/oder Datenspeicherung 601 beinhalten kann, um Vorwärts- und/oder Ausgabegewichtung und/oder Eingabe-/Ausgabedaten zu speichern, und/oder andere Parameter, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das zur Inferenz in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um Graphencode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichtungs- und/oder andere Parameterinformationen geladen werden können, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (gemeinsam als arithmetische Logikeinheiten (Arithmetic Logic Units - ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs basierend auf einer Architektur eines neuronalen Netzes, dem derartiger Code entspricht. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder des Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehreren Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, enthalten sein.
In mindestens einer Ausführungsform kann mindestens ein Prozessor innerhalb eines Steuersystems oder einer Steuereinheit bereitgestellt werden. In mindestens einer Ausführungsform kann ein solches Steuersystem oder eine solche Steuereinheit ein Formfaktor mehrerer Servereinheiten oder Serverboxen sein. In mindestens einer Ausführungsform gestattet dies, dass mindestens ein Rack autark ist, um jeden Kühlbedarf zu decken, der unter Verwendung von mindestens lokalem Kühlmittel gedeckt werden muss. In mindestens einer Ausführungsform ist mindestens ein Prozessor Teil eines Gebäudeverwaltungssystems (Building Management Systems - BMS). In mindestens einer Ausführungsform kann dieser mindestens eine Prozessor mit mehreren Durchflussreglern assoziiert sein, um unterschiedliche Strömungspfade zu ermöglichen, die hierin durchgehend erörtert werden. In mindestens einer Ausführungsform kann mindestens ein Prozessor einen Kühlbedarf bestimmen, der mit mindestens einer Rechenvorrichtung assoziiert ist. In mindestens einer Ausführungsform kann mindestens ein Prozessor das Aktivieren erforderlicher Strömungspfade und das Deaktivieren anderer Strömungspfade durchführen, um derartigen Kühlbedarf durch Einphasen- oder Kühlung mit lokalem Kühlmittel zu erfüllen.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 des mindestens einen Prozessors Teil eines Gebäudeverwaltungssystems (BMS) für ein Rechenzentrumkühlsystem sein. In mindestens einer Ausführungsform kann eine Bestimmung, ein bestimmtes Merkmal derartiger vor Ort wartbarer Anpassungen einem oder mehreren neuronalen Netzen einer Inferenz- und/oder Trainingslogik 615 bereitzustellen, eingesetzt werden, um das eine oder die mehreren neuronalen Netze zu veranlassen, abzuleiten, welche Durchflussregler ordnungsgemäß aktiviert oder deaktiviert werden sollen.
In mindestens einer Ausführungsform veranschaulicht 4 beispielhafte Serverebenenmerkmale 400, die mit vor Ort wartbaren Anpassungen assoziiert sind, die QD-Adapter in einer rackmontierten CDU für Rechenzentrumkühlsysteme aufweisen. In mindestens einer Ausführungsform kann ein Rechenzentrum 402 Racks 404 zum Beherbergen eines oder mehrerer Serverfächer oder Serverboxen beinhalten; und einen oder mehrere Aspekte 424, 430, 436 (wie eine rackmontierte Kühlmittelverteilungseinheit 424 und dedizierte Verteiler 430, 436) für vor Ort wartbare Anpassungen. In mindestens einer Ausführungsform kann eine rackmontierte CDU 424 Sekundär- oder lokales Kühlmittel zu mehreren Racks 404 sowie innerhalb ihres eigenen Racks 404 zuführen.
In mindestens einer Ausführungsform sind lokale Kühlmittelverteiler 430, 436 mit einer rackmontierten CDU 424 gekoppelt, um das Bereitstellen von lokalem Kühlmittel über Leitungen 428, 426, 434 an mehrere Racks 404 zu ermöglichen. In mindestens einer Ausführungsform ist eine rackmontierte CDU 424 in der Lage, unter Verwendung interner Durchflussregler und Sensoren zum Steuern des Stroms zu verteilen, ist aber auch zu gesteuertem Wärmetausch mit anderen Medien, wie einem anderen lokalen Kühlmittel, einem Gebläse oder einem Primärkühlmittel, in der Lage. In mindestens einer Ausführungsform kann mindestens eine solche Sekundär- und lokale Kühlmittelkühlung getrennt von einem Sekundärkühlkreislauf 412 und einem Primärkühlkreislauf 422 betrieben werden, beispielsweise durch Verwendung einer Kühlmitteleinheit 424A für lokales Kühlmittel, falls ein anderes lokales Kühlmittel zum Kühlen eines Kühlmittels für eine Kühlplatte ohne eine CDU 406, einen Kühlturm 408 und einen Primärkühlkreislauf 422 verwendet wird. In mindestens einer Ausführungsform können ein oder mehrere sekundäre Reihenkühlverteiler 410 zum Verteilen von Sekundärkühlmittel von einer CDU 406 bereitgestellt werden.
In mindestens einer Ausführungsform können für kühlmittelbasiertes Kühlen ein oder mehrere Primärreihenkühlverteiler (wie Rohrleitungen oder Leitungen, die einen Teil eines Primärkühlkreislaufs 422 bilden) bereitgestellt werden, um Primärkühlmittel an eine CDU 406 und an eine rackmontierte CDU 424 aus einer Kühlanlage 408 zu verteilen. In mindestens einer Ausführungsform sind verschiedene Durchflussregler 412A, B (auch in anderen Figuren hierin) sowie Einlass- und Auslassleitungen 412, 414, 416, 218, 420 zur Kühlmittelverteilung bereitgestellt. In mindestens einer Ausführungsform werden die Durchflussregler 412A, B und solche Einlass- und Auslassleitungen 412, 414, 416, 418 durch separate Durchflussregler unterstützt, die unterschiedliche Strömungspfade ermöglichen, wie einen Kühlmittelströmungspfad 436 für Sekundärkühlmittel, der von einem lokalen Kühlmittelströmungspfad 426, 428, 434 unterschiedlich ist.
In mindestens einer Ausführungsform beinhaltet ein Rechenzentrumkühlsystem der 4 einen Primärkühlkreislauf 422, der ein Sekundärkühlmittel in einer CDU 406 und auch ein lokales Kühlmittel für eine LCDU 424 aufbereiteten kann. In mindestens einer Ausführungsform beinhaltet ein Primärkühlkreislauf 422 mindestens einen Primärdurchflussregler 412A (der einen QD-Adapter aufweist), um das Strömen eines Primärkühlmittels zu einer CDU 406 (oder einer rackmontierten CDU 424) zu steuern. In mindestens einer Ausführungsform ermöglicht mindestens ein Primärdurchflussregler 412A eine Primärdurchflussrate für ein Primärkühlmittel von einer Kühlanlage 408, um ein Sekundärkühlmittel in einer CDU 406 oder einer rackmontierten CDU 424 zu kühlen. In mindestens einer Ausführungsform wird eine Primärdurchflussrate zum Teil basierend auf der von einer oder mehreren Rechenvorrichtungen erzeugten Wärme bestimmt, wobei diese Wärme von einem Sekundärkühlmittel gedeckt werden soll. In mindestens einer Ausführungsform wird daher ein Sekundärkühlmittel in einer CDU 406 oder einer rackmontierten CDU 424 durch ein Primärkühlmittel mit einer Primärdurchflussrate, die von mindestens einem Primärdurchflussregler 412A ermöglicht wird, gekühlt.
5 veranschaulicht ein Verfahren 500, das gemäß mindestens einer Ausführungsform mit einem Rechenzentrumkühlsystem der 2B-4 assoziiert ist. In mindestens einer Ausführungsform umfasst ein Verfahren 500 hierin das Bereitstellen (502) eines Schnelltrennadapters (QD), der an einer Seite eines QD-Adapters einen Drehkoppler und auf einer zweiten Seite eines QD-Adapters einen Linearkoppler beinhaltet. In mindestens einer Ausführungsform beinhaltet ein Verfahren 500 das Bestimmen (504), dass eine rackmontierte CDU mit mindestens einem Kühlkreislauf eines Racks gekoppelt sein soll. In mindestens einer Ausführungsform beinhaltet ein solches Verfahren 500 das Überprüfen (506), dass alle passenden Drehkoppler einer rackmontierten CDU zur Assoziation mit QD-Adaptern identifiziert sind. In mindestens einer Ausführungsform beinhaltet ein Verfahren 500 das Assoziieren (508) eines QD-Adapters mit einem passenden Drehkoppler einer rackmontierten CDU durch eine Drehaktion an einem Drehkoppler. In mindestens einer Ausführungsform beinhaltet ein Verfahren 500 das Assoziieren (510) eines QD-Adapters mit einem passenden QD-Koppler eines Kühlkreislaufs durch eine lineare Aktion an einen Linearkoppler.
In mindestens einer Ausführungsform beinhaltet ein Verfahren 500 hierin einen weiteren Schritt oder einen Teilschritt des Drehens von Gewinden oder einer abgewinkelten Drehverriegelung eines Drehkopplers als Teil einer Drehaktion, um einen QD-Adapters mit einem passenden Drehkoppler zu koppeln. In mindestens einer Ausführungsform umfasst ein Verfahren 500 hierin einen weiteren Schritt oder einen Teilschritt zum Durchführen einer Schub- oder Zugaktion als eine lineare Aktion zum Assoziieren eines QD-Adapters mit einem passenden QD-Koppler eines Kühlkreislaufs. In mindestens einer Ausführungsform ist ein Verfahren 500 derart, dass eine Kombination aus einer Schubaktion und einer Zugaktion eine Trennung eines QD-Adapters von einem passenden QD-Koppler eines Kühlkreislaufs ermöglichen kann.
INFERENZ- UND TRAININGSLOGIK
6A veranschaulicht die Inferenz- und/oder Trainingslogik 615, die verwendet wird, um Inferenz- und/oder Trainingsoperationen, die mit einer oder mehreren Ausführungsformen assoziiert sind, durchzuführen. Details zur Inferenz- und/oder Trainingslogik 615 werden nachstehend in Verbindung mit 6A und/oder 6B beschrieben.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 601 beinhalten, um Vorwärts- und/oder Ausgangsgewichtungen und/oder Eingabe-/Ausgabedaten und/oder andere Parameter zu speichern, um Neuronen oder Schichten eines neuronalen Netzes zu konfigurieren, das zur Interferenz in Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 601 beinhalten oder mit diesem gekoppelt sein, um Graphencode oder andere Software zum Steuern des Timings und/oder der Reihenfolge zu speichern, in welcher Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um die Logik zu konfigurieren, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (gemeinsam als arithmetische Logikeinheiten (ALUs) bezeichnet). In mindestens einer Ausführungsform lädt Code, wie Graphencode, Gewichtungs- oder andere Parameterinformationen in Prozessor-ALUs basierend auf einer Architektur eines neuronalen Netzes, dem derartiger Code entspricht. In mindestens einer Ausführungsform speichert der Code und/oder der Datenspeicher 601 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Vorwärtspropagierung von Eingabe-/Ausgabedaten und/oder Gewichtungsparametern während des Trainings und/oder des Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehreren Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 in einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, enthalten sein.
In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 intern oder extern zu einem oder mehreren Prozessoren oder anderen logischen Hardware-Vorrichtungen oder -Schaltungen sein. In mindestens einer Ausführungsform kann der Code und/oder der Code- und/oder Datenspeicher 601 ein Cache-Speicher, ein dynamischer zufällig adressierbarer Speicher („DRAM“), ein statischer zufällig adressierbarer Speicher („SRAM“), ein nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann eine Entscheidung, ob der Code- und/oder Code- und/oder Datenspeicher 601 intern oder extern zu einem Prozessor ist oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, davon abhängen, ob Speicher auf dem Chip oder außerhalb des Chips verfügbar ist, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Größe der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Datenstapel oder von einer Kombination dieser Faktoren.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung einen Code- und/oder Datenspeicher 605 beinhalten, um eine Rückwärts- und/oder Ausgabegewichtung und/oder Eingabe-/Ausgabedaten zu speichern, die Neuronen oder Schichten eines neuronalen Netzes entsprechen, die zur Inferenz bei den Aspekten einer oder mehrerer Ausführungsformen trainiert und/oder verwendet wird. In mindestens einer Ausführungsform speichert der Code- und/oder Datenspeicher 605 Gewichtungsparameter und/oder Eingabe-/Ausgabedaten jeder Schicht eines neuronalen Netzes, das während der Rückwärtspropagation von Eingabe-/Ausgabedaten und/oder Gewichtungsparameter während des Trainings und/oder des Inferenzierens unter Verwendung von Aspekten einer oder mehrerer Ausführungsformen trainiert oder in Verbindung mit einer oder mehrerer Ausführungsformen verwendet wird. In mindestens einer Ausführungsform kann die Trainingslogik 615 einen Code- und/oder Datenspeicher 605 beinhalten oder mit diesem gekoppelt sein, um einen Graphencode oder eine andere Software zu speichern, die das Timing und/oder die Reihenfolge steuert, in welcher Gewichtungs- und/oder andere Parameterinformationen geladen werden sollen, um die Logik, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten (gemeinsam arithmetische Logikeinheiten (ALUs)) zu konfigurieren.
In mindestens einer Ausführungsform bewirkt Code, wie Graphencode, das Laden von Gewichtungs- oder anderen Parameterinformationen in Prozessor-ALUs basierend auf einer Architektur eines neuronalen Netzes, dem dieser Code entspricht. In mindestens einer Ausführungsform kann jeder Abschnitt des Code- und/oder Datenspeichers 605 einen anderen On-Chip- oder Off-Chip-Datenspeicher beinhalten, z. B. den L1-, L2- oder L3-Cache eines Prozessors oder den Systemspeicher. In mindestens einer Ausführungsform kann ein beliebiger Abschnitt des Code- und/oder Datenspeichers 605 zu einem oder mehreren Prozessoren oder anderen Hardware-Logikvorrichtungen oder -Schaltungen intern oder extern sein. In mindestens einer Ausführungsform kann der Code- und/oder Datenspeicher 605 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann die Wahl, ob der Code- und/oder Datenspeicher 605 intern oder extern zu einem Prozessor ist, oder ob er beispielsweise DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, von den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzierungsfunktionen, von der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder von einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 getrennte Speicherstrukturen sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 eine kombinierte Speicherstruktur sein. In mindestens einer Ausführungsform können der Code- und/oder Datenspeicher 601 und der Code- und/oder Datenspeicher 605 teilweise kombiniert und teilweise getrennt sein. In mindestens einer Ausführungsform kann jeder Teil des Code- und/oder Datenspeichers 601 und des Code- und/oder Datenspeichers 605 On-Chip- oder Off-Chip-Datenspeicher beinhalten, einschließlich des L1-, L2- oder L3-Cache oder Systemspeichers eines Prozessors.
In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 ohne Einschränkung eine oder mehrere arithmetische Logikeinheiten („ALU(s)“) 610 beinhalten, einschließlich Ganzzahl- und/oder Gleitkommaeinheiten, um logische und/oder mathematische Operationen auszuführen, die mindestens zum Teil auf einem Trainings- und/oder Inferenzcode (z. B. Graphencode) basieren oder durch diesen angezeigt werden, deren Ergebnis in einem Aktivierungsspeicher 620 gespeicherte Aktivierungen (z. B. Ausgangswerte von Schichten oder Neuronen innerhalb eines neuronalen Netzes) erzeugen kann, die Funktionen von im Code- und/oder Datenspeicher 601 und/oder Code- und/oder Datenspeicher 605 gespeicherten Eingangs-/Ausgangs- und/oder Gewichtungsparameterdaten sind. In mindestens einer Ausführungsform werden die im Aktivierungsspeicher 620 gespeicherten Aktivierungen gemäß linearer algebraischer und/oder matrixbasierter Mathematik erzeugt, die von den ALUs 610 als Reaktion auf das Ausführen von Anweisungen oder anderem Code ausgeführt wird, wobei im Code- und/oder Datenspeicher 605 und/oder Datenspeicher 601 gespeicherte Gewichtungswerte als Operanden zusammen mit anderen Werten, wie Bias-Werten, Gradienteninformationen, Impulswerten oder anderen Parametern oder Hyperparametern, verwendet werden, die ganz oder teilweise im Code- und/oder Datenspeicher 605 oder im Code- und/oder Datenspeicher 601 oder in einem anderen Speicher On- oder Off-Chip gespeichert sein können.
In mindestens einer Ausführungsform sind die ALU(s) 610 innerhalb eines oder mehrerer Prozessoren oder anderer Hardware-Logikvorrichtungen oder -Schaltungen enthalten, während in einer anderen Ausführungsform die ALU(s) 610 zu einem Prozessor oder einer anderen Hardware-Logikvorrichtung oder -Schaltung, der/die sie verwendet (z. B. ein Koprozessor), extern sein können. In mindestens einer Ausführungsform können die ALUs 610 innerhalb der Ausführungseinheiten eines Prozessors oder anderweitig innerhalb einer Bank von ALUs, auf die die Ausführungseinheiten eines Prozessors zugreifen können, entweder innerhalb desselben Prozessors oder verteilt auf verschiedene Prozessoren unterschiedlichen Typs (z. B. Zentraleinheiten, Grafikverarbeitungseinheiten, feste Funktionseinheiten usw.) vorhanden sein. In mindestens einer Ausführungsform können sich der Code- und/oder Datenspeicher 601, der Code- und/oder Datenspeicher 605 und der Aktivierungsspeicher 620 einen Prozessor oder eine anderen Hardware-Logikvorrichtung oder Schaltung gemeinsam nutzen, während sie sich in einer anderen Ausführungsform in verschiedenen Prozessoren oder anderen Logikvorrichtungen oder Schaltungen befinden können, oder in einer Kombination aus gleichen und unterschiedlichen Prozessoren oder anderen Logikvorrichtungen oder Schaltungen. In mindestens einer Ausführungsform kann jeder Abschnitt des Aktivierungsspeichers 620 mit einem anderen On-Chip- oder Off-Chip-Datenspeicher, einschließlich des L1-, L2- oder L3-Caches eines Prozessors oder des Systemspeichers, vorhanden sein. Darüber hinaus kann der Inferenz- und/oder Trainingscode zusammen mit anderem Code gespeichert werden, auf den ein Prozessor oder eine andere Hardware-Logik oder -Schaltung zugreifen kann, und der unter Verwendung der Abruf-, Decodierungs-, Planungs-, Ausführungs-, Ausscheidungs- und/oder anderen Logikschaltungen eines Prozessors abgerufen und/oder verarbeitet wird.
In mindestens einer Ausführungsform kann der Aktivierungsspeicher 620 ein Cache-Speicher, DRAM, SRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher) oder ein anderer Speicher sein. In mindestens einer Ausführungsform kann sich der Aktivierungsspeicher 620 vollständig oder teilweise innerhalb oder außerhalb eines oder mehrerer Prozessoren oder anderer Logikschaltungen befinden. In mindestens einer Ausführungsform kann die Entscheidung, ob der Aktivierungsspeicher 620 beispielsweise innerhalb oder außerhalb eines Prozessors liegt oder DRAM, SRAM, Flash oder einen anderen Speichertyp umfasst, von dem verfügbaren Speicher auf dem Chip oder außerhalb des Chips, den Anforderungen an die Latenzzeit der ausgeführten Trainings- und/oder Inferenzfunktionen, der Stapelgröße der beim Inferenzieren und/oder Trainieren eines neuronalen Netzes verwendeten Daten oder einer Kombination dieser Faktoren abhängen.
In mindestens einer Ausführungsform kann die in 6A veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung („ASIC“) verwendet werden, wie einer Tensorflow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6A veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer Hardware der Zentraleinheit („CPU“), der Grafikverarbeitungseinheit („GPU“) oder anderer Hardware, wie Field Programmable Gate Arrays („FPGAs“), verwendet werden.
6B veranschaulicht Inferenz- und/oder Trainingslogik 615 gemäß mindestens einer Ausführungsform. 615 ohne Einschränkung eine Hardware-Logik beinhalten, in der Rechenressourcen dediziert oder anderweitig ausschließlich in Verbindung mit Gewichtungswerten oder anderen Informationen verwendet werden, die einer oder mehreren Schichten von Neuronen innerhalb eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform kann dieFIG. 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer anwendungsspezifischen integrierten Schaltung (ASIC) verwendet werden, wie mit der TensorFlow® Processing Unit von Google, einer Inferenzverarbeitungseinheit (inference processing unit - IPU) von Graphcore™ oder einem Nervana®-Prozessor (z. B. „Lake Crest“) von Intel Corp. In mindestens einer Ausführungsform kann die in 6B veranschaulichte Inferenz- und/oder Trainingslogik 615 in Verbindung mit einer CPU-Hardware (Central Processing Unit), einer GPU-Hardware (Graphics Processing Unit) oder anderer Hardware, wie FPGAs (Field Programmable Gate Arrays), verwendet werden. In mindestens einer Ausführungsform beinhaltet die Inferenz- und/oder Trainingslogik 615, ohne Einschränkung, den Code- und/oder Datenspeicher 601 und den Code- und/oder Datenspeicher 605, die zum Speichern von Code (z. B. Graphencode), Gewichtungswerten und/oder anderen Informationen, einschließlich Bias-Werten, Gradienteninformationen, Impulswerten und/oder anderen Parameter- oder Hyperparameterinformationen, verwendet werden können. In mindestens einer Ausführungsform, die in 6B veranschaulicht ist, ist jeder Code- und/oder Datenspeicher 601 und jeder Code- und/oder Datenspeicher 605 mit einer dedizierten Rechenressource verbunden, wie mit der Rechenhardware 602 bzw. der Rechenhardware 606. In mindestens einer Ausführungsform umfassen die Rechenhardware 602 und die Rechenhardware 606 jeweils eine oder mehrere ALUs, die mathematische Funktionen, wie lineare algebraische Funktionen, nur auf Informationen durchführen, die im Code- und/oder Datenspeicher 601 bzw. im Code- und/oder Datenspeicher 605 gespeichert sind, und deren Ergebnis im Aktivierungsspeicher 620 gespeichert wird.
In mindestens einer Ausführungsform entsprechen jeder von dem Code- und/oder Datenspeicher 601 und 605 und die entsprechende Berechnungshardware 602 bzw. 606 jeweils unterschiedlichen Schichten eines neuronalen Netzes derart, dass die sich ergebende Aktivierung von einem Speicher-Berechnungspaar 601/602 des Code- und/oder Datenspeichers 601 und der Berechnungshardware 602 als eine Eingabe für das Speicher-Berechnungspaar 605/606 des Code- und/oder Datenspeichers 605 und der Berechnungshardware 606 bereitgestellt wird, um die konzeptionelle Organisation eines neuronalen Netzes widerzuspiegeln. In mindestens einer Ausführungsform können die Speicher-/Rechenpaare 601/602 und 605/606 jeweils mehr als einer Schicht eines neuronalen Netzes entsprechen. In mindestens einer Ausführungsform können zusätzliche Speicher-/Rechenpaare (nicht gezeigt) im Anschluss an oder parallel zu den Speicher-/Rechenpaaren 601/602 und 605/606 in der Inferenz- und/oder Trainingslogik 615 beinhaltet sein.
TRAINING UND EINSATZ EINES NEURONALEN NETZES
7 veranschaulicht das Trainieren und den Einsatz eines tiefen neuronalen Netzes gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 706 unter Verwendung eines Trainingsdatensatzes 702 trainiert. In mindestens einer Ausführungsform ist das Trainings-Framework 704 ein PyTorch-Framework, während das Trainings-Framework 704 in anderen Ausführungsformen ein TensorFlow-, Boost-, Caffe-, Microsoft Cognitive Toolkit/CNTK-, MXNet-, Chainer-, Keras-, Deeplearning4j- oder ein anderes Trainings-Framework ist. In mindestens einer Ausführungsform trainiert das Trainings-Framework 704 ein untrainiertes neuronales Netz 706 und ermöglicht, dass es unter Verwendung der hierin beschriebenen Verarbeitungsressourcen trainiert wird, um ein trainiertes neuronales Netz 708 zu erzeugen. In mindestens einer Ausführungsform können die Gewichtungen zufällig oder durch Vorabtraining unter Verwendung eines Deep-Belief-Netzes gewählt werden. In mindestens einer Ausführungsform kann das Training entweder auf überwachte, teilweise überwachte oder nicht überwachte Weise durchgeführt werden.
In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 706 unter Verwendung von überwachtem Lernen trainiert, wobei der Trainingsdatensatz 702 eine Eingabe beinhaltet, die mit einer gewünschten Ausgabe für eine Eingabe gepaart ist, oder wobei der Trainingsdatensatz 702 eine Eingabe beinhaltet, die eine bekannte Ausgabe aufweist, und eine Ausgabe des neuronalen Netzes 706 manuell bewertet wird. In mindestens einer Ausführungsform wird das untrainierte neuronale Netz 706 auf überwachte Weise trainiert und es verarbeitet Eingaben aus dem Trainingsdatensatz 702 und vergleicht die resultierenden Ausgaben mit einem Satz von erwarteten oder gewünschten Ausgaben. In mindestens einer Ausführungsform werden die Fehler dann durch das untrainierte neuronale Netz 706 zurückpropagiert. In mindestens einer Ausführungsform stellt das Trainings-Framework 704 Gewichtungen ein, die das untrainierte neuronale Netz 706 steuern. In mindestens einer Ausführungsform beinhaltet das Trainings-Framework 704 Hilfsmittel, um zu überwachen, wie gut das untrainierte neuronale Netz 706 zu einem Modell konvergiert, wie zu dem trainierten neuronalen Netz 708, das dazu geeignet ist, basierend auf Eingabedaten, wie einem neuen Datensatz 712, korrekte Antworten zu generieren, wie im Ergebnis 714. In mindestens einer Ausführungsform trainiert das Trainings-Framework 704 das untrainierte neuronale Netz 706 wiederholt, während Gewichtungen eingestellt werden, um eine Ausgabe des untrainierten neuronalen Netzes 706 unter Verwendung einer Verlustfunktion und eines Einstellungsalgorithmus, wie des stochastischen Gradientenabstiegs, zu verfeinern. In mindestens einer Ausführungsform trainiert das Trainings-Framework 704 das untrainierte neuronale Netz 706, bis das untrainierte neuronale Netz 706 eine gewünschte Genauigkeit erreicht. In mindestens einer Ausführungsform kann das trainierte neuronale Netz 708 dann eingesetzt werden, um eine beliebige Anzahl von Operationen zum maschinellen Lernen zu implementieren.
Mindestens in einer Ausführungsform wird das untrainierte neuronale Netz 706 unter Verwendung von unbeaufsichtigtem Lernen trainiert, wobei das untrainierte neuronale Netz 706 versucht, sich selbst unter Verwendung ungekennzeichneter Daten zu trainieren. In mindestens einer Ausführungsform beinhaltet der Trainingsdatensatz 702 des unbeaufsichtigten Lernens Eingabedaten ohne assoziierte Ausführungsdaten oder „Ground Truth“-Daten. In mindestens einer Ausführungsform kann das untrainierte neuronale Netz 706 Gruppierungen innerhalb des Trainingsdatensatzes 702 lernen und bestimmen, wie einzelne Eingaben mit dem untrainierten Datensatz 702 in Bezug stehen. In mindestens einer Ausführungsform kann nicht überwachtes Training verwendet werden, um eine selbstorganisierende Karte in dem trainierten neuronalen Netz 708 zu erzeugen, die dazu in der Lage ist, Operationen durchzuführen, die beim Reduzieren der Dimensionalität des neuen Datensatzes 712 nützlich sind. In mindestens einer Ausführungsform kann nicht überwachtes Training auch verwendet werden, um Anomalieerfassung durchzuführen, was die Identifizierung von Datenpunkten in dem neuen Datensatz 712 ermöglicht, die von normalen Mustern des neuen Datensatzes 712 abweichen.
In mindestens einer Ausführungsform kann halbüberwachtes Lernen verwendet werden, was ein Verfahren ist, bei der der Trainingsdatensatz 702 eine Mischung aus gekennzeichneten und ungekennzeichneten Daten umfasst. In mindestens einer Ausführungsform kann das Trainings-Framework 704 verwendet werden, um inkrementelles Lernen durchzuführen, beispielsweise durch übertragene Lernverfahren. In mindestens einer Ausführungsform ermöglicht es das inkrementelle Lernen einem trainierten neuronalen Netz 708, sich an einen neuen Datensatz 712 anzupassen, ohne das Wissen zu vergessen, das dem trainierten neuronalen Netz 708 während des initialen Trainings vermittelt wurde.
In mindestens einer Ausführungsform ist das Trainings-Framework 704 ein Framework, das in Verbindung mit einem Softwareentwicklungs-Toolkit wie einem OpenVINO (Open Visual Inference and Neural Network Optimization) Toolkit verarbeitet wird. In mindestens einer Ausführungsform handelt es sich bei einem OpenVINO-Toolkit um ein Toolkit, wie es von der Intel Corporation in Santa Clara, CA, entwickelt wurde.
In mindestens einer Ausführungsform ist OpenVINO ein Toolkit zum Erleichtern der Entwicklung von Anwendungen, insbesondere Anwendungen des neuronalen Netzes, für verschiedene Tasks und Operationen, wie die Emulation des menschlichen Sehvermögens, Spracherkennung, Verarbeitung natürlicher Sprache, Empfehlungssysteme und/oder Variationen davon. In mindestens einer Ausführungsform unterstützt OpenVINO neuronale Netze, wie Convolutional Neural Networks (CNNs), wiederkehrende und/oder aufmerksamkeitsbasierte neuronale Netze und/oder verschiedene andere neuronale Netzmodelle. In mindestens einer Ausführungsform unterstützt OpenVINO verschiedene Softwarebibliotheken wie OpenCV, OpenCL und/oder Varianten davon.
In mindestens einer Ausführungsform unterstützt OpenVINO neuronale Netzmodelle für verschiedene Tasks und Operationen, wie Klassifizierung, Segmentierung, Objekterkennung, Gesichtserkennung, Spracherkennung, Posenschätzung (z. B. von Menschen und/oder Objekten), monokulare Tiefenschätzung, Bildmalerei, Stilübertragung, Handlungserkennung, Kolorierung und/oder Variationen davon.
In mindestens einer Ausführungsform umfasst OpenVINO ein oder mehrere Softwaretools und/oder Module für eine Modelloptimierung, was auch als Modelloptimierer bezeichnet wird. In mindestens einer Ausführungsform ist ein Modelloptimierer ein Befehlszeilentool, das Übergänge zwischen Training und Einsatz neuronaler Netzmodelle erleichtert. In mindestens einer Ausführungsform optimiert ein Modelloptimierer neuronale Netzmodelle für die Ausführung auf verschiedenen Geräten und/oder Verarbeitungseinheiten, wie einer GPU, CPU, PPU, GPGPU und/oder Variationen davon. In mindestens einer Ausführungsform generiert ein Modelloptimierer eine interne Darstellung eines Modells und optimiert das Modell, um eine Zwischendarstellung zu erzeugen. In mindestens einer Ausführungsform reduziert ein Modelloptimierer die Anzahl der Schichten eines Modells. In mindestens einer Ausführungsform entfernt ein Modelloptimierer die Schichten eines Modells, die für das Training verwendet werden. In mindestens einer Ausführungsform führt ein Modelloptimierer verschiedene neuronale Netzoperationen durch, wie das Modifizieren von Eingaben in ein Modell (z. B. Ändern der Größe von Eingaben in ein Modell), das Modifizieren einer Größe von Eingaben eines Modells (z. B. Modifizieren einer Stapelgröße eines Modells), das Modifizieren einer Modellstruktur (z. B. Modifizieren von Schichten eines Modells), Normalisierung, Standardisierung, Quantisierung (z. B. Konvertieren von Gewichten eines Modells von einer ersten Darstellung, wie Gleitkomma, in eine zweite Darstellung, wie Ganzzahl) und/oder Variationen davon.
In mindestens einer Ausführungsform umfasst OpenVINO eine oder mehrere Softwarebibliotheken zum Inferenzieren, auch als Inferenzmaschine bezeichnet. In mindestens einer Ausführungsform ist eine Inferenzmaschine eine C++-Bibliothek oder eine beliebige geeignete Programmiersprachenbibliothek. In mindestens einer Ausführungsform wird eine Inferenzmaschine verwendet, um Eingabedaten abzuleiten. In mindestens einer Ausführungsform implementiert eine Inferenzmaschine verschiedene Klassen, um Eingabedaten abzuleiten und ein oder mehrere Ergebnisse zu erzeugen. In mindestens einer Ausführungsform implementiert eine Inferenzmaschine eine oder mehrere API-Funktionen, um eine Zwischendarstellung zu verarbeiten, Eingabe- und/oder Ausgabeformate festzulegen und/oder ein Modell auf einem oder mehreren Geräten auszuführen.
In mindestens einer Ausführungsform stellt OpenVINO verschiedene Fähigkeiten zur heterogenen Ausführung eines oder mehrerer neuronaler Netzmodelle bereit. In mindestens einer Ausführungsform betrifft heterogene Ausführung oder heterogenes Computing einen oder mehrere Rechenprozesse und/oder -systeme, die eine oder mehrere Arten von Prozessoren und/oder Kernen nutzen. In mindestens einer Ausführungsform stellt OpenVINO verschiedene Softwarefunktionen bereit, um ein Programm auf einem oder mehreren Geräten auszuführen. In mindestens einer Ausführungsform stellt OpenVINO verschiedene Softwarefunktionen bereit, um ein Programm und/oder Teile eines Programms auf unterschiedlichen Geräten auszuführen. In mindestens einer Ausführungsform stellt OpenVINO verschiedene Softwarefunktionen bereit, um beispielsweise einen ersten Teil des Codes auf einer CPU und einen zweiten Teil des Codes auf einer GPU und/oder einem FPGA auszuführen. In mindestens einer Ausführungsform stellt OpenVINO verschiedene Softwarefunktionen bereit, um eine oder mehrere Schichten eines neuronalen Netzes auf einer oder mehreren Vorrichtungen auszuführen (z. B. einen ersten Satz von Schichten auf einer ersten Vorrichtung, etwa einer GPU, und einen zweiten Satz Schichten) auf einer zweiten Vorrichtung, wie einer CPU).
In mindestens einer Ausführungsform beinhaltet OpenVINO verschiedene Funktionen, die den mit einem CUDA-Programmiermodell assoziierten Funktionen ähneln, wie beispielsweise verschiedene Modelloperationen eines neuronalen Netzes, die mit Frameworks, wie TensorFlow, PyTorch und/oder Variationen davon assoziiert sind. In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Programmiermodelloperationen mit OpenVINO durchgeführt. In mindestens einer Ausführungsform sind verschiedene Systeme, Verfahren und/oder Techniken, die hierin beschrieben sind, unter Verwendung von OpenVINO implementiert.
RECHENZENTRUM
8 veranschaulicht ein beispielhaftes Rechenzentrum 800, bei dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 800 eine Rechenzentrum-Infrastrukturschicht 810, eine Framework-Schicht 820, eine Software-Schicht 830 und eine Anwendungsschicht 840.
In mindestens einer Ausführungsform, wie in 8 gezeigt, kann die Rechenzentruminfrastrukturschicht 810 einen Ressourcenorchestrator 812, gruppierte Rechenressourcen 814 und Knoten-Rechenressourcen (node computing resources - „Knoten-C.R.s“) 816(1)-816(N) beinhalten, wobei „N“ eine positive Ganzzahl darstellt (die eine andere Ganzzahl „N“ als in anderen Figuren verwendet sein kann). In mindestens einer Ausführungsform können die Knoten-C.R.s 816(1)--816(N) eine beliebige Anzahl von zentralen Verarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbarer Gate-Arrays (FPGAs), Grafikprozessoren usw.), Speichervorrichtungen 818(1)-818(N) (z. B. dynamischer Festwertspeicher, Festkörperspeicher oder Festplattenlaufwerke), Vorrichtungen zur Netz-Eingabe/Ausgabe (network input/output - „NW-E/A“), Netz-Switches, virtuellen Maschinen (virtual machines - „VMs“), Leistungsmodulen und Kühlmodulen usw. beinhalten, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s aus den Knoten-C.R.s 816(1)-816(N) um einen Server handeln, der eine oder mehrere der vorstehend erwähnten Rechenressourcen aufweist.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 814 getrennte Gruppierungen von Knoten-C.R.s, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten (ebenfalls nicht gezeigt) untergebracht sind, beinhalten. In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 814 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen beinhalten, die zum Unterstützen einer oder mehrerer Arbeitslasten konfiguriert oder zugeordnet werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren beinhalten, innerhalb eines oder mehrerer Racks gruppiert sein, um Rechenressourcen zum Unterstützen einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenkoordinator 812 eine oder mehrere Knoten-C.R.s 816(1) bis 816(N) und/oder gruppierte Rechenressourcen 814 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenkoordinator 812 eine Verwaltungseinheit einer Software-Design-Infrastruktur („SDI“) für das Rechenzentrum 800 beinhalten. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 612 Hardware, Software oder eine Kombination davon aufweisen.
In mindestens einer Ausführungsform, wie in 8 gezeigt, beinhaltet die Framework-Schicht 820 einen Aufgabenplaner 822, einen Konfigurationsverwalter 824, einen Ressourcenverwalter 826 und ein verteiltes Dateisystem 828. In mindestens einer Ausführungsform kann die Framework-Schicht 820 ein Framework beinhalten, um Software 832 der Software-Schicht 830 und/oder eine oder mehrere Anwendungen 842 der Anwendungsschicht 840 zu unterstützen. In mindestens einer Ausführungsform können die Software 832 oder die Anwendung(en) 842 jeweils Web-basierte Dienst-Software oder Anwendungen beinhalten, wie solche, die von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Framework-Schicht 820 ohne Einschränkung eine Art von Web-Anwendungs-Framework für kostenlose und Open-Source-Software sein, wie Apache Spark™ (nachstehend „Spark“), welches das verteilte Dateisystem 828 für groß angelegte Datenverarbeitung (z. B. „Big Data“) verwenden kann. In mindestens einer Ausführungsform kann der Aufgabenplaner 822 einen Spark-Treiber beinhalten, um das Einplanen von Arbeitsbelastungen zu erleichtern, die von diversen Schichten des Rechenzentrums 800 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 824 in der Lage sein, unterschiedliche Schichten, wie die Software-Schicht 830 und die Framework-Schicht 820, einschließlich Spark und des verteilten Dateisystems 828, zu konfigurieren, um eine groß angelegte Datenverarbeitung zu unterstützen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 826 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die assoziiert oder zugeordnet sind, um das verteilte Dateisystem 828 und den Aufgabenplaner 822 zu unterstützen. In mindestens einer Ausführungsform können die geclusterten oder gruppierten Rechenressourcen eine gruppierte Rechenressource 814 auf der Rechenzentrum-Infrastrukturschicht 810 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenverwalter 826 mit dem Ressourcenkoordinator 812 koordinieren, um diese assoziierten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die Software 832, die in der Software-Schicht 830 beinhaltet ist, Software beinhalten, die mindestens von Teilen von Knoten-C.R.s 816(1) bis 816(N), gruppierten Rechenressourcen 814 und/oder dem verteilten Dateisystem 828 der Framework-Schicht 820 verwendet wird. Zu einem oder mehreren Typen von Software können in mindestens einer Ausführungsform Software zum Durchsuchen von Internet-Webseiten, Software zum Scannen von E-Mails auf Viren, Datenbank-Software und Software für Streaming-Videoinhalte gehören, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann bzw. können die Anwendung(en) 842, die in der Anwendungsschicht 840 beinhaltet ist bzw. sind, eine oder mehrere Arten von Anwendungen beinhalten, die mindestens von Teilen von Knoten-C.R.s 816(1) bis 816(N), gruppierten Rechenressourcen 814 und/oder dem verteilten Dateisystem 828 der Framework-Schicht 820 verwendet werden. Zu einem oder mehreren Typen von Anwendungen können in mindestens einer Ausführungsform eine beliebige Anzahl von einer Genomikanwendung, einer Anwendung zur kognitiven Berechnung und einer Anwendung für maschinelles Lernen gehören, einschließlich Trainings- oder Inferenz-Software, Rahmen-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder anderer Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann einer des Konfigurationsverwalters 824, Ressourcenverwalters 826 und des Ressourcenorchestrators 812 eine beliebige Anzahl und einen beliebigen Typ selbständernder Aktionen basierend auf einer Menge und einem Typ von Daten, die auf irgendeine technisch machbare Art erhoben werden, umsetzen. In mindestens einer Ausführungsform können es die selbständernden Aktionen einem Rechenzentrumbediener des Rechenzentrums 800 ersparen, möglicherweise schlechte Konfigurationsentscheidungen zu treffen, und möglicherweise unterbenutzte und/oder schlecht funktionierende Teile eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 800 Tools, Dienste, Software oder andere Ressourcen beinhalten, um ein oder mehrere maschinelle Lernmodelle zu trainieren, oder um Informationen unter Verwendung eines oder mehrerer maschineller Lernmodelle gemäß einer oder mehreren hier beschriebenen Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann bei mindestens einer Ausführungsform ein maschinelles Lernmodell trainiert werden, indem Gewichtungsparameter gemäß einer neuronalen Netzarchitektur unter Verwendung von zuvor mit Bezug auf das Rechenzentrum 800 beschriebenen Software- und Rechenressourcen berechnet werden. In mindestens einer Ausführungsform können trainierte maschinelle Lernmodelle, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um unter Verwendung von oben in Bezug auf das Rechenzentrum 800 beschriebenen Ressourcen unter Verwendung von Gewichtungsparametern, die mit einer oder mehreren hierin beschriebenen Trainingstechniken berechnet wurden, Informationen zu inferenzieren oder vorherzusagen.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltkreise (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um das Trainieren und/oder Inferenzieren unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardware-Ressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen des Inferenzierens von Informationen zu ermöglichen, wie Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im System der 8 für Inferenzier- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen des neuronalen Netzes, Funktionen und/oder Architekturen des neuronalen Netzes oder hierin beschriebenen Anwendungsfällen des neuronalen Netzes berechnet wurden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 8 verwendet werden und dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
COMPUTERSYSTEME
9 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor beinhaltet, der Ausführungseinheiten zur Ausführung einer Anweisung beinhalten kann. In mindestens einer Ausführungsform kann ein Computersystem 900 ohne Einschränkung eine Komponente, wie einen Prozessor 902 beinhalten, um Ausführungseinheiten einzusetzen, die eine Logik beinhalten, um Algorithmen für Prozessdaten durchzuführen, gemäß der vorliegenden Offenbarung, wie in der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 900 Prozessoren aufweisen, wie die PENTIUM®-Prozessorfamilie, Xeon™-, Itanium®-, XScale™- und/oder StrongARM™-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 900 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z. B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Vorrichtungen sind Mobiltelefone, Internetprotokoll-Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (personal digital assistants - „PDAs“) und tragbare PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („"WAN"") oder jedes andere System beinhalten, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 900 ohne Einschränkung einen Prozessor 902 beinhalten, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 908 beinhalten kann, um Trainieren und/oder Inferenzieren eines maschinellen Lernmodells gemäß den hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das Computersystem 900 ein Einzelprozessor-Desktop- oder Serversystem, doch bei einer anderen Ausführungsform kann das Computersystem 900 ein Mehrprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 902 ohne Einschränkung einen Complex-Instruction-Set Computer(„CISC“)-Mikroprozessor, einen Reduced-Instruction-Set-Computing („RISC“)-Mikroprozessor, einen Very-Long-Instruction-Word(„VLIW“)-Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder eine beliebige andere Prozessorvorrichtung, wie zum Beispiel einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 902 mit einem Prozessorbus 910 gekoppelt sein, der Datensignale zwischen dem Prozessor 902 und anderen Komponenten in dem Computersystem 900 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 902 ohne Einschränkung einen internen Level-1- („L1“) Cache-Speicher („Cache“) 904 beinhalten. In mindestens einer Ausführungsform kann der Prozessor 902 einen einzigen internen Cache oder mehrere Ebenen von internem Cache umfassen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 902 befinden. Andere Ausführungsformen können auch eine Kombination von sowohl internen als auch externen Caches beinhalten, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 906 unterschiedliche Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Anweisungszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 908, die ohne Einschränkung eine Logik beinhaltet, um Ganzzahl- und Gleitkomma-Operationen durchzuführen, ebenfalls in dem Prozessor 902. In mindestens einer Ausführungsform kann der Prozessor 902 auch einen Mikrocode(„uCode“)-Festwertspeicher (read only memory - „ROM“) beinhalten, der Mikrocode für gewisse Makroanweisungen speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 908 eine Logik beinhalten, um einen komprimierten Anweisungssatz 909 zu handhaben. In mindestens einer Ausführungsform können durch die Aufnahme des gepackten Anweisungssatzes 909 in einen Anweisungssatz eines Universalprozessors zusammen mit der damit assoziierten Schaltung zum Ausführen von Anweisungen Operationen, die durch viele Multimedia-Anwendungen verwendet werden, unter Verwendung von gepackten Daten in dem Prozessor 902 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem eine volle Breite des Datenbusses eines Prozessors zum Durchführen von Operationen an gepackten Daten verwendet wird, wodurch die Notwendigkeit entfallen kann, kleinere Dateneinheiten über den Datenbus dieses Prozessors zu übermitteln, um eine oder mehrere Operationen an einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 908 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 900 ohne Einschränkung einen Speicher 920 beinhalten. In mindestens einer Ausführungsform kann der Speicher 920 eine dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder eine andere Speichereinrichtung sein. In mindestens einer Ausführungsform kann der Speicher 920 (eine) Anweisung(en) 919 und/oder Daten 921 speichern, die durch Datensignale dargestellt werden, die von dem Prozessor 902 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogik-Chip mit dem Prozessorbus 910 und dem Speicher 920 gekoppelt sein. In mindestens einer Ausführungsform kann ein Systemlogik-Chip ohne Einschränkung einen Speicher-Controller-Knoten (memory controller hub - „MCH“) 916 beinhalten, und der Prozessor 902 kann mit dem MCH 916 über den Prozessorbus 910 kommunizieren. In mindestens einer Ausführungsform kann der MCH 916 einen Speicherpfad mit hoher Bandbreite 918 für den Speicher 920 zur Speicherung von Anweisungen und Daten und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 916 Datensignale zwischen dem Prozessor 902, dem Speicher 920 und anderen Komponenten in dem Computersystem 900 leiten und Datensignale zwischen dem Prozessorbus 910, dem Speicher 920 und einet System-E/A-Schnittstelle 922 überbrücken. In mindestens einer Ausführungsform kann ein Systemlogikchip einen Grafikanschluss zum Koppeln an eine Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 916 über einen Speicherpfad mit hoher Bandbreite 918 mit dem Speicher 920 gekoppelt sein und kann eine Grafik-/Videokarte 912 über ein Accelerated-Graphics-Port(„AGP“)-Interconnect 914 mit dem MCH 916 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 900 die System-E/A-Schnittstelle 922 als proprietären Hub-Schnittstellenbus verwenden, um den MCH 916 an einen E/A-Steuerungs-Hub (I/O controller hub - „ICH“) 930 zu koppeln. In mindestens einer Ausführungsform kann der ICH 930 direkte Verbindungen zu einigen E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen schnellen E/A-Bus zum Verbinden von Peripheriegeräten mit dem Speicher 920, dem Chipsatz und den Prozessor 902 beinhalten. Beispiele können ohne Einschränkung einen Audio-Controller 929, einen Firmware-Knoten („Flash-BIOS“) 928, einen drahtlosen Transceiver 926, eine Datenspeichervorrichtung 924, einen Legacy-E/A-Controller 923, der Benutzereingabe- und Tastaturschnittstellen 925 enthält, einen seriellen Erweiterungsanschluss 927, wie einen universellen seriellen Bus („USB“), und einen Netzwerk-Controller 934 beinhalten. In mindestens einer Ausführungsform kann der Datenspeicher 924 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
9 veranschaulicht ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen 9 in anderen Ausführungsformen ein beispielhaftes SoC darstellen kann. In mindestens einer Ausführungsform können die in 9 veranschaulichten Vorrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Computersystems 900 unter Verwendung von Compute-Express-Link(CXL)-Interconnects zusammengeschaltet.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System der 9 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit den Merkmalen der 9 verwendet werden und dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
10 ist ein Blockdiagramm, das eine elektronische Vorrichtung 1000 zur Einsatz eines Prozessors 1010 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform kann die elektronische Vorrichtung 1000 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann die elektronische Vorrichtung 1000 ohne Einschränkung den Prozessor 1010 beinhalten, der kommunikativ an eine beliebige geeignete Anzahl oder einen beliebigen geeigneten Typ von Komponenten, Peripheriegeräten, Modulen oder Vorrichtungen gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1010 unter Verwendung eines Busses oder einer Schnittstelle gekoppelt, wie eines I² C-Busses, eines Systemverwaltungsbusses (System Management Bus - „SMBus“), eines Low-Pin-Count-(LPC-)Busses, einer seriellen Peripherieschnittstelle (Serial Peripheral Interface - „SPI“), eines High-Definition-Audio-(„HDA“-)Busses, eines Serial-Advance-Technology-Attachment-(„SATA“-)Busses, eines Universal Serial Bus („USB“) (Version 1, 2, 3 usw.) oder eines Universal-Asynchronous-Receiver/Transmitter-(„UART“-)Busses. In mindestens einer Ausführungsform veranschaulicht 10 ein System, das zusammengeschaltete Hardware-Vorrichtungen oder „Chips“ beinhaltet, wohingegen 10 in anderen Ausführungsformen ein beispielhaftes SoC veranschaulichen kann. In mindestens einer Ausführungsform können die in 10 veranschaulichten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z. B. PCIe) oder einer gewissen Kombination davon zusammengeschaltet sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten der 10 unter Verwendung von Compute-Express-Link(CXL)-Interconnects zusammengeschaltet.
In mindestens einer Ausführungsform kann 10 eine Anzeige 1024, einen Berührungsbildschirm 1025, ein Touchpad 1030, eine Nahfeld-Kommunikationseinheit (near field communications unit - „NFC“) 1045, einen Sensorknoten 1040, einen Wärmesensor 1046, einen Express-Chipsatz („EC“) 1035, ein sicheres Plattformmodul (trusted platform module - „TPM”) 1038, einen BIOS/Firmware/Flash-Speicher („BIOS, FW-Flash“) 1022, einen DSP 1060, ein Laufwerk 1020, wie ein Solid-State-Laufwerk (solid state drive - „SSD“) oder ein Festplattenlaufwerk (hard disk drive - „HDD“), eine drahtlose lokale Netzwerkeinheit (wireless local area network - „WLAN“) 1050, eine Bluetooth-Einheit 1052, eine drahtlose Weitverkehrsnetzwerkeinheit (wireless wide area network - „WWAN“) 1056, ein globales Positionsbestimmungssystemeinheit (global positioning system - GPS) 1055, eine Kamera („USB 3.0-Kamera“) 1054, wie eine USB 3.0-Kamera und/oder eine Low-Power-Double-Data-Rate(„LPDDR“)-Speichereinheit („LPDDR3“) 1015, die zum Beispiel in einem LPDDR3-Standard implementiert ist, beinhalten. Diese Komponenten können in jeder geeigneten Weise umgesetzt werden.
In mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1010 über die hier beschriebenen Komponenten kommunikativ verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1041, ein Umgebungslichtsensor („ALS“) 1042, ein Kompass 1043 und ein Gyroskop 1044 mit dem Sensorknoten 1040 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 1039, ein Lüfter 1037, eine Tastatur 1036 und ein Touchpad 1030 mit dem EC 1035 kommunikationsfähig gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 1063, ein Kopfhörer 1064 und ein Mikrofon („Mic“) 1065 mit einer Audioeinheit („Audio-Codec und Verstärker der Klasse D“) 1062 kommunikativ gekoppelt sein, die wiederum mit dem DSP 1060 kommunikationsfähig gekoppelt sein können. In mindestens einer Ausführungsform kann die Audioeinheit 1062 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Verstärker der Klasse D aufweisen. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1057 mit der WWAN-Einheit 1056 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Komponenten, wie die WLAN-Einheit 1050 und die Bluetooth-Einheit 1052, sowie die WWAN-Einheit 1056 in einem Formfaktor der nächsten Generation (next generation form factor - „NGFF“) implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System der 10 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 10 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
11 veranschaulicht ein Computersystem 1100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1100 konfiguriert, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
In mindestens einer Ausführungsform umfasst das Computersystem 1100 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1102, die an einen Kommunikationsbus 1110 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform beinhaltet das Computersystem 1100 ohne Einschränkung einen Hauptspeicher 1104 und Steuerlogik (z. B. implementiert als Hardware, Software oder eine Kombination davon) und Daten werden in dem Hauptspeicher 1104 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzschnittstellen-Teilsystem („Netzschnittstelle“) 1122 eine Schnittstelle zu anderen Rechenvorrichtungen und Netzen bereit, um Daten von anderen Systemen mit dem Computersystem 1100 zu empfangen und an diese zu übertragen.
In mindestens einer Ausführungsform beinhaltet das Computersystem 1100 ohne Einschränkung in mindestens einer Ausführungsform Eingabevorrichtungen 1108, ein Parallelverarbeitungssystem 1112 und Anzeigevorrichtungen 1106, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre (cathode ray tube - „CRT“), einer Flüssigkristallanzeige (liquid crystal Display - „LCD“), einer Anzeige mit Leuchtdioden (light emitting diode - „LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1108, wie Tastatur, Maus, Touchpad, Mikrofon usw., empfangen. In mindestens einer Ausführungsform kann jedes hier beschriebene Modul auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System der 11 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hierin beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 11 verwendet werden und kann dazu konfiguriert sein, Sensoreingaben von mehreren Sensoren zu empfangen, und kann trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
12 veranschaulicht ein Computersystem 1200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Computersystem 1200, ohne Einschränkung, einen Computer 1210 und einen USB-Stick 1220. In mindestens einer Ausführungsform kann der Computer 1210 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht gezeigt) und einen Speicher (nicht gezeigt) aufweisen. In mindestens einer Ausführungsform weist der Computer 1210, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
In mindestens einer Ausführungsform beinhaltet der USB-Stick 1220 ohne Einschränkung eine Verarbeitungseinheit 1230, eine USB-Schnittstelle 1240 und eine USB-Schnittstellenlogik 1250. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1230 ein beliebiges Anweisungsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Anweisungen auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1230 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht gezeigt) aufweisen. In mindestens einer Ausführungsform umfasst die Verarbeitungseinheit 1230 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1230 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzierungs-Operationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist die Verarbeitungseinheit 1230 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1240 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Beispielsweise ist in mindestens einer Ausführungsform die USB-Schnittstelle 1240 eine USB-3.0-Typ-C-Buchse für Daten und Leistung. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1240 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1250 eine beliebige Menge und einen beliebigen Typ von Logik beinhalten, die es der Verarbeitungseinheit 1230 ermöglicht, über den USB-Stecker 1240 eine Schnittstelle mit Vorrichtungen (z. B. dem Computer 1210) zu bilden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System der 12 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 12 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
13A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1310(1)-1310(N) über Hochgeschwindigkeitsverknüpfungen 1340(1)-1340(N) (z. B. Busse, Punkt-zu-Punkt-Interconnects usw.) kommunikativ an eine Vielzahl von Mehrkernprozessoren 1305(1)-1305(M) gekoppelt ist. In mindestens einer Ausführungsform unterstützen die Hochgeschwindigkeitsverknüpfungen 1340(1)-1340(N) einen Kommunikationsdurchsatz von 4 GB/s, 30 GB/s, 80 GB/s oder höher. In mindestens einer Ausführungsform können verschiedene Interconnect-Protokolle verwendet werden, einschließlich, aber nicht beschränkt auf, PCIe 4.0 oder 5.0 und NVLink 2.0. In verschiedenen Figuren stellen „N“ und „M“ positive Ganzzahlen dar, die von Figur zu Figur unterschiedlich sein können. In mindestens einer Ausführungsform beinhaltet eine oder eine Vielzahl von GPUs in einer Vielzahl von GPUs 1310(1)-1310(N) einen oder mehrere Grafikkerne (auch einfach als „Kerne“ bezeichnet) 1600, wie in den 16A und 16 B offenbart. In mindestens einer Ausführungsform können ein oder mehrere Grafikkerne 1600 als Streaming-Multiprozessoren („SMs“), Stream-Prozessoren („SPs“), Stream-Verarbeitungseinheiten („SPUs“), Recheneinheiten („CUs“), Ausführungseinheiten („EUs“) und/oder Slices bezeichnet werden, wobei ein Slice in diesem Zusammenhang einen Teil der Verarbeitungsressourcen in einer Verarbeitungseinheit betreffen kann (z. B. 16 Kerne, eine Raytracing-Einheit, ein Thread-Direktor oder Planer).
Zusätzlich und in mindestens einer Ausführungsform sind zwei oder mehr der GPUs 1310 über Hochgeschwindigkeitsverknüpfungen 1329(1)-1329(2) zusammengeschaltet, die unter Verwendung ähnlicher oder anderer Protokolle/Verknüpfungen implementiert sein können wie derjenigen, die für die Hochgeschwindigkeitsverknüpfungen 1340(1)-1340(N) verwendet werden. Auf ähnliche Weise können zwei oder mehr der Mehrkernprozessoren 1305 über eine Hochgeschwindigkeitsverknüpfung 1328 verbunden sein, bei der es sich um Busse eines symmetrischen Multiprozessors (symmetric multi-processor - SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder höher betrieben werden. Alternativ kann die gesamte Kommunikation zwischen verschiedenen in 13A gezeigten Systemkomponenten über ähnliche Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In mindestens einer Ausführungsform ist jeder Mehrkernprozessor 1305 jeweils über Speicher-Interconnects 1326(1)-1326(M) kommunikativ an einen Prozessorspeicher 1301(1)-1301(M) gekoppelt und jede GPU 1310(1)-1310(N) jeweils über GPU-Speicher-Interconnects 1320(1)-1320(N) kommunikativ an den GPU-Speicher 1350(1)-1350(N) gekoppelt. In mindestens einer Ausführungsform können die Speicher-Interconnects 1326 und 1350 ähnliche oder unterschiedliche Speicherzugriffstechnologien nutzen. Beispielhaft und ohne Einschränkung können Prozessorspeicher 1301(1)-1301(M) und GPU-Speicher 1320 flüchtige Speicher sein, wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder Speicher mit hoher Bandbreite (High Bandwidth Memory - HBM), und/oder um nichtflüchtige Speicher, wie 3D XPoint oder Nano-Ram, sein. In mindestens einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1301 flüchtiger Speicher sein und ein anderer Abschnitt nichtflüchtiger Speicher sein (z. B. unter Verwendung einer Speicherhierarchie mit zwei Levels (two-level memory - 2LM)).
Wie hierin beschrieben, können verschiedene Mehrkernprozessoren 1305 und GPUs 1310 zwar physisch an einen konkreten Speicher 1301 bzw. 1320 gekoppelt sein und/oder eine einheitliche Speicherarchitektur implementiert sein, bei der ein virtueller Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1301(1)-1301(M) jeweils 64-GB-Systemspeicheradressraum umfassen und die GPU-Speicher 1320(1)-1320(N) jeweils 32 GB Systemspeicheradressraum umfassen, was zu einem adressierbaren Speicher von insgesamt 256 GB führt, wenn M=2 und N=4. Andere Werte für N und M sind möglich.
13B veranschaulicht zusätzliche Details für ein Interconnect zwischen einem Mehrkernprozessor 1307 und einem Grafikbeschleunigungsmodul 1346 gemäß einer beispielhaften Ausführungsform. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1346 einen oder mehrere GPU-Chips beinhalten, die auf einer Leitungskarte integriert sind, die über eine Hochgeschwindigkeitsverknüpfung 1340(z. B. einen PCIe-Bus, NVLink usw.) an den Prozessor 1307 gekoppelt ist. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1346 alternativ auf einem Gehäuse oder Chip mit dem Prozessor 1307 integriert sein.
In mindestens einer Ausführungsform beinhaltet der Prozessor 1307 eine Vielzahl von Kernen 1360A-1360D, (die als „Ausführungseinheiten“ bezeichnet werden können), jeder mit einem Adressenübersetzungs-Lookaside-Puffer (translation lookaside buffer - „TLB“) 1361A-1361D und einem oder mehreren Caches 1362A-1362D. In mindestens einer Ausführungsform können die Kerne 1360A-1360D verschiedene andere Komponenten zum Ausführen von Anweisungen und Verarbeiten von Daten beinhalten, die nicht veranschaulicht sind. In mindestens einer Ausführungsform können die Caches 1362A-1362D Level-1-(L1-) und Level-2-(L2-)Caches umfassen. Außerdem können ein oder mehrere gemeinsam genutzte Caches 1356 in den Caches 1362A-1362D enthalten sein und von Sätzen von Kernen 1360A-1360D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1307 beinhaltet beispielsweise 24 Kerne, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2- und L3-Caches von zwei benachbarten Kernen gemeinsam genutzt. In mindestens einer Ausführungsform sind der Prozessor 1307 und das Grafikbeschleunigungsmodul 1346 mit dem Systemspeicher 1314 verbunden, der die Prozessorspeicher 1301(1)-1301(M) der 13A beinhalten kann.
In mindestens einer Ausführungsform wird die Kohärenz für Daten und Anweisungen, die in verschiedenen Caches 1362A-1362D, 1356 und Systemspeicher 1314 gespeichert sind, über Zwischenkernkommunikation über einen Kohärenzbus den 1364 aufrechterhalten. In mindestens einer Ausführungsform kann beispielsweise jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1364 zu kommunizieren. In mindestens einer Ausführungsform wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1364 implementiert, um Cache-Zugriffe mitzulesen.
In mindestens einer Ausführungsform koppelt eine Proxy-Schaltung 1325 das Grafikbeschleunigungsmodul 1346 kommunikativ an den Kohärenzbus 1364, was es dem Grafikbeschleunigungsmodul 1346 ermöglicht, an einem Cache-Kohärenzprotokoll als Peer der Kerne 1360A-1360D teilzunehmen. Insbesondere stellt in mindestens einer Ausführungsform eine Schnittstelle 1335 Verbindungsfähigkeit mit der Proxy-Schaltung 1325 über eine Hochgeschwindigkeitsverknüpfung 1340 bereit und eine Schnittstelle 1337 verbindet das Grafikbeschleunigungsmodul 1346 mit der Hochgeschwindigkeitsverknüpfung 1340.
In mindestens einer Ausführungsform stellt eine Beschleuniger-Integrationsschaltung 1336 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungsverwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 1331(1)-1331(N) des Grafikbeschleunigungsmoduls 1346 bereit. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1331(1)-1331(N) jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. In mindestens einer Ausführungsform beinhaltet eine Vielzahl von Grafikverarbeitungsmaschinen 1331(1)-1331(N) des Grafikbeschleunigungsmoduls 1346 einen oder mehrere Grafikkerne 1600, wie in Verbindung mit den 16A und 16B besprochen. In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1331(1)-1331(N) alternativ unterschiedliche Arten von Grafikverarbeitungsmaschinen innerhalb einer GPU umfassen, wie Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1346 eine GPU mit einer Vielzahl von Grafikverarbeitungsmaschinen 1331(1)-1331(N) sein oder die Grafikverarbeitungsmaschinen 1331(1)-1331(N) können einzelne GPUs sein, die auf einem gemeinsamen Gehäuse, einer Leitungskarte oder einem Chip integriert sind.
In mindestens einer Ausführungsform beinhaltet die Beschleuniger-Integrationsschaltung 1336 eine Speicherverwaltungseinheit (MMU) 1339 zum Durchführen verschiedener Speicherverwaltungsfunktionen, wie Übersetzungen von virtuellem in physischen Speicher (auch als Übersetzungen von effektivem in realen Speicher bezeichnet) und Speicherzugriffsprotokolle zum Zugreifen auf Systemspeicher 1314. In mindestens einer Ausführungsform kann die MMLJ 1339 auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In mindestens einer Ausführungsform kann ein Cache 1338 Befehle und Daten für einen effizienten Zugriff durch die Grafikverarbeitungsmaschinen 1331 (1)—1331 (N) speichern. In mindestens einer Ausführungsform werden die in dem Cache 1338 und in den Grafikspeichern 1333(1)-1333(M) gespeicherten Daten mit den Kern-Caches 1362A-1362D, 1356 und dem Systemspeicher 1314 kohärent gehalten, möglicherweise unter Verwendung einer Abrufeinheit 1344. Wie erwähnt, kann dies über die Proxy-Schaltung 1325 im Auftrag des Caches 1338 und der Speicher 1333(1)-1333(M) erzielt werden (z. B. Senden von Aktualisierungen an den Cache 1338 in Bezug auf Modifikationen/Zugriffe auf Cache-Zeilen in den Prozessor-Caches 1362A-1362D, 1356 und Empfangen von Aktualisierungen von dem Cache 1338).
In mindestens einer Ausführungsform speichert ein Satz von Registern 1345 Kontextdaten für Threads, die durch die Grafikverarbeitungsmaschinen 1331 (1)—1331 (N) ausgeführt werden, und eine Kontextverwaltungsschaltung 1348 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1348 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert werden, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1348 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Sie kann dann die Registerwerte wiederherstellen, wenn sie zu einem Kontext zurückkehrt. In mindestens einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1347 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In mindestens einer Ausführungsform werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 1331 durch die MMLJ 1339 in reale/physische Adressen in dem Systemspeicher 1314 übersetzt. In mindestens einer Ausführungsform unterstützt die Beschleuniger-Integrationsschaltung 1336 mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1346 und/oder andere Beschleunigervorrichtungen. Das Grafikbeschleunigermodul 1346 kann in mindestens einer Ausführungsform für eine einzelne Anwendung dediziert sein, die auf dem Prozessor 1307 ausgeführt wird, oder von mehreren Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform ist eine virtualisierte Grafikausführungsumgebung präsentiert, in der die Ressourcen der Grafikverarbeitungsmaschinen 1331(1)-1331(N) mit mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt werden, die unterschiedlichen VMs und/oder Anwendungen basierend auf den Verarbeitungsanforderungen und den mit den VMs und/oder Anwendungen verbundenen Prioritäten zugeordnet werden.
In mindestens einer Ausführungsform fungiert die Beschleuniger-Integrationsschaltung 1336 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1346 und sie stellt Adressübersetzungs- und Systemspeicher-Cache-Dienste bereit. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1336 in mindestens einer Ausführungsform Virtualisierungseinrichtungen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmaschinen 1331(1)-1331(N), Interrupts und Speicherverwaltung zu verwalten.
Da in mindestens einer Ausführungsform die Hardware-Ressourcen der Grafikverarbeitungsmaschinen 1331(1)-1331(N) explizit auf einen realen Adressraum abgebildet sind, den der Host-Prozessor 1307 sieht, kann ein beliebiger Host-Prozessor diese Ressourcen direkt unter Verwendung eines effektiven Adresswerts adressieren. In mindestens einer Ausführungsform ist eine Funktion der Beschleuniger-Integrationsschaltung 1336 die physische Trennung der Grafikverarbeitungsmaschinen 1331 (1)—1331 (N), sodass sie einem System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1333(1)-1333(M) jeweils an jede der Grafikverarbeitungsmaschinen 1331 (1)—1331 (N) gekoppelt, und es gilt N=M. In mindestens einer Ausführungsform speichern die Grafikspeicher 1333(1)-1333(M) Anweisungen und Daten, die durch jede der Grafikverarbeitungsmaschinen 1331(1)-1331(N) verarbeitet werden. In mindestens einer Ausführungsform kann es sich bei den Grafikspeichern 1333(1)-1333(M) um flüchtige Speicher, wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z. B. GDDR5, GDDR6) oder HBM, und/oder um nichtflüchtige Speicher, wie 3D XPoint oder Nano-Ram, handeln.
In mindestens einer Ausführungsform können zum Reduzieren des Datenverkehrs über die Hochgeschwindigkeitsverknüpfung 1340 Bias-Techniken verwendet werden, um sicherzustellen, dass es sich bei den in den Grafikspeichern 1333(1)-1333(M) gespeicherten Daten um Daten handelt, die am häufigsten durch die Grafikverarbeitungsmaschinen 1331(1)-1331(N) verwendet werden und vorzugsweise nicht durch die Kerne 1360A-1360D verwendet werden (mindestens nicht häufig). Auf ähnliche Weise versucht in mindestens einer Ausführungsform ein Biasmechanismus, Daten, die von den Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1331(1)-1331(N)) benötigt werden, innerhalb der Caches 1362A-1362D, 1356 und des Systemspeichers 1314 zu behalten.
13C veranschaulicht eine andere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1336 in den Prozessor 1307 integriert ist. In dieser Ausführungsform kommunizieren die Grafikverarbeitungsmaschinen 1331(1)-1331(N) direkt über die Hochgeschwindigkeitsverknüpfung 1340 mit der Beschleuniger-Integrationsschaltung 1336 über die Schnittstelle 1337 und die Schnittstelle 1335 (die wiederum eine beliebige Form von Bus- oder Schnittstellenprotokoll sein können). In mindestens einer Ausführungsform kann die Beschleuniger-Integrationsschaltung 1336 ähnliche Operationen durchführen wie diejenigen, die in Bezug auf 13B beschrieben sind, aber möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zu dem Kohärenzbus 1364 und den Caches 1362A-1362D, 1356 befindet. In mindestens einer Ausführungsform unterstützt eine Beschleuniger-Integrationsschaltung verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1336 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1346 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 1331(1)-1331(N) für eine einzelne Anwendung oder einen einzelnen Prozess unter einem einzelnen Betriebssystem dediziert. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen zu der Grafikverarbeitungsmaschinen 1331(1)-1331(N) lenken und so eine Virtualisierung innerhalb einer VM/Partition bereitstellen.
In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1331(1)-1331(N) von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen System-Hypervisor verwenden, um die Grafikverarbeitungsmaschinen 1331(1)-1331(N) zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einzelner Partition ohne Hypervisor befinden sich die Grafikverarbeitungsmaschinen 1331(1)-1331(N) in mindestens einer Ausführungsform im Besitz eines Betriebssystems. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 1331 (1)—1331 (N) virtualisieren, um Zugriff auf jeden Prozess oder jede Anwendung bereitzustellen.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1346 oder eine einzelne Grafikverarbeitungsmaschine 1331(1)-1331(N) ein Prozesselement unter Verwendung eines Prozessidentifikators aus. In mindestens einer Ausführungsform werden Prozesselemente im Systemspeicher 1314 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 1331(1)-1331(N) registriert (d. h., wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset eines Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
13D veranschaulicht eine beispielhafte Beschleuniger-Integrations-Slice 1390. In mindestens einer Ausführungsform umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1336. In mindestens einer Ausführungsform ist eine Anwendung effektiver Adressraum 1382 innerhalb des Systemspeichers 1314, der Prozesselemente 1383 speichert. In mindestens einer Ausführungsform werden Prozesselemente 1383 als Reaktion auf GPU-Aufrufe 1381 von Anwendungen 1380, die auf dem Prozessor 1307 ausgeführt werden, gespeichert. In mindestens einer Ausführungsform enthält ein Prozesselement 1383 den Prozesszustand für die entsprechende Anwendung 1380. In mindestens einer Ausführungsform kann ein in dem Prozesselement 1383 enthaltener Arbeitsdeskriptor (work descriptor - WD) 1384 eine einzelne durch eine Anwendung angeforderte Aufgabe sein oder einen Zeiger auf eine Warteschlange von Aufgaben enthalten. In mindestens einer Ausführungsform ist der WD 1384 ein Zeiger auf eine Aufgabeanforderungswarteschlange im effektiven Adressraum 1382 einer Anwendung.
In mindestens einer Ausführungsform können das Grafikbeschleunigungsmodul 1346 und/oder die einzelnen Grafikverarbeitungsmaschinen 1331(1)-1331(N) von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten der Prozessstatus und zum Senden eines WD 1384 an ein Grafikbeschleunigungsmodul 1346 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In mindestens einer Ausführungsform besitzt in diesem Modell ein einzelner Prozess das Grafikbeschleunigungsmodul 1346 oder eine einzelne Grafikverarbeitungsmaschine 1331. Wenn das Grafikbeschleunigungsmodul 1346 durch einen einzelnen Prozess in Besitz genommen ist, initialisiert ein Hypervisor in mindestens einer Ausführungsform die Beschleuniger-Integrationsschaltung 1336 für eine besitzende Partition und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1336 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1346 zugewiesen ist.
In mindestens einer Ausführungsform ruft im Betrieb eine WD-Abrufeinheit 1391 in der Beschleuniger-Integrations-Slice 1390 den nächsten WD 1384 ab, der eine Angabe der Arbeit beinhaltet, die durch eine oder mehrere Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1346 zu erledigen ist. In mindestens einer Ausführungsform können Daten von dem WD 1384 in den Registern 1345 gespeichert und durch die MMLJ 1339, die Unterbrechungsverwaltungsschaltung 1347 und/oder die Kontextverwaltungsschaltung 1348 verwendet werden, wie veranschaulicht. Eine Ausführungsform der MMLJ 1339 beinhaltet zum Beispiel eine Segment-/Seitenlaufschaltung zum Zugreifen auf Segment-/Seitentabellen 1386 innerhalb des virtuellen Adressraums 1385 eines OS. In mindestens einer Ausführungsform kann die Unterbrechungsverwaltungsschaltung 1347 von dem Grafikbeschleunigungsmodul 1346 empfangene Unterbrechungsereignisse 1392 verarbeiten. Beim Durchführen von Grafikoperationen wird in mindestens einer Ausführungsform eine durch eine Grafikverarbeitungsmaschine 1331 (1)—1331 (N) erzeugte effektive Adresse 1393 durch die MMU 1339 in eine reale Adresse übersetzt.

In mindestens einer Ausführungsform werden Register 1345 für jede Grafikverarbeitungsmaschine 1331(1)-1331(N) und/oder jedes Grafikbeschleunigungsmodul 1346 dupliziert und sie können durch einen Hypervisor oder ein Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in mindestens einer Ausführungsform in einem Beschleuniger-Integrations-Slice 1390 vorhanden sein. Beispielhafte Register, die durch einen Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 - Durch Hypervisor initialisierte Register

Register Nr.	Beschreibung
1	Slice-Steuerregister
2	Bereichszeiger für geplante Prozesse mit realer Adresse (RA).
3	Autoritätsmasken-Überschreibungsregister
4	Offset des Interrupt-Vektortabelleneintrags
5	Eingabelimit für Interrupt-Vektortabelle
6	Zustandsregister
7	Logikpartitions-ID
8	Zeiger auf Reale Adresse (RA) der Hypervisor Accelerator Utilization Record
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Durch Betriebssystem initialisierte Register

Register Nr.	Beschreibung
1	Prozess- und Thread-Identifikation
2	Zeiger zur effektiven Adresse (EA) für Kontextspeicherung/Wiederherstellen
3	Zeiger auf virtuelle Adresse (VA) der Beschleunigungs Nutzungsaufzeichnung
4	Zeiger auf virtuelle Adresse (VA) der Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In mindestens einer Ausführungsform ist jeder WD 1384 für ein konkretes Grafikbeschleunigungsmodul 1346 und/oder die Grafikverarbeitungsmaschinen 1331(1)-1331(N) spezifisch. In mindestens einer Ausführungsform enthält er alle Informationen, die für eine Grafikverarbeitungsmaschine 1331(1)-1331(N) erforderlich sind, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherort sein, an dem eine Anwendung eine Befehlswarteschlange von abzuschließender Arbeit eingerichtet hat.
13E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform beinhaltet einen realen Hypervisor-Adressraum 1398, in dem eine Prozesselementliste 1399 gespeichert ist. In mindestens einer Ausführungsform kann auf den realen Hypervisor-Adressraum 1398 über einen Hypervisor 1396 zugegriffen werden, der die Grafikbeschleunigungsmodulmaschinen für das Betriebssystem 1395 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1346 zu verwenden. Es gibt in mindestens einer Ausführungsform zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1346 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: nämlich zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
In mindestens einer Ausführungsform besitzt in diesem Modell der System-Hypervisor 1396 das Grafikbeschleunigungsmodul 1346 und er stellt seine Funktion allen Betriebssystemen 1395 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1346 die Virtualisierung durch den System-Hypervisor 1396 unterstützt, muss in mindestens einer Ausführungsform das Grafikbeschleunigungsmodul 1346 bestimmte Anforderungen einhalten, wie (1) die Aufgabenanforderung einer Anwendung muss autonom sein (das heißt, der Zustand muss zwischen den Aufgaben nicht beibehalten werden), oder das Grafikbeschleunigungsmodul 1346 muss einen Mechanismus zum Sichern und Wiederherstellen von Kontext bereitstellen, (2) das Grafikbeschleunigungsmodul 1346 garantiert, dass die Aufgabenanforderung einer Anwendung innerhalb einer vorgegebenen Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1346 stellt eine Fähigkeit bereit, die Verarbeitung einer Aufgabe vorwegzunehmen, und (3) dem Grafikbeschleunigungsmodul 1346 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsam genutzten Programmiermodell arbeitet.
In mindestens einer Ausführungsform ist es erforderlich, dass die Anwendung 1380 einen Systemaufruf des Betriebssystems 1395 mit einem Grafikbeschleunigungsmodultyp, einem Arbeitsdeskriptor (WD), einem Wert des Autoritätsmaskenregisters (authority mask register - AMR) und einem Kontext-Sicherungs-/-Wiederherstellungsbereichszeiger (context save/restore area pointer - CSRP) vornimmt. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD spezifisch für das Grafikbeschleunigungsmodul 1346 formatiert und er kann in Form eines Befehls des Grafikbeschleunigungsmoduls 1346, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer beliebigen anderen Datenstruktur vorliegen, um durch das Grafikbeschleunigungsmodul 1346 zu verrichtende Arbeit zu beschreiben.
In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert einer Anwendung, die einen AMR einstellt. Falls in mindestens einer Ausführungsform Implementationen der Beschleuniger-Integrationsschaltung 1336 (nicht gezeigt) und des Grafikbeschleunigungsmoduls 1346 kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register - UAMOR) unterstützen, kann ein Betriebssystem einen derzeitigen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. In mindestens einer Ausführungsform kann der Hypervisor 1396 optional einen derzeitigen Wert für ein Autoritätsmasken-Überschreibungsregister (Authority Mask Override Register - AMOR) anwenden, bevor ein AMR in dem Prozesselement 1383 platziert wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1345, die eine effektive Adresse eines Bereichs im effektiven Adressraum 1382 einer Anwendung für das Grafikbeschleunigungsmodul 1346 zum Sichern und Wiederherstellen des Kontextzustands enthalten. In mindestens einer Ausführungsform ist dieser Zeiger optional, falls zwischen Aufgaben oder bei der Präemption einer Aufgabe kein Zustand gespeichert werden muss. In mindestens einer Ausführungsform kann der Kontextsicherungs-/Wiederherstellungsbereich im Systemspeicher gepinnt sein.

Beim Empfangen eines Systemaufrufs kann das Betriebssystem 1395 verifizieren, ob die Anwendung 1380 registriert ist und die Autorität zum Verwenden des Grafikbeschleunigungsmoduls 1346 bekommen hat. In mindestens einer Ausführungsform ruft das Betriebssystem 1395 dann den Hypervisor 1396 mit den in Tabelle 3 gezeigten Informationen auf. Tabelle 3-Hypervisor-Aufrufparameter vom Betriebssystem

Parameter Nr.	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein AMR-Wert (Authority Mask Register-Wert) (möglicherweise maskiert)
3	Ein Zeiger auf eine effektive Adresse (EA) eines Kontextspeicher-/Wiederherstellungsbereichs (CSRP)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Zeiger auf virtuelle Adresse (VA) der Beschleunigungs-Nutzungsaufzeichnung (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

In mindestens einer Ausführungsform verifiziert der Hypervisor 1396 beim Empfangen eines Hypervisor-Aufrufs, dass das Betriebssystem 1395 registriert ist und die Autorität zur Verwendung des Grafikbeschleunigungsmoduls 1346 bekommen hat. In mindestens einer Ausführungsform setzt der Hypervisor 1396 dann das Prozesselement 1383 in eine mit dem Prozesselement verknüpfte Liste für einen entsprechenden Typ des Grafikbeschleunigungsmoduls 1346 ein. In mindestens einer Ausführungsform kann ein Prozesselement die in Tabelle 4 gezeigten Informationen beinhalten. Tabelle 4 -Prozesselementinformation

Element Nr.	Beschreibung
1	Ein Arbeitsdeskriptor (WD)
2	Ein AMR-Wert (Authority Mask Register-Wert) (möglicherweise maskiert)
3	Ein Zeiger auf eine effektive Adresse (EA) eines Kontextspeicher-IWiederherstellungsbereichs (CSRP)
4	Eine Prozess-ID (PID) und optionale Thread-ID (TID)
5	Ein Zeiger auf virtuelle Adresse (VA) der Beschleunigungs-Nutzungsaufzeichnung (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (storage segment table pointer - SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Zustandsregisterwert (SR-Wert)
10	Eine logische Partitions-ID (LPID)
11	Zeiger auf Reale Adresse (RA) der Hypervisor Accelerator Utilization Record
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1345 der Beschleuniger-Integrations-Slice 1390.
Wie in 13F veranschaulicht, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der zum Zugreifen auf die physischen Prozessorspeicher 1301(1)-1301(N) und die GPU-Speicher 1320(1)-1320(N) verwendet wird. In dieser Implementation nutzen Operationen, die auf den GPUs 1310(1)-1310(N) ausgeführt werden, einen gleichen virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1301(1)-1301(M) und umgekehrt, was die Programmierbarkeit vereinfacht. In mindestens einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1301(1) zugeordnet, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1301(N), ein dritter Abschnitt dem GPU-Speicher 1320(1) und so weiter. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (mitunter als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1301 und GPU-Speicher 1320 verteilt, was ermöglicht, dass ein beliebiger Prozessor oder eine beliebige GPU auf einen beliebigen physischen Speicher mit einer virtuellen Adresse zugreifen kann, die auf diesen Speicher abgebildet ist.
In mindestens einer Ausführungsform stellt die Bias-/Kohärenzverwaltungsschaltung 1394A-1394E innerhalb einer oder mehrerer MMLJs 1339A-1339E die Cache-Kohärenz zwischen Caches eines oder mehrerer Host-Prozessoren (z. B. 1305) und GPUs 1310 sicher und implementiert Bias-Techniken, die physische Speicher angeben, in denen bestimmte Typen von Daten gespeichert werden sollten. Wenngleich in mindestens einer Ausführungsform mehrere Instanzen der Bias-/Kohärenzverwaltungsschaltung 1394A-1394E in 13F veranschaulicht sind, kann die Bias-/Kohärenzschaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1305 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1336 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-Speicher 1320 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf die GPU- Speicher 1320 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1305 bei mindestens einer Ausführungsform, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher E/A-DMA-Datenkopien. In mindestens einer Ausführungsform sind an derartigen traditionellen Kopien Treiberaufrufe, Unterbrechungen und auf Speicher abgebildete E/A-Zugriffe (memory mapped I/O accesses - MMIO-Zugriffe) beteiligt, die alle in Bezug auf einfache Speicherzugriffe ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf die GPU Speicher 1320 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann in mindestens einer Ausführungsform der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1310 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz der Operandeneinrichtung, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle beim Bestimmen der Effektivität einer GPU-Offload spielen.
In mindestens einer Ausführungsform wird die Auswahl von GPU-Bias und Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur angetrieben. In mindestens einer Ausführungsform kann zum Beispiel eine Biastabelle verwendet werden, die eine seitengranulare Struktur sein kann (z. B. mit einer Granularität einer Speicherseite gesteuert), die 1 oder 2 Bit pro GPU-gebundener Speicherseite beinhaltet. In mindestens einer Ausführungsform kann eine Biastabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-Speicher 1320 implementiert werden, mit oder ohne Bias-Cache in einer GPU 1310 (um z. B. häufig/kürzlich verwendete Einträge einer Biastabelle zwischenzuspeichern). Alternativ kann in mindestens einer Ausführungsform eine gesamte Biastabelle innerhalb einer GPU aufbewahrt werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der mit jedem Zugriff auf den GPU-Speicher 1320 assoziiert ist, was die folgenden Vorgänge bewirkt. In mindestens einer Ausführungsform werden lokale Anforderungen von einer GPU 1310, die ihre Seite in der GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1320 weitergeleitet. In mindestens einer Ausführungsform werden lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, an den Prozessor 1305 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung). In mindestens einer Ausführungsform werden Anfragen vom Prozessor 1305, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased Seite gerichtet sind, an die GPU 1310 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in eine Hostprozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann ein Biaszustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für einen begrenzten Satz von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet in mindestens einer Ausführungsform einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1305 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In mindestens einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1305 nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann in mindestens einer Ausführungsform der Prozessor 1305 Zugriff von der GPU 1310 anfordern, die den Zugriff sofort gewähren kann oder auch nicht. Um die Kommunikation zwischen dem Prozessor 1305 und der GPU 1310 zu reduzieren, ist es daher in mindestens einer Ausführungsform vorteilhaft, sicherzustellen, dass GPU-verzerrte Seiten solche sind, die von einer GPU, aber nicht dem Host-Prozessor 1305, benötigt werden und umgekehrt.
Die Hardwarestruktur(en) 615 wird/werden verwendet, um eine oder mehrere Ausführungsformen durchzuführen. Details zu der/den Hardwarestruktur(en) 615 sind hierin in Verbindung mit den 6A und/oder 6B beschrieben.
14 veranschaulicht beispielhafte integrierte Schaltungen und assoziierte Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Cores hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Controller für periphere Schnittstellen oder Allzweckprozessorkerne.
14 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1400 als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1400 einen oder mehrere Anwendungsprozessor(en) 1405 (z. B. CPUs), mindestens einen Grafikprozessor 1410 und sie kann zusätzlich einen Bildprozessor 1415 und/oder einen Videoprozessor 1420 beinhalten, von denen jeder beliebige ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform beinhaltet die integrierte Schaltung 1400 Peripherie- oder Buslogik, die eine USB-Steuerung 1425, eine UART-Steuerung 1430, eine SPI/SDIO-Steuerung 1435 und eine I²2S/I²2C-Steuerung 1440 beinhaltet. In mindestens einer Ausführungsform kann die integrierte Schaltung 1400 eine Anzeigevorrichtung 1445 beinhalten, die an eine oder mehrere von einer High-Definition-Multimedia-Interface-(HDMI-)Steuerung 1450 und einer Mobile-Industry-Processor-Interface-(MIPI-)Anzeigeschnittstelle 1455 gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Teilsystem 1460 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1465 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 1470 auf.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der integrierten Schaltung 1400 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 14 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
Die 15A-15B veranschaulichen beispielhafte integrierte Schaltungen und assoziierte Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hierin beschriebenen Ausführungsformen. Zusätzlich zu den veranschaulichten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Controller für periphere Schnittstellen oder Allzweckprozessorkerne.
Die 15A-15B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung innerhalb eines SoC gemäß hierin beschriebenen Ausführungsformen veranschaulichen. 15A veranschaulicht einen beispielhaften Grafikprozessor 1510 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. 15B veranschaulicht einen zusätzlichen beispielhaften Grafikprozessor 1540 einer integrierten Schaltung als System auf einem Chip, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1510 der 15A ein Grafikprozessorkern mit niedriger Leistung. In mindestens einer Ausführungsform ist der Grafikprozessor 1540 der 15B ein Grafikprozessorkern mit höherer Rechenleistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1510, 1540 eine Variante des Grafikprozessors 1410 der 14 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1510 einen Vertexprozessor 1505 und einen oder mehrere Fragmentprozessor(en) 1515A-1515N (z. B. 1515A, 1515B, 1515C, 1515D bis 1515N-1 und 1515N). In mindestens einer Ausführungsform kann der Grafikprozessor 1510 unterschiedliche Shader-Programme über separate Logik ausführen, sodass der Vertexprozessor 1505 zum Ausführen von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragmentprozessor(en) 1515A-1515N Shading-Operationen für Fragmente (z. B. Pixel) für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1505 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessor(en) 1515A-1515N Primitiv- und Vertexdaten, die durch den Vertexprozessor 1505 erzeugt wurden, um einen Bildspeicher zu produzieren, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform sind die Fragmentprozessor(en) 1515A-1515N zum Ausführen von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die zum Durchführen ähnlicher Operationen wie ein Pixel-Shader-Programm verwendet werden können, wie es in einer Direct-3D-API bereitgestellt ist.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1510 zusätzlich eine(n) oder mehrere Speicherverwaltungseinheiten (MMUs) 1520A-1520B, Cache(s) 1525A-1525B und Schaltungs-Interconnect(s) 1530A-1530B. In mindestens einer Ausführungsform stellen eine oder mehrere MMU(s) 1520A-1520B die Abbildung von virtuellen auf physische Adressen für den Grafikprozessor 1510 bereit, einschließlich für den Vertexprozessor 1505 und/oder die Fragmentprozessor(en) 1515A-1515N, der/die auf in Speicher gespeicherte Vertex-oder Bild-/Texturdaten verweisen kann/können, zusätzlich zu den in einem oder mehreren Cache(s) 1525A-1525B gespeicherten Vertex- oder Bild-/Texturdaten. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1520A-1520B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1405, mit Bildprozessoren 1415 und/oder Videoprozessoren 1420 der 14 assoziiert sind, so dass jeder Prozessor 1405-1420 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligt sein kann. In mindestens einer Ausführungsform ermöglichen es eine oder mehrere Schaltungs-Interconnect(s) 1530A-1530B dem Grafikprozessor 1510, entweder über einen internen Bus des SoC oder über eine direkte Verbindung Schnittstellen mit anderen IP-Kernen innerhalb des SoC zu bilden.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1540 einen oder mehrere Shader-Kern(e) 1555A-1555N (z. B. 1555A, 1555B, 1555C, 1555D, 1555E, 1555F bis 1555N-1 und 1555N), wie in 15B gezeigt, was eine einheitliche Shader-Kernarchitektur bereitstellt, bei der ein einzelner Kern oder Typ oder Kern alle Typen von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zum Implementieren von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1540 einen Zwischenkern-Task-Verwalter 1545, der als Thread-Zuteiler fungiert, um Ausführungs-Threads einem oder mehreren Shader-Kernen 1555A-1555N zuzuteilen, sowie eine Kachelungseinheit 1558 zum Beschleunigen von Kachelungsoperationen für das kachelbasierte Rendering, bei dem Rendering-Operationen für eine Szene in dem Bildraum unterteilt werden, um zum Beispiel die lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 15A, 15B verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
Die 16A-16B veranschaulichen zusätzliche beispielhafte Grafikprozessorlogik gemäß hierin beschriebenen Ausführungsformen. 16A zeigt einen Grafikkern 1600, der in mindestens einer Ausführungsform in dem Grafikprozessor 1410 der 14 vorhanden sein kann und bei mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1555A-1555N wie in 15B sein kann. 16B veranschaulicht eine hochparallele Universal-Grafikverarbeitungseinheit (general-purpose graphics processing unit - „GPGPU“) 1630, die in mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 einen gemeinsam genutzten Anweisungszwischenspeicher 1602, eine Textureinheit 1618, einen Cache/ gemeinsam genutzten Speicher 1620 (z. B. einschließlich L1-, L2-, L3-, Last-Level Cache und anderer Caches) die für Ausführungsressourcen innerhalb des Grafikkerns 1600 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1600 mehrere Slices 1601A-1601N oder eine Partition für jeden Kern beinhalten, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1600 beinhalten. In mindestens einer Ausführungsform betrifft jedes Slice 1601A-1601N den Grafikkern 1600. In mindestens einer Ausführungsform weisen die Slices 1601A-1601N Teil-Slices, die Teil eines Slice 1601A-1601N sind. In mindestens einer Ausführungsform sind die Slices 1601A-1601N unabhängig von anderen Slices oder von anderen Slices abhängig. In mindestens einer Ausführungsform können die Schnitte 1601A-1601N Unterstützungslogik beinhalten, die einen lokalen Anweisungs-Cache 1604A-1604N, einen Thread-Planer (Sequencer) 1606A-1606N, einen Thread-Zuteiler 1608A-1608N und einen Satz von Registern 1610A-1610N beinhaltet. In mindestens einer Ausführungsform können die Slices 1601A-1601N einen Satz zusätzlicher Funktionseinheiten (additional function units - AFUs 1612A-1612N), Gleitkommaeinheiten (floating-point units - FPUs 1614A-1614N), arithmetische Logikeinheiten für Integer (ALUs 1616A-1616N), Adressberechnungseinheiten (address computational units - ACUs 1613A-1613N), Gleitkommaeinheiten mit doppelter Genauigkeit (double-precision floating-point units - DPFPUs 1615A-1615N) und Matrixverarbeitungseinheiten (matrix processing units - MPUs 1617A-1617N) beinhalten.
In mindestens einer Ausführungsform beinhaltet jedes Slice 1601A-1601N eine oder mehrere Maschinen für Gleitkomma- und Ganzzahl-Vektoroperationen und eine oder mehrere Maschinen zur Beschleunigung von Faltungs- und Matrixoperationen bei KI, maschinellem Lernen oder Arbeitslasten mit großen Datensätzen. In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N eine oder mehrere Vektormaschines, um einen Vektor zu berechnen (z. B. mathematische Operationen für Vektoren zu berechnen). In mindestens einer Ausführungsform kann eine Vektormaschine eine Vektoroperation in 16-Bit-Gleitkomma (auch als „FP16“ bezeichnet), 32-Bit-Gleitkomma (auch als „FP32“ bezeichnet) oder 64-Bit-Gleitkomma berechnen Punkt (auch als „FP64“ bezeichnet). In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N 16 Vektormaschinen, die mit 16 Matrix-Mathematikeinheiten gepaart sind, um Matrix-/Tensoroperationen zu berechnen, wobei Vektormaschinen und Mathematikeinheiten über Matrixerweiterungen verfügbar gemacht werden. In mindestens einer Ausführungsform ist ein Slice ein spezifizierter Teil der Verarbeitungsressourcen einer Verarbeitungseinheit, z. B. 16 Kerne und eine Raytracing-Einheit oder 8 Kerne, ein Thread-Planer, ein Thread-Dispatcher und zusätzliche Funktionseinheiten für einen Prozessor. In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 eine oder mehrere Matrixmaschinen zum Berechnen von Matrixoperationen, z. B. bei der Berechnung von Tensoroperationen.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N eine oder mehrere Raytracing-Einheiten zum Berechnen von Raytracing-Vorgängen (z. B. 16 Raytracing-Einheiten pro Slice-Slices 1601A-1601N). In mindestens einer Ausführungsform berechnet eine Raytracing-Einheit Strahldurchquerung, Dreiecksschnitt, Begrenzungsrahmenschnitt oder andere Raytracing-Operationen.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N ein Medien-Slice, das Daten codiert, decodiert und/oder transcodiert; skaliert und/oder formatiert Daten; und/oder führt Videoqualitätsoperationen an Videodaten durch.
In mindestens einer Ausführungsform sind ein oder mehrere Slices 1601A-1601N mit L2-Cache und Speicherstruktur, Verbindungsanschlüssen, Speicherstapeln mit hoher Bandbreite (HBM) (z. B. HBM2e, HDM3) und einer Medienmaschine verknüpft. In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N mehrere Kerne (z. B. 16 Kerne) und mehrere Raytracing-Einheiten (z. B. 16), die mit jedem Kern gepaart sind. In mindestens einer Ausführungsform weisen ein oder mehrere Slices 1601A-1601N einen oder mehrere L1-Caches auf. In mindestens einer Ausführungsform beinhalten ein oder mehrere Slices 1601A-1601N eine oder mehrere Vektormaschinen; einen oder mehrere Anweisungs-Caches zum Speichern von Anweisungen; einen oder mehrere L1-Caches zum Zwischenspeichern von Daten; einen oder mehrere gemeinsam genutzte lokale Speicher (SLMs) zum Speichern von Daten, z. B. die Anweisungen entsprechen; einen oder mehrere Sampler zum Abtasten von Daten; eine oder mehrere Raytracing-Einheiten zum Durchführen von Raytracing-Vorgängen; eine oder mehrere Geometrien, um Operationen in Geometrie-Pipelines auszuführen und/oder geometrische Transformationen auf Scheitelpunkte oder Polygone anzuwenden; einen oder mehrere Rasterizer, um ein Bild im Vektorgrafikformat (z. B. eine Form) zu beschreiben und es in ein Rasterbild umzuwandeln (z. B. eine Reihe von Pixeln, Punkten oder Linien, die bei gemeinsamer Anzeige ein Bild erzeugen, das durch gestalten dargestellt wird); einen oder mehrere hierarchische Tiefenpuffer (Hiz) zum Puffern von Daten; und/oder ein oder mehrere Pixel-Backends. In mindestens einer Ausführungsform beinhaltet ein Slice 1601A-1601N eine Speicherstruktur, z. B. einen L2-Cache.
In mindestens einer Ausführungsform können die FPUs 1614A-1614N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und mit halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1615A-1615N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) ausführen. In mindestens einer Ausführungsform können die ALUs 1616A-1616N ganzzahlige Operationen mit variabler Präzision mit einer Genauigkeit von 8-Bit, 16-Bit und 32-Bit durchführen und können für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1617A-1617N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit beinhalten. In mindestens einer Ausführungsform können die MPUs 1617-1617N eine Vielfalt von Matrixvorgängen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Ermöglichung der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 1612A-1612N zusätzliche Logikoperationen durchführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus) und/oder Inferenz- und/oder Trainingslogik 615 werden zum Durchführen von Inferenz- und/oder Trainingsoperationen verwendet, die mit einer oder mehreren Ausführungsformen assoziiert sind. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 im Grafikkern 1600 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 eine Verbindung und eine Link-Fabric-Unterschicht, die an einen Switch und eine GPU-GPU-Brücke angeschlossen ist, die es ermöglicht, mehrere Grafikprozessoren 1600 (z. B. 8) unter Last ohne Klebstoff miteinander mit Last-/Speichereinheiten (LSUs), Datenübertragungseinheiten und Synchronisierungssemantik über mehrere Grafikprozessoren hinweg 1600 zu verknüpfen. In mindestens einer Ausführungsform beinhalten Interconnects standardisierte Interconnects (z. B. PCIe) oder einer Kombination davon.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 mehrere Kacheln. In mindestens einer Ausführungsform ist eine Kachel einen einzelner Die oder ein oder mehrere Dies, wobei einzelne Dies mit einem Interconnect (z. B. einer eingebetteten Multi-Die-Interconnect-Brücke (EMIB)) verbunden werden können. In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 eine Rechenkachel, eine Speicherkachel (z. B. wenn auf eine Speicherkachel exklusiv von unterschiedlichen Kacheln oder unterschiedlichen Chipsätzen zugegriffen werden kann, wie eine Rambo-Kachel), eine Substratkachel, eine Basiskachel, eine HMB-Kachel, eine Link-Kachel und EMIB-Kachel, wobei alle Kacheln im Grafikkern 1600 als Teil einer GPU zusammengefasst sind. In mindestens einer Ausführungsform kann der Grafikkern 1600 mehrere Kacheln in einem einzigen Package enthalten (auch als „Mehrkachel-Package“ bezeichnet). In mindestens einer Ausführungsform kann eine Rechenkachel 8 Grafikkerne 1600, einen L1-Cache aufweisen; und eine Basiskachel kann eine Hostschnittstelle mit PCIe 5.0, HBM2e, MDFI und EMIB, eine Link-Karte mit 8 Links, 8 Ports mit einem eingebetteten Switch aufweisen. In mindestens einer Ausführungsform werden die Kacheln mit Face-to-Face-Chip-auf-Chip-Bonden (F2F) durch Mikrobumps mit kleinem Abstand von 36 Mikrometern (z. B. Kupfersäulen) verbunden. In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 eine Speicherstruktur, die Speicher beinhaltet, und eine Kachel, auf die mehrere Kacheln zugreifen können. In mindestens einer Ausführungsform speichert der Grafikkern 1600 seine eigenen Hardwarekontexte im Speicher, greift darauf zu oder lädt sie, wobei ein Hardwarekontext ein Satz von Daten ist, die aus Registern geladen werden, bevor ein Prozess wieder aufgenommen wird, und wobei ein Hardwarekontext einen Zustand der Hardware angeben kann (z. B. Zustand einer GPU).
In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 eine Serialisierungs-/Deserialisierungsschaltung (SERDES-ltung), die einen seriellen Datenstrom in einen parallelen Datenstrom umwandelt oder einen parallelen Datenstrom in einen seriellen Datenstrom umwandelt.
In mindestens einer Ausführungsform umfasst der Grafikkern 1600 eine kohärente Hochgeschwindigkeits-Unified-Fabric (GPU zu GPU), Lade-/Speichereinheiten, Massendatenübertragung und Synchronisierungssemantik sowie angeschlossene GPUs über einen eingebetteten Switch, bei dem eine GPU-GPU-Brücke gesteuert wird durch einen Controller.
In mindestens einer Ausführungsform führt der Grafikkern 1600 eine API durch, wobei die API die Hardware des Grafikkerns 1600 abstrahiert und auf Bibliotheken mit Anweisungen zur Durchführung mathematischer Operationen (z. B. mathematische Kernelbibliothek) und tiefer neuronaler Netzwerkoperationen (z. B. tiefe neuronale Netzbibliothek), Vektoroperationen, kollektive Kommunikation, Thread-Bausteine, Videoverarbeitung, Datenanalysebibliothek und/oder Raytracing-Operationen zugreift.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 16A verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
16B veranschaulicht eine General Purpose Processing Unit (GPGPU) 1630, die dazu konfiguriert sein kann, in mindestens einer Ausführungsform hochparallele Rechenoperationen von einem Array von Grafikverarbeitungseinheiten durchführen zu lassen. In mindestens einer Ausführungsform kann die GPGPU 1630 direkt mit anderen Instanzen der GPGPU 1630 verbunden sein, um einen Multi-GPU-Cluster zu erzeugen, um die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform beinhaltet die GPGPU 1630 eine Hostschnittstelle 1632, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 1632 um eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 1632 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. In mindestens einer Ausführungsform empfängt die GPGPU 1630 Befehle von einem Host-Prozessor und verwendet einen globalen Planer 1634 (der auch als ein Thread-Sequencer und/oder eine asynchrone Rechenmaschine bezeichnet werden kann), um die mit diesen Befehlen verbundenen Ausführungs-Threads auf eine Reihe von Rechenclustern 1636A -1636H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1636A -1636H einen Cache-Speicher 1638. In mindestens einer Ausführungsform kann der schnelle Pufferspeicher 1638 als ein Zwischenspeicher höherer Ebene für schnelle Pufferspeicher innerhalb der Rechencluster 1636A-1636H dienen.
In mindestens einer Ausführungsform beinhaltet die GPGPU 1630 einen Speicher 1644A-1644B, der über eine Reihe von Speichersteuerungen 1642A-1642H (z. B. einem oder mehreren Controllern für HBM2e) mit Rechen-Clustern 1636A-1636H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1644A-1644B verschiedene Typen von Speichervorrichtungen beinhalten, darunter dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), darunter Grafik-Double-Data-Rate-(GDDR-)Speicher.
In mindestens einer Ausführungsform beinhalten die Rechencluster 1636A-1636H jeweils einen Satz von Grafikkernen, wie den Grafikkern 1600 der 16A, der mehrere Arten von Integer- und Fließkomma-Logikeinheiten beinhalten kann, die Rechenoperationen bei einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen des maschinellen Lernens geeignet sind. Beispielsweise kann in mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechencluster 1636A-1636H dazu konfiguriert sein, 16-Bit- oder 32-Bit-Gleitkommaoperationen durchzuführen, während eine andere Teilmenge von Gleitkommaeinheiten dazu konfiguriert sein können, 64-Bit-Gleitkommaoperationen durchzuführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1630 für den Betrieb als ein Rechen-Cluster konfiguriert sein. In mindestens einer Ausführungsform variiert die Kommunikation, die von den Rechenclustern 1636A-1636H für die Synchronisation und den Datenaustausch verwendet wird, zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1630 über die Hostschnittstelle 1632. In mindestens einer Ausführungsform beinhaltet die GPGPU 1630 einen E/A-Hub 1639, der die GPGPU 1630 mit einer GPU-Verbindung 1640 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1630 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1640 an eine dedizierte GPU-zu-GPU-Brücke gekoppelt, welche die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1630 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1640 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1630 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, auf die über die Hostschnittstelle 1632 zugegriffen werden kann. In mindestens einer Ausführungsform kann die GPU-Verbindung 1640 so konfiguriert sein, dass sie zusätzlich oder alternativ zur Host-Schnittstelle 1632 eine Verbindung zu einem Host-Prozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 1630 so konfiguriert sein, dass sie neuronale Netze trainiert. In mindestens einer Ausführungsform kann die GPGPU 1630 innerhalb einer Inferenzierungs-Plattform verwendet werden. In mindestens einer Ausführungsform, in der die GPGPU 1630 für die Inferenz verwendet wird, kann die GPGPU 1630 weniger Rechencluster 1636A-1636H beinhalten, als wenn die GPGPU 1630 zum Trainieren eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1644A-1644B verbundene Speichertechnologie zwischen Inferenz- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferenzierungs-Konfiguration der GPGPU 1630 Inferenzierungsspezifische Anweisungen unterstützen. In mindestens einer Ausführungsform kann eine Inferenzkonfiguration zum Beispiel Unterstützung für eine oder mehrere 8-Bit-Integer-Skalarprodukt-Anweisungen bereitstellen, die während der Inferenzierungsoperationen für eingesetzte neuronale Netze verwendet werden können.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in der GPGPU 1630 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, neuronalen Netzfunktionen und/oder -architekturen oder hier beschriebenen Anwendungsfällen für neuronale Netze berechnet wurden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 16 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
17 ist ein Blockdiagramm, das ein Rechensystem 1700 gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform weist das Rechensystem 1700 ein Verarbeitungssubsystem 1701 mit einem oder mehreren Prozessor(en) 1702 und einem Systemspeicher 1704 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1705 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1705 eine getrennte Komponente innerhalb einer Chipsatzkomponente sein oder kann in einen oder mehrere Prozessoren 1702 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1705 über eine Kommunikationsverbindung 1706 mit einem E/A-Teilsystem 1711 gekoppelt. In mindestens einer Ausführungsform weist das E/A-Teilsystem 1711 einen E/A-Hub 1707 auf, der es dem Rechensystem 1700 ermöglichen kann, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 1708 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1707 einer Anzeigesteuerung, die in einem oder mehreren Prozessoren 1702 beinhaltet sein kann, ermöglichen, einer oder mehreren Anzeigevorrichtungen 1710A Ausgaben bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Anzeigevorrichtungen 1710A, die mit dem E/A-Hub 1707 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1701 einen oder mehrere parallele(n) Prozessor(en) 1712, der/die über einen Bus oder eine andere Verknüpfung 1713 mit dem Speicher-Hub 1705 gekoppelt ist/sind. In mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 1713 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden einige oder alle der parallelen Prozessoren 1712 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie einen MIC-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden einige oder alle der Parallelprozessor(en) 1712 ein Grafikverarbeitungsteilsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1710A ausgeben kann, die über den E/A-Hub 1707 gekoppelt sind. In mindestens einer Ausführungsform können die Parallelprozessor(en) 1712 zudem eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) beinhalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1710B zu ermöglichen. In mindestens einer Ausführungsform beinhalten der/die Parallelprozessor(en) 1712 einen oder mehrere Kerne, wie beispielsweise die hier besprochenen Grafikkerne 1600.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1714 mit dem E/A-Hub 1707 verbunden sein, um einen Speichermechanismus für das Rechensystem 1700 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1716 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1707 und anderen Komponenten ermöglicht, wie einem Netzadapter 1718 und/oder einem drahtlosen Netzadapter 1719, die in eine Plattform integriert werden können, sowie verschiedenen anderen Vorrichtungen, die über eine oder mehrere Erweiterungsvorrichtung(en) 1720 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1718 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1719 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1700 auch andere, nicht explizit gezeigte Komponenten beinhalten, wie USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufzeichnungsgeräte und dergleichen, die ebenfalls mit dem E/A-Hub 1707 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 17 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie PCI (Peripheral Component Interconnect)-basierte Protokolle (z. B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform weisen Parallelprozessor(en) 1712 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung beinhaltet und eine Grafikverarbeitungseinheit (GPU) bildet, z. B. beinhalten der (die) Parallelprozessor(en) 1712 den Grafikkern 1600. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1712 Schaltungen, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1700 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können in mindestens einer Ausführungsform die Parallelprozessor(en) 1712, der Speicher-Hub 1705, die Prozessor(en) 1702 und der E/A-Hub 1707 in eine integrierte Schaltung als System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechensystems 1700 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 1700 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem System der 17 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen für neuronale Netze, Funktionen und/oder Architekturen neuronaler Netze oder hier beschriebener Anwendungsfälle neuronaler Netze berechnet werden.
PROZESSOREN
18A veranschaulicht einen Parallelprozessor 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1800 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der veranschaulichte Parallelprozessor 1800 eine Variante eines oder mehrerer Parallelprozessoren 1712, die in 17 gemäß einer beispielhaften Ausführungsform gezeigt sind. In mindestens einer Ausführungsform beinhaltet ein Parallelprozessor 1800 einen oder mehrere Grafikkerne 1600.
In mindestens einer Ausführungsform beinhaltet der Parallelprozessor 1800 eine Parallelverarbeitungseinheit 1802. In mindestens einer Ausführungsform beinhaltet die Parallelverarbeitungseinheit 1802 eine E/A-Einheit 1804, die die Kommunikation mit anderen Einrichtungen ermöglicht, einschließlich anderer Instanzen einer Parallelverarbeitungseinheit 1802. In mindestens einer Ausführungsform kann die E/A-Einheit 1804 direkt mit anderen Einrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 1804 über die Verwendung einer Hub- oder Switch-Schnittstelle, wie eines Speicher-Hubs 1805, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1805 und der E/A-Einheit 1804 eine Kommunikationsverbindung 1813. In mindestens einer Ausführungsform ist die E/A-Einheit 1804 mit einer Host-Schnittstelle 1806 und einer Speicher-Kreuzschiene 1816 verbunden, wobei die Host-Schnittstelle 1806 Befehle zur Durchführung von Verarbeitungsoperationen und der Speicher-Kreuzschiene 1816 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann, wenn die Host-Schnittstelle 1806 einen Befehlspuffer über die E/A-Einheit 1804 empfängt, die Host-Schnittstelle 1806 Arbeitsoperationen zum Durchführen dieser Befehle an ein Frontend 1808 richten. In mindestens einer Ausführungsform ist das Frontend 1808 mit einem Planer 1810 (der als ein Sequencer bezeichnet werden kann) gekoppelt, der dazu konfiguriert ist, Befehle oder andere Arbeitselemente an ein Verarbeitungs-Cluster-Array 1812 zu verteilen. In mindestens einer Ausführungsform stellt der Planer 1810 sicher, dass das Verarbeitungscluster-Array 1812 ordnungsgemäß konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Tasks an ein Cluster eines Verarbeitungscluster-Arrays 1812 verteilt werden. In mindestens einer Ausführungsform ist der Planer 1810 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontrollerimplementierte Planer 1810 dazu konfigurierbar, komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchzuführen, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 1812 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungscluster-Array 1812 über eine von mehreren Grafikverarbeitungspfaden nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann durch die Logik des Planers 1810 innerhalb eines Mikrocontrollers, der den Planer 1810 beinhaltet, automatisch auf das Verarbeitungs-Arraycluster 1812 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1812 bis zu „N“ Verarbeitungscluster beinhalten (z. B. Cluster 1814A, Cluster 1814B bis Cluster 1814N), wobei „N“ eine positive Ganzzahl darstellt (die eine andere Ganzzahl „N“ sein kann als in anderen Figuren verwendet). In mindestens einer Ausführungsform kann jedes Cluster 1814A-1814N des Verarbeitungscluster-Arrays 1812 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1810 den Clustern 1814A-1814N des Verarbeitungscluster-Arrays 1812 Arbeit zuordnen, indem er verschiedene Scheduling- und/oder Arbeitsverteilungsalgorithmen verwendet, die in Abhängigkeit von der Arbeitslast, die für jede Art von Programm oder Berechnung entsteht, variieren können. In mindestens einer Ausführungsform kann das Scheduling dynamisch von dem Planer 1810 gehandhabt werden oder zum Teil von der Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungscluster-Array 1812 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können unterschiedliche Cluster 1814A-1814N des Verarbeitungscluster-Arrays 1812 für die Verarbeitung unterschiedlicher Programmtypen oder für die Durchführung unterschiedlicher Arten von Berechnungen zugeordnet werden.
In mindestens einer Ausführungsform kann das Verarbeitungscluster- 1812 so konfiguriert sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1812 dazu konfiguriert, parallele Allzweck-Rechenoperationen durchzuführen. Beispielsweise kann in mindestens einer Ausführungsform das Verarbeitungscluster-Array 1812 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich des Filtern von Video- und/oder Audiodaten, des Durchführens von Modellierungsoperationen, einschließlich physischer Operationen, und des Durchführens von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungscluster-Array 1812 dazu konfiguriert, parallele Grafikverarbeitungsoperationen durchzuführen. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1812 eine zusätzliche Logik beinhalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1812 dazu konfiguriert sein, grafikverarbeitungsbezogene Shader-Programme auszuführen, wie Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader, ohne darauf eingeschränkt zu sein. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1802 Daten aus dem Systemspeicher über die E/A-Einheit 1804 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 1822) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1802 zum Ausführen der Grafikverarbeitung verwendet wird, kann der Planer 1810 dazu konfiguriert werden, ein Verarbeitungspensum in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1814A-1814N des Verarbeitungscluster-Arrays 1812 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte des Verarbeitungscluster-Arrays 1812 dazu konfiguriert sein, unterschiedliche Arten der Verarbeitung durchzuführen. Beispielsweise kann in mindestens einer Ausführungsform ein erster Abschnitt dazu konfiguriert sein, Vertex-Shading und Topologieerzeugung durchzuführen, ein zweiter Abschnitt kann dazu konfiguriert sein, Tesselations- und Geometrie-Shading durchzuführen, und ein dritter Abschnitt kann dazu konfiguriert sein, Pixel-Shading oder andere Bildschirmraumoperationen durchzuführen, um ein gerendertes Bild zur Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1814A-1814N erzeugt wurden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 1814A-1814N übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungscluster-Array 1812 über den Planer 1810 Verarbeitungsaufgaben empfangen, der von dem Frontende 1808 Befehle empfängt, die Verarbeitungsaufgaben definieren. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten beinhalten, z. B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten verarbeitet werden sollen (z. B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Planer 1810 dazu konfiguriert sein, den Tasks entsprechende Indizes abzurufen, oder er kann Indizes von dem Frontend 1808 empfangen. In mindestens einer Ausführungsform kann das Frontend 1808 dazu konfiguriert sein sicherzustellen, dass das Verarbeitungscluster-Array 1812 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1802 mit einem Parallelprozessorspeicher 1822 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1822 über eine Speicher-Kreuzschiene 1816 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungscluster-Array 1812 sowie von der E/A-Einheit 1804 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1816 über eine Speicherschnittstelle 1818 auf den parallelen Prozessorspeicher 1822 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1818 mehrere Partitionseinheiten beinhalten (z. B. Partitionseinheit 1820A, Partitionseinheit 1820B bis Partitionseinheit 1820N), die jeweils mit einem Abschnitt (z. B. Speichereinheit) des Parallelprozessorspeichers 1822 verbunden sein können. In mindestens einer Ausführungsform ist eine Anzahl der Partitionseinheiten 1820A-1820N dazu konfiguriert, gleich einer Anzahl von Speichereinheiten zu sein, sodass eine erste Partitionseinheit 1820A eine entsprechende erste Speichereinheit 1824A aufweist, eine zweite Partitionseinheit 1820B eine entsprechende Speichereinheit 1824B aufweist und eine N-te Partitionseinheit 1820N eine entsprechende N-te Speichereinheit 1824N aufweist. In mindestens einer Ausführungsform kann eine Anzahl der Partitionseinheiten 1820A-1820N nicht gleich einer Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1824A-1824N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1824A-1824N auch einen übereinander angeordneten 3D-Speicher beinhalten, einschließlich, aber nicht beschränkt auf einen Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM), HBM2e oder HDM3. In mindestens einer Ausführungsform können Rendering-Ziele, wie Bildpuffer oder Texturkarten, über die Speichereinheiten 1824A-1824N hinweg gespeichert sein, so dass die Partitionseinheiten 1820A-1820N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1822 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1822 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann ein beliebiges der Cluster 1814A-1814N des Verarbeitungscluster-Arrays 1812 Daten verarbeiten, die in beliebige der Speichereinheiten 1824A-1824N innerhalb des Parallelprozessorspeichers 1822 geschrieben werden. In mindestens einer Ausführungsform kann die Speicher-Kreuzschiene 1816 so konfiguriert sein, dass es eine Ausgabe jedes Clusters 1814A-1814N an eine beliebige Partitionseinheit 1820A-1820N oder an einen anderen Cluster 1814A-1814N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1814A-1814N mit der Speicherschnittstelle 1818 über die Speicher-Kreuzschiene 1816 kommunizieren, um von verschiedenen externen Speichereinrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 1816 eine Verbindung zur Speicherschnittstelle 1818, um mit der E/A-Einheit 1804 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1822, so dass die Verarbeitungseinheiten innerhalb der verschiedenen Verarbeitungscluster 1814A-1814N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1802 gehört. In mindestens einer Ausführungsform kann die Speicher-Kreuzschiene 1816 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1814A-1814N und Partitionseinheiten 1820A-1820N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1802 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1802 dazu konfiguriert sein, auch dann zusammenzuarbeiten, als die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Beispielsweise können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1802 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1802 oder des Parallelprozessors 1800 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personal-Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
18B ist ein Blockdiagramm einer Partitionseinheit 1820 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1820 eine Instanz einer der Partitionseinheiten 1820A-1820N der 18A. In mindestens einer Ausführungsform beinhaltet die Partitionseinheit 1820 einen L2-Cache 1821, eine Rahmenpuffer-Schnittstelle 1825 und eine ROP 1826 (raster operations unit - Rasteroperationeneinheit). In mindestens einer Ausführungsform ist der L2-Cache 1821 ein Lese-/Schreib-Cache, der so konfiguriert ist, dass er Lade- und Sicherungsoperationen durchführt, die von der Speicherkreuzschiene 1816 und der ROP 1826 empfangen werden. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen von dem L2-Cache 1821 zur Verarbeitung an die Bildpufferschnittstelle 1825 ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Frame-Puffer-Schnittstelle 1825 zur Verarbeitung an einen Frame-Puffer gesendet werden. In mindestens einer Ausführungsform bildet die Bildpufferschnittstelle 1825 mit einer der Speichereinheiten im Parallelprozessorspeicher eine Schnittstelle, z. B. mit den Speichereinheiten 1824A-1824N der 18 (z. B. im Parallelprozessorspeicher 1822).
In mindestens einer Ausführungsform ist die ROP 1826 eine Verarbeitungseinheit, die Rasteroperationen durchführt, wie Schablone, Z-Test, Blending usw. In mindestens einer Ausführungsform gibt die ROP 1826 dann verarbeitete Grafikdaten aus, die in Grafikspeicher gespeichert werden. In mindestens einer Ausführungsform weist die ROP 1826 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der von der ROP 1826 durchgeführten Komprimierung basierend auf sadistischen Merkmalen der zu komprimierenden Daten variieren. Beispielsweise wird in mindestens einer Ausführungsform die Delta-Farbkomprimierung an Tiefen- und Farbdaten auf Kachelbasis ausgeführt.
In mindestens einer Ausführungsform ist die ROP 1826 innerhalb jedes Verarbeitungsclusters (z. B. Cluster 1814A-1814N der 18A) anstatt innerhalb der Partitionseinheit 1820 enthalten. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über die Speicherkreuzschiene 1816 anstelle von Pixelfragmentdaten übermittelt. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigevorrichtung, wie einer oder mehreren Anzeigevorrichtung(en) 1710 der 17, angezeigt werden, oder zur weiteren Verarbeitung durch Prozessor(en) 1702 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1800 der 18A weitergeleitet werden.
18C ist ein Blockdiagramm eines Verarbeitungsclusters 1814 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz eines der Verarbeitungscluster 1814A-1814N der 18A. In mindestens einer Ausführungsform kann der Verarbeitungscluster 1814 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei der Begriff „Thread“ eine Instanz eines bestimmten Programms betrifft, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Data-(SIMD-)Anweisungsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread-(SIMT-)Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Anweisungen an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster ausgibt.
In mindestens einer Ausführungsform kann die Operation des Verarbeitungsclusters 1814 über einen Pipelineverwalter 1832, der die Verarbeitungsaufgaben auf die SIMT-Parallelprozessoren verteilt, gesteuert werden. In mindestens einer Ausführungsform empfängt der Pipelineverwalter 1832 Anweisungen von dem Planer 1810 der 18A und verwaltet die Ausführung dieser Anweisungen über einen Grafikmultiprozessor 1834 und/oder eine Textureinheit 1836. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1834 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1814 enthalten sein. In mindestens einer Ausführungsform kann ein oder können mehrere Instanzen des Grafik-Multiprozessors 1834 in einem Verarbeitungscluster 1814 vorhanden sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1834 Daten verarbeiten und kann eine Datenkreuzschiene 1840 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipelineverwalter 1832 die Verteilung verarbeiteter Daten durch Spezifizieren der Ziele für zu verteilende verarbeitete Daten über die Daten-Kreuzschiene 1840 ermöglichen.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1834 innerhalb des Verarbeitungsclusters 1814 einen identischen Satz von funktioneller Ausführungslogik (z. B. arithmetische Logikeinheiten, Lade-Speicher-Einheiten usw.) beinhalten. In mindestens einer Ausführungsform kann die funktionale Ausführungslogik dazu in einer Pipeline konfiguriert sein, so dass neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann jede beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1814 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein gemeinsames Programm an unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 1834 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 1834. Wenn eine Thread-Gruppe weniger Threads beinhaltet als eine Anzahl von Verarbeitungsmaschinen, können in mindestens einer Ausführungsform eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, inaktiv sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads beinhalten als eine Anzahl von Verarbeitungsmaschinen innerhalb des Grafik-Multiprozessors 1834. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 1834, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1834 ausgeführt werden.
In mindestens einer Ausführungsform beinhaltet der Grafikmultiprozessor 1834 einen internen Cache-Speicher zum Ausführen von Lade- und Speicheroperationen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1834 auf einen internen Cache verzichten und einen Cache-Speicher (z. B. L1-Cache 1848) innerhalb des Verarbeitungsclusters 1814 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1834 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. Partitionseinheiten 1820A-1820N der 18A), die von allen Verarbeitungsclustern 1814 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1834 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher beinhalten kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1802 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform beinhaltet der Verarbeitungscluster 1814 mehrere Instanzen des Grafik-Multiprozessors 1834 und er kann gemeinsame Anweisungen und Daten teilen, die in dem L1-Cache 1848 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1814 eine MMU 1845 (Speicherverwaltungseinheit) beinhalten, die dazu konfiguriert ist, virtuelle Adressen auf physische Adressen abzubilden. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMLJ 1845 innerhalb der Speicherschnittstelle 1818 der 18A befinden. In mindestens einer Ausführungsform weist die MMU 1845 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden, sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1845 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches beinhalten, die sich in dem Grafik-Multiprozessor 1834 oder in dem L1-Cache 1848 oder Verarbeitungscluster 1814 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um den Oberflächendatenzugriff lokal zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer oder ein Fehler ist.
In mindestens einer Ausführungsform kann das Verarbeitungscluster 1814 so konfiguriert sein, dass jeder Grafikmultiprozessor 1834 mit einer Textureinheit 1836 gekoppelt ist, um Textur-Zuordnungsoperationen auszuführen, z. B. Bestimmen von Textur-Sample-Positionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafikmultiprozessors 1834 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 1834 verarbeitete Tasks an die Datenkreuzschiene 1840 aus, um einen verarbeiteten Task einem anderen Verarbeitungscluster 1814 zur weiteren Verarbeitung bereitzustellen oder um einen verarbeiteten Task über die Speicherkreuzschiene 1816 in einem L2-Cache, lokalen Parallelprozessorspeicher oder Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1842 (Vor-Rasteroperationeneinheit) dazu konfiguriert, Daten von dem Grafik-Multiprozessor 1834 zu empfangen und Daten an ROP-Einheiten zu leiten, die sich in den hierin beschriebenen Partitionseinheiten befinden können (z. B. Partitionseinheiten 1820A-1820N der 18A). In mindestens einer Ausführungsform kann die preROP-Einheit 1842 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Grafikverarbeitungscluster 1814 zur Inferenz oder zum Vorhersagen von Operationen mindestens zum Teil basierend auf Gewichtungsparametern verwendet werden, die unter Verwendung neuronaler Netztrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 18A-C verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
18D zeigt einen Grafik-Multiprozessor 1834 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1834 mit dem Pipelineverwalter 1832 des Verarbeitungsclusters 1814 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 1834 eine Ausführungspipeline auf, die ohne darauf beschränkt zu sein, einen Anweisungs-Cache 1852, eine Anweisungseinheit 1854, eine Adressabbildungseinheit 1856, eine Registerdatei 1858, einen oder mehrere GPGPU-Kerne 1862 und eine oder mehrere Lade-/Speichereinheiten 1866 aufweist, wobei eine oder mehrere Lade-/Speichereinheiten 1866 Lade-/Speicheroperationen durchführen können, um Anweisungen zu laden/zu speichern, die dem Durchführen einer Operation entsprechen. In mindestens einer Ausführungsform sind die GPGPU-Kerne 1862 und die Lade-/Speichereinheiten 1866 über ein Speicher- und Cache-Interconnect 1868 mit dem Cache-Speicher 1872 und dem gemeinsam genutzten Speicher 1870 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungs-Cache 1852 einen Strom aus auszuführenden Anweisungen von dem Pipelineverwalter 1832. In mindestens einer Ausführungsform werden die Anweisungen in dem Anweisungs-Cache 1852 zwischengespeichert und durch eine Anweisungseinheit 1854 zur Ausführung zugeteilt. In mindestens einer Ausführungsform kann die Anweisungseinheit 1854 Anweisungen als Thread-Gruppen (z. B. Warps, Wellenfronten, Wellen) zuteilen, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb der GPGPU-Kerne 1862 zugewiesen wird. In mindestens einer Ausführungsform kann eine Anweisung auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem sie eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1856 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheit(en) 1866 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1858 einen Satz von Registern für Funktionseinheiten des Grafikmultiprozessors 1834 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1858 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z. B. GPGPU-Kerne 1862, Lade-/Speichereinheiten 1866) des Grafik-Multiprozessors 1834 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 1858 zwischen den einzelnen Funktionseinheiten derart aufgeteilt, dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 1858 zugeordnet wird. In mindestens einer Ausführungsform ist die Registerdatei 1858 auf unterschiedliche Warps aufgeteilt (die als Wellenfronten und/oder Wellen) bezeichnet werden können), die vom Grafik-Multiprozessor 1834 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1862 jeweils Gleitkommaeinheiten (floating point units - FPUs) und/oder arithmetische Logikeinheiten (ALUs) für Integer beinhalten, die zum Ausführen von Anweisungen des Grafik-Multiprozessors 1834 verwendet werden. Die GPGPU-Kerne 1862 können sich in mindestens einer Ausführungsform in ihrer Architektur ähneln oder unterscheiden. In mindestens einer Ausführungsform beinhaltet ein erster Abschnitt der GPGPU-Kerne 1862 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit beinhaltet. In mindestens einer Ausführungsform können FPUs den Standard IEEE 754-2008 für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1834 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne 1862 auch eine feste oder spezielle Funktionslogik aufweisen.
In mindestens einer Ausführungsform weisen die GPGPU-Kerne 1862 eine SIMD-Logik auf, die in der Lage ist, eine einzige Anweisung für mehrere Datensätze durchzuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1862 SIMD4-, SIMD8- und SIMD16-Anweisungen physisch ausführen und SIMD1-, SIMD2- und SIMD32-Anweisungen logisch ausführen. In mindestens einer Ausführungsform können SIMD-Anweisungen für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzelne SIMD-Anweisung ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, parallel über eine einzelne SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Interconnect 1868 ein Interconnect-Netz, das jede funktionelle Einheit des Grafik-Multiprozessors 1834 mit der Registerdatei 1858 und dem gemeinsam genutzten Speicher 1870 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1868 eine Kreuzschienen-Interconnect, das es der Lade-/Speichereinheit 1866 gestattet, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1870 und der Registerdatei 1858 zu implementieren. In mindestens einer Ausführungsform kann die Registerdatei 1858 mit der gleichen Frequenz wie die GPGPU-Kerne 1862 arbeiten, sodass die Datenübermittlung zwischen den GPGPU-Kernen 1862 und der Registerdatei 1858 eine sehr geringe Latenz aufweisen kann. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1870 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1834 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1872 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1836 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1870 auch als programmgesteuerter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1862 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1872 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene GPU-Funktionen für allgemeine Zwecke (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. In mindestens einer Ausführungsform kann eine GPU in einem Gehäuse oder Chip als Kerne integriert sein und kommunikativ über einen internen Prozessorbus/ein Interconnect, das intern zu einem Gehäuse oder Chip ist, an Kerne gekoppelt sein. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von einer Weise, auf welche eine GPU verbunden ist, einer derartigen GPU Arbeit in Form von Sequenzen von Befehlen/Anweisungen zuordnen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet diese GPU dann dedizierte Schaltung/Logik zum effizienten Verarbeiten dieser Befehle/Anweisungen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Grafik Multiprozessor 1834 und zur Inferenz oder zum Vorhersagen von Operationen mindestens zum Teil basierend auf Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netzwerktrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 18D verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
19 veranschaulicht ein Mehr-GPU-Rechensystem 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechensystem 1900 einen Prozessor 1902 beinhalten, der über einen Host-Schnittstellen-Switch 1904 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1906A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 1904 eine PCI-Express-Switch-Einrichtung, die den Prozessor 1902 mit einem PCI-Express-Bus koppelt, über den der Prozessor 1902 mit den GPGPUs 1906A-D kommunizieren kann. In mindestens einer Ausführungsform können die GPGPUs 1906A-D über einen Satz von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Links 1916 zusammengeschaltet sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Links 1916 mit jeder der GPGPUs 1906A-D über eine dedizierte GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Links 1916 eine direkte Kommunikation zwischen jeder der GPGPUs 1906A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1904, an den der Prozessor 1902 angeschlossen ist, erforderlich ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr zu den P2P-GPU-Links 1916 geleitet wird, bleibt der Host-Schnittstellenbus 1904 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Rechensystems 1900 verfügbar, beispielsweise über eine oder mehrere Netzwerkeinrichtungen. Während bei mindestens einer Ausführungsform die GPGPUs 1906A-D mit dem Prozessor 1902 über den Host-Schnittstellen-Switch 1904 verbunden sind, weist der Prozessor 1902 bei mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1916 auf und kann sich direkt mit den GPGPUs 1906A-D verbinden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann die Inferenz- und/oder Trainingslogik 615 in dem Multi-GPU-Rechensystem 1900 für Inferenz- oder Vorhersageoperationen verwendet werden, die mindestens zum Teil auf Gewichtungsparametern basieren, die unter Verwendung von Trainingsoperationen eines neuronalen Netzes, Funktionen und/oder Architekturen eines neuronalen Netzes oder hier beschriebenen Anwendungsfällen eines neuronalen Netzes berechnet werden.
In mindestens einer Ausführungsform beinhaltet das Multi-GPU-Rechensystem 1900 einen oder mehrere Grafikkerne 1600.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 19 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
20 ist ein Blockdiagramm eines Grafikprozessors 2000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 ein Ring-Interconnect 2002, ein Pipeline-Frontend 2004, eine Medienmaschine 2037 und Grafikkerne 2080A-2080N. In mindestens einer Ausführungsform koppelt das Ring-Interconnect 2002 den Grafikprozessor 2000 an andere Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Universalprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2000 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind. In mindestens einer Ausführungsform beinhaltet der Grafikprozessorkern 2000 den Grafikkern 1600.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2000 Batches von Befehlen über das Ring-Interconnect 2002. In mindestens einer Ausführungsform werden eingehende Befehle von einem Befehls-Streamer 2003 in dem Pipeline-Frontend 2004 interpretiert. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 skalierbare Ausführungslogik zum Durchführen von 3D-Geometrieverarbeitung und Medienverarbeitung über die Grafikkern(e) 2080A-2080N. In mindestens einer Ausführungsform führt der Befehls-Streamer 2003 der Geometriepipeline 2036 Befehle für 3D-Geometrieverarbeitungsbefehle zu. In mindestens einer Ausführungsform führt der Befehls-Streamer 2003 für mindestens einige Medienverarbeitungsbefehle Befehle einem Video-Frontend 2034 zu, das mit der Medienmaschine 2037 gekoppelt ist. In mindestens einer Ausführungsform beinhaltet die Medienmaschine 2037 eine Videoqualitätsmaschine (Video Quality Engine - VQE) 2030 für die Video- und Bildnachverarbeitung und eine Maschine zum Codieren/Decodieren in mehreren Formaten (multi-format encode/decode - MFX) 2033 zum Bereitstellen von hardwarebeschleunigter Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometriepipeline 2036 und die Medienmaschine 2037 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die durch mindestens einen Grafikkern 2080 bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 skalierbare Thread-Ausführungsressourcen mit den Grafikkernen 2080A-2080N (die modular sein können und mitunter als Kern-Slice bezeichnet werden), die jeweils mehrere Teilkerne 2050A-50N, 2060A-2060N (mitunter als Kernteil-Slice bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2000 eine beliebige Anzahl von Grafikkernen 2080A aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 einen Grafikkern 2080A, der mindestens einen ersten Teilkern 2050A und einen zweiten Teilkern 2060A aufweist. In mindestens einer Ausführungsform ist der Grafikprozessor 2000 ein Prozessor niedriger Leistung mit einem einzelnen Teilkern (z. B. 2050A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 mehrere Grafikkerne 2080A-2080N, von denen jeder einen Satz von ersten Teilkernen 2050A-2050N und einen Satz von zweiten Teilkernen 2060A-2060N beinhaltet. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den ersten Teilkernen 2050A-2050N mindestens einen ersten Satz von Ausführungseinheiten 2052A-2052N und Medien-/Texturabtastern 2054A-2054N. In mindestens einer Ausführungsform beinhaltet jeder Teilkern in den zweiten Teilkernen 2060A-2060N mindestens einen zweiten Satz von Ausführungseinheiten 2062A-2062N und Abtastern 2064A-2064N. In mindestens einer Ausführungsform nutzen die Teilkerne 2050A-2050N, 2060A-2060N jeweils einen Satz von gemeinsam genutzten Ressourcen 2070A-2070N gemeinsam. In mindestens einer Ausführungsform beinhalten die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixel-Operationslogik. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2000 Lade-/Speichereinheiten in dem Pipeline-Frontend 2004.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in dem Prozessor 2000 zur Inferenz oder zum Vorhersagen von Operationen mindestens zum Teil basierend auf Gewichtungsparametern verwendet werden, die unter Verwendung von neuronalen Netztrainingsoperationen, Funktionen und/oder Architekturen von neuronalen Netzen oder hierin beschriebenen Anwendungsfällen von neuronalen Netzen berechnet wurden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 20 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
21 ist ein Blockdiagramm, das eine Mikroarchitektur für einen Prozessor 2100 veranschaulicht, der Logikschaltungen beinhalten kann, um Anweisungen gemäß mindestens einer Ausführungsform durchzuführen. In mindestens einer Ausführungsform kann der Prozessor 2100 Anweisungen durchführen, die x86-Anweisungen, ARM-Anweisungen, spezielle Anweisungen für anwendungsspezifische integrierte Schaltungen (ASICs) usw. beinhalten. In mindestens einer Ausführungsform kann der Prozessor 2100 Register zum Speichern gepackter Daten beinhalten, wie 64 Bit breite MMX TM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen betreibbar sein, die Single Instruction, Multiple Data („SIMD“) und Streaming SINM Extensions („SSE“) Anweisungen begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die auf die SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien betreffen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden halten. In mindestens einer Ausführungsform kann der Prozessor 2100 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferenzierung durchführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2100 ein In-Order-Frontend („Frontend“) 2101 zum Abrufen von auszuführenden Anweisungen und Vorbereiten von Anweisungen, die später in einer Prozessorpipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 2101 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform ruft ein Anweisungsvorababrufer 2126 Anweisungen aus dem Speicher ab und speist die Anweisungen in einen Anweisungsdecoder 2128 ein, der die Anweisungen wiederum decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Anweisungsdecoder 2128 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von einer Maschine ausgeführt werden können. In mindestens einer Ausführungsform parst der Anweisungsdecoder 2128 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Ablaufverfolgungs-Cache 2130 decodierte µops in programmgeordnete Sequenzen oder Abläufe in einer µop-Warteschlange 2134 zur Ausführung zusammenstellen. Wenn der Ablaufverfolgungs-Cache 2130 auf eine komplexe Anweisung stößt, stellt in mindestens einer Ausführungsform ein Mikrocode-ROM 2132 die für den Abschluss einer Operation notwendigen µops bereit.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann, falls mehr als vier Mikro-Ops benötigt werden, um eine Anweisung abzuschließen, der Anweisungsdecoder 2128 auf den Mikrocode-ROM 2132 zugreifen, um diese Anweisung durchzuführen. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops zur Verarbeitung in dem Anweisungsdecoder 2128 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung im Mikrocode-ROM 2132 gespeichert werden, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform betrifft der Trace-Cache 2130 ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Anweisungen aus dem Mikrocode-ROM 2132 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2101 einer Maschine, nachdem der Mikrocode-ROM 2132 die Sequenzierung von Mikro-Ops für eine Anweisung fertiggestellt hat, das Abrufen von Mikro-Ops aus dem Ablaufverfolgungs-Cache 2130 wiederaufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine („Out-of-Ordermaschine“) 2103 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Anweisungen zu glätten und neu zu ordnen, um die Rechenleistung zu optimieren, während sie eine Pipeline durchlaufen und zur Ausführung eingeplant werden. In mindestens einer Ausführungsform umfasst die Out-of-Order-Ausführungsmaschine 2103 ohne Einschränkung einen Allocator/Registerumbenenner 2140, eine Speicher-µop-Warteschlange 2142, eine Integer-/Gleitkomma-µop-Warteschlange 2144, einen Speicher-Planer 2146, einen schnellen Planer 2102, einen langsamen/allgemeinen Gleitkomma-Planer („langsamer/allgemeiner FP-Planer“) 2104 und einen einfachen Gleitkomma-Planer („einfacher FP-Planer“) 2106. In mindestens einer Ausführungsform werden der schnelle Planer 2102, der langsame/allgemeine Gleitkomma-Planer 2104 und der einfache Gleitkomma-Planer 2106 hierin auch zusammen als „µop-Planer 2102, 2104, 2106“ bezeichnet. In mindestens einer Ausführungsform ordnet der Allocator/Register-Umbenenner 2140 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 2140 Logikregister auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform ordnet der Allocator/Registerumbenenner 2140 auch einen Eintrag für jede µop in einer von zwei µop-Warteschlangen zu, und zwar in der Speicher-gop-Warteschlange 2142 für Speicheroperationen und der Integer-/Gleitkomma-µop-Warteschlange 2144 für Nicht-Speicheroperationen, vor dem Speicher-Planer 2146 und den µop-Planern 2102, 2104, 2106. In mindestens einer Ausführungsform bestimmen die µop-Planer 2102, 2104, 2106 basierend auf der Bereitschaft ihrer abhängigen Eingaberegister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die µops benötigen, um ihre Operation abzuschließen, wann eine µop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Planer 2102 auf jeder Hälfte des Haupttaktzyklus planen, während der langsame/allgemeine Gleitkomma-Planer 2104 und der einfache Gleitkomma-Planer 2106 einmal pro Hauptprozessortaktzyklus planen können. In mindestens einer Ausführungsform vermitteln die µop-Planer 2102, 2104, 2106 Zuteilungsanschlüsse, um µops zur Ausführung einzuplanen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2111 ohne Einschränkung eine Integerregisterdatei/ein Umgehungsnetz 2108, eine Gleitkommaregisterdatei/ein Umgehungsnetz („FP-Registerdatei/Umgehungsnetz“) 2110, Adresserzeugungseinheiten (address generation units - „AGUs“) 2112 und 2114, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2116 und 2118, eine langsame arithmetische Logikeinheiten („langsame ALU“) 2120, eine Gleitkomma-ALU („FP“) 2122 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2124. In mindestens einer Ausführungsform werden die Integerregisterdatei/das Umgehungsnetz 2108 und die Gleitkommaregisterdatei/das Umgehungsnetz 2110 hierin auch als „Registerdateien 2108, 2110“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2112 und 2114, die schnellen ALUs 2116 und 2118, die langsame ALU 2120, die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 hierin auch als „Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122 und 2124“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock 2111 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform können die Registernetzwerke 2108, 2110 zwischen den UOP-Planern 2102, 2104, 2106 und den Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122 und 2124 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 2108 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 2110 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jedes der Registernetze 2108, 2110 ohne Einschränkung ein Umgehungsnetz beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in eine Registerdatei geschrieben wurden, umgehen oder zu neuen abhängigen µops weiterleiten kann. In mindestens einer Ausführungsform können die Registernetze 2108, 2110 miteinander Daten kommunizieren. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 2108 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2110 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Anweisungen typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122, 2124 Anweisungen ausführen. In mindestens einer Ausführungsform speichern die Registernetze 2108, 2110 Integer- und Gleitkommadaten-Operandenwerte, die Mikroanweisungen benötigen, um ausgeführt zu werden. In mindestens einer Ausführungsform kann der Prozessor 2100 ohne Einschränkung eine beliebige Anzahl und Kombination der Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122, 2124 beinhalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezialisierter Anweisungen des maschinellen Lernens. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2122 ohne Einschränkung einen 64 Bit mal 64 Bit großen Gleitkommadividierer zum Ausführen von Divisions-, Quadratwurzel- und Rest-Mikro-Ops beinhalten. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2116, 2118 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUs 2116, 2118 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Integeroperationen an die langsame ALU 2120, da die langsame ALU 2120 ohne Einschränkung Integerausführungs-Hardware für Operationen vom Typ mit langer Latenz beinhalten kann, wie einen Multiplikator, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können die Lade-/Speicheroperationen eines Speichers durch die AGUs 2112, 2114 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2116, die schnelle ALU 2118 und die langsame ALU 2120 Integeroperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2116, die schnelle ALU 2118 und die langsame ALU 2120 so implementiert sein, dass sie eine Vielfalt von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256 usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 so implementiert sein, dass sie einen Bereich von Operanden unterstützen, der Bits mit verschiedenen Breiten aufweist, wie 128 Bit breite Operanden mit gepackten Daten in Verbindung mit SINM- und Multimedia-Anweisungen.
In mindestens einer Ausführungsform teilen die µop-Planer 2102, 2104, 2106 abhängige Operationen zu, bevor die Ausführung einer übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2100, da µops in dem Prozessor 2100 spekulativ geplant und ausgeführt werden können, auch Logik zum Handhaben von Speicherfehlern beinhalten. In mindestens einer Ausführungsform können, falls eine Datenlast in einem Daten-Cache einen Fehler verursacht, abhängige Operationen in einer Pipeline im Gange sein, die einen Planer mit temporär inkorrekten Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform könnte es sein, dass abhängige Operationen wiederholt werden müssen, und es kann unabhängigen Operationen ermöglicht werden, abgeschlossen zu werden. In mindestens einer Ausführungsform können die Planer und ein Wiederholungsmechanismus mindestens einer Ausführungsform eines Prozessors auch dafür konfiguriert sein, Anweisungssequenzen für Zeichenfolgenvergleichsoperationen abzufangen.
In mindestens einer Ausführungsform können „Register“ bordeigene Prozessorspeicherorte betreffen, die als Teil von Anweisungen zum Identifizieren von Operanden verwendet werden können. In mindestens einer Ausführungsform kann es sich bei den Registern um diejenigen handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) verwendbar sein können. In mindestens einer Ausführungsform sind Register möglicherweise nicht auf eine bestimmte Schaltungsart beschränkt. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen durchführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltungen innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl unterschiedlicher Techniken implementiert werden, wie dedizierter physischer Register, dynamisch zugeordnet der physischer Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugeordneten physischen Registern usw. In mindestens einer Ausführungsform speichern Integerregister 32-Bit-Integerdaten. Eine Registerdatei von mindestens einer Ausführungsform enthält außerdem acht Multimedia-SIMD-Register für gepackte Daten.
In mindestens einer Ausführungsform umfasst der Prozessor 2100 oder jeder Kern des Prozessors 2100 einen oder mehrere Prefetcher, einen oder mehrere Fetcher, einen oder mehrere Pre-Decoder, einen oder mehrere Decoder zum Decodieren von Daten (z. B. Anweisungen) und eine oder mehrere Anweisungswarteschlangen zum Verarbeiten von Anweisungen (die z. B. Operationen oder API-Aufrufen entsprechen), einen oder mehrere Mikrooperations-Cache (µOP) zum Speichern von µOPs, eine oder mehrere Mikrooperations-Warteschlangen (µOP) eine In-Order-Ausführungsmaschine, einen oder mehrere Ladevorgänge Puffer, ein oder mehrere Speicherpuffer, ein oder mehrere Neuordnungspuffer, ein oder mehrere Füllpuffer, eine Out-of-Order-Ausführungsmaschine, ein oder mehrere Ports, eine oder mehrere Schiebe- und/oder Schiebeeinheiten, eine oder mehrere verschmolzene Multiplikationsakkumulatoren (FMA)-Einheiten, eine oder mehrere Lade- und Speichereinheiten („LSUs“), um Lade-/Speichervorgänge durchzuführen, die dem Laden/Speichern von Daten (z. B. Anweisungen) entsprechen, um eine Operation durchzuführen (z. B. eine API, einen API-Aufruf auszuführen), eine oder mehrere MMA-Einheiten (Matrix Multiply Accumulate) und/oder eine oder mehrere Shuffle-Einheiten, um jede hierin weiter beschriebene Funktion in Bezug auf den Prozessor 2100 durchzuführen. In mindestens einer Ausführungsform kann der Prozessor 2100 auf Anweisungen, die dem Aufruf einer API entsprechen, zugreifen, diese verwenden, durchführen oder ausführen.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2100 einen oder mehrere Ultra Path Interconnects (UPIs), der z. B. ein Punkt-zu-Punkt-Prozessor-Interconnect ist; ein oder mehrere PCIe's; ein oder mehrere Beschleuniger zum Beschleunigen von Berechnungen oder Operationen; und/oder einen oder mehrere Speichercontroller. In mindestens einer Ausführungsform beinhaltet der Prozessor 2100 einen gemeinsam genutzten Last-Level-Cache (LLC), der mit einem oder mehreren Speichercontrollern gekoppelt ist, der einen gemeinsamen Speicherzugriff über Prozessorkerne hinweg ermöglichen kann.
In mindestens einer Ausführungsform verfügt der Prozessor 2100 oder ein Kern des Prozessors 2100 über eine Mesh-Architektur, bei der Prozessorkerne, On-Chip-Caches, Speichercontroller und E/A-Controller in Zeilen und Spalten organisiert sind und jeweils durch Drähte und Schalter verbunden sind, die sie an jeder Schnittstelle verbinden, um Abbiegemöglichkeiten zu ermöglichen. In mindestens einer Ausführungsform verfügt der Prozessor 2100 über eine oder mehrere höhere Speicherbandbreiten (HMBs, z. B. HMBe), um Daten zu speichern oder Daten zwischenzuspeichern, z. B. im Double Data Rate 5 Synchronous Dynamic Random-Access Memory (DDR5 SDRAM). In mindestens einer Ausführungsform sind eine oder mehrere Komponenten der FIG. 2100 unter Verwendung von Compute-Express-Link-(CXL-)Interconnects zusammengeschaltet. In mindestens einer Ausführungsform verwendet ein Speichercontroller einen „Least-Recent-Used“-Ansatz (LRU), um zu bestimmen, was in einem Cache gespeichert wird. In mindestens einer Ausführungsform umfasst der Prozessor 2100 einen oder mehrere PCIe (z. B. PCIe 5.0).
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Ausführungsblock 2111 und andere gezeigte oder nicht gezeigte Speicher oder Register integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenzierungs-Verfahren eine oder mehrere der im Ausführungsblock 2111 veranschaulichten ALUs verwenden. Darüber hinaus können Gewichtungsparameter in On-Chip- oder Off-Chip-Speicher und/oder Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Ausführungsblocks 2111 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 21 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
22 veranschaulicht einen Deep-Learning-Anwendungsprozessor 2200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform verwendet der Deep-Learning-Anwendungsprozessor 2200 Anweisungen, die bei Ausführung durch den Deep-Learning-Anwendungsprozessor 2200 den Deep-Learning-Anwendungsprozessor 2200 dazu veranlassen, einige oder alle der in dieser gesamten Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform handelt es sich bei dem Deep-Learning-Anwendungsprozessor 2200 um eine anwendungsspezifische integrierte Schaltung (ASIC). In mindestens einer Ausführungsform führt der Anwendungsprozessor 2200 Matrixmultiplikationsoperationen entweder „fest verdrahtet“ in der Hardware als Ergebnis der Ausführung einer oder mehrerer Anweisungen oder beides durch. In mindestens einer Ausführungsform beinhaltet der Deep-Learning-Anwendungsprozessor 2200 ohne Einschränkung Verarbeitungscluster 2210(1)-2210(12), chipübergreifende Verknüpfungen (Inter-Chip Links - „ICLs“) 2220(1)-2220(12), chipübergreifende Steuerungen (Inter-Chip Controllers - „ICCs“) 2230(1)-2230(2), Speicher mit hoher Bandbreite der zweiten Generation (high-bandwidth memory second generation - „HBM2“) 2240(1)-2240(4), Speichersteuerungen (memory controllers - „Mem Ctrlrs“) 2242(1)-2242(4), eine Bitübertragungsschicht mit Speicher mit hoher Bandbreite (high bandwidth memory physical layer - „HBM PHY“) 2244(1)-2244(4), eine zentrale Verwaltungssteuerungs-Verarbeitungseinheit („Verwaltungssteuerungs-CPU“) 2250, eine serielle Peripherieschnittstelle, eine zwischenintegrierte Schaltung und einen Universal-Eingabe/Ausgabe-Block („SPI, I2C, GPIO“) 2260, eine Interconnect-Express-Steuerung für Peripheriekomponenten und einen Direktspeicherzugriffsblock („PCIe-Steuerung und DMA“) 2270 und einen sechzehnspurigen Interconnect-Express-Port für Peripheriekomponenten („PCI-Express x 16“) 2280.
In mindestens einer Ausführungsform können die Verarbeitungscluster 2210 Deep-Learning-Operationen durchführen, die Inferenz- oder Vorhersageoperationen beinhalten, die auf Gewichtungsparametern basieren, die mit einem oder mehreren Trainingsverfahren, einschließlich der hierin beschriebenen, berechnet wurden. In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2210 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren umfassen. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2200 eine beliebige Anzahl und einen beliebigen Typ von Verarbeitungsclustern 2200 beinhalten. In mindestens einer Ausführungsform sind die chipübergreifenden Verknüpfungen 2220 bidirektional. In mindestens einer Ausführungsform ermöglichen die chipübergreifenden Verknüpfungen 2220 und die chipübergreifenden Steuerungen 2230 mehreren Deep-Learning-Anwendungsprozessoren 2200 den Austausch von Informationen, einschließlich Aktivierungsinformationen, die aus dem Durchführen eines oder mehrerer Algorithmen des maschineller Lernens resultieren, die in einem oder mehreren neuronalen Netzen verkörpert sind. In mindestens einer Ausführungsform kann der Deep-Learning-Anwendungsprozessor 2200 eine beliebige Anzahl (einschließlich null) und einen beliebigen Typ von ICLs 2220 und ICCs 2230 beinhalten.
In mindestens einer Ausführungsform stellen die HBM2s 2240 insgesamt 32 Gigabyte (GB) Speicher bereit. In mindestens einer Ausführungsform ist HBM2 2240(i) sowohl mit der Speichersteuerung 2242(i) als auch mit der HBM PHY 2244(i) assoziiert, wobei „i“ eine willkürliche Ganzzahl ist. In mindestens einer Ausführungsform kann eine beliebige Anzahl von HBM2s 2240 einen beliebigen Typ und eine beliebige Gesamtmenge an Speicher mit hoher Bandbreite bereitstellen und mit einer beliebigen Anzahl (einschließlich null) und einem beliebigen Typ von Speichersteuerungen 2242 und HBM PHYs 2244 assoziiert sein. In mindestens einer Ausführungsform können SPI, I2C, GPIO 2260, PCIe-Steuerung und DMA 2270 und/oder PCIe 2280 durch eine beliebige Anzahl und einen beliebigen Typ von Blöcken ersetzt sein, die eine beliebige Anzahl und einen beliebigen Typ von Kommunikationsstandards auf jede technisch machbare Weise ermöglichen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor dazu verwendet, ein Modell zum maschinellen Lernen, wie ein neuronales Netz, zu trainieren, um Informationen vorherzusagen oder abzuleiten, die dem Deep-Learning-Anwendungsprozessor 2200 bereitgestellt werden. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor 2200 verwendet, um Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. einem neuronalen Netz), das von einem anderen Prozessor oder System oder vom Deep Learning-Anwendungsprozessor 2200 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann der Prozessor 2200 verwendet werden, um einen oder mehrere hierin beschriebene Anwendungsfälle eines neuronalen Netzes durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 22 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
23 ist ein Blockdiagramm eines neuromorphen Prozessors 2300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2300 eine oder mehrere Eingaben von Quellen außerhalb des neuromorphen Prozessors 2300 empfangen. In mindestens einer Ausführungsform können diese Eingaben an ein oder mehrere Neuronen 2302 innerhalb des neuromorphen Prozessors 2300 übertragen werden. In mindestens einer Ausführungsform können die Neuronen 2302 und ihre Komponenten unter Verwendung von Schaltungsanordnungen oder Logik, einschließlich einer oder mehrerer arithmetischer Logikeinheiten (ALUs), implementiert sein. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2300 ohne Einschränkung Tausende oder Millionen von Instanzen von Neuronen 2302 beinhalten, aber es kann eine beliebige geeignete Anzahl von Neuronen 2302 verwendet werden. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2302 einen Neuroneneingang 2304 und einen Neuronenausgang 2306 beinhalten. In mindestens einer Ausführungsform können die Neuronen 2302 Ausgaben erzeugen, die an Eingänge anderer Instanzen von Neuronen 2302 übertragen werden können. Beispielsweise können in mindestens einer Ausführungsform die Neuroneneingänge 2304 und die Neuronenausgänge 2306 über Synapsen 2308 zusammengeschaltet sein.
In mindestens einer Ausführungsform können die Neuronen 2302 und die Synapsen 2308 derart zusammengeschaltet sein, dass der neuromorphe Prozessor 2300 arbeitet, um die durch den neuromorphen Prozessor 2300 empfangenen Informationen zu verarbeiten oder zu analysieren. In mindestens einer Ausführungsform können die Neuronen 2302 einen Ausgabeimpuls (oder „Fire“ oder „Spike“) übertragen, wenn die über den Neuroneneingang 2304 empfangenen Eingaben einen Schwellenwert überschreiten. In mindestens einer Ausführungsform können die Neuronen 2302 die an den Neuroneneingängen 2304 empfangenen Signale summieren oder integrieren. Beispielsweise können in mindestens einer Ausführungsform die Neuronen 2302 als leckende Integrate-and-Fire-Neuronen implementiert sein, wobei, falls eine Summe (als „Membranpotential“ bezeichnet) einen Schwellenwert überschreitet, das Neuron 2302 eine Ausgabe (oder „Feuern“) unter Verwendung einer Übertragungsfunktion, wie einer Sigmoid- oder Schwellenwertfunktion, erzeugen kann. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom die an den Eingängen 2304 des Neurons empfangenen Signale zu einem Membranpotential summieren und auch einen Abklingfaktor (oder ein Leckstrom) anwenden, um das Membranpotential zu reduzieren. In mindestens einer Ausführungsform kann ein „Integrate-and-Fire“-Neuron mit Leckstrom feuern, wenn mehrere Eingabesignale an den Neuroneneingängen 2304 schnell genug empfangen werden, um einen Schwellenwert zu überschreiten (d. h. bevor ein Membranpotenzial zu niedrig abklingt, um zu feuern). In mindestens einer Ausführungsform können die Neuronen 2302 mit Hilfe von Schaltungen oder Logik implementiert werden, die Eingaben empfangen, Eingaben in ein Membranpotential integrieren und ein Membranpotential abbauen. In mindestens einer Ausführungsform können die Eingaben gemittelt werden, oder es kann jede andere geeignete Übertragungsfunktion verwendet werden. Darüber hinaus können die Neuronen 2302 in mindestens einer Ausführungsform ohne Einschränkung Komparatorschaltungen oder -logik beinhalten, die einen Ausgabe-Spike an dem Neuronenausgang 2306 erzeugen, wenn das Ergebnis des Anwendens einer Übertragungsfunktion auf den Neuroneneingang 2304 einen Schwellenwert überschreitet. In mindestens einer Ausführungsform kann das Neuron 2302, sobald es feuert, zuvor empfangene Eingabeinformationen ignorieren, indem es zum Beispiel ein Membranpotential auf 0 oder einen anderen geeigneten Standardwert zurücksetzt. In mindestens einer Ausführungsform kann das Neuron 2302, sobald das Membranpotential auf 0 zurückgesetzt wurde, nach einer geeigneten Zeitspanne (oder Refraktärzeit) den normalen Betrieb wiederaufnehmen.
In mindestens einer Ausführungsform können die Neuronen 2302 durch die Synapsen 2308 zusammengeschaltet sein. In mindestens einer Ausführungsform können die Synapsen 2308 arbeiten, um Signale von einem Ausgang eines ersten Neurons 2302 an einen Eingang eines zweiten Neurons 2302 zu übertragen. In mindestens einer Ausführungsform können die Neuronen 2302 Informationen über mehr als eine Instanz der Synapse 2308 übertragen. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Neuronenausgangs 2306 über eine Instanz der Synapse 2308 mit einer Instanz des Neuroneneingangs 2304 in dem gleichen Neuron 2302 verbunden sein. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2302, die eine über eine Instanz der Synapse 2308 zu übertragende Ausgabe erzeugt, als „präsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2308 bezeichnet werden. In mindestens einer Ausführungsform kann eine Instanz des Neurons 2302, die eine über eine Instanz der Synapse 2308 übertragene Eingabe empfängt, als „postsynaptisches Neuron“ in Bezug auf diese Instanz der Synapse 2308 bezeichnet werden. Da eine Instanz des Neurons 2302 Eingaben von einer oder mehreren Instanzen der Synapse 2308 empfangen kann und auch Ausgaben über eine oder mehrere Instanzen der Synapse 2308 übertragen kann, kann in mindestens einer Ausführungsform eine einzelne Instanz des Neurons 2302 daher sowohl ein „präsynaptisches Neuron“ als auch ein „postsynaptisches Neuron“ in Bezug auf verschiedene Instanzen der Synapsen 2308 sein.
In mindestens einer Ausführungsform können die Neuronen 2302 in einer oder mehreren Schichten organisiert sein. In mindestens einer Ausführungsform kann jede Instanz des Neurons 2302 einen Neuronenausgang 2306 aufweisen, der sich durch eine oder mehrere Synapsen 2308 zu einem oder mehreren Neuroneneingängen 2304 auffächern kann. In mindestens einer Ausführungsform können die Neuronenausgänge 2306 der Neuronen 2302 in einer ersten Schicht 2310 mit den Neuroneneingängen 2304 der Neuronen 2302 in einer zweiten Schicht 2312 verbunden sein. In mindestens einer Ausführungsform kann die Schicht 2310 als „Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2302 in einer Instanz der ersten Schicht 2310 zu jeder Instanz des Neurons 2302 in der zweiten Schicht 2312 auffächern. In mindestens einer Ausführungsform kann die erste Schicht 2310 als „vollständig vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform kann sich jede Instanz des Neurons 2302 in einer Instanz der zweiten Schicht 2312 zu weniger als allen Instanzen des Neurons 2302 in einer dritten Schicht 2314 auffächern. In mindestens einer Ausführungsform kann eine zweite Schicht 2312 als eine „spärlich vernetzte Feed-Forward-Schicht“ bezeichnet werden. In mindestens einer Ausführungsform können sich die Neuronen 2302 in der zweiten Schicht 2312 zu den Neuronen 2302 in mehreren anderen Schichten auffächern, einschließlich zu den Neuronen 2302, die sich ebenfalls in der zweiten Schicht 2312 befinden. In mindestens einer Ausführungsform kann die zweite Schicht 2312 als eine „rekurrente Schicht“ bezeichnet werden. Der neuromorphe Prozessor 2300 kann in mindestens einer Ausführungsform ohne Einschränkung jede geeignete Kombination von rekurrenten Schichten und Feedforward-Schichten umfassen, einschließlich, ohne Einschränkung, sowohl spärlich vernetzte Feedforward-Schichten als auch vollständig vernetzte Feedforward-Schichten.
In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2300 ohne Einschränkung eine rekonfigurierbare Interconnect-Architektur oder dedizierte fest verdrahtete Interconnects beinhalten, um die Synapse 2308 mit den Neuronen 2302 zu verbinden. In mindestens einer Ausführungsform kann der neuromorphe Prozessor 2300 ohne Einschränkung Schaltung oder Logik beinhalten, die es ermöglicht, Synapsen je nach Bedarf basierend auf der Topologie des neuronalen Netzes und des Neuronen-Fan-In/-Out unterschiedlichen Neuronen 2302 zuzuordnen. Beispielsweise können in mindestens einer Ausführungsform die Synapsen 2308 mit den Neuronen 2302 unter Verwendung einer Interconnect-Struktur, wie eines Netzes auf einem Chip, oder mit dedizierten Verbindungen verbunden sein. In mindestens einer Ausführungsform können die Synapsenverbindungen und ihre Komponenten durch Schaltkreise oder Logik implementiert werden.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 23 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
24 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet ein System 2400 einen oder mehrere Prozessoren 2402 und einen oder mehrere Grafikprozessoren2408 und kann ein Einzelprozessor-Desktop-System, ein Mehrprozessor-Workstation-System oder ein Server-System sein, das eine große Anzahl von Prozessoren 2402 oder Prozessorkernen 2407 aufweist. In mindestens einer Ausführungsform ist das System 2400 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist. In mindestens einer Ausführungsform beinhalten ein oder mehrere Grafikprozessoren 2408 einen oder mehrere Grafikkerne 1600.
In mindestens einer Ausführungsform kann das System 2400 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2400 ein Mobiltelefon, ein Smartphone, eine Rechenvorrichtung für Tablets oder eine mobile Interneteinrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2400 auch eine tragbare Einrichtung beinhalten, mit dieser gekoppelt oder in diese integriert sein, wie eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2400 eine Fernseh- oder Set-Top-Box-Vorrichtung, die einen oder mehrere Prozessoren 2402 und eine grafische Schnittstelle aufweist, die durch einen oder mehrere Grafikprozessoren 2408 erzeugt wird.
In mindestens einer Ausführungsform beinhalten ein oder mehrere Prozessoren 2402 jeweils einen oder mehrere Prozessorkerne 2407 zum Verarbeiten von Anweisungen, die bei ihrer Ausführung Operationen für System- und Benutzer-Software durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2407 so konfiguriert, dass er eine spezifische Anweisungssequenz 2409 verarbeitet. In mindestens einer Ausführungsform kann die Anweisungsfolge 2409 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2407 jeweils eine andere Anweisungssequenz 2409 verarbeiten, die Anweisungen beinhalten kann, um die Emulation anderer Anweisungssequenzen zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2407 auch andere verarbeitende Einrichtungen aufweisen, wie einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform beinhaltet der Prozessor 2402 einen Cache-Speicher 2404. In mindestens einer Ausführungsform kann der Prozessor 2402 einen einzelnen internen Cache oder mehrere Ebenen von internem Cache aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2402 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2402 auch einen externen Cache (z. B. einen Level-3-(L3-)Cache oder Last-Level-Cache (LLC)) (nicht gezeigt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2407 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2406 im Prozessor 2402 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Anweisungszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2406 Allzweckregister oder andere Register beinhalten.
In mindestens einer Ausführungsform sind ein oder mehrere Prozessor(en) 2402 mit einem oder mehreren Schnittstellenbus(sen) 2410 gekoppelt, um Kommunikationssignale, wie Adress-, Daten- oder Steuersignale, zwischen dem Prozessor 2402 und anderen Komponenten in dem System 2400 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2410 ein Prozessorbus sein, wie eine Version eines Direct-Media-Interface-(DMI-)Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 2410 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. In mindestens einer Ausführungsform beinhalten die Prozessor(en) 2402 eine integrierte Speichersteuerung 2416 und einen Plattformsteuerungs-Hub 2430. In mindestens einer Ausführungsform ermöglicht die Speichersteuerung 2416 die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 2400, während der Plattformsteuerungs-Hub (platform controller hub - PCH) 2430 Verbindungen mit E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichereinrichtung 2420 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 2420 als Systemspeicher für das System 2400 arbeiten, um Daten 2422 und Anweisungen 2421 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2402 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2416 zudem an einen optionalen externen Grafikprozessor 2412 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2408 in den Prozessoren 2402 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 2411 mit den Prozessor(en) 2402 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2411 eine oder mehrere interne Anzeigevorrichtungen, wie in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2411 eine kopfmontierte Anzeige (head mounted display - HMD) beinhalten, wie eine stereoskopische Anzeigevorrichtung zur Verwendung in Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR).
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2430, dass Peripheriegeräte mit der Speichervorrichtung 2420 und dem Prozessor 2402 über einen Hochgeschwindigkeits-E/A-Bus verbunden werden. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte eine Audiosteuerung 2446, eine Netzsteuerung 2434, eine Firmware-Schnittstelle 2428, einen drahtlosen Sendeempfänger 2426, Berührungssensoren 2425 und eine Datenspeichervorrichtung 2424 (z. B. Festplattenlaufwerk, Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2424 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 2425 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2426 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2428 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 2434 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht gezeigt) mit dem Schnittstellenbus 2410 gekoppelt. In mindestens einer Ausführungsform ist der Audiocontroller 2446 ein Multikanal-High-Definition-Audiocontroller. In mindestens einer Ausführungsform beinhaltet das System 2400 eine optionale ältere E/A-Steuerung 2440 zum Koppeln von älteren Vorrichtungen (z. B. Personal System 2 (PS/2)) an das System 2400. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2430 auch mit einer oder mehreren Universal-Serial-Bus-(USB-)Steuerungen 2442 verbunden sein, die mit Eingabevorrichtungen, wie Kombinationen aus Tastatur und Maus 2443, einer Kamera 2444 oder anderen USB-Eingabevorrichtungen, verbunden sind.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2416 und des Plattformsteuerungs-Hubs 2430 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2412, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 2430 und/oder die Speichersteuerung 2416 extern zu einem oder mehreren Prozessor(en) 2402 sein. Beispielsweise kann das System 2400 in mindestens einer Ausführungsform eine externe Speichersteuerung 2416 und einen Plattformsteuerungs-Hub 2430 beinhalten, der als Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines Systemchipsatzes konfiguriert sein kann, der mit den Prozessor(en) 2402 in Kommunikation steht.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2408 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in einer 3D-Pipeline verkörperten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 2408 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 24 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
25 ist ein Blockdiagramm eines Prozessors 2500, der einen oder mehrere Prozessorkerne 2502A-2502N, eine integrierte Speichersteuerung 2514 und einen integrierten Grafikprozessor 2508 aufweist, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2500 zusätzliche Kerne bis einschließlich des zusätzlichen Kerns 2502N beinhalten, die durch Kästen mit gestrichelten Linien dargestellt sind. In mindestens einer Ausführungsform beinhaltet jeder der Prozessorkerne 2502A-2502N eine oder mehrere interne Cache-Einheiten 2504A-2504N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2506. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2508 einen oder mehrere Grafikkerne 1600 vorhanden.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2504A-2504N und die gemeinsam genutzten Cache-Einheiten 2506 eine Cache-Speicherhierarchie innerhalb des Prozessors 2500 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2504A-2504N mindestens ein Level von Anweisungs- und Daten-Cache innerhalb jedes Prozessorkerns und ein oder mehrere Levels von gemeinsam genutztem Cache mittleren Levels, wie ein Level 2 (L2), Level 3 (L3), Level 4 (L4) oder andere Cache-Levels, beinhalten, wobei ein höchstes Cache-Level vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2506 und 2504A-2504N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2500 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2516 und einen Systemagentenkern 2510 beinhalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2516 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagenten-Kern 2510 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2510 eine oder mehrere integrierte Speichersteuerungen 2514, um den Zugriff auf verschiedene externe Speichervorrichtungen (nicht gezeigt) zu verwalten.
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 2502A-2502N Unterstützung für simultanes Multi-Threading. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2510 Komponenten zum Koordinieren und Betreiben der Kerne 2502A-2502N während der Multi-Thread-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagentenkern 2510 zusätzlich eine Leistungssteuereinheit (power control unit - PCU) beinhalten, die Logik und Komponenten zum Regulieren eines oder mehrerer Leistungszustände der Prozessorkerne 2502A-2502N und des Grafikprozessors 2508 beinhaltet.
In mindestens einer Ausführungsform beinhaltet der Prozessor 2500 zusätzlich den Grafikprozessor 2508 zum Ausführen von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2508 mit gemeinsam genutzten Cache-Einheiten 2506 und dem Systemagentenkern 2510 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2514 beinhaltet. In mindestens einer Ausführungsform beinhaltet der Systemagentenkern 2510 zudem eine Anzeigesteuerung 2511, um die Grafikprozessorausgabe zu einer oder mehreren gekoppelten Anzeigen zu treiben. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2511 auch ein separates Modul sein, das über mindestens ein Interconnect mit dem Grafikprozessor 2508 gekoppelt ist, oder sie kann in den Grafikprozessor 2508 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Interconnect-Einheit 2512 zum Koppeln interner Komponenten des Prozessors 2500 verwendet. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, beispielsweise eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder eine andere Technik. In mindestens einer Ausführungsform ist der Grafikprozessor 2508 über eine E/A-Verknüpfung 2513 mit dem Ring-Interconnect 2512 gekoppelt.
In mindestens einer Ausführungsform stellt die E/A-Verknüpfung 2513 mindestens eine von mehreren Arten von E/A-Interconnects dar, einschließlich eines E/A-Interconnect auf dem Gehäuse beinhaltet, was die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2518, wie einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2502A-2502N und der Grafikprozessor 2508 ein eingebettetes Speichermodul 2518 als gemeinsam genutzten Last-Level-Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2502A-2502N homogene Kerne, die eine gemeinsame Anweisungssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2502A-2502N bezüglich der Anweisungssatzarchitektur (instruction set architecture - ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 2502A-2502N einen gemeinsamen Anweisungssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2502A-2502N eine Teilmenge eines gemeinsamen Anweisungssatzes oder eines anderen Anweisungssatzes ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2502A-2502N bezüglich der Mikroarchitektur heterogen, wobei ein oder mehrere Kerne, die einen relativ betrachtet höheren Leistungsverbrauch aufweisen, mit einem oder mehreren Kernen, die einen niedrigeren Leistungsverbrauch aufweisen, gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2500 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte oder die gesamte Inferenz- und/oder Trainingslogik 615 in dem Grafikprozessor 2508 integriert sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in einer 3D-Pipeline verkörperten ALUs, Grafikkern(e) 2502, gemeinsam genutzte Logik oder andere Logik in 25 verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Prozessors 2500 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 25 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
26 ist ein Blockdiagramm eines Grafikprozessors 2600, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Verarbeitungskernen integrierten Grafikprozessor handeln kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2600 über eine auf Speicher abgebildete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 2600 und mit in Speicher abgelegten Befehlen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2600 eine Speicherschnittstelle 2614 zum Zugreifen auf Speicher. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2614 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2600 den Grafikkern 1600.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2600 zudem eine Anzeigesteuerung 2602, um Anzeigeausgabedaten zu einer Anzeigevorrichtung 2620 zu treiben. In mindestens einer Ausführungsform beinhaltet die Anzeigesteuerung 2602 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigevorrichtung 2620 und die Komposition mehrerer Schichten von Video- oder Benutzerschnittstellenelementen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2620 eine interne oder externe Anzeigevorrichtung sein. In mindestens einer Ausführungsform ist die Anzeigevorrichtung 2620 eine am Kopf getragene Anzeigevorrichtung, wie eine Virtual-Reality-Anzeigevorrichtung (VR-Anzeigevorrichtung) oder eine Augmented-Reality-Anzeigevorrichtung (AR-Anzeigevorrichtung). In mindestens einer Ausführungsform weist der Grafikprozessor 2600 eine Videocodec-Maschine 2606 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2600 eine Block-Image-Transfer-Maschine (BLIT-Maschine) 2604, um zweidimensionale (2D) Rastereroperationen durchzuführen, einschließlich zum Beispiel Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 2610 durchgeführt. In mindestens einer Ausführungsform ist die GPE 2610 eine Rechenmaschine zum Durchführen von Grafikoperationen, einschließlich dreidimensionaler (3D) Grafikoperationen und Medienoperationen.
In mindestens einer Ausführungsform beinhaltet die GPE 2610 eine 3D-Pipeline 2612 zum Durchführen von 3D-Operationen, wie Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die an 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. In mindestens einer Ausführungsform beinhaltet die 3D-Pipeline 2612 programmierbare Elemente und Festfunktionselemente, die verschiedene Tasks durchführen und/oder Ausführungs-Threads für ein 3D-/Medienteilsystem 2615 erzeugen. Während die 3D-Pipeline 2612 zum Durchführen von Medienoperationen verwendet werden kann, beinhaltet die GPE 2610 in mindestens einer Ausführungsform auch eine Medienpipeline 2616, die zum Durchführen von Medienoperationen, wie Videonachverarbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform weist die Medienpipeline 2616 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 2606 durchzuführen. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 2616 zusätzlich eine Thread-Erzeugungseinheit, um Threads zum Ausführen auf dem 3D-/Medienteilsystem 2615 zu erzeugen. In mindestens einer Ausführungsform führen hervorgebrachte Threads Berechnungen für Medienvorgänge auf einer oder mehreren Grafikausführungseinheiten aus, die im 3D-/Medienteilsystem 2615 enthalten sind.
In mindestens einer Ausführungsform beinhaltet das 3D-/Medienteilsystem 2615 Logik zum Ausführen von Threads, die durch die 3D-Pipeline 2612 und die Medienpipeline 2616 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 2612 und die Medienpipeline 2616 Thread-Ausführungsanforderungen an das 3D-/Medienteilsystem2615, das Thread-Zuteilungslogik zum Vermitteln und Zuteilen verschiedener Anforderungen an verfügbare Thread-Ausführungsressourcen beinhaltet. In mindestens einer Ausführungsform beinhalten die Ausführungsressourcen ein Array von Grafikausführungseinheiten zum Verarbeiten von 3D- und Medien-Threads. In mindestens einer Ausführungsform beinhaltet das 3D-/Medienteilsystem 2615 einen oder mehrere interne Caches für Thread-Anweisungen und Daten. In mindestens einer Ausführungsform beinhaltet das Teilsystem 2615 auch einen gemeinsamen Speicher, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Grafikprozessor 2600 einbezogen sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in der 3D-Pipeline 2612 verkörperten ALUs verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 2600 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 26 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
27 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 2710 eines Grafikprozessors gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 2610 eine Version der in 26 gezeigten GPE 2710. In mindestens einer Ausführungsform ist eine Medienpipeline 2716 optional und möglicherweise nicht explizit innerhalb der GPE 2710 enthalten. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 2710 verbunden.
In mindestens einer Ausführungsform ist die GPE 2710 an einen Befehls-Streamer 2703 gekoppelt oder sie beinhaltet einen solchen, der einer 3D-Pipeline 2712 und/oder der Medienpipeline 2716 einen Befehlsstrom bereitstellt. In mindestens einer Ausführungsform ist der Befehlsstreamer 2703 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehls-Streamer 2703 Befehle aus Speicher und sendet Befehle an die 3D-Pipeline 2712 und/oder die Medienpipeline 2716. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 2712 und die Medienpipeline 2716 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer beinhalten, die Batches von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 2712 auch Bezugnahmen auf Daten beinhalten, die in Speicher gespeichert sind, wie, aber nicht beschränkt auf, Vertex- und Geometriedaten für die 3D-Pipeline 2712 und/oder Bilddaten und Speicherobjekte für die Medienpipeline 2716. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 2712 und die Medienpipeline 2716 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungs-Threads einem Grafikkern-Array 2714 zuteilen. In mindestens einer Ausführungsform beinhaltet das Grafikkern-Array 2714 einen oder mehrere Blöcke von Grafikkernen (z. B. Grafikkern(e) 2715A, Grafikkern(e) 2715B), wobei jeder Block einen oder mehrere Grafikkerne beinhaltet. In mindestens einer Ausführungsform kann (können) der (die) Grafikkern(e) 2715A, 2715B als Ausführungseinheiten („EUs“) bezeichnet werden. In mindestens einer Ausführungsform beinhaltet jeder Grafikkern einen Satz von Grafikausführungsressourcen, was eine allgemeine und eine grafikspezifische Ausführungslogik zum Durchführen von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz und die Inferenz- und/oder Trainingslogik 615 in 6A und 6B beinhaltet.
In mindestens einer Ausführungsform beinhaltet die 3D-Pipeline 2712 Festfunktionslogik und programmierbare Logik, um ein oder mehrere Shader-Programme, wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme, zu verarbeiten, indem Anweisungen verarbeitet und Ausführungs-Threads dem Grafikkern-Array 2714 zugeteilt werden. In mindestens einer Ausführungsform stellt die Grafikkernanordnung 2714 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform beinhaltet eine Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) innerhalb der Grafikkern(e) 2715A-2715B des Grafikkern-Arrays 2714 Unterstützung für verschiedene 3D-API-Shader-Sprachen und sie kann mehrere simultane Ausführungs-Threads ausführen, die mit mehreren Shadern assoziiert sind.
In mindestens einer Ausführungsform weist die Grafikkernanordnung 2714 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. In mindestens einer Ausführungsform beinhalten die Ausführungseinheiten zusätzlich Universallogik, die so programmiert werden kann, dass sie zusätzlich zu Grafikverarbeitungsoperationen parallele Universalrechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die durch Threads erzeugt werden, die auf dem Grafikkern-Array 2714 ausgeführt werden, Daten in einem einheitlichen Rückgabepuffer (unified return buffer - URB) 2718 an Speicher ausgeben. Der URB 2718 kann in mindestens einer Ausführungsform Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 2718 verwendet werden, um Daten zwischen unterschiedlichen Threads zu senden, die auf dem Grafikkern-Array 2714 ausgeführt werden. In mindestens einer Ausführungsform kann der URB 2718 zusätzlich für die Synchronisation zwischen Threads auf dem Grafikkern-Array 2714 und der Festfunktionslogik innerhalb der gemeinsam genutzten Funktionslogik 2720 verwendet werden.
In mindestens einer Ausführungsform ist das Grafikkern-Array 2714 skalierbar, sodass das Grafikkern-Array 2714 eine variable Anzahl von Grafikkernen beinhaltet, die jeweils eine variable Anzahl von Ausführungseinheiten basierend auf einem angestrebten Leistungs- und Rechenleistungslevel der GPE 2710 aufweisen. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, sodass die Ausführungsressourcen nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist das Grafikkern-Array 2714 an die gemeinsam genutzte Funktionslogik 2720 gekoppelt, die mehrere Ressourcen beinhaltet, die von den Grafikkernen in dem Grafikkern-Array 2714 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die durch die gemeinsam genutzte Funktionslogik 2720 durchgeführt werden, in Hardware-Logikeinheiten verkörpert, die eine spezialisierte Ergänzungsfunktionalität für das Grafikkern-Array 2714 bereitstellen. In mindestens einer Ausführungsform beinhaltet die gemeinsam genutzte Funktionslogik 2720 eine Abtastereinheit 2721, eine Mathematikeinheit 2722 und Logik 2723 zur Zwischen-Thread-Kommunikation (inter-thread communication - ITC), ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 2725 in der gemeinsam genutzten Funktionslogik 2720 enthalten oder an diese gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 2714 aufzunehmen. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 2720 verwendet und von anderen Ausführungsressourcen innerhalb des Grafikkern-Arrays 2714 gemeinsam genutzt. In mindestens einer Ausführungsform können spezifische gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 2720, die durch das Grafikkern-Array 2714 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 2726 innerhalb des Grafikkern-Arrays 2714 beinhaltet sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2726 innerhalb des Grafikkern-Arrays 2714 einen Teil der oder die gesamte Logik innerhalb der gemeinsam genutzten Funktionslogik 2720 beinhalten. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 2720 innerhalb der gemeinsam genutzten Funktionslogik 2726 des Grafikkern-Arrays 2714 dupliziert werden. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 2720 zugunsten der gemeinsam genutzten Funktionslogik 2726 innerhalb des Grafikkern-Arrays 2714 ausgeschlossen.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Grafikprozessor 2710 einbezogen sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in der 3D-Pipeline 2712 verkörperten ALUs, Grafikkern(e) 2715, gemeinsam genutzte Logik 2726, gemeinsam genutzte Logik 2720 oder andere Logik in 27 verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 2710 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 27 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
28 ist ein Blockdiagramm von Hardware-Logik eines Grafikprozessorkerns 2800 gemäß mindestens einer hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Grafikprozessorkern 2800 den Grafikkern 1600. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2800 in einem Grafikkern-Array beinhaltet. In mindestens einer Ausführungsform kann es sich bei dem Grafikprozessorkern 2800, mitunter als Kern-Slice bezeichnet, um einen oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors handeln. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2800 beispielhaft für eine Grafikkern-Slice und ein Grafikprozessor, wie hierin beschrieben, kann basierend auf der angestrebten Leistungs- und Rechenleistungshüllkurven mehrere Grafikkern-Slices beinhalten. In mindestens einer Ausführungsform kann jeder Grafikkern 2800 einen Festfunktionsblock 2830 beinhalten, der mit mehreren Teilkernen 2801A-2801F gekoppelt ist, die auch als Teil-Slices bezeichnet werden und modulare Blöcke von Universal- und Festfunktionslogik beinhalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2830 eine Geometrie- und Festfunktionspipeline 2836, die von allen Teilkernen im Grafikprozessor 2800 gemeinsam genutzt werden kann, zum Beispiel in Implementierungen mit Grafikprozessoren mit niedrigerer Rechenleistung und/oder niedrigerer Leistung. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2836 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Verwalter auf, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2830 auch eine Grafik-SoC-Schnittstelle 2837, einen Grafik-Mikrocontroller 2838 und eine Medienpipeline 2839. In mindestens einer Ausführungsform stellt die Grafik-SoC-Schnittstelle 2837 eine Schnittstelle zwischen dem Grafikkern 2800 und anderen Prozessorkernen innerhalb einer integrierten Schaltung als System auf einem Chip bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2838 ein programmierbarer Teilprozessor, der dazu konfiguriert werden kann, er verschiedene Funktionen des Grafikprozessors 2800 zu verwalten, einschließlich Thread-Zuteilung, -Planung und - Präemption. In mindestens einer Ausführungsform beinhaltet die Medienpipeline 2839 Logik zum Erleichtern der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimedia-Daten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 2839 Medienoperationen über Anforderungen an Rechen- oder Abtastlogik innerhalb der Teilkerne 2801A-2801F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2837 es dem Grafikkern 2800, mit Universal-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC zu kommunizieren, einschließlich Speicherhierarchieelementen, wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, System-RAM und/oder eingebettetem chipinternem oder gehäuseinternem DRAM In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2837 auch Kommunikation mit Festfunktionsvorrichtungen innerhalb eines SoC ermöglichen, wie Kamera-Bildgebungspipelines, und sie ermöglicht die Verwendung von globalem atomarem Speicher und/oder implementiert diesen, der von dem Grafikkern 2800 und den CPUs innerhalb eines SoCs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann die Grafik-SoC-Schnittstelle 2837 auch Leistungsverwaltungssteuerelemente für den Grafikprozessorkern 2800 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikprozessorkerns 2800 und anderen Taktdomänen innerhalb eines SoC ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2837 den Empfang von Befehlspuffern von einem Befehls-Streamer und einem globalen Thread-Zuteiler, die dazu konfiguriert sind, jedem von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors Befehle und Anweisungen bereitzustellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2839 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 2836, und/oder eine Geometrie- und Festfunktionspipeline 2814), wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2838 dazu konfiguriert sein, verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2800 durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2838 die Planung der Grafik- und/oder Rechenarbeitslast auf verschiedenen Grafikparallelmaschinen innerhalb der Arrays 2802A-2802F, 2804A-2804F der Ausführungseinheiten (execution unit - EU) innerhalb der Teilkerne 2801A-2801F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 2800 aufweist, Arbeitslasten an einen von mehreren Grafikprozessor-Pfaden übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. In mindestens einer Ausführungsform beinhalten die Planungsoperationen das Bestimmen der als nächstes auszuführenden Arbeitslast, das Übermitteln einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen der Host-Software, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2838 auch Zustände mit niedriger Leistung oder inaktive Zustände für den Grafikkern 2800 erleichtern, wobei dem Grafikkern 2800 eine Fähigkeit bereitgestellt wird, Register innerhalb des Grafikkerns 2800 über Zustandsübergänge mit niedriger Leistung unabhängig von einem Betriebssystem und/oder einer Grafiktreiber-Software auf einem System zu sichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2800 mehr oder weniger als die veranschaulichten Teilkerne 2801A-2801F aufweisen, bis zu N modulare Teilkerne. Für jeden Satz von N Teilkernen kann der Grafikkern 2800 in mindestens einer Ausführungsform auch gemeinsam genutzte Funktionslogik 2810, gemeinsam genutzten und/oder Cache-Speicher 2812, Geometrie-/Festfunktionspipeline 2814 sowie zusätzliche Festfunktionslogik 2816 zum Beschleunigen verschiedener Grafik- und Rechenverarbeitungsoperationen beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2810 Logikeinheiten (z. B. Abtaster-, Mathematik- und/oder Zwischen-Thread-Kommunikationslogik) beinhalten, die von N Teilkernen innerhalb des Grafikkerns 2800 gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann der gemeinsam genutzte und/oder Cache-Speicher 2812 ein Cache der letzten Ebene für N Teilkerne 2801A-2801F innerhalb des Grafikkerns 2800 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Teilkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2814 anstelle der Geometrie-/Festfunktionspipeline 2836 innerhalb des Festfunktionsblocks 2830 enthalten sein und ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2800 zusätzliche Festfunktionslogik 2816, die verschiedene Festfunktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2800 beinhalten kann. In mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 2816 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Beim Shading von nur der Position existieren mindestens zwei Geometriepipelines, wohingegen eine vollständige Geometriepipeline innerhalb der Geometrie- und Festfunktionspipelines 2814, 2836 und eine Culling-Pipeline, die eine zusätzliche Geometriepipeline ist, die innerhalb der zusätzlichen Festfunktionslogik 2816 enthalten sein kann. In mindestens einer Ausführungsform ist eine Culling-Pipeline eine abgespeckte Version einer vollständigen Geometriepipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Culling-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext aufweist. In mindestens einer Ausführungsform kann das positionsbezogene Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, so dass das Shading in einigen Fällen früher abgeschlossen werden kann. Beispielsweise kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2816 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann eine Culling-Pipeline erzeugte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke Culling unterzogen werden. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verbrauchen, um Culling unterzogene Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2816 auch Logik zur Beschleunigung des maschinellen Lernens wie Festfunktions-Matrixmultiplikationslogik für Implementationen beinhalten, die Optimierungen für das Training oder das Inferenzieren des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform beinhaltet jeder Grafikteilkern 2801A-2801F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen durch Grafikpipeline-, Medienpipeline- oder Shader-Programme durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafikteilkerne 2801A-2801F mehrere EU-Arrays 2802A-2802F, 2804A-2804F, Logik 2803A-2803F zur Thread-Zuteilung und Zwischen-Thread-Kommunikation (thread dispatch/inter-thread communication - TD/IC), einen 3D-(z. B. Textur-)Abtaster 2805A-2805F, einen Medienabtaster 2806A-2806F, einen Shader-Prozessor 2807A-2807F und gemeinsam genutzten lokalen Speicher (shared local memory - SLM) 2808A-2808F. In mindestens einer Ausführungsform beinhalten die EU-Arrays 2802A-2802F, 2804A-2804F jeweils mehrere Ausführungseinheiten, bei denen es sich um Universal-Grafikverarbeitungseinheiten handelt, die dazu in der Lage sind, Gleitkomma- und Integer-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2803A-2803F lokale Thread-Zuteilungs- und Thread-Steueroperationen für Ausführungseinheiten innerhalb eines Teilkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Teilkerns ausgeführt werden. In mindestens einer Ausführungsform können die 3D-Abtaster 2805A-2805F Textur- oder andere mit 3D-Grafik verwandte Daten in Speicher lesen. In mindestens einer Ausführungsform können die 3D-Samplers Texturdaten basierend auf einem konfigurierten Sample-Zustands und einem Texturformat, das mit einer gegebenen Textur assoziiert ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Medien-Abtaster 2806A-2806F ähnliche Leseoperationen basierend auf einem Typ oder einem Format durchführen, die mit den Mediendaten assoziiert sind. In mindestens einer Ausführungsform kann jeder Grafikteilkern 2801A-2801F alternativ einen vereinheitlichten 3D- und Medienabtaster beinhalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Teilkerne 2801A-2801F ausgeführt werden, den gemeinsam genutzten lokalen Speicher 2808A-2808F innerhalb jedes Teilkerns verwenden, um zu ermöglichen, dass Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von chipinternem Speicher ausgeführt werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 615 in den Grafikprozessor 2800 einbezogen sein. Beispielsweise können in mindestens einer Ausführungsform die hierin beschriebenen Trainings- und/oder Inferenztechniken eine oder mehrere der in einer 3D-Pipeline verkörperten ALUs, den Grafik-Mikrocontroller 2838, die Geometrie- und Festfunktionspipeline 2814 und 2836 oder andere Logik in 28 verwenden. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in chipinternem oder chipexternem Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die ALUs des Grafikprozessors 2800 konfigurieren, um eine(n) oder mehrere hierin beschriebene Algorithmen des maschinellen Lernens, neuronale Netzarchitekturen, Anwendungsfälle oder Trainingstechniken durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 28 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
Die 29A-29B veranschaulichen die Thread-Ausführungslogik 2900, die ein Array von Verarbeitungselementen eines Grafikprozessorkerns beinhaltet, gemäß mindestens einer Ausführungsform. 29A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2900 verwendet wird. 29B veranschaulicht beispielhafte interne Details einer Grafikausführungseinheit 2908 gemäß mindestens einer Ausführungsform.
Wie in 29A veranschaulicht, beinhaltet die Thread-Ausführungslogik 2900 in mindestens einer Ausführungsform einen Shader-Prozessor 2902, einen Thread-Zuteiler 2904, einen Anweisungs-Cache 2906, ein skalierbares Ausführungseinheiten-Array einschließlich einer Vielzahl von Ausführungseinheiten 2907A-2907N und 2908A-2908N, (einen) Abtaster 2910, einen Daten-Cache 2912 und einen Datenport 2914. In mindestens einer Ausführungsform kann ein skalierbares Ausführungseinheiten-Array dynamisch skalieren, indem eine oder mehrere Ausführungseinheiten (z. B. beliebige der Ausführungseinheiten 2908A-N oder 2907A-N) zum Beispiel basierend auf Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Interconnect-Struktur, die mit jeder Ausführungseinheit verknüpft ist, zusammengeschaltet. In mindestens einer Ausführungsform umfasst die Thread-Ausführungslogik 2900 eine oder mehrere Verbindungen zu einem Speicher, z. B. einem Systemspeicher oder einem Cache-Speicher, durch eines oder mehrere des Anweisungs-Caches 2906, des Datenports 2914, des Abtasters 2910 und der Ausführungseinheiten 2907 oder 2908. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2907A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist das Array der Ausführungseinheiten 2907 und/oder 2908 skalierbar, um eine beliebige Anzahl einzelner Ausführungseinheiten zu beinhalten.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2907 und/oder 2908 hauptsächlich zum Ausführen von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2902 verschiedene Shader-Programme verarbeiten und mit den Shader-Programmen assoziierte Ausführungs-Threads über einen Thread-Zuteiler 2904 zuteilen. In mindestens einer Ausführungsform beinhaltet der Thread-Zuteiler 2904 Logik zum Vermitteln von Thread-Initiierungsanforderungen von Grafik- und Medienpipelines und zum Instanziieren angeforderter Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2907 und/oder 2908. Beispielsweise kann in mindestens einer Ausführungsform eine Geometriepipeline Vertex-, Tesselations- oder Geometrie-Shader der Thread-Ausführungslogik zum Verarbeiten zuteilen. In mindestens einer Ausführungsform kann der Thread-Zuteiler 2904 auch Laufzeit-Thread-Erzeugungsanforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2907 und/oder 2908 einen Anweisungssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Anweisungen aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten Vertex- und Geometrieverarbeitung (z. B. Vertexprogramme, Geometrieprogramme und/oder Vertex-Shader), Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und Universalverarbeitung (z. B. Rechen- und Medien-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2907 und/oder 2908, die eine oder mehrere arithmetische Logikeinheiten (ALUs) beinhalten, zur Multi-Issue-Single-Instruction-Multiple-Data-(SIMD-)Ausführung in der Lage und der Mehr-Thread-Betrieb ermöglicht eine effiziente Ausführungsumgebung trotz Speicherzugriffen mit höherer Latenz. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Zustand. In mindestens einer Ausführungsform erfolgt die Ausführung in Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, Logikoperationen, transzendentale Operationen und andere verschiedene Operationen ausführen können, in mehreren Schritten pro Takt. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik innerhalb der Ausführungseinheiten 2907 und/oder 2908, dass ein wartender Thread schläft, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet, bis die angeforderten Daten zurückgegeben wurden. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen der Verarbeitung anderer Threads gewidmet werden. Beispielsweise kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation assoziiert ist, Operationen für einen Pixel-Shader, Fragment-Shader oder einen anderen Typ von Shader-Programm, einschließlich eines anderen Vertex-Shaders, durchführen.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2907 und/oder 2908 an Arrays von Datenelementen. In mindestens einer Ausführungsform ist die Anzahl der Datenelemente eine „Ausführungsgröße“ oder die Anzahl der Kanäle für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von einer Anzahl der physischen arithmetischen Logikeinheiten (ALUs) oder Gleitkommaeinheiten (FPUs) für einen konkreten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2907 und/oder 2908 Integer- und Gleitkommadatentypen.
In mindestens einer Ausführungsform weist der Anweisungssatz einer Ausführungseinheit SIMD-Anweisungen auf. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Beispielsweise werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch unterschiedliche Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2909A-2909N kombiniert werden, die Thread-Steuerlogik (2911A-2911N) aufweist, die fusionierten EUs gemeinsam ist, wie die Ausführungseinheit 2907A, die mit der Ausführungseinheit 2908A zu der fusionierten Ausführungseinheit 2909A fusioniert wird. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so konfiguriert sein, dass sie einen separaten SIMD-Hardware-Thread ausführt, wobei die Anzahl der EUs in einer fusionierten EU-Gruppe je nach Ausführungsform variieren kann. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die SIMD8, SIMD16 und SIMD32 beinhalten, aber nicht darauf beschränkt sind. In mindestens einer Ausführungsform beinhaltet jede fusionierte Grafikausführungseinheit 2909A-2909N mindestens zwei Ausführungseinheiten. Beispielsweise beinhaltet in mindestens einer Ausführungsform die fusionierte Ausführungseinheit 2909A eine erste EU 2907A, eine zweite EU 2908A und Thread-Steuerlogik 2911A, die der ersten EU 2907A und der zweiten EU 2908A gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2911A Threads, die auf der fusionierten Grafikausführungseinheit 2909A ausgeführt werden, sodass jede EU innerhalb der fusionierten Ausführungseinheiten 2909A-2909N unter Verwendung eines gemeinsamen Anweisungszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform sind ein oder mehrere interne Anweisungs-Caches (z. B. 2906) in der Thread-Ausführungslogik 2900 enthalten, um Thread-Anweisungen für Ausführungseinheiten zwischenzuspeichern. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z. B. 2912) enthalten, um Thread-Daten während der Thread-Ausführung zwischenzuspeichern. In mindestens einer Ausführungsform ist der Abtaster 2910 beinhaltet, UM Texturabtastung für 3D-Operationen und Medienabtastung für Medienoperationen bereitzustellen. In mindestens einer Ausführungsform weist der Sampler 2910 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
Während der Ausführung senden Grafik- und Medienpipelines in mindestens einer Ausführungsform Thread-Initiierungsanforderungen über die Thread-Erzeugungs- und - Zuteilungslogik an die Thread-Ausführungslogik 2900. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2902 aufgerufen, um Ausgabeinformationen weiter zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertexattribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2902 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform teilt der Shader-Prozessor 2902 zum Ausführen eines Shader-Programms Threads über den Thread-Zuteiler 2904 einer Ausführungseinheit (z. B. 2908A) zu. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2902 die Texturabtastlogik in dem Abtaster 2910, um auf Texturdaten in Texturkarten zuzugreifen, die in Speicher gespeichert sind. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenport 2914 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2900 bereit, um verarbeitete Daten zur weiteren Verarbeitung an einer Grafikprozessor-Ausgabepipeline an Speicher auszugeben. In mindestens einer Ausführungsform beinhaltet der Datenport 2914 einen oder mehrere Cache-Speicher (z. B. den Daten-Cache 2912) oder ist an diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenport zwischenzuspeichern.
Wie in 29B veranschaulicht, kann eine Grafikausführungseinheit 2908 in mindestens einer Ausführungsform eine Anweisungsabrufeinheit 2937, ein Array von allgemeinen Registerdateien (general register file - GRF) 2924, eine Anordnung von architektonischen Registerdateien (architectural register file - ARF) 2926, einen Thread-Vermittler 2922, eine Sendeeinheit 2930, eine Verzweigungseinheit 2932, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2934 und in mindestens einer Ausführungsform einen Satz dedizierter Integer-SIMD-ALUs 2935 beinhalten. In mindestens einer Ausführungsform beinhalten die GRF 2924 und die ARF 2926 einen Satz allgemeiner Registerdateien und Architekturregisterdateien, die mit jedem simultanen Hardware-Thread assoziiert sind, der in der Grafikausführungseinheit 2908 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 2926 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2924 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, einschließlich der Anweisungszeiger für jeden Thread, in Thread-spezifischen Registern in der ARF 2926 aufbewahrt werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 2908 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit basierend auf einer Zielanzahl gleichzeitiger Threads und einer Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2908 mehrere Anweisungen gleichzeitig ausgeben, die jeweils unterschiedliche Anweisungen sein können. In mindestens einer Ausführungsform kann der Thread-Vermittler 2922 des Grafikausführungseinheits-Threads 2908 Anweisungen einer der Sendeeinheit 2930, der Verzweigungseinheit 2932 oder der SIMD-FPU(s) 2934 zur Ausführung zuteilen. In mindestens einer Ausführungsform kann jeder Ausführungs-Thread auf 128 Universalregister innerhalb der GRF 2924 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Elementvektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 Kilobyte innerhalb der GRF 2924, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, wobei die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, in der sieben Threads auf 4 Kilobyte zugreifen können, kann die GRF 2924 insgesamt 28 Kilobyte speichern. In mindestens einer Ausführungsform können durch flexible Adressierungsmodi Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um geschichtete rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Anweisungen abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 2930 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsanweisungen an eine Verzweigungseinheit 2932 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
In mindestens einer Ausführungsform beinhaltet die Grafikausführungseinheit 2908 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2934 zur Durchführung von Gleitkommaoperationen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2934 auch Integerberechnung. In mindestens einer Ausführungsform können die FPU(s) 2934 bis zur Anzahl von M 32-Bit-Gleitkomma(oder -Integer)operationen über SMID ausführen oder bis zu 2M 16-Bit-Integer- oder 16-Bit-Gleitkommaoperationen über SMID ausführen. In mindestens einer Ausführungsform stellt mindestens eine FPU erweiterte mathematische Fähigkeiten bereit, um transzendentale mathematische Funktionen mit hohem Durchsatz und 64-Bit-Gleitkomma mit doppelter Genauigkeit zu unterstützen. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 2935 vorhanden, der spezifisch zum Durchführen von Operationen, die mit Berechnungen für maschinelles Lernen assoziiert sind, optimiert sein kann.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 2908 in einer Grafik-Teilkern-Gruppierung (z. B. einem Teil-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 2908 Anweisungen über eine Vielzahl von Ausführungskanälen hinweg ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2908 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform können Abschnitte der oder die gesamte Inferenz- und/oder Trainingslogik 615 in die Thread-Ausführungslogik 2900 einbezogen sein. Darüber hinaus können in mindestens einer Ausführungsform die hierin beschriebenen Inferenz- und/oder Trainingsoperationen unter Verwendung einer anderen als der in der 6A oder 6B veranschaulichten Logik durchgeführt werden. In mindestens einer Ausführungsform können Gewichtungsparameter in einem On-Chip- oder Off-Chip-Speicher und/oder in Registern (gezeigt oder nicht gezeigt) gespeichert werden, die den ALU-Thread der Ausführungslogik 2900 konfigurieren, um einen oder mehrere hier beschriebene Algorithmen zum maschinellen Lernen, Architekturen für neuronale Netze, Anwendungsfälle oder Trainingsverfahren durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit den Merkmalen der 29A, B verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
30 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3000 mit maschinenlesbarem Code konfiguriert, der bei Ausführung durch die PPU 3000 die PPU 3000 dazu veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3000 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierter Schaltung implementiert ist und der Multi-Threading als Technik zur Latenzverbergung nutzt, die dazu konfiguriert ist, computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform beinhaltet die PPU 3000 einen oder mehrere Grafikkerne 1600. In mindestens einer Ausführungsform verweist ein Freund auf eine Ausführung-Thread und ist eine Instanziierung eines Satzes von Anweisungen, der dazu konfiguriert ist, von der PPU 3000 ausgeführt zu werden. In mindestens einer Ausführungsform ist die PPU 3000 eine Grafikverarbeitungseinheit („GPU“), die dazu konfiguriert ist, eine Grafik-Rendering-Pipeline zum Verarbeiten dreidimensionaler („3D“) Grafikdaten zu implementieren, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie einer Flüssigkristallanzeige-(„LCD“-)Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 3000 verwendet, um Berechnungen, wie lineare Algebraoperationen und Operationen für maschinelles Lernen, durchzuführen. 30 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zu Veranschaulichungszwecken dient und als nicht einschränkendes Beispiel für Prozessorarchitekturen ausgelegt werden sollte, die innerhalb des Umfangs dieser Offenbarung in Betracht gezogen werden, und dass ein beliebiger geeigneter Prozessor zur Ergänzung und/oder als Ersatz für diesen eingesetzt werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3000 so konfiguriert, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 3000 dazu konfiguriert, Deep-Learning-Systeme und -Anwendungen zu beschleunigen, einschließlich der folgenden nicht einschränkenden Beispiele: Plattformen für autonome Fahrzeuge, Deep Learning, Sprach-, Bild- und Texterkennungssysteme mit hoher Genauigkeit, intelligente Videoanalytik, Molekularsimulationen, Arzneimittelforschung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierungen und personalisierte Benutzerempfehlungen und andere.
In mindestens einer Ausführungsform beinhaltet die PPU 3000 ohne Einschränkung eine Eingabe/Ausgabe-(„E/A“-)Einheit 3006, eine Frontend-Einheit 3010, eine Planer-(Sequencer)-Einheit 3012, eine Arbeitsverteilungseinheit 3014, einen Hub 3016, eine Kreuzschiene („XBar“) 3020, ein oder mehrere Universalverarbeitungscluster („GPCs“) 3018 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3022. In mindestens einer Ausführungsform ist die PPU 3000 mit einem Host-Prozessor oder einer anderen PPUs 3000 über eine oder mehrere Hochgeschwindigkeits-GPU-Interconnects („GPU-Interconnects“) 3008 verbunden. In mindestens einer Ausführungsform ist die PPU 3000 über einen Systembus 3002 mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform ist die PPU 3000 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichervorrichtungen („Speicher“) 3004 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 3004 ohne Einschränkung eine oder mehrere Vorrichtungen mit dynamischem Direktzugriffsspeicher („DRAM“). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als HBM-Teilsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM Chips in jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann das Hochgeschwindigkeits-GPU-Interconnect 3008 eine drahtbasierte mehrspurige Kommunikationsverknüpfung betreffen, die durch Systeme zum Skalieren verwendet wird und eine oder mehrere PPUs 3000 in Kombination mit einer oder mehreren zentralen Verarbeitungseinheiten („CPUs“) beinhaltet und die Cache-Kohärenz zwischen PPUs 3000 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch da Hochgeschwindigkeits-GPU-Interconnect 3008 über den Hub 3016 zu/von anderen Einheiten der PPU 3000 übertragen, wie einer/einem oder mehreren Kopiermaschinen, Videocodierern, Videodecodern, Leistungsverwaltungseinheiten und anderen Komponenten, die in 30 möglicherweise nicht explizit veranschaulicht sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 3006 so konfiguriert, dass sie Kommunikation (z. B. Befehle, Daten) von einem Host-Prozessor (in 30 nicht veranschaulicht) über den Systembus 3002 überträgt und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3006 mit dem Host-Prozessor direkt über den Systembus 3002 oder durch eine oder mehrere Zwischenvorrichtungen, wie eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3006 über den Systembus 3002 mit einem oder mehreren anderen Prozessoren kommunizieren, wie einer oder mehreren der PPUs 3000. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3006 eine Peripheral-Component-Interconnect-Express-(„PCIe“-)Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3006 Schnittstellen zum Kommunizieren mit externen Vorrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3006 über den Systembus 3002 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die dazu konfiguriert sind, die PPU 3000 dazu zu veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 3006 decodierte Befehle an verschiedene andere Einheiten der PPU 3000, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 3010 übertragen und/oder an den Hub 3016 oder andere Einheiten der PPU 3000 übertragen, wie eine oder mehrere Kopiermaschinen, einen Videocodierer, einen Videodecoder, eine Leistungsverwaltungseinheit usw. (in 30 nicht explizit veranschaulicht). In mindestens einer Ausführungsform ist die E/A-Einheit 3006 dazu konfiguriert, Kommunikation zwischen und unter verschiedenen Logikeinheiten der PPU 3000 zu leiten.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3000 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen verarbeitet werden sollen. In mindestens einer Ausführungsform ist ein Puffer eine Region in einem Speicher, auf die sowohl ein Host-Prozessor als auch die PPU 3000 zugreifen können (z. B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann dazu konfiguriert sein, auf diesen Puffer in einem Systemspeicher zuzugreifen, der mit dem Systembus 3002 verbunden ist, und zwar über Speicheranforderungen, die über den Systembus 3002 von der E/A-Einheit 3006 übertragen werden. In mindestens einer Ausführungsform schreibt ein Host-Prozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger für einen Start des Befehlsstroms an die PPU 3000, sodass die Frontend-Einheit 3010 Zeiger für einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, indem sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3000 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 3010 an die Planer-Einheit 3012 gekoppelt (die als eine Sequencer-Einheit, ein Thread-Sequencer und/oder eine asynchrone Rechenmaschine bezeichnet werden kann), die verschiedene GPCs 3018 zum Verarbeiten von Tasks konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planer-Einheit 3012 dazu konfiguriert, Zustandsinformationen in Bezug auf verschiedene von der Planer-Einheit 3012 verwaltete Aufgabe zu verfolgen, wobei die Zustandsinformationen angeben können, welchem der GPCs 3018 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche mit Prioritätsstufe der Aufgabe assoziiert ist usw. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3012 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 3018.
In mindestens einer Ausführungsform ist die Planer-Einheit 3012 an die Arbeitsverteilungseinheit 3014 gekoppelt, die so konfiguriert ist, dass sie Tasks zur Ausführung auf den GPCs 3018 zuteilt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3014 eine Anzahl geplanter Tasks nach, die von der Planer-Einheit 3012 empfangen wurde, und die Arbeitsverteilungseinheit 3014 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 3018. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Schlitzen (z. B. 32 Schlitze), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 3018 zugewiesen sind; ein Pool aktiver Tasks kann eine Anzahl von Schlitzen (z. B. 4 Schlitze) für Tasks umfassen, die aktiv durch die GPCs 3018 verarbeitet werden, sodass, wenn einer der GPCs 3018 die Ausführung eines Tasks abschließt, dieser Task aus diesem Pool aktiver Tasks für den GPC 3018 entfernt wird und ein anderer Task aus einem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3018 eingeplant wird. Falls ein aktiver Task auf dem GPC 3018 inaktiv ist, wie, während er darauf wartet, dass eine Datenabhängigkeit aufgelöst wird, dann wird in mindestens einer Ausführungsform dieser aktive Task aus dem GPC 3018 entfernt und in diesen Pool ausstehender Tasks zurückgeführt, während ein anderer Task in diesem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3018 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3014 mit einem oder mehreren GPCs 3018 über die XBar 3020. In mindestens einer Ausführungsform ist die XBar 3020 ein Interconnect-Netzwerk, das viele Einheiten von PPU 3000 an andere Einheiten von PPU 3000 koppelt und dazu konfiguriert sein kann, die Arbeitsverteilungseinheit 3014 an einen konkreten GPC 3018 zu koppeln. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3000 über den Hub 3016 mit der XBar 3020 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben durch die Planer-Einheit 3012 verwaltet und durch die Arbeitsverteilungseinheit 3014 einem der GPCs 3018 zugeteilt. Der GPC 3018 ist in mindestens einer Ausführungsform konfiguriert, um Tasks zu verarbeiten und Ergebnisse zu generieren. In mindestens einer Ausführungsform können die Ergebnisse durch andere Aufgaben innerhalb des GPC 3018 verbraucht, über die XBar 3020 an einen anderen GPC 3018 geleitet oder in dem Speicher 3004 gespeichert werden. In mindestens einer Ausführungsform können die Ergebnisse über die Partitionseinheiten 3022, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in den/aus dem Speicher 3004 implementieren, in den Speicher 3004 geschrieben werden. In mindestens einer Ausführungsform können die Ergebnisse über das Hochgeschwindigkeits-GPU-Interconnect 3008 an eine andere PPU oder CPU übertragen werden. In mindestens einer Ausführungsform beinhaltet die PPU 3000 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3022, die gleich einer Anzahl von separaten und unterschiedlichen Speichervorrichtungen 3004 ist, die an die PPU 3000 gekoppelt sind, wie hierin in Verbindung mit 32 detaillierter beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3000 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen simultan durch die PPU 3000 ausgeführt und die PPU 3000 stellt Isolierung, Dienstgüte (quality of service - „QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform erzeugt eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die einen Treiberkernel dazu veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3000 zu erzeugen, und dieser Treiberkernel gibt Tasks an einen oder mehrere Datenströme aus, die von der PPU 3000 verarbeitet werden. In mindestens einer Ausführungsform umfasst jeder Task eine oder mehrere Gruppen zusammenhängender Threads, die als Warp, Wellenfront und/oder Welle bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp, eine Wellenfront und/oder Welle eine Vielzahl zusammenhängender Threads (z. B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können kooperierende Threads eine Vielzahl von Threads betreffen, die Anweisungen zum Ausführen von Tasks beinhalten und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 32 ausführlicher beschrieben.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie ein neuronales Netz, zu trainieren, der PPU 3000 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der Deep Learning-Anwendungsprozessor verwendet, um Informationen basierend auf einem trainierten Modell zum maschinellen Lernen (z. B. eines neuronalen Netzes), das von einem anderen Prozessor oder System oder von der PPU 3000 trainiert wurde, abzuleiten oder vorherzusagen. In mindestens einer Ausführungsform kann die PPU 3000 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 30 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
31 veranschaulicht ein Universalverarbeitungscluster („GPC“) 3100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 3100 der GPC 3018 der 30. In mindestens einer Ausführungsform beinhaltet jeder GPC 3100 ohne Einschränkung eine Anzahl von Hardware-Einheiten zur Verarbeitung von Tasks und beinhaltet jeder GPC 3100 ohne Einschränkung einen Pipelineverwalter 3102, eine Vor-Rasteroperationseinheit (pre-raster operations unit - „preROP“-Einheit) 3104, eine Rastermaschine 3108, eine Arbeitsverteilungskreuzschiene (work distribution crossbar - „WDX“) 3116, eine Speicherverwaltungseinheit („MMU“) 3118, ein oder mehrere Datenverarbeitungscluster (Data Processing Clusters - „DPCs“) 3106 und eine beliebige geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3100 von dem Pipelineverwalter 3102 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipelineverwalter 3102 die Konfiguration eines oder mehrerer DPCs 3106 für die Verarbeitung von Tasks, die dem GPC 3100 zugeordnet sind. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 3102 mindestens einen von einem oder mehreren DPCs 3106 dazu, mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3106 dazu konfiguriert, ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor (streaming multi-processor - „SM“) 3114 auszuführen. In mindestens einer Ausführungsform ist der Pipelineverwalter 3102 dazu konfiguriert, die von einer Arbeitsverteilungseinheit empfangenen Pakete in mindestens einer Ausführungsform an die entsprechenden Logikeinheiten innerhalb des GPC 3100 zu leiten und einige Pakete können an Festfunktions-Hardwareeinheiten in der preROP 3104 und/oder die Rastermaschine 3108 geleitet werden, während andere Pakete an die DPCs 3106 zur Verarbeitung durch eine Primitivmaschine 3112 oder den SM 3114 geleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipelineverwalter 3102 mindestens einen der DPCs 3106 zum Implementieren eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die preROP-Einheit 3104 dazu konfiguriert, in mindestens einer Ausführungsform die von der Rastermaschine 3108 und den DPCs 3106 erzeugten Daten an eine Rasteroperationseinheit („ROP“-Einheit) in der Partitionseinheit 3022 zu leiten, die vorstehend in Verbindung mit 30.beschrieben ist. In mindestens einer Ausführungsform ist die preROP-Einheit 3104 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform beinhaltet die Rastermaschine 3108 ohne Einschränkung eine Anzahl von Festfunktions-Hardwareeinheiten, die dazu konfiguriert sind, verschiedene Rasteroperationen durchzuführen, und in mindestens einer Ausführungsform beinhaltet die Rastermaschine 3108 ohne Einschränkung eine Einrichtungsmaschine, eine Grobrastermaschine, eine Cullingmaschine, eine Clippingmaschine, eine Feinrastermaschine, eine Kachelverschmelzungsmaschine und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform empfängt die Setupmaschine transformierte Vertices und sie erzeugt Ebenengleichungen, die mit dem durch die Vertices definierten geometrischen Primitiv assoziiert sind; die Ebenengleichungen werden an eine Grobrastermaschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für das Primitiv zu erzeugen; die Ausgabe einer Grobrastermaschine wird an eine Cullingmaschine übertragen, in der Fragmente, die mit einem Primitiv assoziiert sind und einen z-Test nicht bestehen, Culling unterzogen werden und an eine Clippingmaschine übertragen werden, in der Fragmente, die außerhalb eines Sichtkegelstumpfes liegen, Clipping unterzogen werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinrastermaschine übergeben, um Attribute für Pixelfragmente basierend auf Ebenengleichungen zu erzeugen, die durch eine Setupmaschine erzeugt werden. In mindestens einer Ausführungsform umfasst eine Ausgabe der Rastermaschine 3108 Fragmente, die von einer beliebigen geeigneten Einheit, wie von einem in dem DPC 3106 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform umfasst jeder DPC 3106, der in dem GPC 3100 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung (M-Pipe Controller - „MPC“) 3110; eine Primitivmaschine 3112; einen oder mehrere SMs 3114; und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform steuert die MPC 3110 den Betrieb des DPC 3106 und leitet von dem Pipelineverwalter 3102 empfangene Pakete an die entsprechenden Einheiten in dem DPC 3106. In mindestens einer Ausführungsform werden Pakete, die mit einem Vertex assoziiert sind, an die Primitivmaschine 3112 geleitet, die dazu konfiguriert ist, Vertexattribute, die mit einem Vertex assoziiert sind, aus dem Speicher abzurufen; im Gegensatz dazu können Pakete, die mit einem Shader-Programm assoziiert sind, an den SM 3114 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3114 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der dazu konfiguriert ist, Tasks zu verarbeiten, die durch eine Anzahl von Threads dargestellt sind. In mindestens einer Ausführungsform weist der SM 3114 mehrere Threads auf und ist dazu konfiguriert, eine Vielzahl von Threads (z. B. 32 Threads) aus einer konkreten Gruppe von Threads gleichzeitig auszuführen und eine Single-Instruction-Multiple-Data-(„SIMD“-)Architektur zu implementieren, bei der jeder Thread in einer Gruppe von Threads (z. B. ein Warp, eine Wellenfront, eine Welle) dazu konfiguriert ist, einen anderen Datensatz basierend auf dem gleichen Anweisungssatz zu verarbeiten. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads einen gemeinsamen Satz von Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 3114 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Datensatz basierend auf diesem gemeinsamen Satz von Anweisungen verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden Warp (der als Wellenfronten und/oder Wellen bezeichnet werden kann) geführt, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht werden, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungszustand für jeden einzelnen Thread beibehalten, wodurch gleichwertige Nebenläufigkeit zwischen allen Threads, innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird der Ausführungszustand für jeden einzelnen Thread beibehalten und Threads, die gemeinsame Anweisungen ausführen, können zur besseren Effizienz konvergiert und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3114 wird hier ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMLJ 3118 eine Schnittstelle zwischen dem GPC 3100 und einer Speicherpartitionseinheit (z. B. der Partitionseinheit 3022 der 30) bereit und stellt die MMU 3118 die Übersetzung virtueller Adressen in physische Adressen, den Speicherschutz und die Vermittlung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMLJ 3118 einen oder mehrere Adressübersetzungspuffer („TLBs“) zum Durchführen der Übersetzung von virtuellen Adressen in physische Adressen in Speicher bereit.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie ein neuronales Netz, zu trainieren, dem GPC 3100 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der GPC 3100 verwendet, um Informationen basierend auf einem trainierten Modells des maschinellen Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den GPC 3100 trainiert wurde. In mindestens einer Ausführungsform kann der GPC 3100 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 31 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
32 veranschaulicht eine Speicherpartitionseinheit 3200 einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet die Speicherpartitionseinheit 3200 ohne Einschränkung eine Rasteroperations-(„ROP“-)Einheit 3202, einen Cache 3204 der Ebene zwei („L2“-), eine Speicherschnittstelle 3206 und eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3206 an Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3206 32-, 64-, 128-, 1024-Bit-Datenbusse oder Ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform beinhaltet die PPU U Speicherschnittstellen 3206, wobei U eine positive Ganzzahl ist, mit einer Speicherschnittstelle 3206 pro Paar von Partitionseinheiten 3200, wobei jedes Paar von Partitionseinheiten 3200 mit einer entsprechenden Speichervorrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU zum Beispiel mit bis zu Y Speichervorrichtungen verbunden sein, wie mit Speicherstapeln mit hoher Bandbreite oder mit einem synchronen dynamischen Direktzugriffsspeicher mit Graphics-Double-Data-Rate-Version 5 („GDDR5-SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3206 eine Speicherschnittstelle mit Speicher mit hoher Bandbreite der zweiten Generation („HBM2“) und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich HBM2-Speicherstapel auf einem physischen Gehäuse mit einer PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Leistungs- und Flächeneinsparungen bereitstellt. In mindestens einer Ausführungsform beinhaltet jeder HBM2-Stapel ohne Einschränkung vier Speicher-Dies mit Y=4, wobei jeder HBM2-Stapel zwei 128-Bit-Kanäle pro Die für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit beinhaltet. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. In mindestens einer Ausführungsform kann der ECC eine höhere Zuverlässigkeit für Rechenanwendungen bereitstellen, die für Datenkorruption empfindlich sind.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionseinheit 3200 einen vereinheitlichten Speicher, um einen einzelnen vereinheitlichten virtuellen Adressraum für den Speicher der zentralen Verarbeitungseinheit („CPU“) und der PPU bereitzustellen, wodurch die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht wird. In mindestens einer Ausführungsform wird die Häufigkeit von Zugriffen durch eine PPU auf einen Speicher, der sich auf anderen Prozessoren befindet, verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger auf Seiten zugreift. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3008 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen generieren, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3200 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. In mindestens einer Ausführungsform ist der Speicher für mehrere Kopiermaschine-Operationen zwischen mehreren Prozessoren gepinnt (d. h. nicht auslagerbar), was den verfügbaren Speicher erheblich reduziert. In mindestens einer Ausführungsform können bei Hardware-Seitenfehlern Adressen an Kopiermaschinen übergeben werden, ohne Rücksicht darauf, ob Speicherseiten speicherresident sind und ein Kopierprozess transparent ist.
Daten aus dem Speicher 3004 der 30 oder einem anderen Systemspeicher werden gemäß mindestens einer Ausführungsform durch die Speicherpartitionseinheit 3200 abgerufen und in dem L2-Cache 3204 gespeichert, der sich auf dem Chip befindet und von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3200 beinhaltet in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Caches, der mit einer entsprechenden Speichervorrichtung assoziiert ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb der GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3114 der 31 einen Level-1-(„L1“-)Cache implementieren, wobei dieser L1-Cache ein privater Speicher ist, der für einen konkreten SM 3114 dediziert ist, und Daten aus dem L2-Cache 3204 werden abgerufen und in jedem L1-Cache zum Verarbeiten in funktionellen Einheiten der SMs 3114 gespeichert. In mindestens einer Ausführungsform ist der L2-Cache 3204 an die Speicherschnittstelle 3206 und die XBar 3020, in 30 gezeigt, gekoppelt.
In mindestens einer Ausführungsform führt die ROP-Einheit 3202 Grafikrasteroperationen durch, die mit der Pixelfarbe in Bezug stehen, wie Farbkomprimierung, Pixel-Blending und andere. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3202 die Tiefenprüfung in Verbindung mit der Rastermaschine 3108, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment assoziiert ist, von einer Cullingmaschine der Rastermaschine 3108 empfängt. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für eine mit einem Fragment assoziierte Sampler-Stelle geprüft. Falls dieses Fragment die Tiefenprüfung für diese Abtaststelle besteht, aktualisiert die ROP-Einheit 3202 dann in mindestens einer Ausführungsform den Tiefenpuffer und überträgt ein Ergebnis dieser Tiefenprüfung an die Rastermaschine 3108. Es versteht sich, dass sich eine Anzahl der Partitionseinheiten 3200 von einer Anzahl der GPCs unterscheiden kann und daher kann jede ROP-Einheit 3202 in mindestens einer Ausführungsform an jeden GPC gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3202 die von verschiedenen GPCs empfangenen Pakete und bestimmt, ob ein durch die ROP-Einheit 3202 erzeugtes Ergebnis zu der XBar 3020 durchgeroutet werden soll.
33 veranschaulicht einen Streaming-Multiprozessor („SM“) 3300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3300 der SM der 31. In mindestens einer Ausführungsform beinhaltet der SM 3300 ohne Einschränkung einen Anweisungs-Cache 3302; eine oder mehrere Planer-Einheiten 3304 (die als Sequencer-Einheiten bezeichnet werden können); eine Registerdatei 3308; einen oder mehrere Verarbeitungskerne („Kerne“) 3310; eine oder mehrere Spezialfunktionseinheiten (special function units - „SFUs“) 3312; eine oder mehrere Lade-/Speichereinheiten (load/store units - „LSUs“) 3314; ein Interconnect-Netzwerk 3316; einen gemeinsam genutzten Speicher/Cache der Ebene eins („L1“) 3318 und/oder eine beliebige geeignete Kombination davon. In mindestens einer Ausführungsform führen die LSUs 3314 das Laden von Speicheroperationen durch, die dem Laden/Speichern von Daten (z. B. Anweisungen) entsprechen, um eine Operation auszuführen (z. B. eine API, einen API-Aufruf).
In mindestens einer Ausführungsform teilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf Universalverarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“) zu, und jeder Task wird einem konkreten Datenverarbeitungscluster („DPC“) innerhalb eines GPC zugeordnet, und falls ein Task mit einem Shader-Programm assoziiert ist, wird dieser Task einem der SMs 3300 zugeordnet (die als Cus und/oder Slices bezeichnet werden können). In mindestens einer Ausführungsform empfängt die Planer-Einheit 3304 (der als ein Sequencer und/oder eine asynchrone Rechenmaschine bezeichnet werden kann), Tasks von eine Arbeitsverteilungseinheit und verwaltet die Anweisungsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3300 zugewiesen sind. In mindestens einer Ausführungsform plant die Planer-Einheit 3304 Thread-Blöcke für die Ausführung als Warps (die als Wellenfronten und/oder Wellen bezeichnet werden können) aus parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugeordnet ist. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planer-Einheit 3304 eine Vielzahl von unterschiedlichen Thread-Blöcken, indem sie unterschiedlichen Thread-Blöcken Warps zuordnet und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl von unterschiedlichen kooperativen Gruppen verschiedenen funktionellen Einheiten (z. B. Verarbeitungskernen 3310, SFUs 3312 und LSUs 3314) zuteilt.
In mindestens einer Ausführungsform können kooperative Gruppen (die auch als Wellenfronten und/oder Wellen bezeichnet werden können) auf ein Programmiermodell zur Organisation von Gruppen kommunizierender Threads verweisen, das es den Entwicklern ermöglicht, die Granularität auszudrücken, mit der die Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als Thread-Blöcke definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, mehr Flexibilität beim Entwurf und eine Wiederverwendung der Software in Form von gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit bei Teilblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularitäten zu definieren und kollektive Operationen, wie die Synchronisierung von Threads, in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt dieses Programmiermodell eine saubere Komposition über Software-Grenzen hinweg, sodass sich Bibliotheken und Dienstprogrammfunktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen die Primitive der kooperativen Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Produzent-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein gesamtes Gitter von Thread-Blöcken beinhalten.
In mindestens einer Ausführungsform ist eine Zuteilungseinheit 3306 dazu konfiguriert, Anweisungen an eine oder mehrere funktionelle Einheiten überträgt, und die Planer-Einheit 3304 beinhaltet ohne Einschränkung zwei Zuteilungseinheiten 3306, die es ermöglichen, dass zwei unterschiedliche Anweisungen aus einem gemeinsamen Warp während jedes Taktzyklus zugeteilt werden. In mindestens einer Ausführungsform beinhaltet jede Planer-Einheit 3304 eine einzelne Zuteilungseinheit 3306 oder zusätzliche Zuteilungseinheiten 3306.
In mindestens einer Ausführungsform beinhaltet jeder SM 3300 (die als eine CU und/oder ein Slice bezeichnet werden kann) in mindestens einer Ausführungsform ohne Einschränkung die Registerdatei 3308, die einen Satz von Registern für funktionelle Einheiten des SM 3300 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3308 derart zwischen jeder funktionellen Einheit aufgeteilt, dass jeder funktionellen Einheit ein dedizierter Abschnitt der Registerdatei 3308 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 3308 auf unterschiedliche Warps aufgeteilt, die durch den SM 3300 ausgeführt werden, und die Registerdatei 3308 stellt temporären Datenspeicher für Operanden bereit, die mit Datenpfaden von funktionellen Einheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3300 ohne Einschränkung eine Vielzahl von L Verarbeitungskernen 3310, wobei L eine positive Ganzzahl ist. In mindestens einer Ausführungsform beinhaltet der SM 3300 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 3310. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3310 ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den IEEE 754-2008-Standard für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 3310 ohne Einschränkung 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Integerkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
Tensorkerne sind gemäß mindestens einer Ausführungsform dazu konfiguriert, Matrixoperationen durchzuführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3310 enthalten. In mindestens einer Ausführungsform sind Tensorkerne dazu konfiguriert, Deep-Learning-Matrixarithmetik auszuführen, wie Faltungsoperationen für das Training und Inferenzieren neuronaler Netzwerke. In mindestens einer Ausführungsform arbeitet jeder Tensorkern an einer 4x4-Matrix und er führt eine Matrixmultiplikations- und -akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne an 16-Bit-Gleitkommaeingabedaten mit 32-Bit-Gleitkommaakkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung von 32-Bit-Gleitkommaaddition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform legt eine API, wie die CUDA 9 C++-API, spezielle Matrixlade-, Matrixmultiplizier- und -akkumulations- und Matrixspeicheroperationen offen, um Tensorkerne aus einem CUDA-C++-Programm effizient zu verwenden. In mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp (der als eine Wellenfront und/oder Welle bezeichnet werden kann) erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3300 ohne Einschränkung M SFUs 3312, die Spezialfunktionen durchführen (z. B. Attributbewertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform beinhalten die SFUs 3312 ohne Einschränkung eine Baum-Traversal-Einheit, die dazu konfiguriert ist, eine hierarchische Baumdatenstruktur zu traversieren. In mindestens einer Ausführungsform beinhalten die SFUs 3312 ohne Einschränkung eine Textureinheit, die dazu konfiguriert ist, Texturkartenfilteroperationen durchzuführen. In mindestens einer Ausführungsform sind die Textureinheiten dazu konfiguriert, Texturkarten (z. B. ein 2D-Array von Texeln) aus Speicher zu laden und Texturkarten abzutasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die durch den SM 3300 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsam genutzten Speicher/L1-Cache 3318 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Textur-Maps mit unterschiedlichen Detailstufen), gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet jeder SM 3300 ohne Einschränkung zwei Textureinheiten.
Jeder SM 3300 umfasst in mindestens einer Ausführungsform ohne Einschränkung N LSUs 3314, die Lade- und Speicheroperationen zwischen dem gemeinsam genutzten Speicher/L1-Cache 3318 und der Registerdatei 3308 implementieren. Das Interconnect-Netz 3316 verbindet in mindestens einer Ausführungsform jede funktionelle Einheit mit der Registerdatei 3308 und LSU 3314 mit der Registerdatei 3308 und dem gemeinsam genutzten Speicher/L1-Cache 3318. In mindestens einer Ausführungsform ist das Interconnect-Netz 3316 eine Kreuzschiene, die dazu konfiguriert sein kann, beliebige funktionelle Einheiten mit beliebigen Registern in der Registerdatei 3308 zu verbinden und LSUs 3314 mit der Registerdatei 3308 und Speicherorten im gemeinsam genutzten Speicher/L1-Cache 3318 zu verbinden.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3318 ein Array von chipinternem Speicher, das in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3300 und der Primitivmaschine sowie zwischen Threads in dem SM 3300 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3318 ohne Einschränkung eine Speicherkapazität von 128 KB und er befindet sich in einem Pfad von dem SM 3300 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsam genutzte Speicher/L1-Cache 3318 in mindestens einer Ausführungsform zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von dem gemeinsam genutzten Speicher/L1-Cache 3318, L2-Cache und Speicher Ergänzungsspeicher.
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität durch Programme, die keinen gemeinsam genutzten Speicher verwenden, als Cache verwendet oder sie kann so verwendet werden, wie, falls der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte einer Kapazität verwendet, und Textur- und Lade-/Speicheroperationen die verbleibende Kapazität verwenden können. Die Integration in den gemeinsam genutzten Speicher/L1-Cache 3318 ermöglicht dem gemeinsam genutzten Speicher/L1-Cache 3318 gemäß mindestens einer Ausführungsform als Leitung mit hohem Durchsatz für Streaming-Daten zu fungieren, während simultan Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten bereitgestellt wird. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen konfiguriert ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Festfunktions-Grafikverarbeitungseinheiten umgangen, wodurch ein viel einfacheres Programmiermodell entsteht. In einer Konfiguration für Universalparallelberechnungen ordnet eine Arbeitsverteilungseinheit in mindestens einer Ausführungsform Blöcke von Threads direkt den DPCs zu und verteilt diese. In mindestens einer Ausführungsform führen Threads in einem Block ein gemeinsames Programm aus, wobei eine eindeutige Thread-ID bei der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3300 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsam genutzte Speicher/L1-Cache 3318 zur Kommunikation zwischen den Threads und die LSU 3314 zum Lesen des und Schreiben in den globalen Speicher durch den gemeinsam genutzten Speicher/L1-Cache 3318 und die Speicherpartitionseinheit verwendet werden. Wenn er in mindestens einer Ausführungsform für Universalparallelberechnungen konfiguriert ist, schreibt der SM 3300 Befehle, die von der Planer-Einheit 3304 verwendet werden können, um neue Arbeit in den DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. In mindestens einer Ausführungsform ist eine PPU auf einem einzelnen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Anweisungssatz („RISC“), einer Speicherverwaltungseinheit („MMLJ“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
In mindestens einer Ausführungsform kann eine PPU in einer Grafikkarte beinhaltet sein, die eine oder mehrere Speichervorrichtungen beinhaltet. In mindestens einer Ausführungsform kann die Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann diese PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz einer Hauptplatine enthalten ist.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt. In mindestens einer Ausführungsform wird der Deep-Learning-Anwendungsprozessor verwendet, um ein Modell für maschinelles Lernen, wie ein neuronales Netz, zu trainieren, dem SM 3300 bereitgestellte Informationen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform wird der SM 3300 verwendet, um Informationen basierend auf einem trainierten Modell für maschinelles Lernen (z. B. eines neuronalen Netzes) abzuleiten oder vorherzusagen, das durch einen anderen Prozessor oder ein anderes System oder durch den SM 3300 trainiert wurde. In mindestens einer Ausführungsform kann der SM 3300 verwendet werden, um einen oder mehrere der hierin beschriebenen Anwendungsfälle für neuronale Netze durchzuführen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 33 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
Es werden Ausführungsformen offenbart, die mit einer virtualisierten Rechenplattform für weiterentwickeltes Rechnen in Bezug stehen, wie Bildinferenz und Bildverarbeitung in medizinischen Anwendungen. Ohne Einschränkung können Ausführungsformen Radiografie, Magnetresonanztomografie (MRT), Nuklearmedizin, Ultraschall, Sonografie, Elastografie, fotoakustische Bildgebung, Tomografie, Echokardiografie, funktionelle Nahinfrarotspektroskopie und Magnetpartikelbildgebung oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können eine virtualisierte Rechenplattform und die hierin beschriebenen damit assoziierten Prozesse zusätzlich oder alternativ ohne Einschränkung in der Forensikanalyse, der Erfassung und Bildgebung des Untergrunds (z. B. Ölexploration, Archäologie, Paläontologie usw.), der Topografie, der Ozeanografie, der Geologie, der Osteologie, der Meteorologie, der intelligenten Bereichs- oder Objektverfolgung und -überwachung, der Sensordatenverarbeitung (z. B. RADAR, SONAR, LIDAR usw.) und/oder der Genomik und Gensequenzierung verwendet werden.
Unter Bezugnahme auf 34 ist 34 ein beispielhaftes Datenablaufdiagramm für einen Prozess 3400 zum Erzeugen und Einsetzen einer Bildverarbeitungs- und -inferenzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozess 3400 zur Verwendung mit Bildgebungsvorrichtungen, Verarbeitungsvorrichtungen, Genomikvorrichtungen, Gensequenzierungsvorrichtungen, Radiologievorrichtungen und/oder anderen Vorrichtungstypen in einer oder mehreren Einrichtungen 3402 eingesetzt werden, wie in medizinischen Einrichtungen, Krankenhäusern, Gesundheitsinstituten, Kliniken, Forschungs- oder Diagnoselabors usw. In mindestens einer Ausführungsform kann der Prozess 3400 zum Ausführen einer Genomanalyse und -inferenz an Sequenzierungsdaten eingesetzt werden. Beispiele für Genomanalysen, die unter Verwendung der hierin beschriebenen Systeme und Prozesse durchgeführt werden können, beinhalten ohne Einschränkung Varianten-Calling, Mutationserfassung und Quantifizierung der Genexpression.
In mindestens einer Ausführungsform kann der Prozess 3400 innerhalb eines Trainingssystems 3404 und/oder eines Einsatzsystems 3406 ausgeführt werden. In mindestens einer Ausführungsform kann das Trainingssystem 3404 verwendet werden, um das Training, den Einsatz und die Implementierung von Modellen des maschinellen Lernens (z. B. neuronale Netze, Objekterfassungsalgorithmen, Algorithmen des maschinellen Sehens usw.) zur Verwendung in dem Einsatzsystem 3406 durchzuführen. In mindestens einer Ausführungsform kann das Einsatzsystem 3406 dazu konfiguriert sein, Verarbeitungs- und Rechenressourcen in einer verteilten Rechenumgebung abzuladen, um die Infrastrukturanforderungen in der Einrichtung 3402 zu reduzieren. In mindestens einer Ausführungsform kann das Einsatzsystem 3406 eine gestraffte Plattform zum Auswählen, individuellen Anpassen und Implementieren virtueller Instrumente zur Verwendung mit Bildgebungsvorrichtungen (z. B. MRT, CT-Scan, Röntgen, Ultraschall usw.) oder Sequenzierungsvorrichtungen in der Einrichtung 3402 bereitstellen. In mindestens einer Ausführungsform können virtuelle Instrumente softwaredefinierte Anwendungen zum Durchführen einer oder mehrerer Verarbeitungsoperationen in Bezug auf Bildgebungsdaten beinhalten, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können eine oder mehrere Anwendungen in einer Pipeline Dienste (z. B. Inferenz, Visualisierung, Berechnung, KI usw.) des Einsatzsystems 3406 während der Ausführung von Anwendungen verwenden oder aufrufen.
In mindestens einer Ausführungsform können einige der Anwendungen, die in weiterentwickelten Verarbeitungs- und Inferenzpipelines verwendet werden, Modelle des maschinellen Lernens oder andere KI verwenden, um einen oder mehrere Verarbeitungsschritte durchzuführen. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens in der Einrichtung 3402 unter Verwendung von Daten 3408 (wie Bildgebungsdaten) trainiert werden, die in der Einrichtung 3402 erzeugt werden (und auf einem oder mehreren Servern eines Bildarchivierungs- und Kommunikationssystems (picture archiving and communication system - PACS) in der Einrichtung 3402 gespeichert sind), und sie können unter Verwendung von Bildgebungs- oder Sequenzierungsdaten 3408 aus einer anderen Einrichtung oder anderen Einrichtungen (z. B. einem anderen Krankenhaus, Labor, einer anderen Klinik usw.) oder einer Kombination davon trainiert werden. In mindestens einer Ausführungsform kann das Trainingssystem 3404 verwendet werden, um Anwendungen, Dienste und/oder andere Ressourcen zum Erzeugen von funktionierenden, einsatzfähigen Modellen des maschinellen Lernens für das Einsatzsystem 3406 bereitzustellen.
In mindestens einer Ausführungsform kann eine Modellregistrierungsdatenbank 3424 durch Objektspeicher unterstützt werden, der Versionierung und Objekt-Metadaten unterstützen kann. In mindestens einer Ausführungsform kann Objektspeicherung beispielsweise durch eine mit Cloud-Speicherung (z. B. einer Cloud 3526 der 35) kompatible Anwendungsprogrammierschnittstelle (API) von innerhalb einer Cloud-Plattform zugänglich sein. In mindestens einer Ausführungsform können Modelle des maschinellen Lernens innerhalb der Modellregistrierungsdatenbank 3424 durch Entwickler oder Partner eines Systems, das mit einer API interagiert, hochgeladen, aufgelistet, modifiziert oder gelöscht werden. In mindestens einer Ausführungsform kann eine API Zugriff auf Verfahren bereitstellen, die es Benutzern mit zweckmäßigen Anmeldeinformationen ermöglichen, Modelle mit Anwendungen zu assoziieren, sodass Modelle als Teil der Ausführung von containerisierten Instanziierungen von Anwendungen ausgeführt werden können.
In mindestens einer Ausführungsform kann eine Trainingspipeline 3504 (35) ein Szenario beinhalten, in dem die Einrichtung 3402 ihr eigenes Modell des maschinellen Lernens trainiert oder ein bestehendes Modell des maschinellen Lernen aufweist, das optimiert oder aktualisiert werden muss. In mindestens einer Ausführungsform können Bildgebungsdaten 3408, die durch Bildgebungsvorrichtung(en), Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen generiert wurden, empfangen werden. In mindestens einer Ausführungsform kann, sobald Bildgebungsdaten 3408 empfangen werden, die KI-gestützte Annotation 3410 verwendet werden, um beim Erzeugen von Annotationen zu helfen, die den Bildgebungsdaten 3408 entsprechen, die als Ground-Truth-Daten für ein Modell des maschinellen Lernens verwendet werden sollen. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3410 ein oder mehrere Modelle des maschinellen Lernens (z. B. neuronale Faltungsnetze (CNNs)) beinhalten, die darauf trainiert werden können, Annotationen zu erzeugen, die bestimmten Typen von Bildgebungsdaten 3408 (z. B. von bestimmten Vorrichtungen) und/oder bestimmten Typen von Anomalien in den Bildgebungsdaten 3408 entsprechen. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 3410 dann direkt verwendet oder unter Verwendung eines Annotationswerkzeugs (z. B. von einem Forscher, Kliniker, Arzt, Wissenschaftler usw.) eingestellt oder fein abgestimmt werden, um Ground-Truth-Daten zu generieren. In mindestens einer Ausführungsform können in einigen Beispielen annotierte Klinikdaten 3412 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler, Techniker usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform können die KI-gestützten Annotationen 3410, annotierten Klinikdaten 3412 oder eine Kombination davon als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann ein trainiertes Modell des maschinellen Lernens als Ausgabemodell 3416 bezeichnet werden und durch das Einsatzsystem 3406 verwendet werden, wie hierin beschrieben.
In mindestens einer Ausführungsform kann die Trainingspipeline 3504 (35) ein Szenario beinhalten, in dem die Einrichtung 3402 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3406 benötigt, die Einrichtung 3402 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform kann ein bestehendes Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3424 ausgewählt werden. In mindestens einer Ausführungsform kann die Modellregistrierungsdatenbank 3424 Modelle des maschinellen Lernens beinhalten, die zum Durchführen einer Vielfalt von unterschiedlichen Inferenzierungs-Tasks an Bildgebungsdaten trainiert sind. In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3424 an Bildgebungsdaten von anderen Einrichtungen als der Einrichtung 3402 trainiert worden sein (z. B. Einrichtungen, die sich an einem anderen Ort befinden). In mindestens einer Ausführungsform können die Modelle des maschinellen Lernens an Bildgebungsdaten von einem Ort, zwei Orten oder einer beliebigen Anzahl von Orten trainiert worden sein. In mindestens einer Ausführungsform kann das Training beim Trainieren an Bildgebungsdaten von einem spezifischen Ort an diesem Ort oder mindestens auf eine Weise stattfinden, mit der die Vertraulichkeit der Bildgebungsdaten geschützt wird oder die Übermittlung der Bildgebungsdaten außerhalb der Räumlichkeiten eingeschränkt wird (z. B. zur Einhaltung von HIPAA-Vorschriften, Datenschutzvorschriften usw.). In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens, sobald es an einem Ort trainiert - oder teilweise trainiert - wurde, zur Modellregistrierungsdatenbank 3424 hinzugefügt werden. In mindestens einer Ausführungsform kann ein Modell des maschinellen Lernens dann in einer beliebigen Anzahl von anderen Einrichtungen erneut trainiert oder aktualisiert werden und ein erneut trainiertes oder aktualisiertes Modell kann in der Modellregistrierungsdatenbank 3424 verfügbar gemacht werden. In mindestens einer Ausführungsform kann dann ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3424 ausgewählt werden - und als Ausgabemodell 3416 bezeichnet werden - und in dem Einsatzsystem 3406 verwendet werden, um einen oder mehrere Verarbeitungs-Tasks für eine oder mehrere Anwendungen eines Einsatzsystems durchzuführen.
In mindestens einer Ausführungsform kann die Trainingspipeline 3504 (35) in einem Szenario verwendet werden, das beinhaltet, dass die Einrichtung 3402 ein Modell des maschinellen Lernens zur Verwendung beim Durchführen eines oder mehrerer Verarbeitungs-Tasks für eine oder mehrere Anwendungen in dem Einsatzsystem 3406 erfordert, die Einrichtung 3402 aber möglicherweise derzeit kein derartiges Modell des maschinellen Lernens aufweist (oder möglicherweise kein Modell aufweist, das für derartige Zwecke optimiert, effizient oder effektiv ist). In mindestens einer Ausführungsform könnte ein aus der Modellregistrierungsdatenbank 3424 ausgewähltes Modell des maschinellen Lernens aufgrund von Unterschieden bei den Populationen, genetischen Variationen, der Robustheit der zum Trainieren eines Modells des maschinellen Lernens verwendeten Trainingsdaten, der Verschiedenartigkeit der Anomalien der Trainingsdaten und/oder anderer Probleme mit den Trainingsdaten nicht für die in der Einrichtung 3402 erzeugten Bildgebungsdaten 3408 fein abgestimmt oder optimiert sein. In mindestens einer Ausführungsform kann KI-gestützte Annotation 3410 verwendet werden, um beim Erzeugen von Annotationen, die den Bildgebungsdaten 3408 entsprechen, die als Ground-Truth-Daten für das erneute Trainieren oder Aktualisieren eines Modells zum maschinellen Lernens verwendet werden sollen, zu helfen. In mindestens einer Ausführungsform können annotierte Klinikdaten 3412 (z. B. Annotationen, die von einem Kliniker, Arzt, Wissenschaftler usw. bereitgestellt werden) als Ground-Truth-Daten für das Training eines Modells des maschinellen Lernens verwendet werden. In mindestens einer Ausführungsform kann das erneute Trainieren oder Aktualisieren eines Modells des maschinellen Lernens als Modelltraining 3414 bezeichnet werden. In mindestens einer Ausführungsform kann das Modelltraining 3414 - z. B. KI-gestützte Annotationen 3410, annotierte Klinikdaten 3412 oder eine Kombination davon - als Ground-Truth-Daten für das erneute Training oder Aktualisieren eines Modells des maschinellen Lernens verwendet werden.
In mindestens einer Ausführungsform kann das Einsatzsystem 3406 Software 3418, Dienste 3420, Hardware 3422 und/oder andere Komponenten, Merkmale und Funktionalitäten beinhalten. In mindestens einer Ausführungsform kann das Einsatzsystem 3406 einen Software-„Stapel“ beinhalten, sodass die Software 3418 auf den Diensten 3420 aufgebaut sein kann und die Dienste 3420 verwenden kann, um einige oder alle Verarbeitungs-Tasks durchzuführen, und die Dienste 3420 und die Software 3418 können auf der Hardware 3422 aufgebaut sein und die Hardware 3422 verwenden, um Verarbeitungs-, Speicher- und/oder andere Rechen-Tasks des Einsatzsystems 3406 auszuführen.
In mindestens einer Ausführungsform kann die Software 3418 eine beliebige Anzahl von unterschiedlichen Containern beinhalten, wobei jeder Container eine Instanziierung einer Anwendung ausführen kann. In mindestens einer Ausführungsform kann jede Anwendung einen oder mehrere Verarbeitungs-Tasks in einer weiterentwickelten Verarbeitungs- und Inferenzpipeline durchführen (z. B. Inferenz, Objekterfassung, Merkmalserfassung, Segmentierung, Bildverbesserung, Kalibrierung usw.). In mindestens einer Ausführungsform kann für jeden Typ von Bildgebungsvorrichtung (z. B. CT, MRT, Röntgen, Ultraschall, Sonografie, Echokardiografie usw.), Sequenzierungsvorrichtung, Radiologievorrichtung, Genomikvorrichtung usw. eine beliebige Anzahl von Containern vorhanden sein, die einen Datenverarbeitungs-Task in Bezug auf Bildgebungsdaten 3408 (oder andere Datentypen, wie die hierin beschriebenen), die durch eine Vorrichtung generiert werden, durchführen können. In mindestens einer Ausführungsform kann eine weiterentwickelte Verarbeitungs- und Inferenzpipeline basierend auf Auswahlen unterschiedlicher Container definiert werden, die zum Verarbeiten von Bildgebungsdaten 3408 gewünscht oder erforderlich sind, zusätzlich zu Containern, die Bildgebungsdaten zur Verwendung durch jeden Container und/oder zur Verwendung durch die Einrichtung 3402 nach dem Verarbeiten durch eine Pipeline empfangen und konfigurieren (z. B. zur Rückkonvertierung von Ausgaben in einen verwendbaren Datentyp, wie Daten der digitalen Bildgebung und Kommunikation in der Medizin (digital imaging and communications in medicine - DICOM), Daten eines Radiologieinformationssystems (radiology information system - RIS), Daten eines Klinikinformationssystems (clinical information system - CIS), Daten zum Aufruf einer entfernten Prozedur (remote procedure call - RPC), Daten, die im Wesentlichen mit einer Schnittstelle zur Darstellungszustandsübermittlung (representation state transfer - REST) konform sind, Daten, die im Wesentlichen mit einer dateibasierten Schnittstelle konform sind, und/oder Rohdaten, zur Speicherung und Anzeige in der Einrichtung 3402). In mindestens einer Ausführungsform kann eine Kombination von Containern innerhalb der Software 3418 (die z. B. eine Pipeline bilden) als virtuelles Instrument bezeichnet werden (wie hierin detaillierter beschrieben), und ein virtuelles Instrument kann Dienste 3420 und Hardware 3422 nutzen, um einige oder alle Verarbeitungs-Tasks von in Containern instanziierten Anwendungen auszuführen.
In mindestens einer Ausführungsform kann eine Datenverarbeitungspipeline Eingabedaten (z. B. Bildgebungsdaten 3408) in einem DICOM-, RIS-, CIS-, REST-konformen, RPC-, Rohdaten- und/oder anderen Format als Reaktion auf eine Inferenzanforderung (z. B. eine Anforderung von einem Benutzer des Einsatzsystems 3406, wie einem Kliniker, einem Arzt, einem Radiologen usw.) empfangen. In mindestens einer Ausführungsform können die Eingabedaten für ein oder mehrere Bilder, Videos und/oder andere Datendarstellungen repräsentativ sein, die durch eine oder mehrere Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Radiologievorrichtungen, Genomikvorrichtungen und/oder andere Vorrichtungstypen erzeugt werden. In mindestens einer Ausführungsform können die Daten als Teil der Datenverarbeitungspipeline einer Vorverarbeitung unterzogen werden, um die Daten für die Verarbeitung durch eine oder mehrere Anwendungen vorzubereiten. In mindestens einer Ausführungsform kann eine Nachbearbeitung an einer Ausgabe einer oder mehrerer Inferenzaufgaben oder anderer Verarbeitungsaufgaben einer Pipeline durchgeführt werden, um Ausgabedaten für eine nächste Anwendung vorzubereiten und/oder Ausgabedaten für die Übermittlung und/oder Verwendung durch einen Benutzer vorzubereiten (z. B. als eine Antwort auf eine Inferenzanfrage). In mindestens einer Ausführungsform können Inferenz-Tasks durch ein oder mehrere Modelle des maschinellen Lernens durchgeführt werden, wie trainierte oder eingesetzte neuronale Netze, die Ausgabemodelle 3416 des Trainingssystems 3404 beinhalten können.
In mindestens einer Ausführungsform können die Tasks der Datenverarbeitungspipeline in einem Container(n) eingekapselt sein, die jeweils eine diskrete, voll funktionsfähige Instanziierung einer Anwendung und einer virtualisierten Rechenumgebung darstellen, die dazu in der Lage ist, Modelle des maschinellen Lernens referenzieren. In mindestens einer Ausführungsform können Container oder Anwendungen in einem privaten (z. B. zugriffsbeschränkten) Bereich einer Containerregistrierungsdatenbank (hierin detaillierter beschrieben) veröffentlicht werden und trainierte oder eingesetzte Modelle können in der Modellregistrierungsdatenbank 3424 gespeichert und mit einer oder mehreren Anwendungen assoziiert werden. In mindestens einer Ausführungsform können Abbilder von Anwendungen (z. B. Containerabbilder) in einer Containerregistrierungsdatenbank verfügbar sein und sobald es durch einen Benutzer aus einer Containerregistrierungsdatenbank für den Einsatz in einer Pipeline ausgewählt wurde, kann ein Abbild verwendet werden, um einen Container für eine Instanziierung einer Anwendung zur Verwendung durch das System eines Benutzers zu erzeugen.
In mindestens einer Ausführungsform können Entwickler (z. B Softwareentwickler, Kliniker, Ärzte usw.) Speicheranwendungen (z. B. als Container) zum Durchführen von Bildverarbeitung und/oder Inferenzierung an zugeführten Daten entwickeln, veröffentlichen und speichern. In mindestens einer Ausführungsform kann die Entwicklung, Veröffentlichung und/oder Speicherung unter Verwendung eines Software-Entwicklungskits (software development kit - SDK) durchgeführt werden, das mit einem System assoziiert ist (um z. B. sicherzustellen, dass eine entwickelte Anwendung und/oder ein entwickelter Container mit einem System konform oder kompatibel ist). In mindestens einer Ausführungsform kann eine Anwendung, die entwickelt wird, lokal (z. B. in einer ersten Einrichtung, an Daten von einer ersten Einrichtung) mit einem SDK geprüft werden, das mindestens einige der Dienste 3420 als System (z. B. System 3500 der 35) unterstützen kann. Da DICOM-Objekte zwischen einem und Hunderten von Bildern oder anderen Datentypen enthalten können, und aufgrund einer Variation der Daten, kann ein Entwickler in mindestens einer Ausführungsform für das Verwalten (z. B. das Festlegen von Konstrukten für, den Einbau von Vorverarbeitung in eine Anwendung usw.) der Extraktion und Vorbereitung eingehender DICOM-Daten zuständig sein. In mindestens einer Ausführungsform kann eine Anwendung, sobald sie durch das System 3500 validiert wurde (z. B. bezüglich Genauigkeit, Sicherheit, Patientendatenschutz usw.), in einer Containerregistrierungsdatenbank zur Auswahl und/oder Implementation durch einen Benutzer (z. B. ein Krankenhaus, eine Klinik, ein Labor, einen Gesundheitsdienstleister usw.) verfügbar sein, um einen oder mehrere Verarbeitungs-Tasks in Bezug auf Daten in einer Einrichtung (z. B. einer zweiten Einrichtung) eines Benutzers durchzuführen.
In mindestens einer Ausführungsform können Entwickler dann Anwendungen oder Container durch ein Netz für den Zugriff und die Verwendung durch Benutzer eines Systems (z. B. des Systems 3500 der 35) teilen. In mindestens einer Ausführungsform können abgeschlossene und validierte Anwendungen oder Container in einer Containerregistrierungsdatenbank gespeichert werden und damit assoziierte Modelle des maschinellen Lernens in der Modellregistrierungsdatenbank 3424 gespeichert werden. In mindestens einer Ausführungsform kann eine anfordernde Entität (z. B. ein Benutzer in einer medizinischen Einrichtung) - die eine Inferenz- oder Bildverarbeitungsanforderung bereitstellt - eine Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3424 nach einer Anwendung, einem Container, einem Datensatz, einem Modell des maschinellen Lernens usw. durchsuchen, eine gewünschte Kombination von Elementen zur Aufnahme in die Datenverarbeitungspipeline auswählen und eine Bildverarbeitungsanforderung absenden. In mindestens einer Ausführungsform kann eine Anforderung Eingabedaten (und in einigen Beispielen damit assoziierte Patientendaten) beinhalten, die zum Durchführen einer Anforderung notwendig sind, und/oder eine Auswahl von Anwendung(en) und/oder Modellen des maschinellen Lernens beinhalten, die bei der Verarbeitung einer Anforderung ausgeführt werden sollen. In mindestens einer Ausführungsform kann eine Anforderung dann an eine oder mehrere Komponenten des Einsatzsystems 3406 (z. B. eine Cloud) übergeben werden, um die Verarbeitung der Datenverarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform kann die Verarbeitung durch das Einsatzsystem 3406 die Referenzierung ausgewählter Elemente (z. B. Anwendungen, Container, Modelle usw.) aus einer Containerregistrierungsdatenbank und/oder Modellregistrierungsdatenbank 3424 beinhalten. In mindestens einer Ausführungsform können, sobald Ergebnisse durch eine Pipeline erzeugt wurden, die Ergebnisse als Referenz an einen Benutzer zurückgegeben werden (z. B. zur Ansicht in einer Ansichtanwendungssuite, die auf einer lokalen Arbeitsstation oder einem lokalen Endgerät in den Räumlichkeiten ausgeführt wird). In mindestens einer Ausführungsform kann ein Radiologe Ergebnisse von einer Datenverarbeitungspipeline empfangen, die eine beliebige Anzahl von Anwendungen und/oder Containern beinhaltet, wobei die Ergebnisse Anomalieerfassung in Röntgenbildern, CT-Scans, MRTs usw. beinhalten können.
In mindestens einer Ausführungsform können zur Unterstützung der Verarbeitung oder Ausführung von Anwendungen oder Containern in Pipelines die Dienste 3420 ausgenutzt werden. In mindestens einer Ausführungsform können die Dienste 3420 Rechendienste, Dienste für künstliche Intelligenz (KI), Visualisierungsdienste und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können die Dienste 3420 eine Funktionalität bereitstellen, die eine oder mehrere Anwendungen in der Software 3418 gemeinsam haben, sodass die Funktionalität zu einem Dienst abstrahiert werden kann, der durch Anwendungen aufgerufen oder ausgenutzt werden kann. In mindestens einer Ausführungsform kann die durch die Dienste 3420 bereitgestellte Funktionalität dynamisch und effizienter laufen, während sie ebenfalls gut skalierbar ist, indem es Anwendungen erlaubt wird, Daten parallel zu verarbeiten (z. B. unter Verwendung einer Parallelrechenplattform 3530 (35)). Anstatt dass jede Anwendung, die eine gleiche Funktionalität teilt, die durch einen Dienst 3420 angeboten wird, eine entsprechende Instanz des Dienstes 3420 aufweisen muss, kann der Dienst 3420 in mindestens einer Ausführungsform von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Dienste einen Inferenzserver oder eine Inferenzmaschine beinhalten, der/die als nicht einschränkende Beispiele zum Ausführen vonErfassungs- oder Segmentierungs-Tasks verwendet werden kann. In mindestens einer Ausführungsform kann ein Modelltrainingsdienst enthalten sein, der die Fähigkeit bereitstellen kann, Modelle des maschinellen Lernens zu trainieren und/oder erneut zu trainieren. In mindestens einer Ausführungsform kann ferner ein Datenerweiterungsdienst enthalten sein, der die Extraktion, Größenänderung, Skalierung und/oder andere Erweiterung von GPU-beschleunigten Daten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) bereitstellen kann. In mindestens einer Ausführungsform kann ein Visualisierungsdienst verwendet werden, der Bild-Rendering-Effekte - wie Strahlverfolgung, Rasterung, Entrauschen, Schärfung usw. - hinzufügen kann, um zweidimensionale (2D) und/oder dreidimensionale (3D) Modelle realistischer zu gestalten. In mindestens einer Ausführungsform können Dienste für virtuelle Instrumente enthalten sein, die Strahlformung, Segmentierung, Inferenzieren, Bildgebung und/oder Unterstützung für andere Anwendungen innerhalb von Pipelines virtueller Instrumente bereitstellen.
In mindestens einer Ausführungsform, in der ein Dienst 3420 einen KI-Dienst (z. B. einen Inferenzdienst) beinhaltet, können ein oder mehrere Modelle des maschinellen Lernens, die mit einer Anwendung zur Anomalieerfassung (z. B. Tumoren, Wachstumsauffälligkeiten, Narbenbildung usw.) assoziiert sind, ausgeführt werden, indem ein Inferenzdienst (z. B. ein Inferenzserver) aufgerufen wird (z. B. als API-Aufruf), um Modell(e) des maschinellen Lernens oder deren Verarbeitung als Teil der Anwendungsausführung auszuführen. In mindestens einer Ausführungsform, in der eine andere Anwendung ein oder mehrere Modelle des maschinellen Lernens für Segmentierungs-Tasks beinhaltet, kann eine Anwendung einen Inferenzdienst aufrufen, um Modelle des maschinellen Lernens zum Durchführen einer oder mehrerer mit Segmentierungs-Tasks assoziierten Verarbeitungsoperationen auszuführen. In mindestens einer Ausführungsform kann die Software 3418, die eine weiterentwickelte Verarbeitungs- und Inferenzpipeline implementiert, die eine Segmentierungsanwendung und eine Anomalieerfassungsanwendung beinhaltet, gestrafft werden, da jede Anwendung einen gleichen Inferenzdienst zum Durchführen eines oder mehrerer Inferenzierungs-Tasks aufrufen kann.
In mindestens einer Ausführungsform kann die Hardware 3422 GPUs, CPUs, Grafikkarten, ein KI-/Deep-Learning-System (z. B. einen KI-Supercomputer wie das DGX-Supercomputersystem von NVIDIA), eine Cloud-Plattform oder eine Kombination davon beinhalten. In mindestens einer Ausführungsform können unterschiedliche Typen von Hardware 3422 verwendet werden, um eine effiziente, speziell entwickelte Unterstützung für Software 3418 und Dienste 3420 in dem Einsatzsystem 3406 bereitzustellen. In mindestens einer Ausführungsform kann die Verwendung von GPU-Verarbeitung für die lokale Verarbeitung (z. B. in der Einrichtung 3402), innerhalb eines KI/Deep-Learning-Systems, in einem Cloud-System und/oder in anderen Verarbeitungskomponenten des Einsatzsystems 3406 implementiert werden, um die Effizienz, Genauigkeit und Wirksamkeit von Bildverarbeitung, Bildrekonstruktion, Segmentierung, MRT-Untersuchungen, Schlaganfall- oder Herzinfarkterfassung (z. B. in Echtzeit), Bildqualität beim Rendern usw. zu verbessern. In mindestens einer Ausführungsform kann eine Einrichtung Bildgebungsvorrichtungen, Genomikvorrichtungen, Sequenzierungsvorrichtungen und/oder andere Vorrichtungstypen in den Räumlichkeiten beinhalten, die GPUs ausnutzen können, um Bildgebungsdaten zu erzeugen, die für die Anatomie eines Probanden repräsentativ sind.
In mindestens einer Ausführungsform können die Software 3418 und/oder die Dienste 3420 als nicht einschränkende Beispiele für die GPU-Verarbeitung in Bezug auf Deep Learning, maschinelles Lernen und/oder Datenverarbeitung mit hoher Rechenleistung optimiert sein. In mindestens einer Ausführungsform kann mindestens ein Teil der Rechenumgebung des Einsatzsystems 3406 und/oder des Trainingssystems 3404 in einem Rechenzentrum auf einem oder mehreren Supercomputern oder Rechensystemen mit hoher Rechenleistung mit GPUoptimierter Software (z. B. Hardware- und Software-Kombination des DGX-Systems von NVIDIA) ausgeführt werden. In mindestens einer Ausführungsform können Rechenzentren mit HIPAA-Bestimmungen konform sein, sodass der Empfang, die Verarbeitung und die Übertragung von Bildgebungsdaten und/oder anderen Patientendaten in Bezug auf den Schutz von Patientendaten sicher gehandhabt werden. In mindestens einer Ausführungsform kann die Hardware 3422 eine beliebige Anzahl von GPUs beinhalten, die zur parallelen Verarbeitung von Daten, wie hierin beschrieben, aufgerufen werden können. In mindestens einer Ausführungsform kann die Cloud-Plattform ferner GPU-Verarbeitung für die GPU-optimierte Ausführung von Deep-Learning-Tasks, Tasks des maschinellen Lernens oder anderen Rechen-Tasks beinhalten. In mindestens einer Ausführungsform kann die Cloud-Plattform (z. B. NGC von NVIDIA) unter Verwendung von KI-/Deep-Learning-Supercomputer(n) und/oder GPUoptimierter Software (z. B. wie auf DGX-Systemen von NVIDIA bereitgestellt) als Hardware-Abstraktions- und -Skalierungsplattform ausgeführt werden. In mindestens einer Ausführungsform kann die Cloud-Plattform ein Anwendungscontainer-Clustering-System oder Orchestrierungssystem (z. B. KUBERNETES) auf mehreren GPUs integrieren, um eine nahtlose Skalierung und Lastverteilung zu ermöglichen.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 34 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
35 ist eine Systemdarstellung für ein beispielhaftes System 3500 zum Erzeugen und Einsetzen einer Bildgebungseinsatzpipeline gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 3500 verwendet werden, um den Prozess 3400 der 34 und/oder andere Prozesse, einschließlich weiterentwickelter Verarbeitungs- und Inferenzpipelines, zu implementieren. In mindestens einer Ausführungsform kann das System 3500 das Trainingssystem 3404 und das Einsatzsystem 3406 beinhalten. In mindestens einer Ausführungsform können das Trainingssystem 3404 und das Einsatzsystem 3406 unter Verwendung von Software 3418, Diensten 3420 und/oder Hardware 3422, wie hierin beschrieben, implementiert werden.
In mindestens einer Ausführungsform kann das System 3500 (z. B. das Trainingssystem 3404 und/oder das Einsatzsystem 3406) in einer Cloud-Computing-Umgebung implementiert sein (z. B. unter Verwendung der Cloud 3526). In mindestens einer Ausführungsform kann das System 3500 lokal in Bezug auf eine Einrichtung des Gesundheitswesens oder als Kombination aus sowohl Cloud- als auch lokalen Rechenressourcen implementiert werden. In mindestens einer Ausführungsform können in Ausführungsformen, in denen Cloud Computing implementiert ist, Patientendaten von einer oder mehreren Komponenten des Systems 3500 getrennt oder nicht durch diese verarbeitet werden, was die Verarbeitung nicht konform mit HIPAA- und/oder anderen Vorschriften oder Gesetzen zur Datenhandhabung und zum Datenschutz machen würde. In mindestens einer Ausführungsform kann der Zugriff auf die APIs in der Cloud 3526 durch erlassene Sicherheitsmaßnahmen oder - protokolle auf autorisierte Benutzer beschränkt sein. In mindestens einer Ausführungsform kann ein Sicherheitsprotokoll Web-Token beinhalten, die durch einen Authentifizierungsdienst (z. B. AuthN, AuthZ, Gluecon usw.) signiert sein können und eine zweckmäßige Autorisierung tragen können. In mindestens einer Ausführungsform können APIs von virtuellen Instrumenten (hierin beschrieben) oder anderen Instanziierungen des Systems 3500 auf einen Satz von öffentlichen IPs beschränkt sein, die für die Interaktion sicherheitsüberprüft oder autorisiert wurden.
In mindestens einer Ausführungsform können verschiedene Komponenten des Systems 3500 unter Verwendung beliebiger einer Vielfalt von unterschiedlichen Netztypen, einschließlich, aber nicht beschränkt auf, lokaler Netze (LANs) und/oder Weitverkehrsnetze (WANs), über drahtgebundene und/oder drahtlose Kommunikationsprotokolle miteinander kommunizieren. In mindestens einer Ausführungsform kann die Kommunikation zwischen Einrichtungen und Komponenten des Systems 3500 (z. B. zum Übertragen von Inferenzanforderungen, zum Empfangen von Ergebnissen von Inferenzanforderungen usw.) über einen Datenbus oder Datenbusse, drahtlose Datenprotokolle (Wi-Fi), drahtgebundene Datenprotokolle (z. B. Ethernet) usw. kommuniziert werden.
In mindestens einer Ausführungsform kann das Trainingssystem 3404 Trainingspipelines 3504 ausführen, die denjenigen ähnlich sind, die hierin in Bezug auf 34 beschrieben sind. In mindestens einer Ausführungsform, in der ein oder mehrere Modelle des maschinellen Lernens in Einsatzpipelines 3510 durch das Einsatzsystem 3406 verwendet werden sollen, können Trainingspipelines 3504 verwendet werden, um ein oder mehrere (z. B. vorab trainierte) Modelle zu trainieren oder erneut zu trainieren und/oder eines oder mehrere der vorab trainierten Modelle 3506 zu implementieren (z. B. ohne eine Notwendigkeit eines erneuten Trainings oder einer Aktualisierung). In mindestens einer Ausführungsform können als Ergebnis von Trainingspipelines 3504 Ausgabemodell(e) 3416 erzeugt werden. In mindestens einer Ausführungsform können die Trainingspipelines 3504 eine beliebige Anzahl von Verarbeitungsschritten beinhalten, zum Beispiel, aber nicht beschränkt auf, die Konvertierung oder Anpassung von Bildgebungsdaten (oder anderen Eingabedaten) (z. B. unter Verwendung eines DICOM-Adapters 3502A zum Konvertieren von DICOM-Bildern in ein anderes Format, das für die Verarbeitung durch jeweilige Modelle des maschinellen Lernens geeignet ist, wie das Format der Neuroimaging Informatics Technology Initiative (NIfTI)), KI-gestützte Annotation 3410, Beschriftung oder Annotation von Bildgebungsdaten 3408, um annotierte Klinikdaten 3412 zu erzeugen, Modellauswahl aus einer Modellregistrierungsdatenbank, Modelltraining 3414, Training, erneutes Training oder Aktualisieren von Modellen und/oder andere Verarbeitungsschritte. In mindestens einer Ausführungsform können für unterschiedliche Modelle des maschinellen Lernens, die durch das Einsatzsystem 3406 verwendet werden, unterschiedliche Trainingspipelines 3504 verwendet werden. In mindestens einer Ausführungsform kann für ein erstes Modell des maschinellen Lernens eine Trainingspipeline 3504 verwendet werden, die einem ersten Beispiel ähnlich ist, das in Bezug auf 34 beschrieben ist, für ein zweites Modell des maschinellen Lernens eine Trainingspipeline 3504 verwendet werden, die einem zweiten Beispiel ähnlich ist, das in Bezug auf 34 beschrieben ist, und für ein drittes Modell des maschinelles Lernens eine Trainingspipeline 3504 verwendet werden, die einem dritten Beispiel ähnlich ist, das in Bezug auf 34 beschrieben ist. In mindestens einer Ausführungsform kann eine beliebige Kombination von Tasks innerhalb des Trainingssystems 3404 verwendet werden, in Abhängigkeit davon, was für jedes jeweilige Modell des maschinellen Lernens erforderlich ist. In mindestens einer Ausführungsform können eines oder mehrere der Modelle des maschinellen Lernens bereits trainiert und einsatzbereit sein, sodass die Modelle des maschinellen Lernens möglicherweise keiner Verarbeitung durch das Trainingssystem 3404 unterzogen werden und durch das Einsatzsystem 3406 implementiert werden können.
In mindestens einer Ausführungsform können die Ausgabemodell(e) 3416 und/oder die vorab trainierte(n) Modell(e) 3506 in Abhängigkeit von der Implementation oder Ausführungsform beliebige Typen von Modellen des maschinellen Lernens beinhalten. In mindestens einer Ausführungsform und ohne Einschränkung können durch das System 3500 verwendete Modelle des maschinellen Lernens Modell(e) des maschinellen Lernens unter Verwendung von linearer Regression, logistischer Regression, Entscheidungsbäumen, Stützvektormaschinen (support vector machines - SVM), naivem Bayes-Klassifikator, k-nächstem Nachbarn (k-nearest neighbor - Knn), K-Means-Clustering, Random Forest, Dimensionsreduktionsalgorithmen, Gradientenverstärkungsalgorithmen, neuronalen Netzen (z. B. Autocodierern, faltenden, rekurrenten, Perzeptronen, langem Kurzzeitgedächtnis (Long/Short Term Memory - LSTM), Hopfield, Boltzmann, Deep Belief, entfaltenden, generierenden gegnerischen, Flüssigkeitszustandsmaschine usw.) und/oder andere Typen von Modellen des maschinellen Lernens beinhalten.
In mindestens einer Ausführungsform können die Trainingspipelines 3504 KI-gestützte Annotation beinhalten, wie hierin in Bezug auf mindestens 36B detaillierter beschrieben. In mindestens einer Ausführungsform können annotierte Klinikdaten 3412 (z. B. herkömmliche Annotation) durch eine beliebige Anzahl von Techniken erzeugt werden. In mindestens einer Ausführungsform können Beschriftungen oder andere Annotationen innerhalb eines Zeichenprogramms (z. B. eines Annotationsprogramms), eines Programms zur computergestützten Konstruktion (computer aided design - CAD), eines Beschriftungsprogramms, eines anderen Typs von Programm, das zum Erzeugen von Annotationen oder Beschriftungen für Ground Truth geeignet ist, erzeugt werden und/oder in einigen Beispielen von Hand gezeichnet werden. In mindestens einer Ausführungsform können die Ground-Truth-Daten synthetisch produziert (z. B. aus Computermodellen oder Renderings erzeugt), real produziert (z. B. aus Daten der realen Welt ausgestaltet und produziert), maschinell automatisiert (z. B. unter Verwendung von Merkmalsanalyse und Lernen, um Merkmale aus Daten zu extrahieren und dann Beschriftungen zu erzeugen), von Menschen annotiert (z. B. definiert ein Beschrifter oder Annotationsexperte die Stelle von Beschriftungen) und/oder eine Kombination davon sein. In mindestens einer Ausführungsform können für jede Instanz der Bildgebungsdaten 3408 (oder eines anderen Datentyps, der durch Modelle des maschinellen Lernens verwendet wird) entsprechende Ground-Truth-Daten vorhanden sein, die durch das Trainingssystem 3404 erzeugt werden. In mindestens einer Ausführungsform kann die KI-gestützte Annotation als Teil der Einsatzpipelines 3510 durchgeführt werden; entweder zusätzlich zu oder anstelle der KI-gestützten Annotation, die in den Trainingspipelines 3504 enthalten ist. In mindestens einer Ausführungsform kann das System 3500 eine mehrschichtige Plattform beinhalten, die eine Software-Schicht (z. B. Software 3418) von Diagnoseanwendungen (oder anderen Anwendungstypen) beinhalten kann, die eine oder mehrere medizinische Bildgebungs- und Diagnosefunktionen durchführen kann. In mindestens einer Ausführungsform kann das System 3500 kommunikativ an (z. B. über verschlüsselte Verknüpfungen) PACS-Servernetze einer oder mehrerer Einrichtungen gekoppelt sein. In mindestens einer Ausführungsform kann das System 3500 so konfiguriert sein, dass es auf Daten (z. B. DICOM-Daten, RIS-Daten, Rohdaten, CIS-Daten, REST-konforme Daten, RPC-Daten, Rohdaten usw.) von PACS-Servern zugreift und diese referenziert (z. B. über einen DICOM-Adapter 3502 oder einen Adapter für einen anderen Datentyp, wie RIS, CIS, REST-konform, RPC, Rohdaten usw.), um Operationen durchzuführen, wie Trainieren von Modellen des maschinellen Lernens, Einsetzen von Modellen des maschinellen Lernens, Bildverarbeitung, Inferenzieren und/oder andere Operationen.
In mindestens einer Ausführungsform kann eine Software-Schicht als sichere, verschlüsselte und/oder authentifizierte API implementiert sein, durch die Anwendungen oder Container aus einer externen Umgebung(en) (z. B. Einrichtung 3402) ausgewählt (z. B. aufgerufen) werden können. In mindestens einer Ausführungsform können Anwendungen dann einen oder mehrere Dienste 3420 aufrufen oder ausführen, um Rechen-, KI- oder Visualisierungs-Tasks durchzuführen, die mit jeweiligen Anwendungen assoziiert sind, und die Software 3418 und/oder die Dienste 3420 können die Hardware 3422 ausnutzen, um Verarbeitungs-Tasks auf effektive und effiziente Weise durchzuführen.
In mindestens einer Ausführungsform kann das Einsatzsystem 3406 Einsatzpipelines 3510 ausführen. In mindestens einer Ausführungsform können Einsatzpipelines 3510 eine beliebige Anzahl von Anwendungen beinhalten, die sequenziell, nicht sequenziell oder auf andere Weise auf Bildgebungsdaten (und/oder andere Datentypen) angewendet werden können, die durch Bildgebungsvorrichtungen, Sequenzierungsvorrichtungen, Genomikvorrichtungen usw. generiert werden - einschließlich KI-gestützter Annotation, wie vorstehend beschrieben. In mindestens einer Ausführungsform, wie hierin beschrieben, kann eine Einsatzpipeline 3510 für eine einzelne Vorrichtung als virtuelles Instrument für eine Vorrichtung bezeichnet werden (z. B. ein virtuelles Ultraschallinstrument, ein virtuelles CT-Scan-Instrument, ein virtuelles Sequenzierungsinstrument usw.). In mindestens einer Ausführungsform kann für eine einzelne Vorrichtung in Abhängigkeit von Informationen, die von Daten gewünscht sind, die durch eine Vorrichtung generiert wurden, mehr als eine Einsatzpipeline 3510 vorhanden sein. Wenn Erfassungen von Anomalien anhand einer MRT-Maschine gewünscht sind, kann in mindestens einer Ausführungsform eine erste Einsatzpipeline 3510 vorhanden sein, und wenn Bildverbesserung anhand einer Ausgabe einer MRT-Maschine gewünscht ist, kann eine zweite Einsatzpipeline 3510 vorhanden sein.
In mindestens einer Ausführungsform können für die Einsatzpipelines 3510 verfügbare Anwendungen eine beliebige Anwendung beinhalten, die zum Durchführen von Verarbeitungs-Tasks an Bildgebungsdaten oder anderen Daten von Vorrichtungen verwendet werden kann. In mindestens einer Ausführungsform können unterschiedliche Anwendungen für die Bildverbesserung, Segmentierung, Rekonstruktion, Anomalieerfassung, Objekterfassung, Merkmalserfassung, Behandlungsplanung, Dosimetrie, Strahlenplanung (oder andere Strahlenbehandlungsprozeduren) und/oder andere Analyse-, Bildverarbeitungs- oder Inferenz-Tasks zuständig sein. In mindestens einer Ausführungsform kann das Einsatzsystem 3406 Konstrukte für jede der Anwendungen definieren, sodass die Benutzer des Einsatzsystems 3406 (z. B. medizinische Einrichtungen, Labors, Kliniken usw.) die Konstrukte verstehen und die Anwendungen für die Implementation innerhalb ihrer jeweiligen Einrichtung anpassen können. In mindestens einer Ausführungsform kann eine Anwendung zur Bildrekonstruktion für die Aufnahme in die Einsatzpipeline 3510 ausgewählt werden, doch der durch eine Bildgebungsvorrichtung generierte Datentyp kann sich von einem innerhalb einer Anwendung verwendeten Datentyp unterscheiden. In mindestens einer Ausführungsform kann der DICOM-Adapter 3502B (und/oder ein DICOM-Lesegerät) oder ein Adapter oder ein Lesegerät für einen anderen Datentyp (z. B. RIS, CIS, REST-konform, RPC, Rohdaten usw.) innerhalb der Einsatzpipeline 3510 verwendet werden, um Daten in eine Form zu konvertieren, die durch eine Anwendung innerhalb des Einsatzsystems 3406 verwendet werden kann. In mindestens einer Ausführungsform kann der Zugriff auf Bibliotheken mit DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten und/oder anderen Datentypen akkumuliert und vorverarbeitet werden, einschließlich des Decodierens, Extrahierens und/oder Durchführens von Faltungen, Farbkorrekturen, Schärfe-, Gamma- und/oder anderen Erweiterungen der Daten. In mindestens einer Ausführungsform können DICOM-Daten, RIS-Daten, CIS-Daten, REST-konforme Daten, RPC-Daten und/oder Rohdaten ungeordnet sein und ein Vorlauf kann ausgeführt werden, um gesammelte Daten zu organisieren oder zu sortieren. Da verschiedene Anwendungen in mindestens einer Ausführungsform Bildoperationen gemeinsam nutzen können, kann in einigen Ausführungsformen eine Datenerweiterungsbibliothek (z. B. als einer der Dienste 3420) verwendet werden, um diese Operationen zu beschleunigen. In mindestens einer Ausführungsform kann zur Vermeidung von Engpässen herkömmlicher Verarbeitungsansätze, die sich auf CPU-Verarbeitung stützen, die Parallelrechenplattform 3530 zur GPU-Beschleunigung dieser Verarbeitungs-Tasks verwendet werden.
In mindestens einer Ausführungsform kann eine Bildrekonstruktionsanwendung einen Verarbeitungs-Task beinhalten, der die Verwendung eines Modells des maschinellen Lernens beinhaltet. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens verwenden wollen oder ein Modell des maschinellen Lernens aus der Modellregistrierungsdatenbank 3424 auswählen wollen. In mindestens einer Ausführungsform kann ein Benutzer ein eigenes Modell des maschinellen Lernens implementieren oder ein Modell des maschinellen Lernens zur Aufnahme in eine Anwendung zum Durchführen eines Verarbeitungs-Tasks auswählen. In mindestens einer Ausführungsform können die Anwendungen auswählbar und individuell anpassbar sein und durch das Definieren von Konstrukten von Anwendungen werden der Einsatz und die Implementation von Anwendungen für einen konkreten Benutzer als nahtlosere Benutzererfahrung dargestellt. In mindestens einer Ausführungsform können Einsatzpipelines 3510 durch Nutzen anderer Merkmale des Systems 3500 - wie der Dienste 3420 und der Hardware 3422 - noch benutzerfreundlicher sein, eine einfachere Integration bereitstellen und genauere, effizientere und raschere Ergebnisse produzieren.
In mindestens einer Ausführungsform kann das Einsatzsystem 3406 eine Benutzerschnittstelle 3514 (z. B. eine grafische Benutzerschnittstelle, eine Webschnittstelle usw.) beinhalten, die verwendet werden kann, um Anwendungen für die Aufnahme in die Einsatzpipeline(s) 3510 auszuwählen, Anwendungen anzuordnen, Anwendungen oder Parameter oder Konstrukte davon zu modifizieren oder zu ändern, die Einsatzpipeline(s) 3510 während des Setups und/oder des Einsatzes zu verwenden und damit zu interagieren und/oder anderweitig mit dem Einsatzsystem 3406 zu interagieren. In mindestens einer Ausführungsform, obwohl nicht in Bezug auf das Trainingssystem 3404 veranschaulicht, kann die Benutzerschnittstelle 3514 (oder eine andere Benutzerschnittstelle) zum Auswählen von Modellen für die Verwendung in dem Einsatzsystem 3406, zum Auswählen von Modellen für das Training oder das erneute Training in dem Trainingssystem 3404 und/oder zum anderweitigen Interagieren mit dem Trainingssystem 3404 verwendet werden.
In mindestens einer Ausführungsform kann der Pipelineverwalter 3512 zusätzlich zu einem Anwendungsorchestrierungssystem 3528 verwendet werden, um die Interaktion zwischen den Anwendungen oder Containern der Einsatzpipeline(s) 3510 und den Diensten 3420 und/oder der Hardware 3422 zu verwalten. In mindestens einer Ausführungsform kann der Pipelineverwalter 3512 so konfiguriert sein, dass er Interaktionen von Anwendung zu Anwendung, von Anwendung zu Dienst 3420 und/oder von Anwendung oder Dienst zu Hardware 3422 erleichtert. Obwohl er der Veranschaulichung nach in der Software 3418 enthalten ist, soll dies in mindestens einer Ausführungsform nicht einschränkend sein und in einigen Beispielen (wie in 36 veranschaulicht) kann der Pipelineverwalter 3512 in den Diensten 3420 enthalten sein. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3528 (z. B. Kubernetes, DOCKER usw.) ein Container-Orchestrierungssystem beinhalten, das Anwendungen zu Containern als Logikeinheiten zur Koordination, Verwaltung, Skalierung und zum Einsatz gruppieren kann. In mindestens einer Ausführungsform kann durch das Assoziieren von Anwendungen aus den Einsatzpipeline(s) 3510 (z. B. einer Rekonstruktionsanwendung, einer Segmentierungsanwendung usw.) mit einzelnen Containern jede Anwendung in einer in sich geschlossenen Umgebung (z. B. auf Kernel-Level) ausgeführt werden, um die Geschwindigkeit und Effizienz zu erhöhen.
In mindestens einer Ausführungsform kann jede Anwendung und/oder jeder Container (oder ein Abbild davon) einzeln entwickelt, modifiziert und eingesetzt werden (z. B. kann ein erster Benutzer oder Entwickler eine erste Anwendung entwickeln, modifizieren und einsetzen und ein zweiter Benutzer oder Entwickler eine zweite Anwendung separat von einem ersten Benutzer oder Entwickler entwickeln, modifizieren und einsetzen), was es ermöglichen kann, sich auf einen Task einer einzelnen Anwendung und/oder Container(n) zu fokussieren und zu konzentrieren, ohne durch Tasks einer anderen Anwendung(en) oder eines anderen Container(n) behindert zu werden. In mindestens einer Ausführungsform kann die Kommunikation und Kooperation zwischen unterschiedlichen Containern oder Anwendungen durch den Pipelineverwalter 3512 und das Anwendungsorchestrierungssystem 3528 unterstützt werden. In mindestens einer Ausführungsform kann, solange eine erwartete Eingabe und/oder Ausgabe jedes Containers oder jeder Anwendung einem System bekannt ist (z. B. basierend auf Konstrukten von Anwendungen oder Containern), das Anwendungsorchestrierungssystem 3528 und/oder der Pipelineverwalter 3512 die Kommunikation unter und zwischen jedem der Anwendungen oder Container sowie die gemeinsame Nutzung von Ressourcen unter und zwischen diesen erleichtern. Da eine oder mehrere Anwendungen oder Container in den Einsatzpipeline(s) 3510 gleiche Dienste und Ressourcen gemeinsam nutzen können, kann das Anwendungsorchestrierungssystem 3528 in mindestens einer Ausführungsform die gemeinsame Nutzung von Diensten oder Ressourcen zwischen und unter verschiedenen Anwendungen oder Containern orchestrieren, deren Last verteilen und bestimmen. In mindestens einer Ausführungsform kann ein Planer verwendet werden, um den Ressourcenbedarf von Anwendungen oder Containern, die derzeitige Nutzung oder geplante Nutzung dieser Ressourcen und die Ressourcenverfügbarkeit zu verfolgen. In mindestens einer Ausführungsform kann ein Planer somit Ressourcen unterschiedlichen Anwendungen zuordnen und Ressourcen zwischen und unter Anwendungen im Hinblick auf Bedarf und Verfügbarkeit eines Systems verteilen. In einigen Beispielen kann ein Planer (und/oder eine andere Komponente des Anwendungsorchestrierungssystems 3528, wie ein Sequencer und/oder eine asynchrone Rechenmaschine) die Ressourcenverfügbarkeit und -verteilung basierend auf Beschränkungen bestimmen, die einem System auferlegt werden (z. B. Benutzerbeschränkungen), wie Dienstgüte (QoS), Dringlichkeit des Bedarfs an Datenausgaben (um z. B. zu bestimmen, ob Echtzeitverarbeitung oder verzögerte Verarbeitung ausgeführt werden soll) usw.
In mindestens einer Ausführungsform können die Dienste 3420, die durch Anwendungen oder Container in dem Einsatzsystem 3406 ausgenutzt und gemeinsam genutzt werden, Rechendienste 3516, KI-Dienste 3518, Visualisierungsdienste 3520 und/oder andere Diensttypen beinhalten. In mindestens einer Ausführungsform können Anwendungen einen oder mehrere der Dienste 3420 aufrufen (z. B. ausführen), um Verarbeitungsoperationen für eine Anwendung durchzuführen. In mindestens einer Ausführungsform können die Rechendienste 3516 durch Anwendungen ausgenutzt werden, um Superrechnen oder andere Tasks des Hochleistungsrechnens (HPC) durchzuführen. In mindestens einer Ausführungsform können die Rechendienst(e) 3516 ausgenutzt werden, um Parallelverarbeitung (z. B. unter Verwendung einer Parallelrechenplattform 3530) zum Verarbeiten von Daten durch eine oder mehrere Anwendungen und/oder einen oder mehrere Tasks einer einzelnen Anwendung im Wesentlichen simultan durchzuführen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3530 (z. B. CUDA von NVIDIA) Universaldatenverarbeitung auf GPUs (GPGPU) ermöglichen (z. B. GPUs 3522). In mindestens einer Ausführungsform kann eine Software-Schicht der Parallelrechenplattform 3530 Zugriff auf virtuelle Anweisungssätze und Parallelberechnungselemente von GPUs zur Ausführung von Rechenkernels bereitstellen. In mindestens einer Ausführungsform kann die Parallelrechenplattform 3530 Speicher beinhalten und in einigen Ausführungsformen kann ein Speicher zwischen und unter mehreren Containern und/oder zwischen und unter unterschiedlichen Verarbeitungs-Tasks innerhalb eines einzelnen Containers gemeinsam genutzt werden. In mindestens einer Ausführungsform können Aufrufe für Interprozesskommunikation (inter-process communication - IPC) für mehrere Container und/oder für mehrere Prozesse innerhalb eines Containers generiert werden, um gleiche Daten aus einem gemeinsam genutzten Speichersegment der Parallelrechenplattform 3530 zu verwenden (z. B., wenn mehrere unterschiedliche Stufen einer Anwendung oder mehrere Anwendungen gleiche Informationen verarbeiten). In mindestens einer Ausführungsform können gleiche Daten an einem gleichem Speicherort für eine beliebige Anzahl von Verarbeitungs-Tasks verwendet werden (z. B. zur gleichen Zeit, zu unterschiedlichen Zeiten usw.), anstatt eine Kopie der Daten zu erstellen und die Daten an unterschiedliche Orte in dem Speicher zu verschieben (z. B. eine Lese-/Schreiboperation). In mindestens einer Ausführungsform können, da Daten verwendet werden, um neue Daten als Ergebnis der Verarbeitung zu erzeugen, diese Informationen über einen neuen Ort von Daten gespeichert und von verschiedenen Anwendungen gemeinsam genutzt werden. In mindestens einer Ausführungsform können ein Ort von Daten und ein Ort von aktualisierten oder modifizierten Daten Teil einer Definition sein, wie Nutzdaten innerhalb von Containern zu verstehen sind.
In mindestens einer Ausführungsform können die KI-Dienste 3518 ausgenutzt werden, um Inferenzdienste zum Ausführen von Modell(en) des maschinellen Lernens durchzuführen, die mit Anwendungen assoziiert sind (z. B. mit dem Durchführen eines oder mehrerer Verarbeitungs-Tasks einer Anwendung beauftragt). In mindestens einer Ausführungsform können die KI-Dienste 3518 das KI-System 3524 ausnutzen, um Modell(e) des maschinellen Lernens (z. B. neuronale Netze wie CNNs) für Segmentierung, Rekonstruktion, Objekterfassung, Merkmalsdetektion, Klassifizierung und/oder andere Inferenzierungs-Tasks auszuführen. In mindestens einer Ausführungsform können die Anwendungen der Einsatzpipeline(s) 3510 eines oder mehrere der Ausgabemodelle 3416 aus dem Trainingssystem 3404 und/oder andere Modelle der Anwendungen verwenden, um Inferenz an Bildgebungsdaten (z. B. DICOM-Daten, RIS-Daten, CIS-Daten, REST-konformen Daten, RPC-Daten, Rohdaten usw.) durchzuführen. In mindestens einer Ausführungsform können zwei oder mehr Beispiele für das Inferenzieren unter Verwendung des Anwendungsorchestrierungssystems 3528 (z. B. eines Planers, Sequencers und/oder einer asynchronen Rechenmaschine) verfügbar sein. In mindestens einer Ausführungsform kann eine erste Kategorie einen Pfad mit hoher Priorität/geringer Latenz beinhalten, der höhere Service Level Agreements erreichen kann, wie zum Durchführen von Inferenz an dringenden Anforderungen während eines Notfalls oder für einen Radiologen während der Diagnose. In mindestens einer Ausführungsform kann eine zweite Kategorie einen Pfad mit Standardpriorität beinhalten, der für Anforderungen verwendet werden kann, die nicht dringend sind oder bei denen die Analyse zu einem späteren Zeitpunkt durchgeführt werden kann. In mindestens einer Ausführungsform kann das Anwendungsorchestrierungssystem 3528 Ressourcen (z. B. Dienste 3420 und/oder Hardware 3422) basierend auf Prioritätspfaden für unterschiedliche Inferenz-Tasks der KI-Dienste 3518 verteilen.
In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher mit den KI-Diensten 3518 innerhalb des Systems 3500 verbunden sein. In mindestens einer Ausführungsform kann der gemeinsam genutzte Datenspeicher als Cache (oder anderer Speichervorrichtungstyp) arbeiten und zum Verarbeiten von Inferenzanforderungen von Anwendungen verwendet werden. In mindestens einer Ausführungsform kann, wenn eine Inferenzanforderung abgesendet wird, eine Anforderung durch einen Satz von API-Instanzen des Einsatzsystems 3406 empfangen werden und eine oder mehrere Instanzen können ausgewählt werden (z. B. für beste Anpassung, für Lastverteilung usw.), um eine Anforderung zu verarbeiten. In mindestens einer Ausführungsform kann zum Verarbeiten einer Anforderung eine Anforderung in eine Datenbank eingegeben werden, ein Modell des maschinellen Lernens kann aus der Modellregistrierungsdatenbank 3424 lokalisiert werden, falls es sich nicht bereits in einem Cache befindet, ein Validierungsschritt kann sicherstellen, dass ein zweckmäßiges Modell des maschinellen Lernens in einen Cache (z. B. einen gemeinsam genutzten Datenspeicher) geladen wird, und/oder eine Kopie eines Modells kann in einem Cache gesichert werden. In mindestens einer Ausführungsform kann ein Planer (z. B. des Pipelineverwalters 3512) verwendet werden, um eine Anwendung zu starten, auf die in einer Anforderung verwiesen wird, falls eine Anwendung nicht bereits läuft oder falls nicht genügend Instanzen einer Anwendung vorhanden sind. In mindestens einer Ausführungsform kann ein Inferenzserver gestartet werden, falls ein Inferenzserver zum Ausführen eines Modells nicht bereits gestartet ist. In mindestens einer Ausführungsform kann pro Modell eine beliebige Anzahl von Inferenzservern gestartet werden. In mindestens einer Ausführungsform können in einem Pull-Modell, in dem Inferenzserver geclustert sind, Modelle zwischengespeichert werden, wann immer eine Lastverteilung vorteilhaft ist. In mindestens einer Ausführungsform können Inferenzserver statisch in entsprechende, verteilte Server geladen werden.
In mindestens einer Ausführungsform kann die Inferenzierung unter Verwendung eines Inferenzservers durchgeführt werden, der in einem Container ausgeführt wird. In mindestens einer Ausführungsform kann eine Instanz eines Inferenzservers mit einem Modell (und optional einer Vielzahl von Versionen eines Modells) assoziiert sein. In mindestens einer Ausführungsform kann, falls eine Instanz eines Inferenzservers nicht existiert, wenn eine Anforderung zum Durchführen eines Inferenzierens an einem Modell empfangen wird, eine neue Instanz geladen werden. In mindestens einer Ausführungsform kann beim Starten eines Inferenzservers ein Modell an einen Inferenzserver übergeben werden, sodass der gleiche Container zum Bedienen unterschiedlicher Modelle verwendet werden kann, solange der Inferenzserver als andere Instanz läuft.
In mindestens einer Ausführungsform kann während der Anwendungsausführung eine Inferenzanforderung für eine bestimmte Anwendung empfangen werden, und ein Container (der z. B. eine Instanz eines Inferenzservers hostet) kann geladen werden (falls nicht bereits geschehen), und es kann eine Startprozedur durchgeführt werden. In mindestens einer Ausführungsform kann Vorverarbeitungslogik in einem Container eingehende Daten laden, decodieren und/oder beliebige zusätzliche Vorverarbeitung an diesen durchführen (z. B. unter Verwendung von CPU(s) und/oder GPU(s)). In mindestens einer Ausführungsform kann ein Container, sobald die Daten für die Inferenz vorbereitet sind, das Inferenzieren nach Bedarf an den Daten durchführen. In mindestens einer Ausführungsform kann dies einen einzelnen Inferenzaufruf an einem Bild (z. B. einem Handröntgenbild) beinhalten oder eine Inferenz an Hunderten von Bildern (z. B. einem Brust-CT) erfordern. In mindestens einer Ausführungsform kann eine Anwendung Ergebnisse vor dem Abschluss zusammenfassen, was ohne Einschränkung eine einzelne Konfidenzbewertung, eine Segmentierung auf Pixellevel, eine Segmentierung auf Voxellevel, das Generieren einer Visualisierung oder das Generieren von Text zum Zusammenfassen von Befunden beinhalten kann. In mindestens einer Ausführungsform können unterschiedlichen Modellen oder Anwendungen unterschiedliche Prioritäten zugewiesen werden. Beispielsweise können einige Modelle eine Echtzeitpriorität (TAT weniger als eine Minute) aufweisen, während andere eine niedrigere Priorität aufweisen können (z. B. TAT weniger als 10 Minuten). In mindestens einer Ausführungsform können die Modellausführungszeiten von der anfordernden Institution oder Entität gemessen werden und die Traversal-Zeit des Partnernetzes sowie die Ausführung auf einem Inferenzdienst beinhalten.
In mindestens einer Ausführungsform kann die Übermittlung von Anforderungen zwischen den Diensten 3420 und den Inferenzanwendungen hinter einem Software-Entwicklungskit (SDK) verborgen sein und der robuste Transport durch eine Warteschlange bereitgestellt sein. In mindestens einer Ausführungsform wird eine Anforderung über eine API für eine einzelne Anwendungs-/Tenant-ID-Kombination in einer Warteschlange platziert und ein SDK entnimmt eine Anforderung aus einer Warteschlange und gibt eine Anforderung einer Anwendung. In mindestens einer Ausführungsform kann ein Name einer Warteschlange in einer Umgebung bereitgestellt sein, aus der ein SDK diesen aufnimmt. In mindestens einer Ausführungsform kann die asynchrone Kommunikation durch eine Warteschlange nützlich sein, da sie es einer beliebigen Instanz einer Anwendung ermöglichen kann, die Arbeit aufzunehmen, sobald sie verfügbar wird. In mindestens einer Ausführungsform können die Ergebnisse durch eine Warteschlange zurück übermittelt werden, um sicherzustellen, dass keine Daten verloren gehen. In mindestens einer Ausführungsform können Warteschlangen auch eine Fähigkeit bereitstellen, Arbeit zu segmentieren, da Arbeit mit höchster Priorität an eine Warteschlange gehen kann, mit der die meisten Instanzen einer Anwendung verbunden sind, während Arbeit mit niedrigster Priorität an eine Warteschlange gehen kann, mit der nur eine einzelne Instanz verbunden ist, die Tasks in einer Reihenfolge verarbeitet, in der sie empfangen werden. In mindestens einer Ausführungsform kann eine Anwendung auf einer GPU-beschleunigten Instanz laufen, die in der Cloud 3526 generiert wurde, und ein Inferenzdienst kann das Inferenzieren auf einer GPU durchführen.
In mindestens einer Ausführungsform können die Visualisierungsdienste 3520 ausgenutzt werden, um Visualisierungen zur Ansicht von Ausgaben von Anwendungen und/oder Einsatzpipeline(s) 3510 zu erzeugen. In mindestens einer Ausführungsform können die GPUs 3522 durch die Visualisierungsdienste 3520 ausgenutzt werden, um Visualisierungen zu erzeugen. In mindestens einer Ausführungsform können Rendering-Effekte, wie Strahlverfolgung, durch die Visualisierungsdienste 3520 implementiert werden, um Visualisierungen mit höherer Qualität zu generieren. In mindestens einer Ausführungsform können Visualisierungen ohne Einschränkung 2D-Bild-Renderings, 3D-Volumen-Renderings, 3D-Volumenrekonstruktionen, 2D-Tomografieschnitte, Virtual-Reality-Anzeigen, Augmented-Reality-Anzeigen usw. beinhalten. In mindestens einer Ausführungsform können virtualisierte Umgebungen verwendet werden, um eine virtuelle interaktive Anzeige oder Umgebung (z. B. eine virtuelle Umgebung) für die Interaktion durch Benutzer eines Systems (z. B. Ärzte, Pfleger, Radiologen usw.) zu erzeugen. In mindestens einer Ausführungsform können die Visualisierungsdienste 3520 einen internen Visualizer, Kinematik und/oder andere Rendering- oder Bildverarbeitungsfähigkeiten oder -funktionen (z. B. Strahlverfolgung, Rasterung, interne Optik usw.) beinhalten.
In mindestens einer Ausführungsform kann die Hardware 3422 GPUs 3522, das KI-System 3524, die Cloud 3526 und/oder beliebige andere Hardware beinhalten, die zum Ausführen des Trainingssystems 3404 und/oder des Einsatzsystems 3406 verwendet wird. In mindestens einer Ausführungsform können die GPUs 3522 (z. B. TESLA- und/oder QUADRO-GPUs von NVIDIA) eine beliebige Anzahl von GPUs beinhalten, die zum Ausführen von Verarbeitungs-Tasks von Rechendiensten 3516, KI-Diensten 3518, Visualisierungsdiensten 3520, anderen Diensten und/oder beliebigen von Merkmalen oder Funktionen der Software 3418 verwendet werden können. In Bezug auf die KI-Dienste 3518 können die GPUs 3522 zum Beispiel zum Durchführen von Vorverarbeitung an Bildgebungsdaten (oder anderen Datentypen, die durch Modelle des maschinellen Lernens verwendet werden), Nachverarbeitung an Ausgaben der Modelle des maschinellen Lernens und/oder zum Durchführen von Inferenzieren (z. B. zum Ausführen von Modellen des maschinellen Lernens) verwendet werden. In mindestens einer Ausführungsform können die Cloud 3526, das KI-System 3524 und/oder andere Komponenten des Systems 3500 die GPUs 3522 verwenden. In mindestens einer Ausführungsform kann die Cloud 3526 eine GPU-optimierte Plattform für Deep-Learning-Tasks beinhalten. In mindestens einer Ausführungsform kann das KI-System 3524 GPUs verwenden und die Cloud 3526 - oder mindestens ein Abschnitt, der mit Deep Learning oder Inferenzieren beauftragt ist - kann unter Verwendung eines oder mehrerer KI-Systeme 3524 ausgeführt werden. Obwohl es sich bei der Hardware 3422 der Veranschaulichung nach um diskrete Komponenten handelt, soll dies demnach nicht einschränkend sein und beliebige Komponenten der Hardware 3422 können mit beliebigen anderen Komponenten der Hardware 3422 kombiniert oder durch diese ausgenutzt werden.
In mindestens einer Ausführungsform kann das KI-System 3524 ein speziell entwickeltes Rechensystem (z. B. einen Supercomputer oder einen HPC) beinhalten, das für Inferenzieren, Deep Learning, maschinelles Lernen und/oder andere Tasks der künstlichen Intelligenz konfiguriert ist. In mindestens einer Ausführungsform kann das KI-System 3524 (z. B. DGX von NVIDIA) GPU-optimierte Software (z. B. einen Software-Stapel) beinhalten, die unter Verwendung einer Vielzahl von GPUs 3522 zusätzlich zu CPUs, RAM, Datenspeicher und/oder anderen Komponenten, Merkmalen oder Funktionen ausgeführt werden kann. In mindestens einer Ausführungsform können ein oder mehrere KI-Systeme 3524 in der Cloud 3526 (z. B. in einem Rechenzentrum) implementiert sein, um einige oder alle der KI-basierten Verarbeitungs-Tasks des Systems 3500 durchzuführen.
In mindestens einer Ausführungsform kann die Cloud 3526 eine GPU-beschleunigte Infrastruktur (z. B. NGC von NVIDIA) beinhalten, die eine GPU-optimierte Plattform zum Ausführen von Verarbeitungs-Tasks des Systems 3500 bereitstellen kann. In mindestens einer Ausführungsform kann die Cloud 3526 ein KI-System(e) 3524 zum Durchführen eines oder mehrerer KI-basierter Tasks des Systems 3500 beinhalten (z. B. als Hardware-Abstraktions- und -Skalierungsplattform). In mindestens einer Ausführungsform kann die Cloud 3526 in das Anwendungsorchestrierungssystem 3528 integriert sein, das mehrere GPUs ausnutzt, um eine nahtlose Skalierung und Lastverteilung zwischen und unter den Anwendungen und Diensten 3420 zu ermöglichen. In mindestens einer Ausführungsform kann die Cloud 3526 damit beauftragt sein, mindestens einige der Dienste 3420 des Systems 3500 auszuführen, einschließlich der Rechendienste 3516, der KI-Dienste 3518 und/oder der Visualisierungsdienste 3520, wie hierin beschrieben. In mindestens einer Ausführungsform kann die Cloud 3526 Inferenz mit kleinen und großen Batches durchführen (z. B. unter Ausführung von TENSOR RT von NVIDIA), eine beschleunigte Parallelrechen-API und -Plattform 3530 bereitstellen (z. B. CUDA von NVIDIA), ein Anwendungsorchestrierungssystem 3528 ausführen (z. B. KUBERNETES), eine Grafik-Rendering-API und -Plattform bereitstellen (z. B. für Strahlverfolgung, 2D-Grafik, 3D-Grafik und/oder andere Rendering-Techniken, um Kinematik mit höherer Qualität zu erzeugen) und/oder sie kann andere Funktionen für das System 3500 bereitstellen.
In mindestens einer Ausführungsform kann die Cloud 3526 in dem Bestreben, die Vertraulichkeit von Patientendaten zu wahren (z. B., wenn Patientendaten oder -akten außerhalb der Räumlichkeiten verwendet werden sollen), eine Registrierungsdatenbank beinhalten - wie eine Deep-Learning-Containerregistrierungsdatenbank. In mindestens einer Ausführungsform kann eine Registrierungsdatenbank Container für Instanziierungen von Anwendungen speichern, die Vorverarbeitungs-, Nachverarbeitungs- oder andere Verarbeitungs-Tasks an Patientendaten durchführen können. In mindestens einer Ausführungsform kann die Cloud 3526 Daten empfangen, die Patientendaten sowie Sensordaten in Containern beinhalten, die angeforderte Verarbeitung nur für die Sensordaten in diesen Containern durchführen und dann eine resultierende Ausgabe und/oder Visualisierungen an zweckmäßige Parteien und/oder Vorrichtungen weiterleiten (z. B. medizinische Vorrichtungen in den Räumlichkeiten, die zur Visualisierung oder Diagnose verwendet werden), ohne dass Patientendaten extrahiert oder gespeichert müssen oder anderweitig darauf zugegriffen werden muss. In mindestens einer Ausführungsform wird die Vertraulichkeit der Patientendaten in Übereinstimmung mit HIPAA- und/oder anderen Datenvorschriften gewahrt.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 35 verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
36A veranschaulicht ein Datenflussdiagramm für einen Prozess 3600 zum Trainieren, erneuten Trainieren oder Aktualisieren eines Modells für maschinelles Lernen gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Verfahren 3600 unter Verwendung des Systems 3500 der 35 als nicht einschränkendes Beispiel ausgeführt werden. In mindestens einer Ausführungsform kann das Verfahren 3600 die Dienste 3420 und/oder die Hardware 3422 des Systems 3500 nutzen, wie es hier beschrieben ist. In mindestens einer Ausführungsform können verfeinerte Modelle 3612, die durch das Verfahren 3600 erzeugt wurden, durch das Einsatzsystem 3406 für eine oder mehrere Container-basierte Anwendungen in Bereitstellungspipelines 3510 ausgeführt sein.
In mindestens einer Ausführungsform kann das Modelltraining 3414 das erneute Trainieren oder Aktualisieren eines anfänglichen Modells 3604 (z. B. eines vorab trainierten Modells) unter Verwendung neuer Trainingsdaten (z. B. neuer Eingabedaten, wie des Kundendatensatzes 3606, und/oder neuer mit den Eingabedaten assoziierter Ground-Truth-Daten) beinhalten. In mindestens einer Ausführungsform kann/können zum erneuten Trainieren oder Aktualisieren des Ausgangsmodells 3604 die Ausgangs- oder Verlustschicht(en) des Ausgangsmodells 3604 zurückgesetzt oder gelöscht und/oder durch (eine) aktualisierte oder neue Ausgangs- oder Verlustschicht(en) ersetzt werden. In mindestens einer Ausführungsform kann das anfängliche Modell 3604 bereits fein abgestimmte Parameter (z. B. Gewichtungen und/oder Bias) aufweisen, die aus einem früheren Training übriggeblieben sind, sodass das Training oder das erneute Training 3414 nicht so lange dauern oder so viel Verarbeitung erfordern kann wie das Training eines Modells von Grund auf. In mindestens einer Ausführungsform können während des Modelltrainings 3414 durch Zurücksetzen oder Ersetzen der Ausgabe- oder Verlustschicht(en) des anfänglichen Modells 3604 die Parameter aktualisiert und für einen neuen Datensatz basierend auf Verlustberechnungen neu abgestimmt werden, die mit der Genauigkeit der Ausgabe- oder Verlustschicht(en) beim Erzeugen von Vorhersagen an einem neuen Kundendatensatz 3606 (z. B. Bilddaten 3408 der 34) assoziiert sind.
In mindestens einer Ausführungsform können die vorab trainierten Modelle 3506 in einem Datenspeicher oder einer Registrierungsdatenbank (z. B. der Modellregistrierungsdatenbank 3424 der 34) gespeichert sein. In mindestens einer Ausführungsform können die vortrainierten Modelle 3506 mindestens zum Teil in einer oder mehreren anderen Einrichtungen als der Einrichtung, die das Verfahren 3600 ausführt, trainiert worden sein. In mindestens einer Ausführungsform können zum Schutz der Privatsphäre und der Rechte von Patienten, Probanden oder Klienten unterschiedlicher Einrichtungen die vorab trainierten Modelle 3506 in den Räumlichkeiten unter Verwendung von Kunden- oder Patientendaten, die in den Räumlichkeiten generiert wurden, trainiert worden sein. In mindestens einer Ausführungsform können die vorab trainierten Modelle 3506 unter Verwendung der Cloud 3526 und/oder anderer Hardware 3422 trainiert werden, aber vertrauliche, datenschutzrechtlich geschützte Patientendaten dürfen nicht an beliebige Komponenten der Cloud 3526 (oder anderer Hardware außerhalb der eigenen Räumlichkeiten) übermittelt werden, durch diese verwendet werden oder für diese zugänglich sein. In mindestens einer Ausführungsform, in der ein vorab trainiertes Modell 3506 unter Verwendung von Patientendaten von mehr als einer Einrichtung trainiert wird, kann das vorab trainierte Modell 3506 einzeln für jede Einrichtung trainiert worden sein, bevor es an Patienten- oder Kundendaten einer anderen Einrichtung trainiert wird. In mindestens einer Ausführungsform, wie, wenn Kunden- oder Patientendaten von Datenschutzbedenken ausgenommen wurden (z. B. durch eine Verzichtserklärung, für die experimentelle Verwendung usw.) oder wenn Kunden- oder Patientendaten in einem öffentlichen Datensatz enthalten sind, können Kunden- oder Patientendaten von einer beliebigen Anzahl von Einrichtungen verwendet werden, um das vorab trainierte Modell 3506 innerhalb und/oder außerhalb der eigenen Räumlichkeiten zu trainieren, wie in einem Rechenzentrum oder einer anderen Cloud-Computing-Infrastruktur.
In mindestens einer Ausführungsform kann ein Benutzer beim Auswählen von Anwendungen zur Verwendung in den Einsatzpipelines 3510 auch Modelle des maschinellen Lernens auswählen, die für spezifische Anwendungen verwendet werden sollen. In mindestens einer Ausführungsform kann ein Benutzer kein Modell zur Verwendung aufweisen, sodass ein Benutzer ein vorab trainiertes Modell 3506 zum Verwenden mit einer Anwendung auswählen kann. In mindestens einer Ausführungsform kann es sein, dass das vortrainierte Modell 3506 nicht dafür optimiert ist, genaue Ergebnisse für den Kundendatensatz 3606 einer Einrichtung eines Benutzers zu erzeugen (z. B. basierend auf der Patientenvielfalt, der Demografie, den Arten der verwendeten medizinischen Bildgebungseinrichtungen usw.). In mindestens einer Ausführungsform kann das vorab trainierte Modell 3506 vor dem Einsetzen des vorab trainierten Modells 3506 in der Einsatzpipeline 3510 zur Verwendung mit einer Anwendung(en) für die Verwendung in einer jeweiligen Einrichtung aktualisiert, erneut trainiert und/oder fein abgestimmt werden.
In mindestens einer Ausführungsform kann ein Benutzer das vortrainierte Modell 3506 auswählen, das aktualisiert, neu trainiert und/oder feinabgestimmt werden soll, und das vortrainierte Modell 3506 kann als Ausgangsmodell 3604 für das Trainingssystem 3404 innerhalb des Verfahrens 3600 bezeichnet werden. In mindestens einer Ausführungsform kann der Kundendatensatz 3606 (z. B. Bildgebungsdaten, Genomikdaten, Sequenzierungsdaten oder andere Datentypen, die von Geräten in einer Einrichtung erzeugt werden) verwendet werden, um das Modelltraining 3414 (das ohne Einschränkung Transferlernen aufweisen kann) am Ausgangsmodell 3604 durchzuführen, um ein verfeinertes Modell 3612 zu erzeugen. In mindestens einer Ausführungsform können die Ground-Truth-Daten, die dem Kundendatensatz 3606 entsprechen, durch das Trainingssystem 3404 erzeugt werden. In mindestens einer Ausführungsform können Ground-Truth-Daten mindestens zum Teil von Klinikern, Wissenschaftlern, Ärzten, Fachkräften in einer Einrichtung erzeugt werden (z. B. als annotierte Klinikdaten 3412 der 34).
In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3410 in einigen Beispielen verwendet werden, um Ground-Truth-Daten zu generieren. In mindestens einer Ausführungsform kann die KI-gestützte Annotation 3410 (z. B. unter Verwendung eines SDK für die KI-gestützt Annotation implementiert) Modelle des maschinellen Lernens (z. B. neuronale Netze) ausnutzen, um vorgeschlagene oder vorhergesagte Ground-Truth-Daten für einen Kundendatensatz zu generieren. In mindestens einer Ausführungsform kann der Benutzer 3610 Kennzeichnungswerkzeuge innerhalb einer Benutzeroberfläche (einer grafischen Benutzeroberfläche (GUI)) auf der Rechenvorrichtung 3608 verwenden.
In mindestens einer Ausführungsform kann der Benutzer 3610 über die Rechenvorrichtung 3608 mit einer GUI interagieren, um Annotationen oder automatische Annotationen zu bearbeiten oder fein abzustimmen. In mindestens einer Ausführungsform kann ein Polygonbearbeitungsmerkmal verwendet werden, um Vertices eines Polygons an genauere oder feiner abgestimmte Stellen zu verschieben.
In mindestens einer Ausführungsform können, sobald Ground-Truth-Daten mit dem Kundendatensatz 3606 assoziiert sind, die Ground-Truth-Daten (z. B. aus KI-gestützter Annotation, manueller Beschriftung usw.) während des Modelltrainings 3414 durch verwendet werden, um das verfeinerte Modell 3612 zu erzeugen. In mindestens einer Ausführungsform kann der Kundendatensatz 3606 beliebig oft auf das Ausgangsmodell 3604 angewendet werden, und die Ground-Truth-Daten können zur Aktualisierung der Parameter des Ausgangsmodells 3604 verwendet werden, bis ein akzeptables Genauigkeitsniveau für das verfeinerte Modell 3612 erreicht ist. In mindestens einer Ausführungsform kann das verfeinerte Modell 3612, sobald das verfeinerte Modell 3612 generiert ist, in einer oder mehreren Bereitstellungspipelines 3510 in einer Einrichtung zur Durchführung einer oder mehrerer Verarbeitungsaufgaben in Bezug auf medizinische Bilddaten eingesetzt werden.
In mindestens einer Ausführungsform kann das verfeinerte Modell 3612 in die vorab trainierten Modellen 3506 in der Modellregistrierungsdatenbank 3424 hochgeladen werden, um durch eine andere Einrichtung ausgewählt zu werden. In mindestens einer Ausführungsform kann dieser Prozess in einer beliebigen Anzahl von Einrichtungen durchgeführt werden, sodass das verfeinerte Modell 3612 an neuen Datensätzen beliebig oft weiter verfeinert werden kann, um ein universelleres Modell zu generieren.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 36A verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
36B ist eine beispielhafte Darstellung einer Client-Server-Architektur 3632 zur Verbesserung von Kennzeichnungswerkzeugen mit vortrainierten Kennzeichnungsmodellen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können KI-gestützte Kennzeichnungswerkzeuge 3636 basierend auf einer Client-Server-Architektur 3632 ausgestaltet sein. In mindestens einer Ausführungsform können die Annotationswerkzeuge 3636 in Bildgebungsanwendungen zum Beispiel Radiologen beim Identifizieren von Organen und Auffälligkeiten unterstützen. In mindestens einer Ausführungsform können Bildgebungsanwendungen Softwarewerkzeuge aufweisen, die dem Benutzer 3610 helfen, als nicht einschränkendes Beispiel einige extreme Punkte auf einem bestimmten Organ von Interesse in Rohbildern 3634 (z. B. in einem 3D-MRT- oder CT-Scan) zu identifizieren und automatisch gekennzeichnete Ergebnisse für alle 2D-Schichten eines bestimmten Organs zu erhalten. In mindestens einer Ausführungsform können die Ergebnisse in einem Datenspeicher als Trainingsdaten 3636 gespeichert und als (zum Beispiel und ohne Einschränkung) Ground-Truth-Daten für das Training verwendet werden. In mindestens einer Ausführungsform kann, wenn die Rechenvorrichtung 3608 Extrempunkte für die KI-gestützte Annotation 3410 sendet, ein Deep-Learning-Modell diese Daten zum Beispiel als Eingabe empfangen und Inferenzergebnisse eines segmentierten Organs oder einer Auffälligkeit zurückgeben. In mindestens einer Ausführungsform können vorinstanzierte Kennzeichnungswerkzeuge, wie das KI-unterstützte Kennzeichnungswerkzeug 3636B in 36B, durch API-Aufrufe (z. B. den API-Aufruf 3644) an einen Server, wie einen Kennzeichnungsunterstützungsserver 3640, der einen Satz vortrainierter Modelle 3642 aufweisen kann, die z. B. in einem Kennzeichnungsmodell-Register gespeichert sind, verbessert werden. In mindestens einer Ausführungsform kann eine Annotationsmodellregistrierungsdatenbank vorab trainierte Modelle 3642 (z. B. Modelle des maschinellen Lernens, wie Deep-Learning-Modelle) speichern, die vorab trainiert sind, um eine KI-gestützte Annotation an einem konkreten Organ oder einer Auffälligkeit durchzuführen. In mindestens einer Ausführungsform können diese Modelle durch Verwenden von Trainingspipelines 3504 weiter aktualisiert werden. In mindestens einer Ausführungsform können vorab installierte Annotationswerkzeuge im Verlauf der Zeit verbessert werden, wenn neue annotierte Klinikdaten 3412 hinzugefügt werden.
Die Inferenz- und/oder Trainingslogik 615 wird zum Durchführen von Inferenzierungs- und/oder Trainingsoperationen in Assoziation mit einer oder mehreren Ausführungsformen verwendet. Details zur Inferenz- und/oder Trainingslogik 615 werden hierin in Verbindung mit den 6A und/oder 6B bereitgestellt.
In mindestens einer Ausführungsform können ein oder mehrere neuronale Netze einer Inferenz- und/oder Trainingslogik 615 in Verbindung mit dem System der 36B verwendet werden und können dazu konfiguriert werden, Sensoreingaben von mehreren Sensoren zu empfangen, und können trainiert werden, um auf einen Kühlmittelbedarf zu schließen. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 in der Lage sein, dies unter Verwendung von Informationen aus historischem Kühlbedarf und historischen Sensoreingaben abzuleiten. In mindestens einer Ausführungsform kann eine Inferenz- und/oder Trainingslogik 615 eine Schlussfolgerung über eine Änderung eines Kühlbedarfs ziehen. In mindestens einer Ausführungsform können Sensoreingaben mit Klassen mit unterschiedlichem Kühlbedarf jeder der unterschiedlichen Sensoreingaben korreliert werden. In mindestens einer Ausführungsform kann eine neue Sensoreingabe, die in eine Klasse solcher unterschiedlicher Sensoreingaben eingeordnet wird, einen Kühlbedarf oder dessen Änderung angeben.
In mindestens einer Ausführungsform kann eine einzelne Halbleiterplattform eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen solchen Chip betreffen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Verbindungsfähigkeit verwendet werden, die den chipinternen Betrieb simulieren und wesentliche Verbesserungen gegenüber der Nutzung einer herkömmlichen Implementation mit einer zentralen Verarbeitungseinheit („CPU“) und einem Bus bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers untergebracht werden.
In mindestens einer Ausführungsform, unter erneuter Bezugnahme auf 11, sind Computerprogramme in Form von maschinenlesbarem ausführbarem Code oder Computersteuerlogik-Algorithmen in dem Hauptspeicher 1104 und/oder Sekundärspeicher gespeichert. Computerprogramme, die von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1100, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 1104, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann der Sekundärspeicher ein(e) beliebige(s) geeignete(s) Speichervorrichtung oder -system betreffen, wie ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein Digital-Versatile-Disk-(„DVD“-)Laufwerk, eine Aufzeichnungsvorrichtung, einen Universal-Serial-Bus-(„USB“-)Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform werden die Architektur und/oder die Funktionalität verschiedener vorheriger Figuren im Kontext der CPU 1102, des Parallelverarbeitungssystems 1112, einer integrierten Schaltung, die mindestens zu einem Teil der Fähigkeiten sowohl der CPU 1102 als auch des Parallelverarbeitungssystems 1112 in der Lage ist, eines Chipsatzes (z. B. einer Gruppe integrierter Schaltungen, die so ausgestaltet ist, dass sie als Einheit zum Durchführen verwandter Funktionen arbeitet und verkauft wird, usw.) und/oder einer beliebigen geeigneten Kombination integrierter Schaltung(en) implementiert.
In mindestens einer Ausführungsform wird die Architektur und/oder Funktionalität verschiedener vorhergehender FIG. im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System usw. umgesetzt. In mindestens einer Ausführungsform kann das Computersystem 1100 die Form eines Desktop-Computers, eines Laptop-Computers, eines Tablet-Computers, von Servern, von Supercomputern, eines Smartphones (z. B. einer drahtlosen tragbaren Vorrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer am Kopf befestigten Anzeige, einer tragbaren elektronischen Vorrichtung, einer Mobiltelefonvorrichtung, eines Fernsehgeräts, einer Arbeitsstation, von Spielekonsolen, eines eingebetteten Systems und/oder eines beliebigen anderen Typs von Logik annehmen.
In mindestens einer Ausführungsform beinhaltet das Parallelverarbeitungssystem 1112 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1114 und damit assoziierte Speicher 1116. In mindestens einer Ausführungsform sind die PPUs 1114 über ein Interconnect 1118 und einen Switch 1120 oder Multiplexer mit einem Host-Prozessor oder anderen Peripherievorrichtungen verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1112 Rechenaufgaben auf PPUs 1114, die parallelisierbar sein können - zum Beispiel als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher von einigen oder allen PPUs 1114 gemeinsam genutzt und ist er für diese zugänglich (z. B. für Lese- und/oder Schreibzugriff), obwohl ein derartiger gemeinsam genutzter Speicher Einbußen bei der Rechenleistung in Bezug auf die Verwendung von lokalem Speicher und Registern, die in einer PPU 1114 resident sind, mit sich bringen kann. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1114 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1114 hinweg ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
In mindestens einer Ausführungsform verwenden eine oder mehrere hier beschriebene Verfahren ein oneAPI-Programmiermodell. In mindestens einer Ausführungsform betrifft ein oneAPI-Programmiermodell ein Programmiermodell für die Interaktion mit verschiedenen Compute Accelerator-Architekturen. In mindestens einer Ausführungsform betrifft oneAPI eine Anwendungsprogrammierschnittstelle (API), die für die Interaktion mit verschiedenen Compute Accelerator-Architekturen entwickelt wurde. In mindestens einer Ausführungsform verwendet ein oneAPI-Programmiermodell die Programmiersprache DPC++. In mindestens einer Ausführungsform betrifft eine DPC++-Programmiersprache eine Hochsprache für eine produktive datenparallele Programmierung. In mindestens einer Ausführungsform basiert eine DPC++-Programmiersprache mindestens zum Teil auf den Programmiersprachen C und/oder C++. In mindestens einer Ausführungsform handelt es sich bei einem oneAPI-Programmiermodell um ein Programmiermodell, wie es von der Intel Corporation in Santa Clara, CA, entwickelt wurde.
In mindestens einer Ausführungsform wird oneAPI und/oder das oneAPI-Programmiermodell verwendet, um mit verschiedenen Architekturen von Beschleunigern, GPUs, Prozessoren und/oder Variationen davon zu interagieren. In mindestens einer Ausführungsform beinhaltet oneAPI eine Reihe von Bibliotheken, die verschiedene Funktionalitäten implementieren. In mindestens einer Ausführungsform beinhaltet oneAPI mindestens eine oneAPI-DPC++-Bibliothek, eine oneAPI-Mathe-Kernel-Bibliothek, eine oneAPI-Datenanalyse-Bibliothek, eine oneAPI-Bibliothek für tiefe neuronale Netze, eine oneAPI-Bibliothek für kollektive Kommunikation, eine oneAPI-Bibliothek für Threading-Bausteine, eine oneAPI-Bibliothek für Videoverarbeitung und/oder Variationen davon.
In mindestens einer Ausführungsform ist eine oneAPI-DPC++-Bibliothek, die auch als oneDPL bezeichnet wird, eine Bibliothek, die Algorithmen und Funktionen zur Beschleunigung der DPC++ Kernel-Programmierung implementiert. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Funktionen der Standard Template Library (STL). In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere parallele STL-Funktionen. In mindestens einer Ausführungsform stellt oneDPL eine Reihe von Bibliotheksklassen und -funktionen wie parallele Algorithmen, Iteratoren, Funktionsobjektklassen, bereichsbasierte API und/oder Variationen davon bereit. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Klassen und/oder Funktionen einer C++ Standardbibliothek. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Zufallszahlengeneratorfunktionen.
In mindestens einer Ausführungsform handelt es sich bei einer oneAPI-Math-Kernel-Library, auch oneMKL genannt, um eine Bibliothek, die verschiedene optimierte und parallelisierte Routinen für verschiedene mathematische Funktionen und/oder Operationen implementiert. In mindestens einer Ausführungsform implementiert oneMKL ein oder mehrere BLAS (Basic Linear Algebra Subprograms) und/oder LAPACK (Linear Algebra Package) dichte lineare Algebra-Routinen. In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere dünn besetzte BLAS-Routinen für lineare Algebra. In mindestens einer Ausführungsform implementiert oneMKL einen oder mehrere Zufallszahlengeneratoren (RNGs). In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere Vektormathematik-Routinen (VM-Routinen) für mathematische Operationen auf Vektoren. In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere Fast-Fourier-Transformationsfunktionen- (FFT-Funktionen).
In mindestens einer Ausführungsform ist eine oneAPI-Daten-Analyse-Library, auch oneDAL genannt, eine Bibliothek, die verschiedene Datenanalyseanwendungen und verteilte Berechnungen implementiert. In mindestens einer Ausführungsform implementiert oneDAL verschiedene Algorithmen für die Vorverarbeitung, Transformation, Analyse, Modellierung, Validierung und Entscheidungsfindung für die Datenanalyse in Batch-, Online- und verteilten Verarbeitungsmodi einer Berechnung. In mindestens einer Ausführungsform implementiert oneDAL verschiedene C++- und/oder Java-APIs und verschiedene Verbinder zu einer oder mehreren Datenquellen. In mindestens einer Ausführungsform implementiert oneDAL DPC++-API-Erweiterungen zu einer traditionellen C++-Schnittstelle und ermöglicht die Nutzung von GPUs für verschiedene Algorithmen.
In mindestens einer Ausführungsform ist eine oneAPI-Bibliothek für tiefe neuronale Netze, die auch als oneDNN bezeichnet wird, eine Bibliothek, die verschiedene Funktionen für tiefes Lernen implementiert. In mindestens einer Ausführungsform implementiert oneDNN verschiedene Funktionen, Algorithmen und/oder Variationen für neuronale Netze, maschinelles Lernen und Deep-Learning.
In mindestens einer Ausführungsform ist eine kollektive oneAPI-Kommunikationsbibliothek, die auch als oneCCL bezeichnet wird, eine Bibliothek, die verschiedene Anwendungen für Deep Learning und maschinelles Lernen implementiert. In mindestens einer Ausführungsform baut oneCCL auf Kommunikations-Middleware der unteren Ebene auf, wie Message Passing Interface (MPI) und libfabrics. In mindestens einer Ausführungsform ermöglicht oneCCL eine Reihe von Deep-Learning-spezifischen Optimierungen, wie Priorisierung, persistente Operationen, Ausführung außerhalb der Reihenfolge und/oder Variationen davon. In mindestens einer Ausführungsform implementiert oneCCL verschiedene CPU- und GPU-Funktionen.
In mindestens einer Ausführungsform ist eine oneAPI-Threading-Building-Blocks-Bibliothek, die auch als oneTBB bezeichnet wird, eine Bibliothek, die verschiedene parallelisierte Prozesse für verschiedene Anwendungen implementiert. In mindestens einer Ausführungsform wird oneTBB für eine Task-basierte, gemeinsame parallele Programmierung auf einem Host verwendet. In mindestens einer Ausführungsform implementiert oneTBB generische parallele Algorithmen. In mindestens einer Ausführungsform implementiert oneTBB nebenläufige Container. In mindestens einer Ausführungsform implementiert oneTBB einen skalierbaren Speicher-Allocator. In mindestens einer Ausführungsform implementiert oneTBB einen Work-Stealing-Task-Planer. In mindestens einer Ausführungsform implementiert oneTBB Low-Level-Synchronisationsprimitive. In mindestens einer Ausführungsform ist oneTBB compilerunabhängig und auf verschiedenen Prozessoren, wie GPUs, PPUs, CPUs und/oder Variationen davon, verwendbar.
In mindestens einer Ausführungsform ist eine oneAPI-Videoverarbeitungsbibliothek, die auch als oneVPL bezeichnet wird, eine Bibliothek, die zur Beschleunigung der Videoverarbeitung in einer oder mehreren Anwendungen verwendet wird. In mindestens einer Ausführungsform implementiert oneVPL verschiedene Funktionen zur Videodecodierung, - codierung und -verarbeitung. In mindestens einer Ausführungsform implementiert oneVPL verschiedene Funktionen für Medien-Pipelines auf CPUs, GPUs und andere Beschleuniger. In mindestens einer Ausführungsform implementiert oneVPL das Entdecken und Auswahl von Einrichtungen bei medienzentrierten und videoanalytischen Arbeitsbelastungen. In mindestens einer Ausführungsform implementiert oneVPL API-Primitive für die gemeinsame Nutzung von Zero-Copy-Puffern.
In mindestens einer Ausführungsform verwendet ein oneAPI-Programmiermodell die Programmiersprache DPC++. In mindestens einer Ausführungsform ist eine DPC++-Programmiersprache eine Programmiersprache, die ohne Einschränkung funktional ähnliche Versionen von CUDA-Mechanismen beinhaltet, um Gerätecode zu definieren und zwischen Gerätecode und Host-Code zu unterscheiden. In mindestens einer Ausführungsform kann eine DPC++-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache beinhalten. In mindestens einer Ausführungsform werden eine oder mehrere Operationen des CUDA Programmiermodells unter Verwendung eines oneAPI Programmiermodells mit einer DPC++ Programmiersprache durchgeführt.
In mindestens einer Ausführungsform wird jede hier beschriebene Anwendungsprogrammierschnittstelle (API) von einem Compiler, Interpreter oder einem anderen Softwaretool in eine oder mehrere Anweisungen, Operationen oder ein anderes Signal kompiliert. In mindestens einer Ausführungsform umfasst die Kompilierung das Erzeugen einer oder mehrerer maschinenausführbarer Anweisungen, Operationen oder anderer Signale aus dem Quellcode. In mindestens einer Ausführungsform veranlasst eine in eine oder mehrere Anweisungen, Operationen oder andere Signale kompilierte API, wenn sie durchgeführt wird, einen oder mehrere Prozessoren, wie Grafikprozessoren 2600, Grafikkerne 1600, Parallelprozessor 1800, Prozessor 2100, Prozessorkern 2100, oder jede andere Logikschaltung, die hier weiter beschrieben wird, um eine oder mehrere Rechenoperationen durchzuführen.
Es ist zu beachten, dass die hier beschriebenen Ausführungsformen zwar ein CUDA-Programmiermodell betreffen, die hier beschriebenen Verfahren jedoch mit jedem geeigneten Programmiermodell, wie HIP, oneAPI und/oder Variationen davon, verwendet werden können.
Andere Variationen liegen innerhalb des Geistes der vorliegenden Offenbarung. Somit können zwar bezüglich der offenbarten Verfahren diverse Modifikationen und alternative Konstruktionen vorgenommen werden, bestimmte veranschaulichte Ausführungsformen davon werden jedoch in den Zeichnungen gezeigt und wurden vorangehend ausführlich beschrieben. Allerdings versteht es sich, dass nicht die Absicht verfolgt wird, die Offenbarung auf die spezifische(n) offenbarte(n) Form oder Formen einzuschränken, sondern die Absicht ganz im Gegenteil darin besteht, sämtliche Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und Umfang der wie in den beigefügten Ansprüchen definierten Offenbarung fallen.
Die Verwendung der Ausdrücke „ein“ und „eine“ und „der/die/das“ und ähnlicher Referenten im Kontext des Beschreibens offenbarter Ausführungsformen (insbesondere im Kontext der folgenden Ansprüche) ist so auszulegen, dass sie sowohl den Singular als auch den Plural abdeckt, sofern hierin nichts anderes angegeben ist oder der Kontext dem eindeutig widerspricht, und nicht als Definition eines Ausdrucks. Die Ausdrücke „umfassend“, „aufweisend“, „beinhaltend“ und „enthaltend“ sind als offene Ausdrücke auszulegen (die "einschließlich, aber nicht beschränkt auf' bedeuten), sofern nicht anderweitig angemerkt. Wenn es unmodifiziert vorliegt und physische Verbindungen betrifft, ist „verbunden“ als teilweise oder vollständig ineinander enthalten, aneinander angebracht oder aneinander angefügt auszulegen, auch wenn ein Element dazwischenliegt. Die Nennung von Wertebereichen hierin soll lediglich als schnelle Methode des einzelnen Bezugnehmens auf jeden separaten Wert dienen, der in den Bereich fällt, es sei denn, hierin ist etwas anderes angegeben, und jeder separate Wert ist in die Beschreibung eingeschlossen, als ob er einzeln hierin wiedergegeben wäre. In mindestens einer Ausführungsform ist die Verwendung des Ausdrucks „Satz“ (z. B. „ein Satz von Gegenständen“) oder „Teilmenge“ als eine nicht leere Sammlung auszulegen, die ein oder mehrere Elemente umfasst, es sei denn, es ist etwas anderes angemerkt oder der Kontext widerspricht dem. Sofern nichts anderes angegeben ist oder der Kontext dem widerspricht, bezeichnet ferner der Ausdruck „Teilmenge“ eines entsprechenden Satzes nicht notwendigerweise eine richtige Teilmenge des entsprechenden Satzes, sondern die Teilmenge und der entsprechende Satz können gleich sein.
Sofern nicht spezifisch etwas anderes genannt ist oder der Kontext dem eindeutig widerspricht, ist verbindende Sprache, wie Formulierungen der Form „wenigstens eines von A, B und C“ oder „mindestens eines von A, B und C“, andernfalls in dem Kontext zu verstehen, in dem sie allgemein verwendet werden, um darzustellen, dass ein Gegenstand, ein Ausdruck usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge des Satzes aus A und B und C sein kann. Beispielsweise verweist in dem veranschaulichenden Beispiel für einen Satz, der drei Elemente aufweist, die verbindenden Formulierungen „wenigstens eines von A, B und C“ und „mindestens eines von A, B und C“ auf einen beliebigen der folgenden Sätze: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Somit soll derartige verbindende Sprache im Allgemeinen nicht implizieren, dass bestimmte Ausführungen es erforderlich machen, dass mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden ist. Sofern nichts anderes angemerkt ist oder der Kontext dem widerspricht, gibt der Ausdruck „Vielzahl“ einen Zustand der Pluralität an (z. B. gibt „eine Vielzahl von Gegenständen“ mehrere Gegenstände an). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Vielzahl mindestens zwei, es können aber auch mehr sein, wenn dies entweder explizit oder durch den Kontext angegeben ist. Sofern nichts Anderes erklärt wird oder anderweitig aus dem Kontext ersichtlich ist, bedeutet die ferner Formulierung „basierend auf‟ „mindestens zum Teil basierend auf“ und nicht „ausschließlich basierend auf“.
Hierin beschriebene Vorgänge von Prozessen können in einer beliebigen geeigneten Reihenfolge durchgeführt werden, sofern es hierin nicht anders angegeben ist oder der Kontext dem anderweitig eindeutig widerspricht. In mindestens einer Ausführungsform wird ein Prozess, wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen davon), unter der Steuerung von einem oder mehreren Computersystemen durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind, und er ist als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen), der zusammen auf einem oder mehreren Prozessoren ausgeführt wird, durch Hardware oder Kombinationen davon implementiert. In mindestens einer Ausführungsform ist Code auf einem computerlesbaren Speichermedium gespeichert, zum Beispiel in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die durch einen oder mehrere Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nichttransitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Sendeempfängern von transitorischen Signalen einschließt. In mindestens einer Ausführungsform ist der Code (z. B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nichttransitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen gespeichert sind (oder einem anderen Speicher zum Speichern ausführbarer Anweisungen), die bei Ausführung (d. h. als Ergebnis der Ausführung) durch einen oder mehrere Prozessoren eines Computersystems das Computersystem dazu veranlassen, hierin beschriebene Operationen durchzuführen. Ein Satz von nichttransitorischen computerlesbaren Speichermedien umfasst in mindestens einer Ausführungsform mehrere nichttransitorische computerlesbare Speichermedien und einem oder mehreren der einzelnen nichttransitorischen Speichermedien mehrerer nichttransitorischer computerlesbarer Speichermedien fehlt der gesamte Code, während mehrere nichttransitorische computerlesbare Speichermedien zusammen den gesamten Code speichern. In mindestens einer Ausführungsform werden die ausführbaren Anweisungen so ausgeführt, dass unterschiedliche Anweisungen durch unterschiedliche Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares Speichermedium Anweisungen und eine hauptsächliche zentrale Verarbeitungseinheit („CPU“) führt einige der Anweisungen aus, während eine Grafikverarbeitungseinheit („GPU“) andere Anweisungen ausführt. In mindestens einer Ausführungsform weisen unterschiedliche Komponenten eines Computersystems separate Prozessoren auf und unterschiedliche Prozessoren führen unterschiedliche Teilmengen von Anweisungen aus.
In mindestens einer Ausführungsform ist eine Arithmetik-Logik-Einheit ein Satz kombinatorischer Logikschaltungen, die eine oder mehrere Eingaben benötigen, um ein Ergebnis zu erzeugen. In mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um mathematische Operationen wie Addition, Subtraktion oder Multiplikation durchzuführen. In mindestens einer Ausführungsform wird eine arithmetische Logikeinheit verwendet, um Logikoperationen, wie logisches UND/ODER oder XOR, zu implementieren. In mindestens einer Ausführungsform ist eine arithmetisch Logikeinheit zustandslos und besteht aus physischen Schaltkomponenten, wie Halbleitertransistoren, die dazu angeordnet sind, logische Gatter zu bilden. In mindestens einer Ausführungsform kann eine arithmetische Logikeinheit intern als zustandsbehaftete Logikschaltung mit einem assoziierten Takt arbeiten. In mindestens einer Ausführungsform kann eine arithmetische Logikeinheit als asynchrone Logikschaltung mit einem internen Zustand konstruiert sein, der nicht in einem assoziierten Registersatz geführt wird. In mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um in einem oder mehreren Registern des Prozessors gespeicherte Operanden zu kombinieren und eine Ausgabe zu erzeugen, die vom Prozessor in einem anderen Register oder einem Speicherplatz gespeichert werden kann.
In mindestens einer Ausführungsform präsentiert der Prozessor als Ergebnis der Verarbeitung einer vom Prozessor abgerufenen Anweisung eine oder mehrere Eingaben oder Operanden an einer arithmetischen Logikeinheit, was veranlasst, dass die arithmetische Logikeinheit ein Ergebnis erzeugt, das mindestens zum Teil auf einem Anweisungscode basiert, der an die Eingänge der arithmetischen Logikeinheit bereitgestellt wird. In mindestens einer Ausführungsform basieren die vom Prozessor an die ALU bereitgestellten Anweisungscodes mindestens zum Teil auf der vom Prozessor ausgeführten Anweisung. In mindestens einer Ausführungsform verarbeitet die kombinatorische Logik in der ALU die Eingaben und erzeugt eine Ausgabe, die auf einen Bus innerhalb des Prozessors gelegt wird. In mindestens einer Ausführungsform wählt der Prozessor ein Zielregister, einen Speicherort, eine Ausgabevorrichtung oder einen Ausgabespeicherort auf dem Ausgabebus aus, sodass das Takten des Prozessors veranlasst, dass die von der ALU erzeugten Ergebnisse an den gewünschten Ort gesendet werden.
Im Schutzbereich dieser Anmeldung wird der Begriff arithmetische Logikeinheit oder ALU für jede rechnerische Logikschaltung verwendet, die Operanden verarbeitet, um ein Ergebnis zu erzeugen. In der vorliegenden Patentschrift kann der Begriff ALU beispielsweise auf eine Gleitkommaeinheit, einen DSP, einen Tensorkern, einen Shaderkern, einen Coprozessor oder eine CPU verweisen.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme so konfiguriert, dass sie einen oder mehrere Dienste implementieren, die einzeln oder zusammen Operationen der hierin beschriebenen Prozesse durchführen, und derartige Computersysteme sind mit geeigneter Hardware und/oder Software konfiguriert, die eine Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, sodass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und sodass eine einzelne Vorrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhafter Wortwahl (z. B. „wie“), die hierin bereitgestellt ist, soll lediglich die Ausführungsformen der Offenbarung besser verdeutlichen und stellt keine Einschränkung des Umfangs der Offenbarung dar, es sei denn, es ist etwas anderes beansprucht. Keinerlei Wortwahl in der Beschreibung sollte so ausgelegt werden, dass sie ein beliebiges nicht beanspruchtes Element als für die Umsetzung der Offenbarung wesentlich angibt.
Jegliche Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin erwähnt werden, sind hiermit durch Bezugnahme im selben Maße aufgenommen, als wäre jede Referenz einzeln und spezifisch als durch Verweis eingeschlossen angegeben und in ihrer Gesamtheit hierin dargelegt.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander beabsichtigt sein können. Vielmehr kann in konkreten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt miteinander stehen. Mit „gekoppelt“ kann auch gemeint sein, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, jedoch trotzdem miteinander zusammenwirken oder interagieren.
Sofern nicht ausdrücklich anders angegeben, versteht es sich, dass sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Handlungen und/oder Prozesse eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung, die Daten, die als physische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die auf ähnliche Weise als physische Größen in den Speichern, Registern oder anderen derartigen Informationsspeicher-, - übertragungs- oder -anzeigevorrichtungen des Rechensystems dargestellt sind.
Auf ähnliche Weise kann der Ausdruck „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Abschnitt einer Vorrichtung verweisen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Rechenplattform“ kann einen oder mehrere Prozessoren umfassen. Wie hierin verwendet, können „Software“-Prozesse zum Beispiel Software- und/oder Hardware-Entitäten beinhalten, die im Verlauf der Zeit Arbeit verrichten, wie Tasks, Threads und intelligente Agenten. Außerdem kann jeder Prozess auf mehrere Prozesse verweisen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. In mindestens einer Ausführungsform werden die Ausdrücke „System“ und „Verfahren“ hierin insofern austauschbar verwendet, dass ein System ein oder mehrere Verfahren verkörpern kann und die Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. In mindestens einer Ausführungsform kann der Prozess des Erlangens, Erfassens, Empfangens oder Eingebens von analogen und digitalen Daten auf eine Vielfalt von Weisen erzielt werden, wie durch das Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs einer Anwendungsprogrammierschnittstelle. In mindestens einer Ausführungsform können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über eine serielle oder parallele Schnittstelle erfolgen. In mindestens einer Ausführungsform können Prozesse des Erlangens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch das Übermitteln von Daten über ein Computernetz von der bereitstellenden Entität zu der erfassenden Entität erfolgen. In mindestens einer Ausführungsform kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen von analogen oder digitalen Daten Bezug genommen werden. In verschiedenen Beispielen können Prozesse des Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens von analogen oder digitalen Daten durch das Übermitteln von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozesskommunikationsmechanismus erfolgen.
Obwohl die Beschreibungen hierin beispielhafte Implementationen beschriebener Techniken darlegen, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen im Umfang dieser Offenbarung liegen. Darüber hinaus könnten, obwohl spezifische Verteilungen von Zuständigkeiten vorstehend zum Zwecke der Beschreibung definiert sein können, verschiedene Funktionen und Zuständigkeiten in Abhängigkeit von den Umständen anders verteilt und aufgeteilt werden.
Obwohl der Gegenstand ferner in für Strukturmerkmale und/oder Verfahrenshandlungen spezifischer Sprache beschrieben wurde, versteht sich, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht unbedingt auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr sind die konkreten Merkmale und Handlungen als beispielhafte Formen der Implementierung der Ansprüche offenbart.

Claims

Rechenzentrumkühlsystem, das Folgendes umfasst: ein Schnelltrenn-, QD-Adapter, der durch eine Drehaktion an einem Drehkoppler einer ersten Seite des QD-Adapters mit einem assoziierten Drehkoppler einer rackmontierten Kühlmittelverteilungseinheit, CDU, verbunden werden soll, und der QD-Adapter durch eine lineare Aktion an einen Linearkoppler einer zweiten Seite des QD-Adapters an einen passenden QD-Koppler von mindestens einem Kühlkreislauf koppeln und von diesem abkoppeln soll.
Rechenzentrumkühlsystem nach Anspruch 1, das ferner Folgendes umfasst: Gewinde oder eine abgewinkelte Drehverriegelung des Drehkopplers, um es dem QD-Adapter zu ermöglichen, durch die Drehaktion mit dem passenden Drehkoppler der rackmontierten CDU gekoppelt zu werden.
Rechenzentrumkühlsystem nach Anspruch 1 oder 2, das ferner Folgendes umfasst: mindestens einen Durchflussregler, der mit dem QD-Adapter assoziiert ist, um einen Kühlmittelstrom durch den QD-Adapter zu ermöglichen.
Rechenzentrumkühlsystem nach einem vorstehenden Anspruch, das ferner Folgendes umfasst: mindestens einen mit dem QD-Adapter assoziierten Sensor, um einen Zustand des QD-Adapters zu bestimmen und eine Änderung in einem mit dem QD-Adapter assoziierten Durchflussregler zu ermöglichen.
Rechenzentrumkühlsystem nach Anspruch 4, wobei der Zustand mit einem oder mehreren des Abschließens des Koppelns oder Abkoppelns, einer Abwesenheit einer Leckage, nachdem mindestens das Koppeln abgeschlossen ist, oder eine Abwesenheit eines Kühlmittelstroms durch den QD-Adapter, bevor mindestens das Abkoppeln abgeschlossen ist, assoziiert ist.
Rechenzentrumkühlsystem nach einem vorstehenden Anspruch, das ferner Folgendes umfasst: mindestens einen Prozessor, um es einem Durchflussregler, der mit dem QD-Adapter assoziiert ist, zu ermöglichen, eine Änderung eines Stroms eines Kühlmittels durch den QD-Adapter zu veranlassen.
Rechenzentrumkühlsystem nach einem vorstehenden Anspruch, das ferner Folgendes umfasst: ein oder mehrere neuronale Netze mindestens eines Prozessors, um einen Zustand des QD-Adapters zum Teil basierend auf einer Eingabe von einem Sensor, der mit dem QD-Adapter assoziiert ist, und zum Teil basierend auf historischen Zuständen und historischen Sensoreingaben von dem Sensor, der mit dem QD-Adapter assoziiert ist, abzuleiten.
Rechenzentrumkühlsystem nach einem vorstehenden Anspruch, wobei eine Trennwand der rackmontierten CDU den darauf montierten passenden Drehkoppler umfasst.
Rechenzentrumkühlsystem nach einem vorstehenden Anspruch, wobei die rackmontierte CDU mindestens einen Filter umfasst, und wobei die lineare Aktion ermöglicht, die rackmontierte CDU als Teil der linearen Aktion aus einem Rack herauszuziehen, um Zugriff auf den mindestens einen Filter zu gestatten.
Schnelltrenn-, QD-Adapter, der durch eine Drehaktion an einem Drehkoppler einer ersten Seite des QD-Adapters mit einem assoziierten Drehkoppler einer rackmontierten Kühlmittelverteilungseinheit, CDU, assoziiert werden soll, und der QD-Adapter durch eine lineare Aktion an einem Linearkoppler einer zweiten Seite des QD-Adapters an einen passenden QD-Koppler mindestens eines Kühlkreislaufs koppeln und von diesem abkoppeln soll.
QD-Adapter nach Anspruch 10, ferner Folgendes umfasst: Gewinde oder eine abgewinkelte Drehverriegelung des Drehkopplers, um es dem QD-Adapter zu ermöglichen, durch die Drehaktion mit dem passenden Drehkoppler der rackmontierten CDU gekoppelt zu werden.
QD-Adapter nach Anspruch 10 oder 11, der ferner Folgendes umfasst: mindestens eine federbelastete Klinke zum Verriegeln des QD-Adapters mit dem passenden QD-Koppler durch eine erste Aktion der linearen Aktion, und zum Entriegeln des QD-Adapters von dem passenden QD-Koppler durch eine zweite Aktion des QD-Adapters.
QD-Adapter nach Anspruch 12, der ferner Folgendes umfasst: die mindestens eine federgeladene Klinke zum Freigeben des QD-Adapters von den passenden QD-Koppler durch zwei Teile der zweiten Aktion, wobei der erste Teil eine Schubaktion ist, um das Entriegeln des QD-Adapters zu gestatten, und der zweite Teil eine Zugaktion ist, um Bewegung des QD-Adapters aus dem passenden QD-Koppler heraus zu gestatten.
Prozessor, der eine oder mehrere Schaltungen umfasst und mit einem Schnellkupplungs-, QD-Adapter assoziiert ist, wobei der QD-Adapter einen Drehkoppler zum Koppeln mit einer rackmontierten Kühlmittelverteilungseinheit (CDU) einer ersten Seite und einen Linearkoppler umfasst, um an mindestens einem Kühlkreislauf an einer zweiten Seite zu koppeln, wobei die eine oder die mehreren Schaltungen einen Zustand bestimmen sollen, der mit dem QD-Adapter und dem Prozessor assoziiert ist, um eine Änderung des Kühlmittelstroms durch den QD-Adapter zu ermöglichen und das Abkoppeln der rackmontierten CDU von dem mindestens einen Kühlkreislauf durch eine lineare Aktion an dem Linearkoppler des QD-Adapters zu gestatten.
Prozessor nach Anspruch 14, der ferner Folgendes umfasst: ein Ausgang der einen oder der mehreren Schaltungen, der mit mindestens einem Durchflussregler gekoppelt ist, wobei der Prozessor den Kühlmittelstromfluss durch den QD-Adapter zum Teil basierend auf dem mit dem QD-Adapter assoziierten Zustand ermöglicht.
Prozessor nach Anspruch 14 oder 15, der ferner Folgendes umfasst: einen Eingang, der dazu angepasst ist, Sensoreingaben von einem Sensor zu empfangen, der dazu angepasst ist, den mit dem QD-Adapter assoziierten Zustand zu bestimmen.
Prozessor nach einem der Ansprüche 14 bis 16, der ferner Folgendes umfasst: mindestens eine Logikeinheit zum Bestimmen des Zustands, der mit dem QD-Adapter assoziiert ist, zum Teil basierend auf den Sensoreingaben, wobei der Zustand aus den Sensoreingaben mit einem oder mehreren des Abschließens des Koppelns oder Abkoppelns, einer Abwesenheit einer Leckage, nachdem mindestens das Koppeln abgeschlossen wurde, oder einer Abwesenheit eines Kühlmittelstroms durch den QD-Adapter, bevor mindestens das Abkoppeln abgeschlossen ist, assoziiert ist.
Verfahren für ein Rechenzentrumkühlsystem, das Folgendes umfasst: Bereitstellen eines Schnellkupplungs-QD-Adapters, der an einer Seite des QD-Adapters einen Drehkoppler umfasst, und an einer zweiten Seite des QD-Adapters einen Linearkoppler umfasst; Bestimmen, dass eine rackmontierte Kühlmittelverteilungseinheit, CDU, mit mindestens einem Kühlkreislauf eines Racks verbunden werden soll; Assoziieren des QD-Adapters mit einem passenden Drehkoppler der rackmontierten CDU durch eine Drehaktion an dem Drehkoppler; und Assoziieren des QD-Adapters mit einem passenden QD-Koppler des Kühlkreislaufs durch eine lineare Aktion an dem Linearkoppler.
Verfahren nach Anspruch 18, das ferner Folgendes umfasst: Drehen von Gewinden oder einer abgewinkelten Drehverriegelung des Drehkopplers als Teil der Drehaktion, um es dem QD-Adapter zu ermöglichen, mit dem passenden Drehkoppler zu koppeln.
Verfahren nach Anspruch 18 oder 19, das ferner Folgendes umfasst: Durchführen einer Schubaktion oder einer Zugaktion als die lineare Aktion für das Assoziieren des QD-Adapters mit dem passenden QD-Koppler des Kühlkreislaufs, wobei eine Kombination der Schubaktion und der Zugaktion eine Trennung des QD-Adapters von dem passenden QD-Koppler des Kühlkreislaufs ermöglicht.