DE102022130945B3

DE102022130945B3 - Verfahren zum Betreiben einer Eindraht-JTAG-Testschnittstelle mit Test-Enable-Signalisierung mittels eines vierten Spannungsbereichs

Info

Publication number: DE102022130945B3
Application number: DE102022130945.2A
Authority: DE
Inventors: Marcus Nemes
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2022-11-23
Filing date: 2022-11-23
Publication date: 2024-05-08
Anticipated expiration: 2042-11-24

Abstract

Die Erfindung betrifft ein Verfahren zum Betrieb einer Eindraht-Testschnittstelle einer integrierten Schaltung mit einer Test-Enable-Signalisierung und/oder zum Test dieser integrierten Schaltung.Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls, wobei alle Date und auch das Test-Enable-Signal über einen Eindrahtdatenbus übertragen werden.

Description

Feld der Erfindung
Die Erfindung betrifft ein Verfahren zum Betrieb einer Eindraht-Testschnittstelle einer integrierten Schaltung mit einer Test-Enable-Signalisierung und/oder zum Test dieser integrierten Schaltung.
Diese Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls, wobei alle Date und auch das Test-Enable-Signal über einen Eindrahtdatenbus übertragen werden.
Allgemeine Einleitung
Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor, den Zustand einer integrierten Schaltung kontrollieren. Insbesondere ist der Host-Prozessor als Master über eine spezielle Schnittstelle, die JTAG-Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Slave geeignet zu programmieren und ggf. zu initialisieren. Des Weiteren ist der Host-Prozessor in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Testsystemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Slaves, abzuändern. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten.
Die Erfindung betrifft somit ein Verfahren und eine Vorrichtung zum Test und/oder zur Steuerung und/oder zur Programmierung integrierter Schaltungen und von Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS), wobei diese die Rolle des Slaves einnehmen. Bei solchen Systemen ist es üblich, diese über einen JTAG-Test-Bus nach IEEE 1149 Standard anzusteuern. Dieser verfügt über einen Testdaten-Port mit typischerweise fünf Testanschlüssen:

1. mindestens einen seriellen Testdateneingang TDI,
2. mindestens einen seriellen Testausgang TDO,
3. mindestens einen Test-Modus-Eingang TMS,
4. mindestens einen Testtakteingang TCK,
5. einen optionalen Testrücksetzeingang TRST,
6. einem Test-Aktivierungs-Eingang (Test-Enable-Eingang) TEN.

Über den separaten Test-Enable-Eingang TEN signalisiert im Bandendetest des Halbleiterherstellers ein Testsystem der zu testenden integrierten Schaltung bzw. dem Mikrosystem bzw. dem mikroelektromechanischen System (MEMS) bzw. dem integrierten mikroelektrooptischen System (MEOS), dass die betreffende zu testende integrierte Schaltung bzw. das zu testende Mikrosystem bzw. das zu testende mikroelektromechanische System (MEMS) bzw. das zu testende integrierte mikroelektrooptische System (MEOS) einen Testzustand oder einen normalen Betriebszustand einnehmen soll.
Das Problem, das das hier vorgelegte Dokument adressiert ist, dass dieser Test-Enable-Eingang TEN einen zusätzlichen Gehäuseanschluss erfordert, der zusätzliche Kosten verursacht.
Da das Verfahren mit mehreren Anschlüssen seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur verwiesen (IEEE 1149.14 wire JTAG protocol). Auch verweist das hier vorgelegte Dokument auf den Standard IEEE 1149.7
Diese IEEE 1149 Spezifikation beschreibt Schaltkreise, die zu einem integrierten Schaltkreis hinzugefügt werden können, um den Zugang zu den von IEEE Std 1149.1TM-2001 spezifizierten On-Chip Test Access Ports (TAPs) zu ermöglichen. Die im Standard vorgeschlagene Schaltung nutzt den Standard IEEE 1149.1-2001 als Grundlage und bietet eine Abwärtskompatibilität, während sie gleichzeitig neue Funktionen zur Unterstützung von Tests und Anwendungsdebugging bietet. Es werden sechs Klassen von 1149.7 Test Access Ports (TAP.7s), T0-T5, im Standard definiert, wobei jede Klasse schrittweise Fähigkeiten bietet, die auf denen der unteren Klassen aufbauen. Die Klasse T0 bietet das in 1149.1 spezifizierte Verhalten beim Start, wenn mehrere TAPs auf dem Chip vorhanden sind. Klasse T1 fügt allgemeine Debug-Funktionen und Merkmale zur Minimierung des Stromverbrauchs hinzu. Klasse T2 fügt Betriebsmodi hinzu, die die Scanleistung maximieren. Außerdem bietet sie eine optionale Hot-Connection-Funktion, die eine Systembeschädigung verhindert, wenn eine Verbindung zu einem eingeschalteten System hergestellt wird. Klasse T3 unterstützt den Betrieb in einer Vier-Draht-Serien- oder Stern-Scan-Topologie. Die Klasse T4 ermöglicht die Kommunikation mit einer zweipoligen oder vierpoligen Schnittstelle. Der zweipolige Betrieb serialisiert 1149.1-Transaktionen und ermöglicht höhere Testtaktraten. Klasse T5 bietet die Möglichkeit, Datenübertragungen gleichzeitig mit dem Scan durchzuführen, unterstützt die Nutzung anderer Funktionen als Scan und ermöglicht die Steuerung von TAP.7-Pins für benutzerdefinierte Debug-Technologien in einer Weise, die aktuelle und zukünftige Interoperabilität gewährleistet.
Keine der im IEEE 1149 Standard beschriebenen Schnittstellen kommt mit einem einzelnen Datenübertragungsanschluss aus.
Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält, und der integrierten Schaltung als Slave ausgetauscht werden. Das TCK-Signal stellt den Testsystemtakt dar und synchronisiert die interne Zustandsmaschine der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. Das TMS-Signal steuert den Zustand des Test-Controllers der JTAG-Schnittstelle der integrierten Schaltung, die den Slave darstellt. Je nach Zustand des Test-Controllers führt die JTAG-Testschnittstelle der integrierten Schaltung unterschiedliche Operationen durch. Der TDI-Eingang stellt einen seriellen Eingang für Testdaten dar. Der TDO-Ausgang stellt einen seriellen Ausgang für Testdaten dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK Flanke abgetastet. Der TDO-Ausgang wechselt sein Datum typischerweise ebenfalls mit der fallenden Flanke des TCK-Signals. Die TCK-, TMS- und TDI-Einzelsignale bilden die Testdateneingangssignale. Das TDO-Signal stellt das Testdatenausgangssignal dar. Mit der steigenden TCK-Flanke und bei geeigneter Einstellung eines Test-Controller internen Testregisters werden die Testdaten seriell über den seriellen Testdateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Slave hinein verschoben. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Testdatenausgang TDO ausgegeben. Hierbei können Zustandsvektoren endlicher Automaten innerhalb der integrierten Schaltung Teil der Scan-Kette sein. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Hier sei nochmals auf die Fachliteratur verwiesen.
Weiterer Stand der Technik
Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Ein beispielhaftes Dokument ist das US-Schutzrecht US 2007 / 0 033 465 A1 . Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.14-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Test-Bus-Master, also dem Host-Prozessor und dem Test-Bus-Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged (Entfernung der Programmierfehler) werden soll. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Testbus-Master und Testbus-Slave auf den Testdatenbus kann der TDO-Ausgangstreiber des Slaves und der Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen.
Die DE 10 2015 004 436 B3 beschreibt eine Vorrichtung und ein Verfahren, um die oben benannten Testanschlüsse 1 bis 5 im Zeitmultiplex und durch Verwendung eines Protokolls mit drei Spannungspegeln als Datenleitungspegel so zu kombinieren, dass die Vorrichtung über einen einzigen Testanschluss der Band-Ende-Test und/oder das Debugging der zu testenden Schaltung ausführen kann.
Die technische Lehre der DE 10 2015 004 436 B3 löst nicht das Problem, wie der Test-Enable-Anschluss TEN ebenfalls in die Testdatenschnittstelle integriert werden kann. Besonders kritisch ist dabei, dass eine versehentliche Aktivierung des Testzustands der zu testenden integrierten Schaltung bzw. des zu testenden Mikrosystems bzw. des zu testenden mikroelektromechanischen Systems (MEMS) bzw. des zu testenden integrierten mikroelektrooptischen Systems (MEOS) im Rahmen der funktionalen Sicherheit der ISO 26262 unbedingt vermieden werden muss.
Aus der DE 10 2015 004 433 B3 ist ein Testdatenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave bekannt, wobei der Datenbus der DE 10 2015 004 433 B3 eine Bezugspotenzialleitung mit einem Bezugspotenzial und eine Datenleitung aufweist. Die Datenbusschnittstelle des Masters der DE 10 2015 004 433 B3 weist eine erste schaltbare Spannungsquelle mit einem ersten Innenwiderstand auf, die die Datenleitung mit einem ersten Potenzial verbinden kann. Die Datenbusschnittstelle des Masters der DE 10 2015 004 433 B3 weist eine zweite schaltbare Spannungsquelle mit einem zweiten Innenwiderstand auf, die die Datenleitung mit einem zweiten Potenzial verbinden kann. Die Datenbusschnittstelle des Slaves der DE 10 2015 004 433 B3 weist eine dritte schaltbare Spannungsquelle mit einem dritten Innenwiderstand auf, die die Datenleitung der DE 10 2015 004 433 B3 mit einem dritten Potenzial verbinden kann, das vorzugsweise gleich dem zweiten Potenzial ist. Die Datenleitung der DE 10 2015 004 433 B3 wird durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis zwischen einem vierten Potenzial, das vorzugsweise gleich dem zweiten und dritten Potenzial ist, und dem ersten Potenzial, mit einem vierten Innenwiderstand auf einem mittleren Potenzial gehalten. Der Wert des mittleren Potenzials liegt entsprechend der technischen Lehre der DE 10 2015 004 433 B3 dabei zwischen dem Wert des ersten Potenzials und dem Wert des zweiten Potenzials und/oder zwischen dem Wert des ersten Potenzials und dem Wert des dritten Potenzials. Der erste Innenwiderstand ist im Falle der technischen Lehre der DE 10 2015 004 433 B3 kleiner als die anderen Innenwiderstände. Der vierte Innenwiderstand ist im Falle der technischen Lehre der DE 10 2015 004 433 B3 größer ist als die anderen Innenwiderstände.
Aus der DE 10 2015 004 434 B3 sind ein Datenbus und entsprechende Teilvorrichtungen bekannt, die insbesondere den Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave betreffen. Der Datenbus der DE 10 2015 004 434 B3 weist eine Bezugspotenzialleitung mit einem Bezugspotenzial und eine Datenleitung zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave auf. Über die Datenleitung der DE 10 2015 004 434 B3 werden bidirektional Daten zwischen dem Master und dem Slave der DE 10 2015 004 434 B3 übertragen. Über die Datenleitung der DE 10 2015 004 434 B3 wird dabei zusätzlich ein Testsystemtakt mit einer Testsystemtaktperiode, die in eine erste Halbtaktperiode und eine zweite Halbtaktperiode unterteilt ist, zusätzlich übertragen. Der Slave der DE 10 2015 004 434 B3 verfügt über eine erste Einrichtung, insbesondere einen ersten Komparator, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial der Bezugspotenzialleitung und dem Potenzial der Datenleitung mit einem ersten Schwellwertsignal, vergleicht. Der Slave der DE 10 2015 004 434 B3 verfügt darüber hinaus über eine zweite Einrichtung, insbesondere einen zweiten Komparator, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial der Bezugspotenzialleitung und dem Potenzial der Datenleitung mit einem zweiten Schwellwertsignal, vergleicht. Dabei ist laut der technischen Lehre der DE 10 2015 004 434 B3 der erste Schwellwert vom zweiten Schwellwert verschieden. Der erste und zweite Schwellwert definieren gemäß der DE 10 2015 004 434 B3 somit zwischen der Betriebsspannung und dem Bezugspotenzial der Bezugspotenzialleitung der DE 10 2015 004 434 B3 drei Signalspannungsbereiche. Der mittlere Spannungsbereich der DE 10 2015 004 434 B3 wird als zweiter Spannungsbereich von einem ersten Spannungsbereich nach oben oder unten hin begrenzt wird und wobei gleichzeitig der zweite Spannungsbereich der DE 10 2015 004 434 B3 nach unten oder oben hin aber in jedem Fall anders als beim ersten Spannungsbereich durch einen dritten Spannungsbereich begrenzt wird. Die Daten auf der Datenleitung der DE 10 2015 004 434 B3 werden in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen mit jeweils einer Dauer einer Testsystemtaktperiode übertragen. Ein erster Zeitschlitz und ein zweiter Zeitschlitz enthalten gemäß der technischen Lehre der DE 10 2015 004 434 B3 typischerweise ein Kontrolldatum und/oder ein erstes Datum, das jeweils vom Master zum Slave übertragen. Ein dritter Zeitschlitz enthält in der technischen Lehre der DE 10 2015 004 434 B3 ein zweites Datum, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum gemäß der technischen Lehre der DE 10 2015 004 434 B3 nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird. Die Übertragung der Daten erfolgt nach der Beschreibung der DE 10 2015 004 434 B3 dabei in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T). Der Testsystemtakt wird in der technischen Lehre der DE 10 2015 004 434 B3 durch ein Taktsignal im ersten Spannungsbereich (TB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) übertragen.
Aus der DE 10 2015 004 435 B3 ist ein Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave bekannt, wobei der Datenbus eine Bezugspotenzialleitung mit einem Bezugspotenzial und eine Datenleitung aufweist. Das Verfahren der der DE 10 2015 004 435 B3 umfasst die Schritte

a. bidirektionales Übertragen von Daten über die Datenleitung zwischen Master und Slave entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 ,
b. gleichzeitiges Übertragen eines Taktsignals über die Datenleitung vom Master zum Slave entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 mit einer Testsystemtaktperiode, die in mindestens eine erste Halbtaktperiode und eine zweite Halbtaktperiode unterteilt ist,
c. cVergleichen des Signalpegels auf der Datenleitung in Form einer Signalspannung zwischen dem Bezugspotenzial der Bezugspotenzialleitung und dem Potenzial der Datenleitung entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals, durch eine erste Einrichtung des Slaves, insbesondere einen ersten Komparator,
d. d Vergleichen des Signalpegels auf der Datenleitung in Form einer Signalspannung zwischen dem Bezugspotenzial auf der Bezugspotenzialleitung und dem Potenzial der Datenleitung entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 mit einem zweiten, vom ersten Schwellwert verschiedenen Schwellwert, insbesondere dem eines zweiten Schwellwertsignals, durch eine zweite Einrichtung des Slaves, insbesondere einen zweiten Komparator, wobei der erste und zweite Schwellwert zwischen einer Betriebsspannung und dem Bezugspotenzial der Bezugspotenzialleitung drei Signalspannungsbereiche definieren, wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich von einem ersten Spannungsbereich nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereichnach unten oder oben hin aber andersherum als beim ersten Spannungsbereich durch einen dritten Spannungsbereich begrenzt wird,
e. Übertragen der Daten auf der Datenleitung in Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen mit jeweils einer Dauer einer Testsystemtaktperiode entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei die Reihenfolge der Zeitschlitze innerhalb der Folge dieser mindestens drei Zeitschlitze systemspezifisch gewählt werden kann,
f. Übertragen zumindest eines Kontrolldatums und/oder eines ersten Datums in einem ersten Zeitschlitz und in einen zweiten Zeitschlitz vom Master zum Slave entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE1149.14 Draht Testdatenbusses kompatibel sein können und wobei der Slave das Kontrolldatum und das erste Datum empfängt
g. Übertragen eines zweiten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden der Testsystemtaktperiode im zweiten Spannungsbereich und im dritten Spannungsbereich auf der Datenleitung vom Slave zum Master in einem dritten Zeitschlitz der mindestens drei aufeinanderfolgenden Zeitschlitze entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei der Master dieses zweite Datum empfängt,
h. Übertragen eines Kontrolldatums und/oder eines ersten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden der Testsystemtaktperiode des betreffenden Zeitschlitzes, im zweiten Spannungsbereich und dritten Spannungsbereich auf der Datenleitung vom Master zum Slave in dem ersten und/oder zweiten Zeitschlitz der mindestens drei aufeinanderfolgenden Zeitschlitze entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei der Slave das Kontrolldatum und das erstes Datums empfängt, wobei die Übertragung der Daten durch Wechsel des Potenzials auf der Datenleitung zwischen I. dem ersten Spannungsbereich auf der einen Seite und dem dritten Spannungsbereich auf der anderen Seite und/oder II. dem zweiten Spannungsbereich auf der einen Seite und dem dritten Spannungsbereich auf der anderen Seite und/oder III. dem dritten Spannungsbereich auf der einen Seite und dem ersten Spannungsbereich auf der anderen Seite erfolgt,
i. Übertragen eines Testsystemtaktes in der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden der Testsystemtaktperiode des betreffenden Zeitschlitzes, typischerweise in jeden der mindestens drei Zeitschlitze entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei in dieser Halbtaktperiode keine Daten gesendet werden und wobei die Übertragung des Testsystemtaktes in dem betreffenden Zeitschlitz durch einen Wechsel des Potenzials auf der Datenleitung zwischen dem ersten Spannungsbereich auf der einen Seite und dem zweiten Spannungsbereich und/oder dritten Spannungsbereich auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt,
j. wobei entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung durch Master und Slave verwendet werden,
k. und wobei entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 jeder logische Zustand einem, typischerweise genau einem, Spannungsbereich des Potenzials der Datenleitung zugeordnet ist;
l. Izeitweises Schließen eines dominanten Schalters, der auch ein Transistor oder anderer Halbleiterschalter sein kann, zur zeitweisen Erzeugung eines ersten der drei logischen Zustände auf der Datenleitung entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 , wobei das Potenzial der Datenleitung in den ersten Spannungsbereich gezwungen wird;
m. zeitweises Einschalten einer ersten schaltbaren Stromquelle in dem Master und/oder durch zeitweises Einschalten einer zweiten schaltbaren Stromquelle zur Erzeugung eines zweiten der drei logischen Zustände auf dem Datenbus entsprechend der technischen Lehre der der DE 10 2015 004 435 B3 ; gekennzeichnet durch den Schritt des Erzeugens eines dritten der drei logischen Zustände auf der Datenleitung, durch einen Pull-Schaltkreis, wenn keiner der anderen logischen Zustände auf dem Datenbus vorliegt, indem der Pull-Schaltkreis (R0H, R0L) das Potenzial der Datenleitung auf ein mittleres Potenzial im zweiten Spannungsbereich hebt.

Aufgabe
Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen die die obigen Nachteile des Stands der Technik nicht aufweist und die keinen separaten Test-Enable-Anschluss TEN aufweist. Bevorzugt soll die technische Lösung weitere Vorteile aufweisen. Es ist somit die Aufgabe der Erfindung eine Anordnung mit einem Eindraht-Testdatenbus mit Testaktivierung über den Eindraht-Testdatenbus vorzuschlagen und ein geeignetes Protokoll und Verfahren für die bidirektionale Übertragung auf diesem Testdaten-Bus
Die Vorrichtung und das Verfahren gemäß den beiden nebengeordneten Ansprüchen lösen das Problem. Diese Aufgabe wird somit durch die technische Lehre der unabhängigen Ansprüche gelöst. Weitere Ausgestaltungen sind ggf. Gegenstand von Unteransprüchen.
Lösung der Aufgabe
Das hier vorgeschlagene Verfahren zur Aktivierung einer Eindraht-Testschnittstelle einer mikrointegrierten Schaltung IC und zum Test dieser mikrointegrierten Schaltung IC löst die Aufgabe vorschlagsgemäß dadurch, dass das vorgeschlagene Verfahren und die zugehörige Vorrichtung statt eines Datenübertragungsprotokolls mit drei Spannungspegeln ein Datenübertragungsprotokoll mit vier Spannungspegeln als Datenleitungspegel verwenden.
Der vorliegende Vorschlag löst die vorstehenden und anderen Aufgaben gemäß des vorliegenden Vorschlags durch die Bereitstellung einer Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC mit einer JTAG-Einheit, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstellenvorrichtung mit der Schnittstellevorrichtung SVIC der integrierten Schaltung IC austauschen kann. Das Verfahren und die Vorrichtung entsprechend dem vorliegenden Vorschlag formatieren die Signale in der Art, dass alle Informationen, die durch die JTAG-TAP-Einheit für die Durchführung eines Tests benötigt werden, über diese Schnittstellenvorrichtung seriell übertragen werden. Dies umfasst im Gegensatz zur technischen Lehre der DE 10 2015 004 436 B3 auch die Übertragung des Test-Enable-Signals TEN des Test-Enable-Anschluss der JATG-Testschnittstelle aus dem Stand der Technik. Dies hat den Vorteil, dass der Test-Enable-Anschluss wegfallen kann.
Hierzu überträgt die Schnittstellenvorrichtung des Bus-Masters die Testsignale und das Test-Enable-Signal TEN über die Datenleitung TOW an die integrierte Schaltung IC mittels eines Testsignals, das einen Testsignalspannungswert gegen über einem Bezugspotenzial V_DIS aufweist, das im Wesentlichen vier Datenleitungspegel in vier verschiedenen Spanungsbereichen (V_B1, V_B2, V_B3, V_B4) aufweisen kann.
Bevorzugte Anordnung der Spannungsbereiche
Um die Notation zum Dokument DE 10 2015 004 436 B3 synchron zu halten, entspricht der erste Spannungsbereich V_B1 dem ersten Spannungsbereich V_B1 der DE 10 2015 004 436 B3 und der zweite Spannungsbereich V_B2 dem zweiten Spannungsbereich V_B2 der DE 10 2015 004 436 B3 und der dritte Spannungsbereich V_B3 dem dritten Spannungsbereich V_B3 der DE 10 2015 004 436 B3 .
In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 unter dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2 und unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1.
In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2 über dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 und unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1.
In dem hier vorgestellten Beispiel der 1 liegen nun abweichend von der technischen Lehre der DE 10 2015 004 436 B3 die Beträge der Spannungswerte der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1 über dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3 und über dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2.
Entsprechend dem Vorschlag der hier vorgestellten technischen Lehre dieses Dokuments der 1 liegen die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 wie folgt:

Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Ersten unter dem Betrag des Spannungswerts der Datenleitung TOW für dritte logische Werte im dritten Spannungsbereich V_B3. Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Zweiten unter dem Betrag des Spannungswerts der Datenleitung TOW für zweite logische Werte im zweiten Spannungsbereich V_B2. Die Beträge der Spannungswerte der Datenleitung TOW für vierte logische Werte im vierten Spannungsbereich V_B4 liegen zum Dritten unter dem Betrag des Spannungswerts der Datenleitung TOW für erste logische Werte im ersten Spannungsbereich V_B1. Dies unter scheidet die hier vorgestellte technische Lehre vom Stand der Technik.

Dies ist jedoch nur eine Möglichkeit für die spannungsmäßige Anordnung der Spannungsbereiche V_B1, V_B2, V_B3 und V_B4.
Bevorzugt überlappen der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 und der vierte Spannungsbereich V_B4 sich untereinander nicht.
Im Folgenden beschreibt das hier vorgelegte Dokument die anderen Anordnungen der vier Spannungsbereiche V_B1, V_B2, V_B3 und V_B4 anhand der 1 bis 4.
Offensichtlich kann die mikrointegrierte Schaltung IC die hier als Testschnittstelle vorgestellte Schnittstellenvorrichtung SVIC mit positiven oder negativen Spannungspegeln (Datenleitungspegel) der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS realisieren. Neben den verschiedenen Anordnungen der vier Spannungsbereiche entsprechend den 1 bis 4 kommt der Fachmann durch Multiplikation der Spannungen zwischen der Datenleitung TOW und dem Bezugspotenzial V_DIS mit -1 zu vier weiteren möglichen funktionsäquivalenten Anordnungen der Spannungsbereiche relativ zum Bezugspotenzial V_DIS. Diese Spannungsbereichsanordnungen beanspruchet das hier vorgelegte Dokument somit ebenfalls als beschrieben.
Die hier vorgelegte Schrift beschreibt im Beschreibungstext, den Ansprüchen und den Zeichnungen, um den Text knapp und übersichtlich zu halten, nur positive Werte der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugsspannungsleitung GND. Die technische Lehre des hier vorgestellten Dokuments umfasst aber ausdrücklich auch negative Werte der der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugsspannungsleitung GND. Bevorzugt verwendet eine mikrointegrierte Schaltung IC mit einer vorschlagsgemäßen Schnittstellenvorrichtung SVIC als Testschnittstelle entweder nur positive Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND oder alternativ dazu nur negative Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND. Aus diesem Grund ist die beispielhafte Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 im vorausgehenden Text mittels der Beträge der Spannungswerte der Werte der Spannung der Datenleitung TOW gegenüber der Bezugsspannungsleitung GND beschrieben.
In den Beispielen der 1 und 2 ist vorschlaggemäß und besonders bevorzugt das Test-Enable-Signal TEN aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber einem Bezugspotenzial GND über einem TOW-Schwellwert V₀ in dem ersten Spannungsbereich V_B1 oder in dem zweiten Spannungsbereich V_B2 oder in dem dritten Spannungsbereich V_B3 liegt. Vorschlagsgemäß und besonders bevorzugt ist das Test-Enable-Signal TEN in den Beispielen der 1 und 2 nicht aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial GND unter dem TOW-Schwellwert V₀ in einem vierten Spannungsbereich V_B4 liegt. In den Beispielen der 3 und 4 ist vorschlaggemäß und besonders bevorzugt das Test-Enable-Signal TEN aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber einer Versorgungsspannung V_IO unter einem TOW-Schwellwert V₀ in dem ersten Spannungsbereich V_B1 oder in dem zweiten Spannungsbereich V_B2 oder in dem dritten Spannungsbereich V_B3 liegt. Vorschlagsgemäß und besonders bevorzugt ist das Test-Enable-Signal TEN in den Beispielen der 3 und 4 nicht aktiv, wenn der Betrag des Spannungswerts der elektrischen Spannung der Datenleitung TOW gegenüber der Versorgungsspannung V_IO über dem TOW-Schwellwert V₀ in einem vierten Spannungsbereich V_B4 liegt. Ist das Test-Enable Signal TEN aktiv, so arbeitet bevorzugt der Testeingang der Schnittstellevorrichtung SVIC der mikrointegrierten Schaltung IC im Wesentlichen wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 . Ist das Test-Enable Signal TEN nicht aktiv, so empfängt die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC keine Daten von dem Produktionstestsystem, dass die mikrointegrierte Schaltung IC über die Datenleitung TOW ansteuert. Ist Das Test-Enable Signal TEN nicht aktiv, so verhindert bevorzugt eine Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der Schnittstellevorrichtung SVIC der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst.
Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann eine direkte elektrische Verbindung zwischen einer Leitung auf dem Bezugspotenzial V_DIS und der Datenleitung TOW des mikrointegrierten Schaltkreises IC die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC vorzugsweise ausschalten. Dies erfordert, dass sie mit dem mikrointegrierten Schaltkreis IC in einer Anwendungsschaltung in dieser Weise eingefügt ist. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann dann eine sehr kurze Kurzschlussleitung VL eine solche direkte Verbindung realisieren. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann ist die Kurzschlussleitung bevorzugt eine Leitung VL zwischen der Bezugspotenzialleitung GND oder einer funktionsäquivalenten Leitung einerseits und der Datenleitung TOW des mikrointegrierten Schaltkreises IC. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 1 oder 2 kann dann eine solche Kurzschlussleitung VL ungewollte Testzustände des mikrointegrierten Schaltkreises IC auf einem Schaltungsträger der Anwendungsschaltung verhindern. Dies ist auch bei starker Einstrahlung elektromagnetischer Störstrahlung im späteren Betrieb im Fahrzeug möglich.
Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann eine direkte elektrische Verbindung zwischen einer Leitung auf dem Versorgungsspannung V_IO und der Datenleitung TOW des mikrointegrierten Schaltkreises IC die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC vorzugsweise ausschalten. Dies erfordert, dass sie mit dem mikrointegrierten Schaltkreis IC in einer Anwendungsschaltung in dieser Weise eingefügt ist. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann dann eine sehr kurze Kurzschlussleitung VL eine solche direkte Verbindung realisieren. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 ist die Kurzschlussleitung bevorzugte eine Leitung VL zwischen der Versorgungsspannungsleitung VDD oder einer funktionsäquivalenten Leitung einerseits und der Datenleitung TOW des mikrointegrierten Schaltkreises IC andererseits. Im Falle einer Anordnung der Spannungsbereiche V_B1, V_B2, V_B3, V_B4 entsprechend den 3 oder 4 kann dann eine solche Kurzschlussleitung VL ungewollte Testzustände des mikrointegrierten Schaltkreises IC auf einem Schaltungsträger der Anwendungsschaltung verhindern. Dies ist auch bei starker Einstrahlung elektromagnetischer Störstrahlung im späteren Betrieb im Fahrzeug möglich.
Es ist daher typischerweise sicherheitsrelevant, dass der vierte Spannungsbereich V_B4 für den Datenleitungspegel der Datenleitung TOW, der die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC durch ein aktives Test-Enable-Signal TEN deaktiviert, vorzugsweise am oberen oder unteren Rand der drei Spannungsbereiche V_B1, V_B2, V_B3 liegt. Im Folgenden bezeichnet das hier vorgelegte Dokument die drei Spannungsbereiche V_B1, V_B2, V_B3 zusammen als Gesamtspannungsbereich. Bevorzugt grenzt also der vierte Spannungsbereich V_B4 oberhalb oder unterhalb des Gesamtspannungsbereichs an den Gesamtspannungsbereich an.
Die Reihenfolge der drei Spannungsbereiche V_B1, V_B2, V_B3 innerhalb des Gesamtspannungsbereichs kann variieren.
Beispielsweise können Spannungen im ersten Spannungsbereich V_B1 unter den Spannungen im zweiten Spannungsbereich V_B2 und dritten Spannungsbereich V_B3 liegen. Diese Situation zeigen die 2 und 3.
Beispielsweise können Spannungen im ersten Spannungsbereich V_B1 über den Spannungen im zweiten Spannungsbereich V_B2 und dritten Spannungsbereich V_B3 liegen. Diese Situation zeigen die 1 und 4.
Beispielsweise können Spannungen im dritten Spannungsbereich V_B3 unter den Spannungen im zweiten Spannungsbereich V_B2 und ersten Spannungsbereich V_B1 liegen. Diese Situation zeigen die 1 und 4.
Beispielsweise können Spannungen im dritten Spannungsbereich V_B3 über den Spannungen im zweiten Spannungsbereich V_B2 und ersten Spannungsbereich V_B1 liegen. Diese Situation zeigen die 2 und 3.
Bevorzugt liegt nach der technischen Lehre des hier vorgestellten Dokuments der zweite Spannungsbereich V_B2 immer zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3.
Zusammenfassung zur Anordnung der Spannungsbereiche
Die Spannungspegel im vierten Spannungsbereich V_B4 der Spannungen der Datenleitung TOW als Datenleitungspegel deaktivieren die Testschnittstelle der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC. Es ist, wie oben ausgeführt, daher typischerweise sicherheitsrelevant, dass der vierte Spannungsbereich V_B4 am oberen oder unteren Rand der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) in der Reihenfolge der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) angeordnet ist. Daher sind folgende Reihenfolgen denkbar: (V_B1, V_B2, V_B3, V_B4) (1); (V_B4, V_B1, V_B2, V_B3) (4); (V_B3, V_B2, V_B1, V_B4) (2); (V_B4, V_B3, V_B2, V_B1) (3)
Betrieb der Testschnittstelle
Das hier vorgelegte Dokument erläutert den Betrieb der Testschnittstelle, also der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, anhand der beispielhaften 5. Der 5 entsprechen die Spannungspegel in Form der Datenleitungspegel der 2. Dem Fachmann ist es ein leichtes, die Werte der Schwellwertsignale und die Konstruktion der 5 so anzupassen, dass die Spannungspegel, also die Datenleitungspegel, einer der anderen 1, 3, oder 4 entsprechen.
Das Test-Enable Signal TEN ist entsprechend der technischen Lehre des hier vorgelegten Dokuments nicht aktiv, wenn der Spannungswert der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sich bevorzugt im vierten Spannungsbereich V_B4 befindet.
Das Test-Enable Signal TEN ist aktiv, wenn der Spannungswert der Spannung der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sich bevorzugt im vierten Spannungsbereich V_B4 befindet. Das Test-Enable-Signal TEN kann ein reales Signal in Form einer realen Leitung der mikrointegrierten Schaltung IC sein. Das Test-Enable-Signal TEN kann aber auch die Klasse von Zuständen der mikrointegrierten Schaltung IC sein, bei der die mikrointegrierte Schaltung IC sich in einem der für sie vorgesehenen Testzustände befindet. Ein Programmierzustand der mikrointegrierten Schaltung IC, der über die Testschnittstelle TEST der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC eingestellt und/oder betrieben wird, gilt dabei im Sinne des hier vorgelegten Dokuments als Testzustand. Spannungswerten der Spannung zwischen Datenleitung TOW und Bezugspotenzial V_DIS der Bezugspotenzialleitung GND sind Datenleitungspegel im Sinne des hier vorgelegten Dokuments. Datenleitungspegel in einem Spannungsbereich, der nicht der vierte Spannungsbereich V_B4 ist, liegen typischerweise in einem Gesamtspannungsbereich. Alle Zustände der mikrointegrierten Schaltung IC, die einen Betrieb der Testschnittstelle der mikrointegrierten Schaltung IC mit Datenleitungspegeln im Gesamtspannungsbereich erfordern, sind Testzustände im Sinne des hier vorgelegten Dokuments.
Wie beschrieben umfasst die die mikrointegrierte Schaltung IC die besagte Verriegelungsschaltung BC. Ist das Test-Enable Signal TEN nicht aktiv, so verhindert die besagte Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der mikrointegrierten Schaltung IC sich wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 verhält. Die besagte Verriegelungsschaltung BC verhindert dann auch bei einer alternativen Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4), dass der Testeingang TEST der mikrointegrierten Schaltung IC sich wie ein Testeingang entsprechend der technischen Lehre der DE 10 2015 004 436 B3 verhält. Ist das Test-Enable Signal TEN nicht aktiv, so verhindert bevorzugt bei einer alternativen Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) die Verriegelungsschaltung BC innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst.
Zunächst geht das hier vorgelegte Dokument in der nun folgenden Beschreibung davon aus, dass das Test-Enable-Signal TEN aktiv ist.
Das Verfahren und die Vorrichtung entsprechend dem vorliegenden Vorschlag übertragen in einem Testzustand bei aktivem Test-Enable-Signal TEN alle Datenwerte des JTAG-Boundary-Scan-Protokolls in dafür vorgesehenen Zeitschlitzen (TIN0, TIN1, TDO). Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet, wie oben erwähnt, die vorschlagsgemäße Schnittstellenvorrichtung vier verschiedene Spannungsbereiche (V_B1, V_B2, V_B3, V₄) um

1. mindestens die Daten des seriellen Testdateneingangs TDI und
2. mindestens die Daten des einen seriellen Testausgangs TDO und
3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des JTAG-Test-Controllers der integrierten Schaltung IC und
4. mindestens den Testtakt zur Versorgung des JTAG-Test-Controllers der mikrointegrierten Schaltung IC mit seinem Test-System-Takt TCK und
5. mindestens ein Test-Enable-Signal TEN und
6. ein optionalen Testrücksetzsignal TRST

_DIS

_B4

_DIS

_B4

Der in dem hier vorliegenden Dokument vorgestellte Vorschlag betrifft somit in erster Linie einen Datenbus mit einer Datenleitung TOW zwischen einer ersten Teilvorrichtung, dem Bus-Master, und einer zweiten Teilvorrichtung, dem Bus-Slave. Dabei ist der Bus-Slave identisch mit der zuvor erwähnten mikrointegrierten Schaltung IC, deren Zustände der Bus-Master über die Datenleitung TOW mittel des hier vorgestellten Datenprotokolls kontrollieren bzw. ändern soll. Die Zustände der mikrointegrierten Schaltung IC umfassen dabei Testzustände und Zustände des Normalbetriebs. Zustände des Normalbetriebs sind im Sinne des hier vorgelegten Dokuments keine Testzustände. Testzustände sind im Sinne des hier vorgelegten Dokuments keine Zustände des Normalbetriebs. Dieser Datenbus weist vorzugsweise nur eine Bezugspotenzialleitung GND auf einem Bezugspotenzial und bevorzugt eine einzelne Datenleitung TOW auf. Die Bezugspotenzialleitung GND kann beispielsweise die metallische und elektrisch leitende Fahrzeugkarosserie sein. Im Gegensatz zum Stand der Technik ( DE 10 2015 004 436 B3 ) überträgt das vorgeschlagene Verfahren auch das Test-Enable-Signal TEN über diese einzelne Datenleitung TOW. Hierdurch benötigt die hier in diesem Dokument vorgeschlagene Vorrichtung nur einen einzelnen zusätzlichen elektrischen Anschluss des mikroelektronischen Schaltkreises IC und spart somit den Test-Enable-Anschluss TEN im Gegensatz zum Stand der Technik ( DE 10 2015 004 436 B3 ) ein. Um nun sowohl Daten in die mikrointegrierte Schaltung IC, den Slave, hineinsenden zu können, als auch Daten aus der mikrointegrierten Schaltung IC auslesen zu können, kann die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC Daten über die Datenleitung TOW bevorzugt bidirektional senden und empfangen. Das vorgeschlagene Verfahren, dass die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC ausführt, muss dabei neben dem Senden und dem Empfangen der Daten auch ein Synchronisationssignal empfangen. Hierfür überträgt der Bus-Master vorzugsweise über die Datenleitung TOW mittels des vorgeschlagenen Verfahrens den Testsystemtakt TCK durch ein Taktsignal, das TCK-Signal, insbesondere vom Bus-Master zur Schnittstellenvorrichtung SVIC des Bus-Slaves, also zur mikrointegrierten Schaltung IC.
Extraktion der Daten (SDA)
Um diese Kommunikation zu ermöglichen, verfügt der Bus-Slave, also die mikrointegrierte Schaltung IC, bevorzugt über eine erste Einrichtung. Die erste Einrichtung vergleicht den Spannungswert der Spannung zwischen der Datenleitung TOW gegenüber dem Bezugspotenzial V_DlS einer Bezugspotenzialleitung GND mit einem ersten Schwellwert. Zur Vereinfachung der Beschreibung bezeichnet das hier vorgelegte Dokument im Folgenden den Ausdruck „Spannungswert der Spannung zwischen der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS einer Bezugspotenzialleitung GND“ als „Datenleitungspegel“. Bevorzugt umfasst die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC diese erste Einrichtung. Bevorzugt umfasst die erste Einrichtung einen ersten Komparator C2H oder eine funktionsäquivalente Vorrichtung, die den Datenleitungspegel oder einen aus dem Datenleitungspegel abgeleiteten Wert mit dem Wert eines ersten Schwellwertsignals V_2H, vergleichen. Das erste Schwellwertsignal V_2H kann auch ein Registerwert oder eine andere programmierbare, einstellbare oder konstruktiv eingestellte Größe sein. In dem Beispiel der 5 erzeugt ein Spannungsteiler das erste Schellwertsignal V_2H aus der Spannungsdifferenz zwischen dem Potenzial der Versorgungsspannungsleitung auf der Versorgungsspannung V_IO und dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND.
Extraktion des Taktes SCLK
Des Weiteren verfügt bevorzugt der Bus-Slave, also die Schnittstellenvorrichtung SVIC des integrierten Schaltkreises IC, über eine zweite Einrichtung. Die zweite Einrichtung vergleicht Datenleitungspegel mit einem zweiten Schwellwert. Bevorzugt umfasst die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC diese zweite Einrichtung. Bevorzugt umfasst die zweite Einrichtung einen zweiten Komparator C2L oder eine funktionsäquivalente Vorrichtung, die den Datenleitungspegel oder einen aus dem Datenleitungspegel abgeleiteten Wert mit dem Wert eines zweiten Schwellwertsignals V_2L, vergleichen. Das zweite Schwellwertsignal V_2L kann auch ein Registerwert oder eine andere programmierbare, einstellbare oder konstruktiv eingestellte Größe sein.
Ist der erste Schwellwert V_2H vom zweiten Schwellwert V_2L verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches zwischen dem Bezugspotenzial V_DIS und der Versorgungsspannung V_IO so werden durch diese zwei Schwellwerte V_2H, V_2L die besagten drei Spannungsbereiche V_B1, V_B2, V_B3 des Gesamtspannungsbereiches vorzugsweise definiert und festgelegt. Dabei ist der vierten Spannungsbereichs V_B4 hierbei ausgenommen.
Der erste Schwellwert V_2H grenzt dabei bevorzugt den dritten Spannungsbereich V_B3 gegen den zweiten Spannungsbereich V_B2 ab.
Der zweite Schwellwert V_2L grenzt dabei bevorzugt den zweiten Spannungsbereich V_B2 gegen den ersten Spannungsbereich V_B1 ab.
Der TOW-Schwellwert V₀ grenzt dabei in dem Beispiel der 1 und der 3 den dritten Spannungsbereich V_B3 gegen den vierten Spannungsbereich V_B4 ab.
Der TOW-Schwellwert V₀ grenzt dabei in dem Beispiel der 2 und der 4 den ersten Spannungsbereich V_B1 gegen den vierten Spannungsbereich V_B4 ab.
Dabei erfassen der erste Komparator C2H und zweite Komparator C2L auf Slave-Seite - als der Seite der mikrointegrierten Schaltung IC -, in welchem Spannungsbereich der drei Spannungsbereiche V_B1, V_B2, V_B3 des Gesamtspannungsbereiches sich der Datenleitungspegel der Datenleitung TOW gerade befindet, wenn das Test-Enable-Signal TEN aktiv ist.
In der 1 und in der 2 definieren also der erste Schwellwert V_2L und der zweite Schwellwert V_2H die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände. In der 1 und in der 2 liegen die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände zwischen der Betriebsspannung V_IO der Schnittstellenvorrichtung SVIC einerseits und dem TOW-Schwellwert V₀ andererseits.
In der 3 und der 4 definieren also der erste Schwellwert V_2L und der zweite Schwellwert V_2H die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände. In der 3 und der 4 liegen die drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 der drei Spannungsbereiche des Testbetriebs und der Testzustände dabei zwischen dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND einerseits und dem TOW-Schwellwert V₀ andererseits.
Zur besseren Klarheit benennen wir den mittleren Spannungsbereich der drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3 als zweiten Spannungsbereich V_B2. Dieser wird in der 1 und der 4 von dem ersten Spannungsbereich V_B1 nach oben hin begrenzt. Dieser wird in der 2 und der 3 von dem ersten Spannungsbereich V_B1 nach unten hin begrenzt. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich V_B1 um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs V_B2 handelt, da das System, wie oben beschrieben, auch mit umgekehrten Spannungspolaritäten funktioniert. Gleichzeitig wird korrespondierend der zweite Spannungsbereich V_B2 zur anderen Spannungsseite hin, also nach unten oder oben hin, aber jeweils andersherum als beim ersten Spannungsbereich V_B1 durch einen dritten Spannungsbereich V_B3 begrenzt. Im Gegensatz zum Stand der Technik arbeitet das hier vorgestellte Verfahren mit einem vierten Spannungsbereich VB4.
Im Unterschied zur technischen Lehre der DE 10 2015 004 436 B3 liegt im Beispiel der 1 und der 2 der TOW-Schwellwert V₀ nun nicht auf dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Im Gegensatz dazu hebt die technische Lehre des hier vorgelegten Dokument s den TOW-Schwellwert V₀ um den Schwellwert V₀ der Verriegelungsvorrichtung BC der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC an. Damit weist das Spannungsbereichsschema des hier vorgeschlagenen Verfahren den besagten vierten Spannungsbereich V_B4 auf.
Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 1 den dritten Spannungsbereich V_B3 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach unten hin.
Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 2 den ersten Spannungsbereich V_B1 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach unten hin.
Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 3 den dritten Spannungsbereich V_B3 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach oben hin.
Der vierte Spannungsbereich V_B4 begrenzt daher beispielsweise in der 4 den ersten Spannungsbereich V_B1 in der technischen Lehre des hier vorgelegten Dokuments vorzugsweise nach oben hin.
Ausdrücklich ist es, wie in den 3 und 4 denkbar, den vierten Spannungsbereich V_B4 oberhalb der anderen Spannungsbereiche V_B1, V_B2 und V_B3 des Gesamtspannungsbereiches anzuordnen. Eine solche Anordnung ist ausdrücklich von der Offenbarung des hier vorgelegten Dokuments umfasst.
Natürlich ist die Verwendung weiterer Spannungsbereiche für weitere Zwecke außerdem auch noch denkbar.
Gemäß der technischen Lehre der 1 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach unten und die Versorgungsspannung V_IO nach oben den ersten Spannungsbereich V_B1.
Gemäß der technischen Lehre der 2 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach oben und der TOW-Schwellwert V₀ nach unten den ersten Spannungsbereich V_B1.
Gemäß der technischen Lehre der 3 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach oben und das Bezugspotenzial V_DIS nach unten den ersten Spannungsbereich V_B1.
Gemäß der technischen Lehre der 4 des hier vorgestellten Dokuments begrenzen der zweite Schwellwert V_2L nach unten und der TOW-Schwellwert V₀ nach oben den ersten Spannungsbereich V_B1.
Gemäß der technischen Lehre der 1 und 2 des hier vorgestellten Dokuments begrenzt der TOW-Schwellwert V₀ nach oben den vierten Spannungsbereich V_B4.
Gemäß der technischen Lehre der 3 und 4 des hier vorgestellten Dokuments begrenzt der TOW-Schwellwert V₀ nach unten den vierten Spannungsbereich V_B4.
Soll sich die zu testende mikrointegrierte Schaltung IC im normalen Betriebszustand und damit in einem Normalzustand und nicht in einem Testzustand befinden, so hält das vorgeschlagene Verfahren das Potenzial der Datenleitung TOW gegenüber dem Bezugspotenzial V_DIS auf einem Potenzial im vierten Spannungsbereich V_B4. Hierdurch erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave - also der mikrointegrierten Schaltung IC -, dass der Bus-Slave keinen Testzustand einnehmen soll. Stattdessen erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave, dass der Bus-Slave, also die mikrointegrierte Schaltung IC, in einem anderen Betriebszustand als dem Testzustand arbeiten soll. Bevorzugt signalisiert daher die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC anderen Vorrichtungsteilen der integrierten Schaltung IC, dass sie andere Zustände als einen und/oder den Testzustand einnehmen dürfen.
Das in diesem hier vorgelegten Dokument vorgeschlagene Verfahren ändert als Erstes zu Beginn eines Tests den Betriebszustand der zu testenden mikrointegrierten Schaltung IC in den ausgewählten Testzustand. Hierzu ändert bevorzugt als erstes zu Beginn eines Tests der Bus-Master den Betriebszustand der als Bus-Slave zu testenden mikrointegrierten Schaltung IC in den vorgesehenen Testzustand mittels einer Signalisierung über die Datenleitung TOW. Des Weiteren signalisiert hierzu der Bus-Master mittels des hier vorgeschlagenen Verfahrens über die Datenleitung TOW der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC eine Änderung des Test-Enable-Zustands TEN. Hierzu signalisiert beispielsweise der Bus-Master über die Datenleitung TOW der Schnittstellenvorrichtung SVIC der als Bus-Slave arbeitenden mikrointegrierten Schaltung IC eine Änderung des Test-Enable-Zustands TEN der mikrointegrierten Schaltung IC. Hierzu ändert der Bus-Master mittels des hier vorgestellten Verfahrens in einem Verfahrensschritt das Potenzial der Datenleitung TOW bezogen auf das Bezugspotenzial der Bezugspotenzialleitung GND, also den Datenleitungspegel, in der Art, dass der Datenleitungspegel nicht mehr in dem vierten Spannungsberiech V_B4 liegt. Hierdurch wechselt der Test-Enable-Zustand TEN typischerweise in den aktiven Zustand. Der aktive Zustand des Test-Enable-Zustands TEN erlaubt der Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC und anderen Vorrichtungsteilen des mikrointegrierten Schaltkreises IC die Einnahme von Testzuständen. In dem besagten Beispiel ändert der Bus-Master daher den Datenleitungspegel in der Art, dass der Datenleitungspegel nicht mehr in dem vierten Spannungsberiech V_B4 liegt. Für die Signalisierung der Testdaten veranlasst der Bus-Master mittels des hier vorgestellten Verfahrens, dass der Datenleitungspegel stattdessen ein Potenzial in einem Spannungsbereich der anderen der drei besagten Signalspannungsbereiche V_B1, V_B2, V_B3, also im Gesamtspannungsbereich, annimmt. Hierdurch erkennt die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, dass ein Test durchgeführt werden soll.
Um nun die Daten vom Bus-Master, also dem Host-Prozessor, zum Slave, also der integrierten Schaltung IC, bidirektional zu übertragen, übertragen der Bus-Master und der Slave mittels des vorgeschlagenen Verfahrens in mindestens drei aufeinander folgenden Zeitschlitzen TIN0, TIN1, TDO Daten über die Datenleitung TOW. In dem Beispiel übertragen der Bus-Master Daten zum Bus-Slave, also der integrierten Schaltung IC Daten hin und zurück in beispielsweise mindestens drei aufeinander folgenden Zeitschlitzen TIN0, TIN1, TDO Daten über die Datenleitung TOW.
Gemäß dem hier vorgestellten Verfahren legt die zeitliche Position des jeweiligen Zeitschlitzes TIN0, TIN1, TDO fest, wer dabei jeweils in dem betreffenden Zeitschlitz eine Sendeberechtigung hat. Typischerweise weist das vorgeschlagene Verfahren dem Bus-Master typischerweise zwei Zeitschlitze TIN0, TIN1 und dem Bus-Slave typischerweise einen Zeitschlitz TDO in dem Paket der drei aufeinanderfolgenden Zeitschlitze TIN0, TIN1, TDO zum Senden durch den Bus-Master bzw. den Bus-Slave zu. Die relative Zeitschlitzposition gemäß dem hier vorgestellten Verfahren innerhalb des Paketes aus mindestens drei Zeitschlitzen TIN0, TIN1, TDO ist dabei vorzugsweise, aber nicht notwendigerweise immer gleich. Besonders bevorzugt enthalten der erste Zeitschlitz TIN0 und der zweite Zeitschlitz TIN1 ein Kontrolldatum und/oder ein erstes Datum, das der Bus-Master mittels des vorgeschlagenen Verfahren vom Bus-Master zum Bus-Slave, also zur mikrointegrierten Schaltung IC, überträgt. Dabei können das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE1149.1 4 Draht Testdatenbusses kompatibel sein. Der Bus-Slave, der typischerweise die zu testende integrierte Schaltung IC ist, empfängt mittels der besagten Schnittstellenvorrichtung SVIC typischerweise gemäß der hier vorgestellten technischen Lehre das Kontrolldatum und das erste Datum.
Die mikrointegrierte Schaltung IC überträgt als Bus-Slave mittels des vorgeschlagenen Verfahrens im dritten Zeitschlitz TDO das zu sendende Datum von der mikrointegrierten Schaltung IC zum Bus-Master vorzugsweise nur im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Die mikrointegrierte Schaltung IC überträgt als Bus-Slave mittels des vorgeschlagenen Verfahrens im dritten Zeitschlitz TDO das zu sendende Datum von der mikrointegrierten Schaltung IC zum Bus-Master vorzugsweise eben nicht im ersten Spannungsbereich V_B1 oder vierten Spannungsbereich V_B4.
Somit enthält der dritte Zeitschlitz TDO erfindungsgemäß ein zweites Datum, das der Bus-Slave, also die mikrointegrierte Schaltung IC, mittels des vorgeschlagenen Verfahrens vom Bus-Slave, also der mikrointegrierten Schaltung IC, zum Bus-Master überträgt. Dabei empfängt der Bus-Master dieses zweite Datum des dritten Zeitschlitzes TDO, das vom Bus-Slave, also von der mikrointegrierten Schaltung IC, stammt. Der Bus-Slave, also die mikrointegrierte Schaltung IC, überträgt mittels des hier vorgeschlagenen Verfahrens vorzugsweise das zweite Datum nur im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3 und nicht im vierten Spannungsbereich V_B4 und nicht im ersten Spannungsbereich V_B1. Gleichzeitig überträgt der Bus-Master mittels des vorgeschlagenen Verfahrens den Takt TCK jedoch in jedem der drei Zeitschlitze TIN0, TIN1, TDO. Der Takt TCK weist dabei eine Testsystemtaktperiode T auf. Jede Testsystemtaktperiode T weist bevorzugt dabei eine erste Halbtaktperioden T_1H und eine zweite Halbtaktperiode T_2H auf. Bevorzugt ergeben die erste Halbtaktperiode T_1H und die zweite Halbtaktperiode T_2H zusammen die Testsystemtaktperiode T. Bevorzugt überlappen die erste Halbtaktperiode T_1H und die zweite Halbtaktperiode T_2H sich nicht. Das Taktsignal TCK schwankt zwischen dem ersten Spannungsbereich V_B1 in der ersten Halbtaktperiode T_1H, T_2H einer Testsystemtaktperiode T auf der einen Seite und dem zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 in der zweiten Halbtaktperiode T_2H einer Testsystemtaktperiode T auf der anderen Seite hin und her. Das Taktsignal TCK signalisiert dabei das Taktsignal TCK. Die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC kann das Taktsignal TCK daher dadurch detektieren, dass die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC einen Wechsel des Datenleitungspegels aus dem zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 einerseits in den ersten Spannungsbereich V_B1 oder einen umgekehrten Wechsel erfasst. Da dabei dieser Datenleitungspegel größer als die TOW-Schwelle V₀ ist, erkennt die Schnittstellenvorrichtung SVIC des Bus-Slave, also der mikrointegrierten Schaltung IC, gleichzeitig, dass der Bus-Slave, also die mikrointegrierte Schaltung IC, sich weiterhin im Testzustand befinden soll und das das Test-Enable-Signal TEN 1 ist. Daher behandelt die Schnittstellenvorrichtung SVIC des Bus-Slaves, also der mikrointegrierten Schaltung IC, das aus dem Signal auf der Datenleitung TOW extrahierte Taktsignal TCK auch als Taktsignal SCKL der Schnittstellenvorrichtung SVIC der mikroelektronischen Schaltung IC. Die mikrointegrierte Schaltung IC verwendet diesen Takt SCLK der Schnittstellenvorrichtung bevorzugt als Takt TCK_I einer Testdatenschnittstelle. Bevorzugt umfasst die mikrointegrierte Schaltung IC diese Testdatenschnittstelle. Bevorzugt handelt es sich bei der Testdatenschnittstelle um eine JTAG-Testdatenschnittstelle. Bevorzugt dient die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC also der Umwandlung eines Datenprotokolls im Zeitmultiplex in ein Datenprotokoll im Raummultiplex. Die Schnittstellenvorrichtung SVIC adaptiert also bevorzugt eine JTAG Datenbusschnittstelle der mikrointegrierten Schaltung IC an einen Datenbus TOW mit einem Datenübertragungsprotokoll im Zeitmultiplex. Der zugehörige zweite Komparator C_2L oder die entsprechende zweite Einrichtung der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC können das Kreuzen des entsprechenden zweiten Schwellwerts V_2L durch Datenleitungspegel erkennen. Dies ermöglicht es der Schnittstellenvorrichtung SVIC des Bus-Slaves den Testsystemtakt TCK auf der Slave-Seite, also der Seite der integrierten Schaltung IC, sicher aus dem zeitlichen Potenzialverlauf des Datenleitungspegels unabhängig von den übertragenen TDI und TDO-Daten zu extrahieren. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale vorschlagsgemäß bevorzugt so gewählt, dass der Takt-Sender auf Seiten des Bus-Masters alle anderen Datenleitungspegelquellen für Datenleitungspegel bevorzugt überschreiben kann. Datenleitungspegelquellen meinen Quellen, die an der Datenleitung TOW parallel aktiv sein können und Datenleitungspegel in die Datenleitung TOW einprägen können.
In einer besonderen Ausprägung des Vorschlags zeichnet sich dieser Takt-Sender auf Bus-Master-Seite daher dadurch aus, dass im aktiven Testzustand des Bus-Slaves der Bus-Master und der Bus-Slave vier logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung TOW verwenden. Diese vier logischen Zustände weisen eine Hierarchie auf. Ein Normalzustand des Bus-Slaves, bei dem das Datenleitungspotenzial sich im vierten Spannungsbereich V_B4 befindet, hat vorzugsweise die höchste Priorität, um sicherzustellen, dass nicht versehentlich ein Testzustand der mikroelektronischen Schaltung IC aktiviert werden kann. Bevorzugt prägt der Bus-Master diesen Normalzustand sehr niederohmig ein. Hierdurch kann der Bus-Master den Normalzustand des Bus-Slaves, also der mikrointegrierten Schaltung IC, im Datenbussystem erzwingen. Sofern

• das Gehäuse GH der integrierten Schaltung IC mit dieser integrierten Schaltung IC auf einem Schaltungsträger PCB der späteren Anwendungsschaltung fest verbaut ist und
• die Nutzung der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC nicht gewünscht ist und
• die mikrointegrierte Schaltung IC ein Spanungsbereich-Schemata der 1 und 2 für die Ansteuerung erwartet bzw.
• alternativ die mikrointegrierte Schaltung IC ein Spanungsbereich-Schemata der 3 und 4 für die Ansteuerung erwartet,

_B4

1

2

3

4

_IO

_short

_B4

Ein Taktzustand, bei dem der Bus-Slave und damit die mikrointegrierte Schaltung IC sich im Testzustand befindet und bei dem das Datenleitungspotenzial sich im ersten Spannungsbereich V_B1 befindet, weist vorzugsweise die zweit höchste Priorität auf. Während des Tests können andere Sendeeinrichtungen einen Taktzustand, bei dem der Bus-Slave und damit die mikrointegrierte Schaltung IC sich im Testzustand befindet und bei dem das Datenleitungspotenzial sich im ersten Spannungsbereich V_B1 befindet, mit einem Potenzial im vierten Spannungsbereich V_B4 überschrieben. Hierbei sind dann dieses anderen Sendeeinrichtungen an die Datenbusleitung TOW angeschlossen. Vorschlaggemäß kann hier beispielhaft nur der Bus-Master einen Datenleitungspegel der Datenleitung TOW, der im ersten Spannungsbereich V_B1 liegt oder der im zweiten Spannungsbereich V_B2 liegt oder der im dritten Spannungsbereich V_B3 liegt, mit einem Potenzial (Datenleitungspegel) im vierten Spannungsbereich V_B4 überschreiben.
Vorzugsweise umfasst ein Produktionstestsystem zur Prüfung der mikrointegrierten Schaltung IC den Bus-Master oder emuliert dessen Verhalten. Mittels des Bus-Masters des Produktionstestsystems kann das Produktionstestsystem zumindest Teile der mikrointegrierten Schaltung IC über die Datenleitung TOW und mittels der Bezugspotenzialleitung GND testen. Im Sinne des hier vorgelegten Dokuments kann das Produktionstestsystem auch ein Programmiersystem sein. Das Programmiersystem kann beispielsweise mittels des Bus-Masters des Programmiersystems über die Datenleitung TOW die Dateninhalte von Speicherzellen von einem oder mehreren programmierbaren Speichern der mikrointegrierten Schaltung IC programmieren. Das Programmiersystem kann beispielsweise mittels des Bus-Masters des Programmiersystems über die Datenleitung TOW zumindest Teile die Dateninhalte von Speicherzellen von einem oder mehreren Speichern der mikrointegrierten Schaltung IC auslesen.
Hierdurch ist sichergestellt, dass im Produktionstest der Bus-Master und der Bus-Slave zumindest hinsichtlich des Basistaktes der Schnittstellenvorrichtung des Bus-Slaves und der entsprechenden Schnittstellenvorrichtung des Bus-Masters im Wesentlichen stets synchron hinsichtlich des Takts TCK arbeiten. Mit dem Takt TCK überträgt der Bus-Master Daten an den Bus-Slave. Mit dem Takt TCK überträgt der Bus-Master somit Daten an die mikrointegrierte Schaltung IC. Mit dem Takt TCK empfängt der Bus-Master Daten über die Datenleitung TOW vom Bus-Slave. Mit dem Takt TCK empfängt der Bus-Master Daten somit über die Datenleitung TOW von der mikrointegrierten Schaltung IC. Der Bus-Master überträgt, wie oben beschrieben, diesen Takt TCK zum Bus-Slave und damit zur mikrointegrierten Schaltung IC mittels Flankenwechseln zwischen dem ersten Spannungsbereich V_B1 einerseits und dem zweiten Spannungsbereich V_B2 und dem dritten Spannungsbereich V_B3 andererseits und umgekehrt.
In diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 2 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 2 zwingt bevorzugt der dominante Schalter S_1H den Datenbus TOW beispielsweise auf den TOW-Schwellwert V₀. Der dominante Schalter S_1H zwingt bevorzugt den Datenbus TOW auf den TOW-Schwellwert V₀ in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p. In den Beispielen der 1 bis 4 umfasst eine Datenaustauschperiode T drei Testsystemtaktperioden T_p, die die drei Zeitschlitze TIN0, TIN1, TDO repräsentieren.
In diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 1 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 1 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel der Versorgungsspannung V_IO. Der dominante Schalter S_1H zwingt den Datenleitungspegel des Datenbusses TOW auf den Datenleitungspegel der Versorgungsspannung V_IO bevorzugt in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.
Bei diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines beispielhaften Spannungsbereichsschemas beispielsweise entsprechend der 3 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters, also des Host-Prozessors des Produktionstestsystems, vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist dabei bevorzugt eine Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines beispielhaften Spannungsbereichsschemas entsprechend der 3 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des Bezugspotenzials Versorgungsspannung V_DIS. Der dominante Schalter S_1H zwingt bevorzugt den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des Bezugspotenzials Versorgungsspannung V_DIS in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.
Bei diesem ersten logischen Zustand wird die Datenleitung TOW in den ersten Spannungsbereich V_B1 gezwungen. Um diesen ersten logischen Zustand für die Realisierung eines Spannungsbereichsschemas beispielsweise entsprechend der 4 herstellen zu können, weist die Schnittstellenvorrichtung SVIC des Bus-Masters, also des Host-Prozessors des Produktionstestsystems, vorzugsweise einen dominanten Schalter S_1H auf. Die Schnittstellenvorrichtung SVIC des Bus-Masters ist typischerweise die Schnittstelle des Host-Prozessors des Produktionstestsystems. Zum Zweck der Realisierung eines beispielhafent Spannungsbereichsschemas entsprechend der 4 zwingt der dominante Schalter S_1H den Datenleitungspegel des Datenbusses TOW beispielsweise auf den Datenleitungspegel des TOW-Schwellwerts V₀. Der dominante Schalter S_1H zwingt den Datenleitungspegel des Datenbusses TOW bevorzugt auf den Datenleitungspegel des TOW-Schwellwerts V₀ in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden T_1H, T_2H der jeweiligen Testsystemtaktperiode T_p.
Wenn der Innenwiderstand anderer Sender vorschlagsgemäß höher ist als der des dominanten Schalters S_1H, können diese anderen Sender diese periodische Potenzialmodulation nicht mehr überschreiben.
Um nun Daten mit einem ersten logischen Wert zu übertragen, halten die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial der Datenleitung TOW in dem zweiten Spannungsbereich V_B2. Um nun Daten mit einem ersten logischen Wert zu übertragen, können die Sender des Bus-Masters und/oder des Bus-Slaves auch das Potenzial der Datenleitung TOW aus einem vom zweiten Spannungsbereich V_B2 verschiedenen Spannungsbereich in diesem zweiten Spannungsbereich V_B2 bringen. Das Potenzial der Datenleitung TOW ist dabei bevorzugt auf das Bezugspotenzial V_DIS bezogen. Der Bus-Slave ist hier wieder die mikrointegrierte Schaltung IC.
Um nun Daten mit einem zweiten logischen Wert zu übertragen, halten die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial der Datenleitung TOW in dem dritten Spannungsbereich V_B3. Um nun Daten mit einem zweiten logischen Wert zu übertragen, können die Sender des Bus-Masters und/oder des Bus-Slaves das Potenzial auch das Potenzial der Datenleitung TOW aus einem vom dritten Spannungsbereich V_B3 verschiedenen Spannungsbereich in diesem dritten Spannungsbereich V_B3 bringen. Der zweite logischen Wert ist dabei nicht der erste logische Wert und von diesem verschieden. Das Potenzial der Datenleitung TOW ist dabei bevorzugt auf das Bezugspotenzial V_DIS bezogen. Der Bus-Slave ist hier wieder die mikrointegrierte Schaltung IC.
Hierzu speist die jeweilige sendende Einheit, also der Bus-Master oder die mikrointegrierte Schaltung IC als Bus-Slave, einen Strom in die Datenleitung TOW ein. Dieser führt zu einem geänderten Spannungsabfall über die Widerstände R₁, R₂, R₃. Die mikrointegrierte Schaltung IC nutzt zu dieser Stromeinspeisung den Schalter S_2L. Der Schalter S_2L entnimmt über den Widerstand R₄ einen Strom aus der Datenleitung TOW. Der Schalter S_2L stellt so eine Spannung im Bereich des dritten Spannungsbereiches V_B3 ein, wenn der Bus-Master mit seinem Schalter S_1H nicht das Tatsignal TCK mit höherer Priorität auf der Datenleitung TOW einprägt.
Der vierte Widerstand R4 ist in dem Beispiel der 5 und der 1 bevorzugt so gewählt, dass

• bei einem geschlossenen vierten Schalter S_4L und
• bei einem geöffneten Schalter S_3L (TEN=1) und
• bei einem geschlossenen Schalter S_3H (TEN=1) und bei einem geöffneten Schalter S_1H (TCK=0) und
• bei einem geschlossenen Schalter S_1L (TCK=0)

_B3

In dem Beispiel der 5 und der 1 befindet sich

• bei einem geöffneten Schalter S_4L und
• bei einem geöffneten Schalter S_3L (TEN=1) und
• bei einem geschlossenen Schalter S_3H (TEN=1) und
• bei einem geöffneten Schalter S_1H (TCK=0) und
• bei einem geschlossenen Schalter S_1L (TCK=0)

_B2

_B1

Die folgende Tabelle gibt den relativen Datenleitungspegel V_R als Verhältnis des Datenleitungspegels auf der Datenleitung TOW gegen das Bezugspotenzial GND dividiert durch die Versorgungsspannung V_IO an. Der erste Widerstand R1 und der zweite Widerstand R2 und der dritte Widerstand R3 und der vierte Widerstand R4 sollen alle die gleichen Werte im Wesentlichen aufweisen.
Ist das Test-Enable-Signal TEN=0, so unterbinden die UND-Gatter, die mit einem „&“ in der 3 gekennzeichnet sind, das Schließen der High-Side-Schalter S_2H und S_1H.
Dadurch sind die Schalter S_3L, S_2L, S_1L geschlossen. Der Sendeschalter S_4L des Bus-Slaves, also der mikrointegrierten Schaltung IC ist geöffnet. Damit liegt der Datenleitungspegel auf dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. (Siehe auch 5)
In dem TIN0-Zeitfenster und in dem TINl-Zeitfenster sendet der Bus-Master (das Produktionstestsystem) Daten an den Bus-Slave, also die mikrointegrierte Schaltung IC, zusammen mit dem Sendetakt TCK.
Für das Senden der Daten vom Produktionstestsystem an die mikrointegrierte Schaltung IC lässt sich die folgende Tabelle aufstellen. Dabei steht R_pullup für den effektiv wirksamen elektrischen Widerstand der Zusammenschaltung der Widerstände R1, R2, R3 von der Datenleitung TOW zur Versorgungsspannungsleitung V_IO. Des Weiteren steht R_pulldown für den effektiv wirksamen elektrischen Widerstand der Zusammenschaltung der Widerstände R1, R2, R3 von der Datenleitung TOW zur Bezugspotenzialleitung GND auf Bezugspotenzial V_DlS. Der Datenleitungspegel ist als relativer Datenleitungspegel V_R relativ bezogen auf die Versorgungsspannung V_IO angegeben.

TEN TDI TCK SDA_OUTB R_pullup/R R_pulldown/R V_R

1 0 0 0 1 (1 || 1) = 0,5 1/3

1 0 1 0 0 1 1

1 1 0 0 (1 || 1) = 0,5 1 2/3

1 1 1 0 0 kein 1
1 zeigt schematisch vereinfacht die entsprechenden Datenleitungspegel.
Es ist offensichtlich, dass ein Schneidepegel bei V_2L= 5/6 zur Extraktion des Taktsignals TCK geeignet ist.
Ebenso offensichtlich ist ein zweiter Schneidpegel V_2H=3/6=1/2 zur Extraktion des Datensignals TDI geeignet.
Bevorzugt tastet bezogen auf das Beispiel der 1 die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC den Ausgang des zweiten Komparators C2L immer bei einer fallenden Flanke des Taktsignals TCK in der Mitte eines Zeitschlitzes TIN1, TIN2 ab.
Bevorzugt synchronisiert sich die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC auf das Taktsignal TCK, das der Bus-Master sendet. Die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC beginnt dann im dritten Zeitschlitz TDO selbst zu senden. Im dritten Zeitschlitz TDO sendet der Busmaster nur das Taktsignal. Der Busmaster sendet im dritten Zeitschlitz TDO jedoch keine Daten sendet. Hierdurch kann die mikrointegrierte Schaltung IC mittels des vierten Schalters S_4L ggf. je nach Datum den Datenleitungspegel bestimmen. Während dieser Sendephase sendet der Busmaster in den Beispielen der 1 und 5 TDI=1. Diese 1 des Bus-Masters kann durch den Bus-Slave, also die mikrointegrierte Schaltung IC dann mit einer 0 überschrieben werden, indem die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC als Bus-Slave den vierten Schalter S_4L schließt.
Für das Senden ergibt sich dann folgende Tabelle (siehe 1):

TEN TDI TCK SDA_OUTB R_pullup/R R_pulldown/R V_R

1 1 0 0 (1 || 1) = 0,5 1 2/3

1 1 0 1 (1 || 1) = 0,5 (1 || 1/3) = 0,25 1/3
Der Wert des vierten Widerstands R4 ist vorzugsweise so gewählt, dass sich für die Daten die analogen Datenleitungspegel einstellen. Andere Zustände und Schalterkonfigurationen sind vorzugsweise verboten.
Der erste Spannungsbereich V_B1 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=1 bis zu dem relativen Datenleitungspegel V_R=5/6. Der relative Datenleitungspegel V_R=5/6 entspricht dabei dem Schwellwert V_2L. zur Extraktion des Takts TCK in dem Beispiel der 1 und 5.
Der zweite Spannungsbereich V_B2 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=5/6 bis zu dem relativen Datenleitungspegel V_R=3/6=1/2. Der relative Datenleitungspegel V_R=1/2 entspricht dabei den Schwellwerten V_1H und V_2H zur Extraktion der Daten in dem Beispiel der 1 und 5.
Der dritte Spannungsbereich V_B3 reicht in der 1 entsprechend der 5 von dem relativen Datenleitungspegel V_R=V₀=1/3 bis zu dem relativen Datenleitungspegel V_R=1/2.
Der Output-Enable-Schalter OE stellt die eigentliche Verbindung zwischen dem Bus-Master und der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC her.
Eine geeignete Polarität des eingespeisten Stromes verschiebt den Spannungspegel des Potenzials der Datenleitung TOW bezogen auf das Bezugspotenzial V_Dis der Bezugspotenzialleitung GND, also den Datenleitungspegel, vom zweiten Spannungsbereich V_B2 in den dritten Spannungsbereich V_B3. Sollte es zu einem gleichzeitigen Senden mittels eines solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters S_1H wg. TEN=1 und TCK=1 kommen, so wird der dominante Schalter S_1H, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und damit den Datenleitungspegel und ggf. auch den durch den Spannungsteiler erzeugten Spannungspegel überschreiben. Der Spannungsteiler kann je nach Schalterstellung die Widerstände R₁, R₂, R₃, R₄ umfassen.
Es ergibt sich eine klare Hierarchie für eine beispielhafte Anordnung der Spannungsbereiche V_B1 bis V_B4 entsprechend 1:

• Es dominiert als erstes ein fest, beispielsweise durch einen Kurzschluss zwischen der Datenleitung TOW und der Bezugspotenzialleitung GND eingeprägtes Potenzial im vierten Spannungsbereich V_B4, das den Betrieb das Bus-Slaves im Normalzustand erzwingt und einen ungewollten Testzustand sicher verhindert;
• anderenfalls befindet sich der Bus-Slave im Testzustand und als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung TOW folgt dann der Schaltzustand des dominierenden Schalters S_1H, der eine dominierende Signalisierung des Taktes TCK erzwingt;
• als drittes in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung TOW folgen dann die Schalter S_2H, S_2L, S_4L zur Signalisierung der Daten.

Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der erste logische Zustand der Datenleitung TOW mit einem Spannungspegel V₀ und beispielsweise V_R=1/3 im dritten Spannungsbereich V_B3 auf der Datenleitung TOW
Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der zweite logische Zustand der Datenleitung TOW mit einem Spannungspegel V_M und beispielsweise V_R=2/3 im zweiten Spannungsbereich V_B2 auf der Datenleitung TOW
Bezogen auf das Beispiel der 1 und 5 korrespondiert im Testzustand der dritte logische Zustand der Datenleitung TOW mit einem Spannungspegel V_IO und beispielsweise V_R=1 im dritten Spannungsbereich V_B3 auf der Datenleitung TOW.
Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den ersten logischen Zustand auf der Datenleitung TOW ausschließlich zur Übertragung eines ersten logischen Zustands, beispielsweise „high“, eines Testsystemtaktes des Takts TCK.
Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den zweiten logischen Zustand und den dritten logischen Zustand auf der Datenleitung TOW für die Übertragung eines zweiten logischen Zustands, beispielsweise „low“, des Testsystemtaktes TCK.
Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den zweiten logischen Zustand auf der Datenleitung TOW zur Übertragung eines ersten logischen Zustands, beispielsweise „high“, eines Datensignals.
Vorschlagsgemäß verwenden die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave den dritten logischen Zustand auf der Datenleitung TOW für die Übertragung eines dritten logischen Zustands, beispielsweise „low“, des Datensignals.
Befindet sich die Datenleitung TOW im ersten logischen Zustand, so ignorieren die Datenschnittstelle des Bus-Masters und die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave bevorzugt diesen logischen Zustand der Datenleitung TOW für die Datenübertragung.
Vorschlagsgemäß benutzt das vorgeschlagene Testverfahren den ersten logischen Zustand auf der Datenleitung TOW zur Übertragung eines ersten logischen Zustands, beispielsweise „high“ eines Testsystemtaktsignals TCK. Vorschlagsgemäß benutzt das vorgeschlagene Testverfahren den dritten oder zweiten logischen Zustand auf der Datenleitung TOW für die Übertragung eines zweiten logischen Zustands, beispielsweise „low“ des Testsystemtaktsignals TCK. Wenn der logische Zustand auf der Datenleitung TOW zwischen dem zweiten logischen Zustand oder dem dritten logischen Zustand auf der Datenleitung TOW wechselt, so ignoriert die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC als Bus-Slave diesen Wechsel. Dad bedeutet, dass die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC diesen Wechsel für die Übertragung des Testsystemtaktes TCK vorzugsweise ignoriert. Die Schnittstellenvorrichtung SVIC des mikroelektronischen Schaltkreises IC interpretiert dann den Zustand des Datenleitungspegels der Datenleitung TOW typischerweise weiterhin als zweiten logischen Zustand, beispielsweise „low“.
Vorschlagegemäßes Verfahren
Das hier vorgelegte Dokument beschreibt ein Verfahren zur Aktivierung einer Eindraht-Testschnittstelle einer integrierten Schaltung IC und zum Test dieser integrierten Schaltung IC. Eine Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC stellt diese Eindraht-Testschnittstelle zusammen mit einer Standard-JTAG-Testschnittstelle entsprechend IEEE 1149.7 dar. Bevorzugt weist diese Eindraht-Testschnittstelle genau einen Testdatenbusanschluss TEST für bevorzugt eine einzelne Datenleitung TOW, einen positiven Versorgungsspannungsanschluss VDD auf Versorgungsspannung V_IO und einen negativen Versorgungsspannungsanschluss GND als Bezugspotenzialanschluss für eine Bezugspotenzialleitung GND auf einem Bezugspotenzial V_DIS auf. Im Folgenden bezeichnet der Begriff „Datenleitungspegel“ die Datenbusspannung zwischen dem Potenzial der Datenleitung TOW minus dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Das Verfahren umfasst das Verbinden des positiven Versorgungsspannungsanschlusses VDD und des negativen Versorgungsspannungsanschlusses GND mit einer Energiequelle und Versorgen der integrierten Schaltung IC mit elektrischer Energie über diese Leitungen. Das Verfahren umfasst des Weiteren die Einstellung eines Datenleitungspegels zu Beginn eines Tests mit einem Spannungswert in einem vierten Spannungsbereich V_B4. Die vier Spannungsbereiche (V_B1, V_B2, V_B3, V_B4), die die technische Lehre des hier vorgelegten Dokuments benutzt, können unterschiedlich angeordnet sein. Die technische Lehre des hier vorgelegten Dokuments nutzt den vierten Spannungsberiech V_B4 bevorzugt zur Signalisierung des Testzustands und des Normalzustands. Dabei ist jeder Zustand, der nicht dem Normalzustand im normalen Betrieb entspricht ein Testzustand im Sinne des hier vorgelegten Dokuments. Der erste Spannungsbereich V_B1, der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 bilden im Sinne des hier vorgelegten Dokuments den Gesamtspannungsbereich. Testzustände nutzen bevorzugt Datenleitungspegel der Datenleitung TOW im Gesamtspannungsbereich (V_B1, V_B2, V_B3). Normalzustände benutzen bevorzugt Datenleitungspegel im vierten Spannungsbereich V_B4. Der vierte Spannungsbereich V_B4 kann oberhalb oder unterhalb des Gesamtspannungsbereiches (V_B1, V_B2, V_B3) an diesen Gesamtspannungsbereich (V_B1, V_B2, V_B3) angrenzen. Die spannungsmäßige Reihenfolge des ersten Spannungsbereichs V_B1, des zweiten Spannungsbereichs V_B2 und des dritten Spannungsbereiches V_B3 kann innerhalb des Gesamtspannungsbereiches (V_B1, V_B2, V_B3) je nach Anwendung verschieden sein. Bevorzugt ist der zweite Spannungsbereich V_B2 spannungsmäßig zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3 spannungsmäßig angeordnet.
Somit begrenzt der erste Spannungsbereich V_B1 den zweiten Spannungsbereich V_B2 in einer ersten Spannungsrichtung und der dritte Spannungsbereich V_B3 den zweiten Spannungsbereich V_B2 in einer zweiten Spannungsrichtung, die der ersten Spannungsrichtung entgegengesetzt ist.
Außerdem umfasst das Verfahren das Erzeugen einer Signalfolge mit Datenleitungspegeln für die Dauer des Tests. Dabei liegen die Datenleitungspegel für diese Signalfolge während der Datenübertragung vorschlagsgemäß im Gesamtspannungsbereich (V_B1, V_B2, V_B3). Während der Dauer des Tests befinden sich die Datenleitungspegel der Signalfolge immer in dem Gesamtspannungsbereich. Der Gesamtspannungsbereich umfasst im Sinne des hier vorgelegten Dokuments einen ersten Spannungsbereich V_B1 und einen zweiten Spannungsbereich V_B2 und einen dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 überlappen sich vorzugsweise nicht. Auch der vierte Spannungsbereich V_B4 überlappt sich mit den anderen Spannungsbereichen (V_B1, V_B2, V_B3) bevorzugt nicht. Ein Datenleitungspegel auf der Datenleitung TOW im Gesamtspannungsbereich aktiviert einen Testzustand der mikroelektronischen Schaltung IC. Ein Datenleitungspegel auf der Datenleitung TOW außerhalb des Gesamtspannungsbereichs deaktiviert bevorzugt den Testzustand der mikroelektronischen Schaltung IC wieder. Ein Datenleitungspegel auf der Datenleitung TOW im ersten Spannungsbereich V_B1 signalisiert einen ersten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im zweiten Spannungsbereich V_B2 signalisiert einen zweiten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im dritten Spannungsbereich V_B3 signalisiert einen dritten logischen Wert an die mikroelektronische Schaltung IC. Die Signalfolge steuert im Testzustand der mikroelektronischen Schaltung IC vorzugsweise einen Test der mikroelektronischen Schaltung IC. Ein Datenleitungspegel im vierten Spannungsbereich V_B4 signalisiert einen vierten logischen Wert an die mikroelektronische Schaltung IC. Bevorzugt unterscheiden sich der erste logische Wert und der zweite logische Wert und der dritte logische Wert und der vierte logische Wert untereinander. Die Signalisierung eines vierten logischen Werts an die mikroelektronische Schaltung IC aktiviert somit bevorzugt einen Testzustand der mikroelektronischen Schaltung IC und deaktiviert somit bevorzugt einen Normalzustand der mikroelektronischen Schaltung IC. Die Signalisierung eines ersten logischen Werts oder eines zweiten logischen Werts oder eines dritten logischen Werts an die mikroelektronische Schaltung IC aktiviert somit bevorzugt einen Normalzustand der mikroelektronischen Schaltung IC und deaktiviert somit bevorzugt einen Testzustand der mikroelektronischen Schaltung IC. Im Sinne des hier vorgelegten Dokuments ist die Ermöglichung der Beeinflussung der mikroelektronischen Schaltung beispielsweise durch Zulassen des Zugriffs auf einen JTAG-Test-Controller der mikroelektronischen Schaltung bereits eine Aktivierung eines Testzustands im Sinne des hier vorgelegten Dokuments und eine Deaktivierung eines Normalzustands im Sinne des hier vorgelegten Dokuments.
In einer ersten Variante umfasst das Verfahren ein Erzeugen einer Signalfolge, insbesondere im Gesamtspannungsbereich, mit Datenleitungspegeln für die Dauer des Tests, das Signalisieren eines Takts TCK und von Daten mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts.
Varianten mit viertem Spannungsbereich V_B4 im Bereich des Bezugspotenzials V_DIS
Die nächsten beiden Varianten gehen davon aus, dass das Bezugspotenzial V_DIS den vierten Spannungsbereich V_B4 entsprechend den 1 und 2 begrenzt.
In einer zweiten Variante des Verfahrens weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen dabei bevorzugt Spannungen zwischen dem Bezugspotenzial V_DIS z.B. bei 0V und einem TOW-Schwellwert V₀ auf.
Untervariante der Figur 1
In der Variante der 1 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf.
In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits.
In der Variante der 1 und in der Variante der 2 weisen Signale im zweiten Spannungsbereich V_B2 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf.
In der Variante der 1 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 und dem vierten Spannungsbereich V_B4 andererseits.
In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf.
In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 andererseits.
In einer dritten Variante des Verfahrens in der Untervariante der 1 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen 0V und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 1 bevorzugt zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 1 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 1 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 1 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 1 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 1 trennt der zweiten Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.
In der Variante der 1 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. In der Variante der 1 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.
Untervariante der Figur 2
In der Variante der 2 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem Spannungswert der Versorgungsspannung V_IO und einem ersten Schwellwert V_2H auf.
In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits.
In der Variante der 2 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 und den vierten Spannungsbereich V_B4 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 andererseits.
In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf.
In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 und dem vierten Spannungsbereich V_B4 andererseits.
In einer dritten Variante des Verfahrens in der Untervariante der 2 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 2 bevorzugt zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
In der Variante der 2 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen der Versorgungspannung V_IO und einem ersten Schwellwert V_2H auf. In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits.
In der Variante der 2 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 2 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits. In der Variante der 2 trennt der zweiten Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits von dem dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.
In der Variante der 2 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem TOW-Schwellwert V₀ auf. In der Variante der 2 trennt der TOW-Schwellwert V₀ den vierten Spannungsbereich V_B4 einerseits vom ersten Spannungsbereich V_B1 und vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. In der Variante der 2 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.
Varianten mit viertem Spannungsbereich V_B4 im Bereich der Versorgungsspannung V_IO
Die nächsten beiden Varianten gehen davon aus, dass das Versorgungsspannungspotenzial V_IO den vierten Spannungsbereich V_B4 entsprechend den 3 und 4 begrenzt.
In einer vierten Variante des Verfahrens weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen dabei bevorzugt Spannungen zwischen dem Versorgungsspannungspotenzial V₁₀ z.B. bei 5V und einem TOW-Schwellwert V₀ auf.
Untervariante der Figur 3
In der Variante der 3 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf.
In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits.
In der Variante der 3 und in der Variante der 4 weisen Signale im zweiten Spannungsbereich V_B2 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf.
In der Variante der 3 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 und dem vierten Spannungsbereich V_B4 andererseits.
In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf.
In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 andererseits.
In der fünften Variante des Verfahrens in der Untervariante der 3 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen 5V und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 3 bevorzugt zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 3 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. In der Variante der 3 trennt der erste Schwellwert V_2H den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. In der Variante der 3 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
In der Variante der 3 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Der erste Schwellwert V_2H trennt in der Variante der 3 den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt in der Variante der 3 den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.
In der Variante der 3 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem Bezugspotenzial V_DIS auf. In der Variante der 3 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits.
Untervariante der Figur 4
In der Variante der 4 liegt der TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem Spannungswert dem Bezugspotenzial V_DIS und einem ersten Schwellwert V_2H auf.
In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits.
In der Variante der 4 trennt der zweite Schwellwert V_2L den ersten Spannungsbereich V_B1 und den vierten Spannungsbereich V_B4 einerseits von dem zweiten Spannungsbereich und dem dritten Spannungsbereich V_B3 andererseits.
In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 bevorzugt Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf.
In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und dem ersten Spannungsbereich V_B1 und dem vierten Spannungsbereich V_B4 andererseits.
In einer fünften Variante des Verfahrens in der Untervariante der 4 weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Der TOW-Schwellwert V₀ liegt in der Variante der 4 bevorzugt zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
In der Variante der 4 weisen Signale im dritten Spannungsbereich V_B3 Spannungen zwischen dem Bezugspotenzial V_DIS und einem ersten Schwellwert V_2H auf, der den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits trennt. In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 und andererseits.
In der Variante der 4 weisen Signale im zweiten Spannungsbereich V_B2 Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. In der Variante der 4 trennt der erste Schwellwert V_2H den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 und vom vierten Spannungsbereich V_B4 andererseits. Der zweite Schwellwert V_2L trennt in der Variante der 4 den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits von dem dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.
In der Variante der 4 weisen Signale im ersten Spannungsbereich V_B1 Spannungen zwischen dem zweiten Schwellwert V_2L und dem TOW-Schwellwert V₀ auf. In der Variante der 4 trennt der zweite Schwellwert V_2L den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 andererseits.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 2
Im Folgenden beschriebt das hier vorgelegte Dokument eine Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC, die das Spannungsschema der 2 realisiert. Die Fachfrau bzw. der Fachmann wird ggf. die Schaltung entsprechend durch Änderung der Schaltpegel entsprechend an die Beispiele der 1, 3 oder 4 anpassen.
In einer sechsten Variante des Verfahrens umfasst die mikrointegrierte Schaltung IC ein Schaltelement SV1. Das Schaltelement SV1 erkennt bevorzugt anhand des Datenleitungspegels am Testdatenbusanschluss TEST, dass die mikrointegrierte Schaltung IC den Testzustand aktivieren soll. Das Schaltelement SV1 weist dabei bevorzugt eine Schaltschwelle mit einer Schaltspannung (TOW-Schwellwert V₀) auf. Bevorzugt bezieht sich die Schaltspannung (TOW-Schwellwert V₀) auf das Bezugspotenzial V_DIS. Der Datenleitungspegel muss die Schaltspannung (TOW-Schwellwert V₀) betragsmäßig überschreiten, damit das Schaltelement SV1 den einzustellenden Testzustand erkennt. Die Schaltspannung (TOW-Schwellwert V₀) liegt bevorzugt betragsmäßig oberhalb des Bezugspotenzials V_DIS. Während der Dauer des Tests liegt der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST vorzugsweise immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀). Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei bevorzugt auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen. Dies aktiviert bevorzugt einen Testzustand der mikrointegrierten Schaltung IC für die Dauer des. Der Betragsbereich des ersten Spannungsbereichs V_B1 liegt bevorzugt oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀. Dabei bezieht sich der Betrag der Schaltspannung (TOW-Schwellwert V₀) vorzugsweise auf das Bezugspotenzial V_DlS des Bezugspotenzialanschlusses GND.
In einer siebten Variante des Verfahrens liegt bevorzugt während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) plus des Betrags einer positiven Sicherheitsvorhaltspannung im ersten Spannungsbereich V_B1. In der siebten Variante des Verfahrens kann bevorzugt während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer im zweiten Spannungsbereich V_B2 oder im dritten Spannungsbereich V_B3 liegen. Diese beiden Möglichkeiten aktivieren bevorzugt einen Testzustand des mikroelektronischen Schaltkreises IC für die Dauer des Tests.
In einer achten Variante offenbart das hier vorgestellte Dokument ein Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC. Das Verfahren der achten Variante umfasst den Schritt des Bereitstellens eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC. Das Verfahren der achten Variante um fasst den Schritt des Tests des integrierten Schaltkreises IC mittels eines Verfahren, wie zuvor beschrieben. Das Verfahren der achten Variante um fasst den Schritt der Montage des integrierten Schaltkreises IC auf einem Schaltungsträger PCB. Das Verfahren der achten Variante um fasst den Schritt des elektrischen Verbindens des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND.
In einer neunten Variante des unmittelbar zuvor beschriebenen Verfahrens erfolgt das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND mit einer im Wesentlichen minimalen Leitungslänge.
In einer neunten Variante des unmittelbar zuvor beschriebenen Verfahrens ist vorzugsweise der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse der mikrointegrierten Schaltung IC unmittelbar benachbart.
Vorschlagsgemäße mikrointegrierte Schaltung IC
Das hier vorgelegte Dokument beschreibt somit ebenfalls eine mikrointegrierte Schaltung IC mit einer Eindraht-Testschnittstelle. Bevorzugt weist dabei die Eindraht-Testschnittstelle genau einen Testdatenbusanschluss TEST für eine Datenleitung TOW, einen positiven Versorgungsspannungsanschluss VDD und einen negativen Versorgungsspannungsanschluss als Bezugspotenzialanschluss für eine Bezugspotenzialleitung GND auf einem Bezugspotenzial V_DIS auf. Im Folgenden bezeichnet der Begriff „Datenleitungspegel“ die Datenbusspannung zwischen dem Potenzial der Datenleitung TOW minus dem Bezugspotenzial V_DIS der Bezugspotenzialleitung GND. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, über den positiven Versorgungsspannungsanschluss VDD und den negativen Versorgungsspannungsanschluss GND mit elektrischer Energie versorgt zu werden. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, einen Normalzustand einzunehmen, wenn der Datenleitungspegel einen Spannungswert in einem vierten Spannungsbereich V_B4 aufweist, wobei der vierte Spannungsbereich V_B4 durch einen ersten Spannungsbereich V_B1 in einer ersten Spannungsrichtung begrenzt ist. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, einen Testzustand einzunehmen, wenn der Datenleitungspegel einen Spannungswert in einem Spannungsbereich (V_B1, V_B2, V_B3) aufweist, der nicht der vierte Spannungsbereich V_B4 ist. Die integrierte Schaltung IC ist vorzugsweise dazu eingerichtet, im Testzustand eine für die Dauer eines Tests eine Signalfolge zu empfangen. Während der Dauer des Tests befinden die Datenleitungspegel sich bevorzugt immer in einem Gesamtspannungsbereich in erster Spannungsrichtung vom vierten Spannungsbereich V_B4 aus befinden. Der Gesamtspannungsbereich umfasst bevorzugt einen ersten Spannungsbereich V_B1 und einen zweiten Spannungsbereich V_B2 und einen dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 und der zweite Spannungsbereich V_B2 und der dritte Spannungsbereich V_B3 überlappen sich typischerweise nicht. Ein Datenleitungspegel im Gesamtspannungsbereich aktiviert typischerweise einen Testzustand der mikroelektronischen Schaltung IC. Ein Datenleitungspegel im ersten Spannungsbereich V_B1 signalisiert der mikrointegrierten Schaltung IC einen ersten logischen Wert. Ein Datenleitungspegel im zweiten Spannungsbereich V_B2 signalisiert einen zweiten logischen Wert an die mikroelektronische Schaltung IC. Ein Datenleitungspegel im dritten Spannungsbereich V_B3 signalisiert einen dritten logischen Wert an die mikroelektronische Schaltung IC.
In einer ersten Variante der integrierten Schaltung IC steuert die Signalfolge typischerweise den Test der mikroelektronischen Schaltung IC. Die mikrointegrierte Schaltung IC ist bevorzugt dazu eingerichtet, aus der Signalfolge einen Takt TCK und Daten SDI mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts zu extrahieren und für den Test zu verwenden.
Spannungsbereichsanordnungen
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 1
In einer zweiten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 1
In einer dritten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen bevorzugt Spannungen zwischen Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem ersten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem zweiten Schwellwert V_2L auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits vom zweiten Spannungsbereich V_B2 und vom ersten Spannungsbereich V_B1 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 2
In einer vierten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2L auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2Lund dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits.
Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 2
In einer vierten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Bezugspotenzial V_DIS und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2L auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und der Versorgungsspannung V_IO auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 3
In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und drittem Spannungsbereich V_B3.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 3
In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem TOW-Schwellwert V₀ auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 einerseits von dem zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom ersten Spannungsbereich V_B1 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und drittem Spannungsbereich V_B3.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes Spannungsschema der Figur 4
In einer fünften Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀, der zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 liegt, und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
Beispielhafte Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC für ein beispielhaftes negiertes Spannungsschema der Figur 4
In einer sechsten Variante der integrierten Schaltung IC weist der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) auf. Signale im vierten Spannungsbereich V_B4 weisen Spannungen zwischen dem Potenzial der Versorgungsspannung V_IO und einem TOW-Schwellwert V₀ auf. Signale im ersten Spannungsbereich V_B1 weisen Spannungen zwischen dem TOW-Schwellwert V₀ und einem zweiten Schwellwert V_2H auf. Signale im zweiten Spannungsbereich V_B2 weisen Spannungen zwischen dem zweiten Schwellwert V_2L und dem ersten Schwellwert V_2H auf. Signale im dritten Spannungsbereich V_B3 weisen Spannungen zwischen dem ersten Schwellwert V_2H und dem Bezugspotenzial V_DIS auf. Der erste Schwellwert V_2H trennt hier den vierten Spannungsbereich V_B4 und den dritten Spannungsbereich V_B3 und den zweiten Spannungsbereich V_B2 einerseits vom dritten Spannungsbereich V_B3 andererseits. Der zweite Schwellwert V_2L trennt hier den vierten Spannungsbereich V_B4 und den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits. Der TOW-Schwellwert V₀ liegt hier zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1.
Beispielhafte Schnittstellenvorrichtung SVIC mit Schaltelement zur Erkennung der Aktivität des Test-Enable-Signals TEN
In einer sechsten Variante der integrierten Schaltung IC weist die mikrointegrierte Schaltung IC ein Schaltelement SV1 auf, das anhand des Datenleitungspegels am Testdatenbusanschluss TEST erkennt, dass die mikrointegrierte Schaltung IC den Testzustand aktivieren soll. Das Schaltelement SV1 weist dabei bevorzugt eine Schaltschwelle mit einer Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS auf, die betragsmäßig überschritten werden muss, damit das Schaltelement SV1 den einzustellenden Testzustand erkennt. Die Schaltspannung (TOW-Schwellwert V₀) liegt bevorzugt in den Beispielen der 1 und 2 betragsmäßig oberhalb des Bezugspotenzials V_DIS und in den Beispielen der 3 und 4 bevorzugt betragsmäßig unterhalb des Potenzials der Versorgungsspannungsleitung V_IO.
Die integrierte Schaltung IC nimmt bevorzugt den Testzustand ein, wenn im Beispiel der Spanungsbereichsanordnungen der 1 und 2 der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) liegt. Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei typischerweise auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen.
Die integrierte Schaltung IC wechselt bevorzugt in den Testzustand, wenn im Beispiel der Spanungsbereichsanordnungen der 3 und 4 der Betrag des Datenleitungspegels am Testdatenbusanschluss TEST immer unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) liegt. Der Betrag der Schaltspannung (TOW-Schwellwert V₀) ist dabei typischerweise auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND bezogen.
In dem Beispiel der 1 liegt der Betragsbereich des dritten Spannungsbereichs V_B3 unmittelbar oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.
In dem Beispiel der 2 liegt der Betragsbereich des ersten Spannungsbereichs V_B1 unmittelbar oberhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.
In dem Beispiel der 3 liegt der Betragsbereich des dritten Spannungsbereichs V_B3 unmittelbar unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.
In dem Beispiel der 4 liegt der Betragsbereich des ersten Spannungsbereichs V_B1 unmittelbar unterhalb des Betrags der Schaltspannung (TOW-Schwellwert V₀) bezogen auf das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND.
Bevorzugte Montageform auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 1 und 2
Das hier vorgelegte Dokument beschreibt darüber hinaus einen Schaltkreis mit einem mikrointegrierten Schaltkreis IC, wie dieses Dokument in unmittelbar zuvor beschrieben hat. Bevorzugt ist der integrierte Schaltkreis IC in einem Gehäuse GH untergebracht. Das Gehäuse GH mit dem integrierten Schaltkreis IC ist bevorzugt auf einem Schaltungsträger PCB montiert.
Wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 1 oder 2 für die Teststeuerung erwartet, verbindet eine Leitung des Schaltungsträgers PCB bevorzugt den Testdatenbusanschluss TEST des integrierten Schaltkreises IC vorzugsweise mit dem Bezugspotenzialanschluss GND des Gehäuses GH des integrierten Schaltkreises IC elektrisch.
Das hier vorgelegte Dokument beschreibt darüber hinaus ein bevorzugtes Gehäuse GH mit einem integrierten Schaltkreis IC, wie dieses Dokument ihn unmittelbar zuvor beschrieben hat. Dabei ist bevorzugt der Bezugspotenzialanschluss GND des Gehäuses GH dem Testdatenbusanschluss TEST des Gehäuses GH der mikrointegrierten Schaltung IC unmittelbar benachbart, wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 1 oder 2 für die Teststeuerung erwartet.
Bevorzugte Montageform auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 3 und 4
Wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 3 oder 4 für die Teststeuerung erwartet, verbindet eine Leitung des Schaltungsträgers PCB bevorzugt den Testdatenbusanschluss TEST des integrierten Schaltkreises IC vorzugsweise mit dem Versorgungsspannungsanschluss V_IO des Gehäuses GH des integrierten Schaltkreises IC elektrisch.
Das hier vorgelegte Dokument beschreibt darüber hinaus ein bevorzugtes Gehäuse GH mit einem integrierten Schaltkreis IC, wie dieses Dokument ihn unmittelbar zuvor beschrieben hat. Dabei ist der Versorgungsspannungsanschluss V_IO des Gehäuses GH dem Testdatenbusanschluss TEST des Gehäuses GH der mikrointegrierten Schaltung IC unmittelbar benachbart, wenn die Schnittstellenvorrichtung SVIC des mikrointegrierten Schaltkreises IC ein Spannungsschema entsprechend der 3 oder 4 für die Teststeuerung erwartet.
Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC bei einem Spannungsschema nach den Figuren 1 und 2
Das hier vorgestellte Dokument beschreibt somit ein Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises mit den Schritten:

• Bereitstellen eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC, wobei der integrierte Schalkreis IC in dem Gehäuse GH angeordnet ist und wobei der Testdatenbusanschluss TEST des integrierten Schaltkreises IC mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden ist und wobei der Bezugspotenzialanschluss GND des integrierten Schaltkreises IC mit einem Bezugspotenzialanschluss GND des Gehäuses GH verbunden ist;
• Test des integrierten Schaltkreises IC mittels eines Verfahren mittels eines der vorbeschriebenen Verfahren, bei denen der vierte Spannungsbereich V_B4 durch das Bezugspotenzial V_DIS des Bezugspotenzialanschlusses GND begrenzt wird;
• Montage des Gehäuses GH mit dem integrierten Schaltkreis IC auf einem Schaltungsträger PCB und
• elektrisches Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND.

Das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Bezugspotenzialanschluss GND erfolgt dabei bevorzugt mit einer im Wesentlichen minimalen Leitungslänge. Dabei ist der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC bevorzugt unmittelbar benachbart.
Einstellen des Testzustands auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 1 und 2
Das hier vorgelegte Dokument beschreibt somit ein Gehäuse GH für einen integrierten Schaltkreis IC wie zuvor beschrieben. Bevorzugt ist der integrierte Schalkreis IC in dem Gehäuse GH angeordnet. Der Testdatenbusanschluss TEST des integrierten Schaltkreises IC ist bevorzugt mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Der Bezugspotenzialanschluss GND des integrierten Schaltkreises IC ist bevorzugt mit einem Bezugspotenzialanschluss GND des Gehäuses GH verbunden.
Bevorzugt ist der Bezugspotenzialanschluss GND dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart.
Das hier vorgelegte Dokument beschreibt des Weiteren einen Schaltungsträger PCB, auf den ein Gehäuse GH wie vorbeschrieben montiert ist. Die technische Lehre des hier vorgelegten Dokuments nimmt in diesem Abschnitt nun an, dass der integrierte Schaltkreis IC eine Lage des vierten Spannungsbereichs V_B4 aufweist, der durch das Bezugspotenzial V_DIS entsprechend den 1 und 2 begrenzt wird. Der Bezugspotenzialanschluss GND des Gehäuses GH ist dann unter dieser Annahme bevorzugt mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Bevorzugt weist dabei die Länge der Verbindungsleitung VL im Wesentlichen eine minimale Länge auf. Das Verhältnis der Länge der Verbindungsleitung VL geteilt durch die Länge der direkten Linie zwischen dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testdatenbusanschluss TEST des Gehäuses GH ist dann bevorzugt kleiner als 3 und/oder besser kleiner als 2 und/oder besser kleiner als 1,5 und/oder besser keiner als 1,25. Bevorzugt verbindet dabei ein elektrischer Widerstand R_short den Bezugspotenzialanschluss GND des Gehäuses GH mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH.
Der Schaltungsträger PCB ist vorzugsweise dazu eingerichtet, dass ein Test des integrierten Schaltkreises IC im Gehäuse GH mittels eines der vorbeschriebenen Verfahren erfolgen kann. Dies ermöglicht es, die integrierte Schaltung IC nach dem Verbau auf dem Schaltungsträger PCB testen zu können, obwohl das Gehäuse GH auf dem Schaltungsträger PCB montiert ist. Bevorzugt erfolgt dabei der Test der integrierten Schaltung IC über einen Testanschluss TEST des Schaltungsträgers PCB, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist der Testanschluss TEST des Schaltungsträgers PCB typischerweise direkt oder indirekt mit dem Testanschluss TEST des Gehäuses GH verbunden. Der Schaltungsträger ist bevorzugt dazu eingerichtet, dass die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle mit geringem Innenwiderstand die Wirkung des elektrischen Widerstands R_short überschreibt und unwirksam machen kann.
Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC bei einem Spannungsschema nach den Figuren 3 und 4
Ein diesbezügliches alternatives Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises IC umfasst dementsprechend die Schritte:

• Bereitstellen eines integrierten Schalkreises IC in einem Gehäuse GH für diesen integrierten Schaltkreis IC, wobei der integrierte Schalkreis IC in dem Gehäuse GH angeordnet ist und wobei der Testdatenbusanschluss TEST des integrierten Schaltkreises IC mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden ist und wobei der Versorgungsspannungsanschluss VDD des integrierten Schaltkreises IC mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH verbunden ist;
• Test des integrierten Schaltkreises IC mittels eines der vorbeschriebenen Verfahren, bei denen der vierte Spannungsbereich V_B4 durch das Versorgungsspannungspotenzial V_IO des Versorgungsspannungsanschlusses VDD begrenzt wird;
• Montage des Gehäuses GH mit dem integrierten Schaltkreis IC auf einem Schaltungsträger PCB und
• elektrisches Verbinden des Testdatenbusanschlusses TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH.

Einstellen des Testzustands auf dem Schaltungsträger PCB bei einem Spannungsschema nach den Figuren 3 und 4
Bevorzugt erfolgt dabei das elektrische Verbinden des Testdatenbusanschlusses TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH mit einer im Wesentlichen minimalen Leitungslänge. Hierzu ist bevorzugt der Versorgungsspannungsanschluss VDD im Gehäuse GH dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart angeordnet. Um eine Testbarkeit der integrierten Schaltung IC nach dem Verbau auf dem Schaltungsträger PCB zu gewährleisten, erfolgt das elektrische Verbinden des Testdatenbusanschlusses TEST mit dem Versorgungsspannungsanschluss VDD bevorzugt über einen elektrischen Widerstand R_short. Nach dem Verbau des Gehäuses GH mit der integrierten Schaltung IC auf dem Schaltungsträger PCB kann die mikrointegrierte Schaltung IC immer noch getestet werden. Hierzu ergänzt das vorbeschriebene Verfahren der Schritt des Testens des integrierten Schaltkreises IC im Gehäuse GH. Währen des Testens des integrierten Schaltkreises IC im Gehäuse GH ist dabei das Gehäuse GH auf dem Schaltungsträger PCB montiert. Der Schritt des Testens des integrierten Schaltkreises IC im Gehäuse GH erfolgt mittels des vorbeschriebenen Verfahrens. Der Test erfolgt über einen Testanschluss TEST eines Schaltungsträgers PCB, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist bevorzugt der Testanschluss TEST des Schaltungsträgers PCB mit dem Testanschluss TEST des Gehäuses GH verbunden. Die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle mit geringem Innenwiderstand überschreibt während des Schritts des Testens des integrierten Schaltkreises IC im Gehäuse GH die Wirkung des elektrischen Widerstands R_short überschreibt und macht die Wirkung des elektrischen Widerstands R_short unwirksam.
Das hier vorgelegte Dokument beschreibt somit ein Gehäuse GH für einen integrierten Schaltkreis IC wie zuvor beschrieben. Der integrierte Schalkreis IC ist in dem Gehäuse GH angeordnet. Der Testdatenbusanschluss TEST des integrierten Schaltkreises IC ist beispielsweise mit einem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Der Versorgungsspannungsanschluss VDD des integrierten Schaltkreises IC ist beispielsweise mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH verbunden. Bevorzugt ist nun der Versorgungsspannungsanschluss VDD dem Testdatenbusanschluss TEST im Gehäuse GH der mikrointegrierten Schaltung IC unmittelbar benachbart.
Das hier vorgelegte Dokument beschreibt des Weiteren einen Schaltungsträger PCB, auf den ein Gehäuse GH wie vorbeschrieben montiert ist. Das hier vorgelegte Dokument nimmt nun beispielsweise an, dass der integrierte Schaltkreis IC eine Lage des vierten Spannungsbereichs V_B4 erwartet, die durch das Versorgungsspannungspotenzial V_IO entsprechend den 3 und 4 begrenzt wird. Der Versorgungsspannungsanschluss VDD des Gehäuses GH ist dann nun vorzugsweise mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH verbunden. Bevorzugt weist dann die Länge der Verbindungsleitung VL im Wesentlichen eine minimale Länge auf. Das Längenverhältnis ist hier das Verhältnis der Länge der Verbindungsleitung VL geteilt durch die Länge der direkten Linie zwischen dem Versorgungsspannungsanschluss VDD des Gehäuses GH und dem Testdatenbusanschluss TEST des Gehäuses GH. Das Längenverhältnis ist also vorzugsweise kleiner als 3 und/oder besser kleiner als 2 und/oder besser kleiner als 1,5 und/oder besser keiner als 1,25. Bevorzugt ist dann der Versorgungsspannungsanschluss VDD des Gehäuses GH mittels einer Verbindungsleitung VL des Schaltungsträgers PCB mit dem Testdatenbusanschluss TEST des Gehäuses GH über einen elektrischen Widerstand R_short verbunden. Bevorzugt ist der Schaltungsträger dazu eingerichtet, dass ein Test des integrierten Schaltkreises IC im Gehäuse GH, das auf dem Schaltungsträger PCB montiert ist mittels eines der vorbeschriebenen Verfahren erfolgen kann. Bevorzugt ist der Schaltungsträger PCB dazu eingerichtet ist, dass der Test über einen Testanschluss TEST des Schaltungsträgers PCB erfolgt, auf den das Gehäuse GH mit der integrierten Schaltung IC und auf den der elektrische Widerstand R_short montiert sind. Dabei ist bevorzugt der Testanschluss TEST des Schaltungsträgers PCB mit dem Testanschluss TEST des Gehäuses GH direkt oder indirekt verbunden. Bevorzugt ist der Schaltungsträger PCB dazu eingerichtet, dass die Ansteuerung des Testanschlusses TEST des Schaltungsträgers PCB mittels einer Testsignalquelle, die einen geringen Innenwiderstand aufweist, die Wirkung des elektrischen Widerstands R_short überschreibt und unwirksam machen kann.
Vorteil
Eine solche Testschnittstelle ermöglicht die Reduktion der notwendigen Anschlüsse der mikroelektronischen Schaltung auf einen zusätzlichen Anschluss. Die Vorteile sind hierauf aber nicht beschränkt.
Die Erfindung stellt eine Anordnung mit einem Ein-Draht-Testdatenbus für die bidirektionale Übertragung auf diesem Testdaten-Bus bereit, die keinen weiteren Anschluss für die Übermittlung eines Test-Enable-Signals benötigt. Oder anders herum ausgedrückt: Neben dem üblicherweise notwendigen und daher vorhandenen TEST-Enable-Anschluss benötige eine Vorrichtung entsprechender in dem hier vorgelegten Dokument beschrieben technischen Lehre keinen weiteren Anschluss des Gehäuses GH, damit eine Fehlersuche in Programmen in der Anwendung (applikatives Debuggen) mit minimaler Anschlussanzahl ohne Einschränkung möglich ist. D.h. eines solche Vorrichtung brauche auch keinen Anschluss des Gehäuses GH umfassen, der im Testfall eine andere Bedeutung erhält.
Liste der Figuren

1 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der dritte Spannungsbereich V_B3 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Bezugspotenzial V_DlS an.
2 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Bezugspotenzial V_DlS an.
3 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der dritte Spannungsbereich V_B3 grenzt beispielhaft an den vierten Spannungsbereich V_B4 an. Der vierte Spannungsbereich V_B4 grenzt beispielhaft an das Versorgungsspannungspotenzial V_IO an.
4 zeigt eine beispielhafte Signalisierung über die Datenleitung TOW. Die beispielhafte Signalisierung signalisiert das Test-Enable-Signal TEN mittels eines Datenleitungspegels im vierten Spannungsbereich V_B4. Die beispielhafte Signalisierung signalisiert den Takt im ersten Spannungsbereich V_B1. Die beispielhafte Signalisierung signalisiert die Daten im zweiten Spannungsbereich V_B2 und im dritten Spannungsbereich V_B3. Der erste Spannungsbereich V_B1 grenzt an den vierten Spannungsbereich V_B4 in diesem Beispiel an. Der vierte Spannungsbereich V_B4 grenzt an das Versorgungsspannungspotenzial V_IO in diesem Beispiel an.
5 zeigt eine beispielhafte Zusammenschaltung der Treiber- und Empfangsstufe eines beispielhaften Produktionstestsystems und einer beispielhaften Schnittstellenvorrichtung SVIC eines beispielhaften mikrointegrierten Schaltkreises IC.
6 zeigt ein beispielhaftes Gehäuse GH, in das der mikrointegrierte Schaltkreis IC eingebaut ist.
7a zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet.
7b zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet.
8a zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben.
8b zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben.

Beschreibung der Figuren
Figur 1
1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 1 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert.
Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.
Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

1. Einen ersten Spannungspegel (Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
2. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
3. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
4. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung V_2L definiert, die zwischen dem Versorgungsspannungspotenzial V_IO und dem mittleren Potenzial V_M liegt.
Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.
Durch die zweite Schwellspannung V_2L des Slaves und die Versorgungsspannung V_IO wird ein erster Spannungsbereich V_B1 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und den TOW-Schwellwert V₀ wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.
Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.
In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.
Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung oben durch die Versorgungsspannung V_IO ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich V_B1 in vielen Anwendungsfällen auch als nach oben offen angesehen werden.
In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch die TOW-Schwelle V₀ ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.
Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.
In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.
Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.
Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.
Sofern der Datenleitungspegel unterhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.
Figur 2
2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 2 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert.
Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.
Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

5. Einen ersten Spannungspegel(Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
6. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
7. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
8. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

Für die Extraktion des Testsystemtaktes TCK ist eine zweite Schwellspannung V_2L definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegt.
Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen der Versorgungsspannung V_IO und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.
Durch die zweite Schwellspannung V_2L des Slaves und den TOW-Schwellwert V₀ wird ein erster Spannungsbereich V_B1 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die Versorgungsspannung V_IO wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.
Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.
In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.
Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch TOW-Schwellwert V₀ ist nun im Gegensatz zum Stand der Technik für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.
In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach oben durch die Versorgungsspannung V_IO ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich V_B3 in vielen Anwendungsfällen auch als nach oben offen angesehen werden.
Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.
In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.
Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.
Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.
Sofern der Datenleitungspegel unterhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.
Figur 3
3 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 3 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert.
Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.
Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung V_2L definiert, die zwischen dem Bezugspotenzial V_DIS und dem mittleren Potenzial V_M liegt.
Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.
Durch die zweite Schwellspannung V_2L des Slaves und das Bezugspotenzial V_DIS wird ein erster Spannungsbereich V_B1 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und den TOW-Schwellwert V₀ wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.
Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.
In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.
Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung unten durch das Bezugspotenzial V_DIS ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich V_B1 in vielen Anwendungsfällen auch als nach unten offen angesehen werden.
In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach durch die TOW-Schwelle V₀ ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.
Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.
In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_BZ, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.
Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.
Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 0 und eines beispielhaften logischen Wert des Datensignals TDI von 1 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.
Sofern der Datenleitungspegel oberhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.
Figur 4
4 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung TOW. Im oberen Teil der 2 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal TDA zeigt das Datensignal. Das zweite Signal TCK zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert.
Darunter ist die erfindungsgemäße Signalform auf der Datenleitung TOW des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.
Ganz unten sind die verschiedenen Spannungspegel (Datenleitungspegel) skizziert. Das Signal weist beim Senden drei Spannungspegel (Datenleitungspegel) auf:

5. Einen ersten Spannungspegel (Datenleitungspegel), der typischerweise gleich einer Versorgungsspannung V_IO ist. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
6. Einen zweiten, mittleren Spannungspegel V_M (Datenleitungspegel).
7. Einen dritten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem TOW-Schwellwert V₀ ist.
8. Einen vierten Spannungspegel (Datenleitungspegel), der typischerweise gleich einem Bezugspotenzial V_DIS ist.

Für die Extraktion des Testsystemtaktes TCK ist eine zweite Schwellspannung V_2L definiert, die zwischen dem TOW-Schwellwert V₀ und dem mittleren Potenzial V_M liegt.
Für die Extraktion der Daten ist eine dritte Schwellspannung V_1H des Bus-Masters und eine erste Schwellspannung V_2H des Bus-Slaves, also des mikroelektronischen Schaltkreises IC, definiert, die zwischen dem Bezugspotenzial V_DIS und dem mittleren Potenzial V_M liegen und die in etwa gleich sein sollten.
Durch die zweite Schwellspannung V_2L des Slaves und den TOW-Schwellwert V₀ wird ein erster Spannungsbereich V_B1 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC, bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und die zweite Schwellspannung V_2L des Bus-Slaves, also der mikrointegrierten Schaltung IC, wird ein zweiter Spannungsbereich V_B2 definiert und begrenzt.
Durch die erste Schwellspannung V_2H des Bus-Slaves, also der mikrointegrierten Schaltung IC bzw. die dritte Schwellspannung V_1H des Bus-Masters auf der einen Seite und das Bezugspotenzial V_DIS wird ein dritter Spannungsbereich V_B3 definiert und begrenzt.
Zeitlich gliedert sich das Signal auf der Datenleitung TOW in Zeitschlitzpakete einer Datenaustauschperiode T mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze (TIN0, TIN1, TDO) eines Zeitschlitzpaketes einer Datenaustauschperiode T folgen aufeinander mit einer Testsystemtaktperiode T_p. Die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb eines Zeitschlitzpaketes der Datenaustauschperiode T kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete einer Datenaustauschperiode T gleich gewählt werden. Jede Testsystemtaktperiode T_p gliedert sich bevorzugt wieder in mindestens zwei Halbtaktperioden T_1H, T_2H, deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.
In einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H wird bevorzugt der Testsystemtakt TCK übertragen.
Hierbei befindet sich der Datenleitungspegel auf der Datenleitung TOW in einer Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H im ersten Spannungsbereich V_B1. Hierdurch wird ein erster logischer Wert des Testsystemtaktes TCK übertragen. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich oberhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach oben durch TOW-Schwellwert V₀ ist nun im Gegensatz zum Stand der Technik für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im ersten Spannungsbereich V_B1 befindet allerdings relevant, da er über die Unterscheidung TEN=1 oder TEN=0, also Test-Enable-Signal aktiv oder nicht aktiv, entscheidet.
In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3. Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes TCK übertragen, der vom ersten logischen Wert des Testsystemtaktes TCK verschieden ist. In dem Beispiel reicht es aus, dass der Datenleitungspegel auf der Datenleitung TOW sich unterhalb der zweiten Schwelle V_2L befindet. Eine Begrenzung nach unten durch das Bezugspotenzial V_DIS ist für die Entscheidung, ob der Datenleitungspegel auf der Datenleitung TOW sich im zweiten Spannungsbereich V_B2 oder dritten Spannungsbereich V_B3 befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich V_B3 in vielen Anwendungsfällen auch als nach unten offen angesehen werden.
Für die Extraktion des Testsystemtaktes TCK innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H ist nicht relevant, ob der Datenleitungspegel auf der Datenleitung TOW sich im dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 befindet. Daher können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich V_B3 und dem zweiten Spannungsbereich V_B2 innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H Daten übertragen werden.
In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden T_1H, T_2H befindet sich der Datenleitungspegel auf der Datenleitung TOW im zweiten Spannungsbereich V_B2, wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich V_B3, wenn ein zweiter logischer Datenwert übertragen wird.
Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Datenleitungspegel eingezeichnet.
Der obere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 1 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der mittlere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 1.
Der untere Datenleitungspegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts TCK von 0 und einem beispielhaften logischen Wert des Datensignals TDI von 0.
Die Kombination eines beispielhaften logischen Werts des Testsystemtakts TCK von 1 und eines beispielhaften logischen Wert des Datensignals TDI von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.
Sofern der Datenleitungspegel oberhalb des TOW-Schwellwerts V₀ liegt, wird ein Normalbetrieb an den mikroelektronischen Schaltkreis IC signalisiert. Bevorzugt unterbindet dann die Schnittstellenvorrichtung SVIC, beispielsweise mittels einer Verriegelungsvorrichtung BC die Einnahme eines Testzustands durch die mikroelektronische Schaltung IC.
Figur 5
5 Zeigt eine beispielhafte Zusammenschaltung der Treiber- und Empfangsstufe eines beispielhaften Produktionstestsystems und einer beispielhaften Schnittstellenvorrichtung SVIC eines beispielhaften mikrointegrierten Schaltkreises IC.
Das Produktionstestsystem erzeugt ein Datenpegelsignal auf der Datenleitung TOW, wie es beispielsweise in 2 dargestellt ist. Das Produktionstestsystem speist das Datenpegelsignal auf der Datenleitung TOW über den Testanschluss TEST in die Schnittstellenvorrichtung SVIC der mikroelektronischen Schaltung IC ein. Die Schnittstellenvorrichtung SVIC ändert den Zeitmultiplex des Test-Enable-Signals TEN, des Testdateneingangssignals TIN, des Testmode-Signals TM, des Testtakts TCK und des Testdatenausgangssignals TDO in einen Raummultiplex.
Mittels des zweiten Komparators C1L vergleicht die Schnittstellenvorrichtung SVIC den Datenleitungspegel auf der Datenleitung TOW mit einem zweiten Schwellwert V_2L. und erzeugt ein empfangenes Taktsignal SCLK.
Mittels des ersten Komparators C1H vergleicht die Schnittstellenvorrichtung SVIC den Datenleitungspegel auf der Datenleitung TOW mit einem ersten Schwellwert V_2H. und erzeugt ein empfangenes Datensignal SDA_IN.
Ein Schwellwertschalter SV1, der auch ein Komparator sein kann, vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem TOW-Schwellwert V₀ und erzeugt ein internes Test-Enable-Signal TEN_IN, das dem Test-Enable-Signal TEN des Bus-Masters, hier des Produktionstestsystems, entsprechen sollte. In dem Beispiel der 5 ist dieser Schwellwert gleich der Schwellspannung des Transistors. Statt dieser Konstruktion kann auch eine Konstruktion mit einem Komparator gewählt werden. Wenn das interne Test-Enable-Signal TEN_IN aktiv ist, erzeugt die Verriegelungsvorrichtung BC aus dem empfangenen Testtakt SCLK den internen Testtakt TCK_I und aus den empfangenen Testdaten SDA_IN die internen Testeingangsdaten TDI_I und die internen Test-Mode-Daten TM_I. Die internen Test-Mode-Daten TM_I steuern standardgemäß den JTAG-Test-Controllers JTAG-TC über dessen TM-Anschluss entsprechend IEEE 1149.7 der mikrointegrierten Schaltung IC. Der internen Testtakt TCK_I treibt dabei den JTAG-Test-Controllers JTAG-TC über dessen TCK Anschluss an. Die internen Testeingangsdaten TDI_I speisen dabei den TDI-Eingang des JTAG-Test-Controllers JTAG-TC. Der JTAG-Test-Controllers JTAG-TC stimuliert über seine JATAG-Test-Control Anschlüsse JTAG-TC die restliche mikroelektronische Schaltung IC, wenn das interne Test-Enable-Signal TEN_I aktiv ist. Wenn das interne Test-Enable-Signal TEN_I inaktiv ist, setzt die Verriegelungsvorrichtung BC bevorzugt den JTAG-Test-Controller JTAG-TC über ein internes Test-Reset-Signal TRST_I an dessen Rest-Anschluss TRST zurück. Wenn das interne Test-Enable-Signal TEN_IN aktiv ist, sendet der JTAG-Test-Controller JTAG-TC seine TDO-Daten über den vierten Schalter S_4L über den Datenbus TOW.
Figur 6
Die 6 zeigt ein beispielhaftes Gehäuse GH, in das der mikrointegrierte Schaltkreis IC eingebaut ist.
Ein Bonddraht BD verbindet den Versorgungsspannungsanschluss VDD der integrierten Schaltung IC mit einem Versorgungsspannungsanschluss VDD des Gehäuses GH.
Ein weiterer Bonddraht BD verbindet den weiteren Versorgungsspannungsanschluss VDD der integrierten Schaltung IC mit einem weiteren Versorgungsspannungsanschluss VDD des Gehäuses GH.
Ein Bonddraht BD verbindet den Bezugspotenzialanschluss GND der integrierten Schaltung IC mit einem Bezugspotenzialanschluss GND des Gehäuses GH.
Ein weiterer Bonddraht BD verbindet den weiteren Bezugspotenzialanschluss GND der integrierten Schaltung IC mit einem weiteren Bezugspotenzialanschluss GND des Gehäuses GH.
Ein Bonddraht BD verbindet den Testanschluss TEST der integrierten Schaltung IC mit einem Testanschluss TEST des Gehäuses GH.
Beispielsweise kann es sich bei dem Gehäuse GH um ein QFN-Gehäuse handeln.
Figur 7a
7a zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 7a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 7a erwartet bevorzugt Datenleitungspegel entsprechend den 1 oder 2 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Bezugspotenzial V_DIS grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.
Figur 7b
7b zeigt ein Gehäuse GH entsprechend der 6, das auf einem Schaltungsträger PCB montiert ist, und bei dem eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege verbindet. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 7a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 7b erwartet bevorzugt Datenleitungspegel entsprechend den 3 oder 4 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Versorgungsspannungspotenzial V_IO grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.
Figur 8a
zeigt ein Gehäuse GH entsprechend der 7a. Das Gehäuse GH ist vorzugsweise auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet vorzugsweise eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Bezugspotenzialanschluss GND des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege nun aber über einen Widerstand R_short. Bei dem Schaltungsträger PCB kann vorzugsweise ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt und für den elektrischen Widerstand R_short elektrisch Unterbrochen. Der elektrische Widerstand R_short überbrückt diese Unterbrechung elektrisch. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 8a zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH und den Anschlüssen des elektrischen Widerstands R_short elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 8a erwartet bevorzugt Datenleitungspegel entsprechend den 1 oder 2 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Bezugspotenzial V_DIS grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.
Figur 8b
zeigt ein Gehäuse GH entsprechend der 6. Das Gehäuse GH ist bevorzugt auf einem Schaltungsträger PCB montiert. Bei dem Schaltungsträger PCB verbindet vorzugsweise eine Verbindungsleitung VL den Testanschluss TEST des Gehäuses GH mit dem Versorgungsspannungsanschluss VDD des Gehäuses GH elektrisch auf im Wesentlichen kürzesten Wege über einen Widerstand R_short. Vorzugsweise kann bei dem Schaltungsträger PCB ein Signal über einen Testanschluss TEST des Schaltungsträgers PCB die Wirkung dieses Widerstands R_short für Testzwecke überschreiben. Die Verbindungsleitung VL ist bevorzugt auf der Oberfläche des Schaltungsträgers PCB gefertigt und für den elektrischen Widerstand R_short elektrisch Unterbrochen. Der elektrische Widerstand R_short überbrückt diese Unterbrechung elektrisch. Der Schaltungsträger PCB kann weitere Leitungen und Vorrichtungsteile aufweisen. Diese sind in der 8b zur besseren Übersicht nicht eingezeichnet. Die Verbindungsleitung VL ist typischerweise mittels Klebung oder Schweißung oder Lötung mit dem Bezugspotenzialanschluss GND des Gehäuses GH und dem Testanschluss TEST des Gehäuses GH und den Anschlüssen des elektrischen Widerstands R_short elektrisch und mechanisch verbunden. Die integrierte Schaltung IC der 8b erwartet bevorzugt Datenleitungspegel entsprechend den 3 oder 4 an dem Testanschluss TEST des Gehäuses GH und damit am Testanschluss TEST der integrierten Schaltung IC im Innern des Gehäuses GH. D.h. das Versorgungsspannungspotenzial V_IO grenzt bevorzugt an den vierten Spannungsbereich V_B4 an.
Schluss bemerkungen
Die obige Beschreibung erhebt keinen Anspruch auf Vollständigkeit und beschränkt diese Offenbarung nicht auf die gezeigten Beispiele. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können andere mitoffenbarte Variationen der konkret in diesem Dokument beschriebenen stichprobenartigen Einzelbeispiele anhand der Zeichnungen, der Offenbarung und der Ansprüche sich erschließen, verstehen und ausführen. Die unbestimmten Artikel „ein“ oder „eine“ und dessen Flexionen schließen eine Vielzahl nicht aus, während die Erwähnung einer bestimmten Anzahl von Elementen nicht die Möglichkeit ausschließt, dass mehr oder weniger Elemente vorhanden sind. Eine einzige Einheit kann die Funktionen mehrerer in der Offenbarung genannter Elemente erfüllen, und umgekehrt können mehrere Elemente die Funktion einer Einheit erfüllen. Zahlreiche Alternativen, Äquivalente, Variationen und Kombinationen sind möglich, ohne dass der Anwendungsbereich der vorliegenden Offenbarung verlassen wird.
Soweit nichts anders angegeben ist, können diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sämtliche Merkmale der vorliegenden Erfindung frei miteinander kombinieren, sofern solche Kombinationen sinnvoll sind. Dies betrifft die gesamte hier vorgelegte Schrift. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können auch die in der Figurenbeschreibung beschriebenen Merkmale, soweit nichts anderes angegeben ist, als Merkmale der Erfindung frei mit den übrigen Merkmalen kombinieren. Eine Beschränkung einzelner Merkmale der Ausführungsbeispiele auf die Kombination mit anderen Merkmalen der Ausführungsbeispiele ist dabei ausdrücklich nicht vorgesehen. Außerdem können gegenständliche Merkmale der Vorrichtung umformuliert auch als Verfahrensmerkmale Verwendung finden und Verfahrensmerkmale umformuliert als gegenständliche Merkmale der Vorrichtung. Eine solche Umformulierung ist somit automatisch mit offenbart.
In der vorausgehenden detaillierten Beschreibung wird auf die beigefügten Figuren verwiesen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sollen die Beispiele in der Beschreibung und den Figuren als illustrativ betrachten und sind nicht als einschränkend für das beschriebene spezifische Beispiel oder Element betrachten. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können aus der vorausgehenden Beschreibung und/oder den Figuren und/oder den Ansprüchen durch Abänderung, Kombination oder Variation bestimmter Elemente mehrere Beispiele ableiten. Darüber hinaus kann eine fachkundigen Person Beispiele oder Elemente, die das hier vorgelegte Dokument nicht wörtlich beschreibt, aus der Beschreibung und/oder den Zeichnungen und/oder den Ansprüchen ableiten.
Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können Merkmale, die an unterschiedlichen Stellen in diesem Dokument und insbesondere der Merkmalslist offenbart sind, können miteinander kombinieren, sofern diese Kombination sinnvoll ist. Die in der Merkmalsliste verwendeten Bezüge sind beispielhaft und schränken die Offenbarung der möglichen Merkmale und Untermerkmalskombinationen ausdrücklich nicht ein. Die geltende Beanspruchung ergibt sich aus den Ansprüchen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, sollen für die Interpretation der Ansprüche die relevanten Textpassagen heranziehen. Auch wenn an den entsprechenden Stellen in diesem Text zu Verfahren und Verfahrensschritten keine Vorrichtung offenbart sein sollte, die diesen Verfahrensschritt durchführt, so ist in dieser Schrift hiermit eine Vorrichtung und/oder ein Vorrichtungsteil offenbart, der diesen Verfahrensschritt ausführen kann. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können dieser Vorrichtungsteil mit anderen Vorrichtungen und/oder Vorrichtungsteilen kombinieren, wenn dies sinnvoll ist. Den Funktionen der in dieser Schrift offenbarten Vorrichtungen und Vorrichtungsteilen entsprechen Verfahrensschritte, die diese Vorrichtungsteile durchführen. Diejenigen, die über gewöhnliche Fachkenntnisse auf dem Gebiet verfügen, können diese Verfahrensschritte untereinander und mit Verfahrensschritten zu Verfahren kombinieren. Solche Verfahren sind ausdrücklicher Teil der Offenbarung.
Bezugszeichenliste

BD: Bonddraht. In der 6 ist nur ein Bonddraht zur besseren Übersicht mit dem Bezugszeichen bezeichnet. Die anderen Bezugszeichen für die anderen Bonddrähte in der 6 sind zu bessern Übersicht nicht eingezeichnet;
BC: Verriegelungsschaltung. Die Verriegelungsschaltung BC verhindert bevorzugt innerhalb der mikrointegrierten Schaltung IC, dass der Testeingang TEST der mikrointegrierten Schaltung IC den normalen Betrieb der mikrointegrierten Schaltung IC beeinflusst, wenn das Test-Enable-Signal TEN auf der Datenleitung TOW nicht aktiv ist. Im Sinne des hier vorgestellten Dokuments ist ein beispielhafter logischer Wert des Test-Enable-Signals TEN, der einem nicht aktiven Test-Enable-Signal TEN entspricht TEN=0.lm Sinne des hier vorgestellten Dokuments ist ein beispielhafter logischer Wert des Test-Enable-Signals TEN, der einem aktiven Test-Enable-Signal TEN entspricht TEN=1. Die Verriegelungsschaltung BC lässt bevorzugt innerhalb der mikrointegrierten Schaltung IC zu, dass der Testeingang TEST der mikrointegrierten Schaltung IC den keinen normalen Betrieb der mikrointegrierten Schaltung IC zulässt und eine Beeinflussung des Testbetriebs der mikrointegrierten Schaltung IC zulässt und initiiert, wenn das Test-Enable-Signal TEN auf der Datenleitung aktiv ist. Die Verriegelungsschaltung BC erzeugt bevorzugt aus dem empfangenen Taktsignal SCLK das interne Taktsignal TCK_I. In einfachen Implementierungen kann das interne Taktsignal TCK_I dem empfangenen Taktsignal SCLK entsprechen. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Mode-Signal TM_I, das bevorzugt weitestgehend dem Test-Mode-Signal eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Daten-Eingangssignal TDI_I, das bevorzugt weitestgehend dem Test-Daten-Eingangssignal TDI eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.
C2H: erster Komparator. Es handelt sich um den ersten Komparator auf Slave Seite innerhalb der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Der erste Komparator vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem ersten Schwellwert V_2H. Der erste Komparator gibt das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Datensignal SDA_IN über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Datenempfangssignal TDI_I an das Innere der mikrointegrierten Schaltung IC des Slaves weiter. Der erste Komparator gibt insbesondere bevorzugt das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Datensignal SDA_IN über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Datenempfangssignal TDI_I an einen JTAG-Test-Controller JTAG-TC entsprechend IEEE 1149.7 weiter. Die mikrointegrierte Schaltung IC stellt dabei typischerweise das zu testende oder zu steuernde System dar. Der erste Komparator detektiert das Wechseln des Datenleitungspegels auf der Datenleitung TOW vom dritten Spannungsbereich V_B3 auf der einen Seite in den ersten Spannungsbereich V_B1 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt. Der erste Komparator kann mit einer Abtastvorrichtung an seinem Ausgang versehen sein, die mit dem empfangenen Taktsignal SCLK beispielsweise mit dessen fallenden Flanken das so erzeugte empfangene Datensignal zu einem abgetasteten und empfangene Datensignal SDA_IN abtastet. Die entsprechenden Abtastpunkte sind in den 1 bis 4 als schwarze Punkte beispielhaft eingezeichnet.
C2L: zweiter Komparator. Es handelt sich um den zweiten Komparator auf der Slave Seite innerhalb der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Der zweite Komparator vergleicht bevorzugt den Datenleitungspegel auf der Datenleitung TOW mit einem zweiten Schwellwert V_2L. Der zweite Komparator gibt vorzugsweise das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Taktsignal SCLK über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Taktsignal TCK_I an das Innere der mikrointegrierten Schaltung IC des Slaves weiter. Der zweite Komparator gibt insbesondere vorzugsweise das durch die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC empfangene Taktsignal SCLK über die vorzugsweise vorhandene Verriegelungsschaltung BC als internes Taktsignal TCK_I an einen JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 weiter. Die mikrointegrierte Schaltung IC stellt dabei typischerweise das zu testende oder zu steuernde System dar. Der zweite Komparator detektiert das Wechseln des Spannungspegels (Datenleitungspegel) auf der Datenleitung TOW vom ersten Spannungsbereich V_B1 auf der einen Seite in den dritten Spannungsbereich V_B3 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt.
C1H: dritter beispielhafter Komparator auf Master Seite. Der dritte Komparator vergleicht den Datenleitungspegel auf der Datenleitung TOW mit einem dritten Schwellwert V_1H und gibt das durch den Master (Produktionstestsystem) empfangene Datensignal an das Innere der Schaltung des Masters, typischerweise des Host-Prozessors des Produktionstestsystems, weiter. Der dritte Komparator detektiert das Wechseln des Datenleitungspegels auf der Datenleitung TOW vom dritten Spannungsbereich V_B3 auf der einen Seite in den ersten Spannungsbereich V_B1 oder zweiten Spannungsbereich V_B2 auf der anderen Seite und umgekehrt.
D1, Delay: Verzögerungselement. Das optionale Verzögerungselement führt bevorzugt eine Phasenschiebung und/oder Verzögerung des empfangenen Datensignals SDA_IN zur Verbesserung der Abtastqualität durch.
GND: Bezugspotenzialleitung bzw. Bezugspotenzialanschluss. Diese liegt typischerweise aber nicht notwendigerweise auf Masse. Sie besitzt typischerweise das Bezugspotenzial V_DIS. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen GND;
IC: mikrointegrierter Schaltkreis. Bevorzugt ist der mikrointegrierte Schaltkreis in CMOS-Halbleitertechnik gefertigt. Bevorzugt umfasst der mikrointegrierte Schaltkreis die Schnittstellenvorrichtung SVIC und einen Standard JTAG-Test-Controller JATG-TC entsprechend IEEE 1149.7, den die Schnittstellenvorrichtung SVIC steuert und der mit der Schnittstellenvorrichtung SVIC Daten TDI, TM, TRST, TDO und Takte TCK austauscht. Das Produktionstestsystem kann im Testzustand (TEN=1) typischerweise den mikrointegrierten Schaltkreis IC dann über die Datenleitung TOW, die Schnittstellenvorrichtung SVIC und den Standard JTAG-Test-Controller JTAG-TC entsprechend IEEE 1149.7 als Host-Prozessor Steuern und überwachen.
IQ1: Stromquelle, die Teil des Schwellwertschalters SV1 ist;
JTAG: Abkürzung für „Joint Test Action Group“;
JTAG-TC: JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7;
JTAG-CL: Steuer- und Datenleitungen des JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 für die Steuerung und/oder den Test und/oder die Programmierung von anderen Vorrichtungsteilen der mikroelektronischen Schaltung IC.
OE: Output-Enable-Schalter;
PCB: Schaltungsträger. Typischerweise handelt es sich um einer FR4 Platine oder einen Keramik-Träger;
Produktionstestsystem: Das Produktionstestsystem stellt den Bus-Master dar. Masterschaltkreis. Der Master ist typischerweise der Host-Prozessor, über den der integrierte Schaltkreis, der Slave, gesteuert wird.
R1: erster Widerstand. Bevorzugt hat der erste Widerstand den gleichen Widerstandswert, wie der zweite Widerstand R2 und der dritte Widerstand R3 und der vierte Widerstand R4.
R2: zweiter Widerstand. Bevorzugt hat der zweite Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der dritte Widerstand R3 und der vierte Widerstand R4.
R3: dritter Widerstand. Bevorzugt hat der dritte Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der zweite Widerstand R2 und der vierte Widerstand R4.
R4: vierter Widerstand. Bevorzugt hat der vierte Widerstand den gleichen Widerstandswert, wie der erste Widerstand R1 und der zweite Widerstand R2 und der dritte Widerstand R3.
R5: Widerstand;
R6: Widerstand;
R7: Widerstand;
R8: Widerstand;
R9: Widerstand;
Rshort: Widerstand;
S1H: erster High-Side-Schalter. Der dominierende erste High-Side-Schalter zwingt typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO, wenn der dominierende erste High-Side-Schalter geschlossen ist. Der dominierende erste High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1) und gleichzeitig das Taktsignal TCK im Bus-Master aktiv ist (hier beispielhaft TCK=1). Im Falle des Einschaltens (=Schließens) des dominierenden ersten High-Side-Schalter verbindet der dominierende erste High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO.
S1L: erster Low-Side-Schalter. Der erste Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den dritten Widerstand R3, wenn der erste Low-Side-Schalter geschlossen ist. Der erste Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1) oder das Taktsignal TCK im Bus-Master nicht aktiv ist (hier beispielhaft TCK=1). Im Falle des Einschaltens (=Schließens) des ersten LOW-Side-Schalter verbindet der erste Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den dritten Widerstand R3.
S2H: zweiter High-Side-Schalter. Der zweite High-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den zweiten Widerstand R2, wenn der zweite High-Side-Schalter geschlossen ist. Der zweite High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1) und gleichzeitig das Datensignal TDI im Bus-Master aktiv ist (hier beispielhaft TDI=1). Im Falle des Einschaltens (=Schließens) des zweiten High-Side-Schalter verbindet der zweite High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den zweiten Widerstand R2.
S2L: zweiter Low-Side-Schalter. Der zweite Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den zweiten Widerstand R2, wenn der zweite Low-Side-Schalter geschlossen ist. Der zweite Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1) oder das Datensignal TDI im Bus-Master nicht aktiv ist (hier beispielhaft TDI=1). Im Falle des Einschaltens (=Schließens) des zweiten Low-Side-Schalter verbindet der zweite Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den zweiten Widerstand R2.
S3H: dritter High-Side-Schalter. Der dritte High-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Potenzial der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den ersten Widerstand R1, wenn der dritte High-Side-Schalter geschlossen ist. Der dritte High-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN aktiv ist (hier beispielhaft TEN=1). Im Falle des Einschaltens (=Schließens) des dritten High-Side-Schalter verbindet der dritte High-Side-Schalter vorzugsweise die Datenleitung TOW mit der Versorgungsspannung der Versorgungsspannungsleitung V_IO über den ersten Widerstand R1.
S3L: dritter Low-Side-Schalter. Der dritte Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den ersten Widerstand R1, wenn der dritte Low-Side-Schalter geschlossen ist. Der dritte Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das Test-Enable-Signal TEN nicht aktiv ist (hier beispielhaft TEN=1). Im Falle des Einschaltens (=Schließens) des dritten Low-Side-Schalter verbindet der dritte Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND über den ersten Widerstand R1.
S4L: vierter Low-Side-Schalter. Der vierte Low-Side-Schalter befindet sich bevorzugt innerhalb der mikrointegrierten Schaltung IC. Der Der vierte Low-Side-Schalter dient bevorzugt dem Senden von Daten von der mikrointegrierten Schaltung IC zum Bus-Master in den TDO Zeitschlitzen des Busprotokolls. Der vierte Low-Side-Schalter zieht typischerweise den Datenleitungspegel der Datenleitung TOW auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND über den vierten Widerstand R4, wenn der vierte Low-Side-Schalter geschlossen ist. Der vierte Low-Side-Schalter ist typischerweise nur dann geschlossen, wenn das interne Test-Enable-Signal TEN_IN der Schnittstellenvorrichtung SVIC aktiv ist und das Innere der mikrointegrierten Schaltung IC ein entsprechenden Sendedatenbit SDA_OUTB bereitstellt. Bevorzugt handelt es sich bei dem Sendedatenbit SDA_OUTB in bestimmten Betriebszuständen des mikrointegrierten Schaltkreises IC um den vorzugsweise invertierten logischen Inhalt des Test-Daten-Ausgangssignals TDO des besagten bevorzugt vorhandenen Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 der mikrointegrierten Schaltung. Im Falle des Einschaltens (=Schließens) des vierten Low-Side-Schalter verbindet der vierte Low-Side-Schalter vorzugsweise die Datenleitung TOW mit der der Bezugspotenzialleitung GND) innerhalb der Mikrointegrierten Schaltung IC über den vierten Widerstand R4.
SCLK: empfangenes Taktsignal innerhalb der Schnittstellevorrichtung SVIC.
SDA_IN: empfangenes Datensignal innerhalb der Schnittstellenvorrichtung SVIC.
SDA_OUTB: zu sendende Daten. Typischerweise entsprechen die zu sendenden Daten den Daten des seriellen Test-Daten-Ausgangs TDO eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 der mikrointegrierten Schaltung IC. Die zu sendenden Daten können aber auch andere Daten umfassen, die der mikrointegrierte Schaltkreis IC ggf. auf andere Weise erzeugt.
SDT: Stand der Technik;
ST1: optionaler Schmidt-Trigger, der Teil des Schwellwertschalters SV1 ist;
SV1: Schwellwertschalter zur Extraktion des internen Test-Enable-Signals TEN_IN innerhalb der Schnittstellenvorrichtung SVIC. In dem Beispiel der 5 bildet eine Verstärkerstufe aus einem Transistor und einer Stromquelle als Arbeitswiderstand zusammen mit einer nachfolgenden Schmidt-Trigger-Schaltung den Schwellwertschalter. Vorzugsweise aktiviert der Schwellwertschalter das interne Test-Enable-Signals TEN_IN, wenn der Datenleitungspegel auf der Datenleitung TOW den TOW-Schwellwert V₀ überschreitet. In dem Beispiel der 5 ist der Schmidt-Trigger invertierend ausgeführt, da die vorausgehende Verstärkerstufe invertierend ist, sodass das interne Test-Enable-Signal TEN_INT dann mit einem High-Datenleitungspegel (TEN_INT=1) aktiv ist.
SVIC: Schnittstellenvorrichtung.
T: Testsystemtaktperiode;
T1: Transistor, der Teil des Schwellwertschalters SV1 ist;
Tp: Testtaktperiode.
T1H: erste Halbtaktperiode von mindestens zwei Halbtaktperioden T_1H, T_2H in dem Beispiel der 1 bis 4 drei mal zwei Halbtaktperioden T_1H, T_2H, der Testtaktperiode T_p.
T2H: zweite Halbtaktperiode von mindestens zwei Halbtaktperioden T_1H, T_2H, in dem Beispiel der 2 und 3 drei mal zwei Halbtaktperioden T_1H, T_2H, der Testtaktperiode T_p.
TCK: Testtakt. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang des Testtakts des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet.
TCK_I: interner Testtakt innerhalb der mikrointegrierten Schaltung IC. Der interne Testtakt kann bevorzugt nur dann den Rest der mikrointegrierten Schaltung IC beeinflussen, wenn das interne Test-Enable-Signal TEN_IN aktiv ist. Bevorzugt ist der interne Testtakt inaktiv, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist. Die Verriegelungsschaltung BC erzeugt bevorzugt aus dem empfangenen Taktsignal SCLK das interne Taktsignal TCK_I. In einfachen Implementierungen kann das interne Taktsignal TCK_I dem empfangenen Taktsignal SCLK entsprechen. Bevorzugt erzeugt die Verriegelungsschaltung BC einen internen Testtakt mit einem konstanten logischem Wert, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist. Bevorzugt erzeugt die Verriegelungsschaltung BC den internen Testtakt aus dem empfangenen Testtakt SCLK, wenn das interne Test-Enable-Signal TEN_IN aktiv ist.
TDI: Test-Daten-Eingangssignal. Das Test-Daten-Eingangssignal beinhaltet typischerweise jene seriellen Daten, die der Bus-Master, also beispielsweise das Produktionstestsystem, an den JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC übertragen will. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang for die seriellen Testdaten des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet
TDI_I: internes Test-Daten-Eingangssignal. Sofern das Test-Enable-Signal TEN und damit das interne Test-Enable-Signal TEN_IN der mikroelektronischen Schaltung IC aktiv sind, entspricht das interne Test-Daten-Eingangssignal bevorzugt dem Test-Daten-Eingangssignal TDI des Bus-Master, also beispielsweise des Produktionstestsystems. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Daten-Eingangssignal TDI_I, das bevorzugt weitestgehend dem Test-Daten-Eingangssignal TDI eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.
TDO: dritter Zeitschlitz. Die Technische Lehrer des hier vorgestellten Dokuments verwendet den dritten Zeitschlitz typischerweise zur Übertragung des TDO-Signals (Test-Daten-Output) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Slave (also hier dem mikroelektronischen Schaltkreis IC) zum Master (also hier dem Produktionstestsystem). Es ist aber nicht zwingend notwendig, dass dieser dritte Zeitschlitz auch an der dritten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich. Mit diesem Bezugszeichen ist in den Figuren auch der Ausgang der seriellen Testdaten des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet;
TDO_I: internes TDO-Signal des JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7;
TEN: Test-Enable-Signal. In der hier vorgestellten technischen Lehre übertragen der Bus-Master und der Bus-Slave (die mikrointegrierte Schaltung IC), das Test-Enable-Signal zusammen mit den Test-Input-Daten TDI, dem Testtakt TCK, das Test-Mode-Signal TM und den Testausgangsdaten TDO über den gleichen Eindrahtdatenbus. Im Beispiel der 5 ist der Bus-Master das Produktionstestsystem. Der Eindrahtdatenbus ist hier die Datenleitung TOW. Der Bus-Slave, hier die mikrointegrierte Schaltung IC, extrahiert das Test-Enable-Signal TEN aus dem zeitlichen Verlauf des Datenleitungspegels auf der Datenleitung TOW und erzeugt dann das interne Test-Enable-Signal TEN_IN, das bevorzugt dem Test-Enable-Signal entspricht, innerhalb der mikrointegrierten Schaltung IC.
TEN_IN: internes Test-Enable-Signal der Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. In dem Beispiel der 5 erzeugt der Schwellwertschalter SV1 das interne Test-Enable-Signal in Abhängigkeit von dem Datenleitungspegel auf der Datenleitung TOW. Hierzu vergleicht der Schwellwertschalter SV1 den Datenleitungspegel auf der Datenleitung TOW mit dem TOW-Schwellwert V₀. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig über dem Betrag des TOW-Schwellwerts V₀, so aktiviert der Schwellwertschalter SV1 das interne Test-Enable-Signal TEN_IN und signalisiert hierdurch der restlichen mikrointegrierten Schaltung IC, dass diese mikrointegrierte Schaltung IC in einen Testzustand gehen soll. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig unter dem Betrag des TOW-Schwellwerts V₀, so deaktiviert der Schwellwertschalter SV1 das interne Test-Enable-Signal TEN_IN und signalisiert hierdurch der restlichen mikrointegrierten Schaltung IC, dass diese mikrointegrierte Schaltung IC in einen Normalzustand gehen soll. Liegt der Datenleitungspegel der Datenleitung TOW betragsmäßig unter dem Betrag des TOW-Schwellwerts V₀, so setzt die Verriegelungsvorrichtung BC bevorzugt mittels eines Test-Reset-Signals TRST_I den JTAG-Test-Controller JTAG-TC zurück. Auf diese Weise kann die mikrointegrierte Schaltung IC ein Test-Enable-Signal TEN des Bus-Masters, im Beispiel der 5 des Produktionstestsystems, empfangen.
TEST: Testanschluss der Datenleitung TOW an die Schnittstellenvorrichtung SVIC der mikrointegrierten Schaltung IC. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen TEST;
TIN0: erster Zeitschlitz. Die Technische Lehrer des hier vorgestellten Dokuments verwendet den ersten Zeitschlitz typischerweise zur Übertragung des TMS-Signals (Test-Mode-Select-Signal) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Master (also hier dem Produktionstestsystem) zum Slave (also hier der mikrointegrierten Schaltung IC). Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz auch an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.
TIN1: zweiter Zeitschlitz. Die Technische Lehre des hier vorgestellten Dokuments verwendet den zweiten Zeitschlitz typischerweise zur Übertragung des TDI-Signals (Test-Daten-Input) des JTAG Test-Controllers JTAG-TC nach IEEE Standard 1149 vom Master (also hier dem Produktionstestsystem) zum Slave (also hier der mikrointegrierten Schaltung IC). Es ist aber nicht zwingend notwendig, dass dieser zweite Zeitschlitz auch an der zweiten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.
TM: Test-Mode-Eingang; Mit diesem Bezugszeichen ist in den Figuren auch der Eingang für das Test-Mode-Signal des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet;
TM_I: internes Test-Mode-Signal. Die Verriegelungsschaltung BC erzeugt bevorzugt aus den empfangenen Daten SDA_IN das interne Test-Mode-Signal TM_I, das bevorzugt weitestgehend dem Test-Mode-Signal eines Standard JTAG-Test-Controllers JTAG-TC entsprechend IEEE 1149.7 entspricht.
TOW: Datenleitung zwischen Slave (also hier dem mikroelektronischen Schaltkreis IC) und Master (also hier dem Produktionstestsystem).
TRST: Test-Reset. Mit diesem Bezugszeichen ist in den Figuren auch der Eingang des Test-Rücksetz-Signals des JTAG Test-Controller JTAG-TC nach IEEE Standard 1149 des mikroelektronischen Schaltkreises IC beschriftet
TRST_I: internes Reset-Signal. Mit dem internen Reset-Signal setzt die Verriegelungsschaltung BC bevorzugt den JTAG-Test-Controller JTAG-TC zurück, wenn das interne Test-Enable-Signal TEN_IN inaktiv ist.
V0: TOW-Schwellwert. Der TOW-Schwellwert befindet sich je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) beispielsweise zwischen viertem Spannungsbereich V_B4 und erstem Spannungsbereich V_B1 (siehe 2 und 4) oder beispielsweise zwischen viertem Spannungsbereich V_B4 und dritten Spannungsbereich V_B3 (siehe 1 und 2).
V1H: dritter Schwellwert. Der dritte Schwellwert separiert den dritten Spannungsbereich V_B3 vom zweiten Spannungsbereich V_B2 und damit auch vom ersten Spannungsbereich V_B1 auf Master-Seite, also der Seite des Produktionstestsystems. Der dritte Schwellwert ist vorzugsweise gleich oder ähnlich dem ersten Schwellwert V_2H.
V2H: erster Schwellwert. Der erste Schwellwert separiert den dritten Spannungsbereich V_B3 vom zweiten Spannungsbereich V_B2 und damit vom ersten Spannungsbereich V_B1 auf Slave-Seite, also der Seite der mikrointegrierten Schaltung IC. Der erste Schwellwert ist vorzugsweise gleich oder ähnlich dem dritten Schwellwert V_1H.
V2L: zweiter Schwellwert. Der zweite Schwellwert separiert den ersten Spannungsbereich V_B1 einerseits vom zweiten Spannungsbereich V_B2 und vom dritten Spannungsbereich V_B3 andererseits auf Slave-Seite, also der Seite der mikrointegrierten Schaltung IC.
VB1: erster Spannungsbereich, der zum zweiten Spannungsbereich V_B2 hin durch den zweiten Schwellwert V_2L begrenzt wird. Je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) kann der vierte Spannungsbereich V_B4 ggf. den ersten Spannungsbereich V_B1 (siehe 2 und 4) oder den dritten Spannungsbereich V_B3 begrenzen (siehe 1 und 3)
VB2: zweiter Spannungsbereich zwischen dem ersten Spannungsbereich V_B1 und dem dritten Spannungsbereich V_B3. Der zweite Schwellwert V_2L begrenzt den zweiten Spannungsbereich zum ersten Spannungsbereich V_B1 hin. Der erste Schwellwert V_2H des Slaves (also der mikroelektronischen Schaltung IC) begrenzt den zweiten Spannungsbereich zum dritten Spannungsbereich V_B3 hin bzw. der dritte Schwellwert V_1H des Masters begrenzt den zweiten Spannungsbereich zum dritten Spannungsbereich V_B3 hin.
VB3: dritter Spannungsbereich, der zum zweiten Spannungsbereich V_B2 hin durch den ersten Schwellwert V_2H des Slaves und/oder durch den dritten Schwellwert V_1H des Masters begrenzt wird. Je nach Anordnung der Spannungsbereiche (V_B1, V_B2, V_B3, V_B4) kann der vierte Spannungsbereich V_B4 ggf. den dritten Spannungsbereich begrenzen. (siehe 1 und 3).
VB4: vierter Spannungsbereich. Ein Datenleitungspergel im vierten Spannungsbereich signalisiert der mikroelektronischen Schaltung IC, dass sie einen Testzustand einnehmen soll.
VDD: Versorgungsspannungsleitung bzw. Versorgungsspannungsanschluss auf Versorgungsspannungspotenzial V_IO. Zur Vereinfachung benennt das hier vorgelegte Dokument die funktional gleichen Anschlüsse der mikrointegrierten Schaltung IC und des Gehäuses GH und des Schaltungsträgers PCB in gleicher Weise mit dem Bezugszeichen TEST
VDIS: Bezugspotenzial. Das Bezugspotenzial grenzt bevorzugt den vierten Spannungsbereich V_B4 an einer Seite des vierten Spannungsbereichs V_B4 ab. Die Bezugspotenzialleitung GND liegt vorzugsweise auf dem Bezugspotenzial;
VL: Verbindungsleitung;
VIO: Versorgungsspannung bzw. Versorgungspotenzial;
VR: relativer Datenleitungspegel V_R. Das hier vorgestellte Dokument definiert den relativer Datenleitungspegel V_R als Verhältnis des Betrags des Spannungswerts des Datenleitungspegels auf der Datenleitung TOW bezogen auf das Bezugspotenzial V_DIS der Bezugspotenzialleitung GND dividiert durch den Betrag des Spannungswerts die Versorgungsspannung V_IO an.
VM: Mittenpotenzial im zweiten Spannungsbereich V_B2. Bevorzugt korrespondiert im Testzustand der zweite logische Zustand der Datenleitung TOW mit einem Datenleitungspegel um das Mittenpotenzial V_M herum und beispielsweise V_R=2/3 im zweiten Spannungsbereich V_B2 auf der Datenleitung TOW.
X: beliebiger Bit-Wert in TDI=X in den 1 bis 4.

Claims

Verfahren zum Betrieb einer Eindraht-Testschnittstelle einer integrierten Schaltung (IC) und/oder zum Test dieser integrierten Schaltung (IC), wobei die Eindraht-Testschnittstelle genau einen Testdatenbusanschluss (TEST) für eine Datenleitung (TOW) aufweist und wobei die integrierte Schaltung (IC) einen positiven Versorgungsspannungsanschluss (VDD) aufweist und wobei die integrierte Schaltung (IC) einen negativen Versorgungsspannungsanschluss (GND) als Bezugspotenzialanschluss für eine Bezugspotenzialleitung (GND) auf einem Bezugspotenzial (V_DIS) aufweist und wobei im Folgenden der Begriff Datenleitungspegel die Datenbusspannung zwischen dem Potenzial der Datenleitung (TOW) minus dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) bezeichnet, mit den Schritten Verbinden des positiven Versorgungsspannungsanschlusses (VDD) und des negativen Versorgungsspannungsanschlusses (GND) mit einer Energiequelle und Versorgen der integrierten Schaltung (IC) mit elektrischer Energie über diese Leitungen; Einstellung eines Datenleitungspegels zu Beginn eines Tests mit einem Spannungswert in einem vierten Spannungsbereich (V_B4), - wobei der vierte Spannungsbereich (V_B4) von einem Gesamtspannungsbereich verschieden ist und - wobei der Gesamtspannungsbereich einen ersten Spannungsbereich (V_B1) und einen zweiten Spannungsbereich (V_B2) und einen dritten Spannungsbereich (V_B3) umfasst und - wobei der erste Spannungsbereich (V_B1) und der zweite Spannungsbereich (V_B2) und der dritte Spannungsbereich (V_B3) sich nicht überlappen; Erzeugen einer Signalfolge mit Datenleitungspegeln mit Spannungswerten im Gesamtspannungsbereich für die Dauer des Tests, - wobei während der Dauer des Tests die Datenleitungspegel sich immer in dem Gesamtspannungsbereich befinden und - wobei ein Datenleitungspegel im Gesamtspannungsbereich einen Testzustand der mikroelektronischen Schaltung aktivieren und - wobei ein Datenleitungspegel im vierten Spannungsbereich (V_B4) den Testzustand der mikroelektronischen Schaltung deaktivieren und - wobei ein Datenleitungspegel im ersten Spannungsbereich (V_B1) einen ersten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert und - wobei ein Datenleitungspegel im zweiten Spannungsbereich (V_B2) einen zweiten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert und - wobei ein Datenleitungspegel im dritten Spannungsbereich (V_B3) einen dritten logischen Wert an die mikroelektronische Schaltung (IC) signalisiert und - wobei die zeitliche Abfolge der ersten logischen Werte und/oder der zweiten logischen Werte und/oder der dritten logischen Werte eine Testsignalfolge darstellt und - wobei diese Testsignalfolge einen Test der mikroelektronischen Schaltung (IC) steuert, wenn die mikroelektronische Schaltung (IC) sich in einem Testzustand befindet.
Verfahren nach Anspruch 1, wobei das Erzeugen einer Testsignalfolge mit Datenleitungspegeln für die Dauer des Tests, das Signalisieren eines Takts (TCK) und von Daten an die mikroelektronische Schaltung (IC) mittels des ersten logischen Werts und des zweiten logischen Werts und des dritten logischen Werts umfasst.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem ersten Schwellwert (V_2H) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem zweiten Schwellwert (V_2L) und der Versorgungsspannung (V_IO) aufweist und und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt, wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und dritten Spannungsbereich (V_B3) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem ersten Schwellwert (V_2H) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem zweiten Schwellwert (V_2L) und der Versorgungsspannung (V_IO) aufweist und und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt, wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und dritten Spannungsbereich (V_B3) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) von dem zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Bezugspotenzial (V_DIS) der Bezugspotenzialleitung (GND) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der Versorgungsspannung (V_IO) aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) von dem zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial (V_DIS) aufweist und wobei der erste Schwellwert (V_2H) den dritten Spannungsbereich (V_B3) und den vierten Spannungsbereich (V_B4) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt. Und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und drittem Spannungsbereich (V_B3) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur negative Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial (V_DIS) aufweist und wobei der erste Schwellwert (V_2H) den dritten Spannungsbereich (V_B3) und den vierten Spannungsbereich (V_B4) einerseits vom zweiten Spannungsbereich (V_B2) und vom ersten Spannungsbereich (V_B1) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den dritten Spannungsbereich (V_B3) und den zweiten Spannungsbereich (V_B2) einerseits vom ersten Spannungsbereich (V_B1) andererseits trennt. Und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und drittem Spannungsbereich (V_B3) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V₁₀) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀), der zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt, und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem Bezugspotenzial aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) einerseits vom den zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.
Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Datenleitungspegel abgesehen von Überschwingern und/oder Rauschen und anderen Störungen nur positive Spannungspegel (Datenleitungspegel) aufweist und wobei Datenleitungspegel im vierten Spannungsbereich (V_B4) Spannungen zwischen dem Versorgungsspannungspotenzial (V_IO) der Versorgungsspannungsleitung (VDD) und einem TOW-Schwellwert (V₀) aufweisen und wobei Datenleitungspegel im ersten Spannungsbereich (V_B1) Spannungen zwischen dem TOW-Schwellwert (V₀) und einem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im zweiten Spannungsbereich (V_B2) Spannungen zwischen dem ersten Schwellwert (V_2H) und dem zweiten Schwellwert (V_2L) aufweisen und wobei Datenleitungspegel im dritten Spannungsbereich (V_B3) Spannungen zwischen dem ersten Schwellwert (V_2H) und der dem Bezugspotenzial aufweist und wobei der erste Schwellwert (V_2H) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) und den zweiten Spannungsbereich (V_B2) einerseits vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der zweite Schwellwert (V_2L) den vierten Spannungsbereich (V_B4) und den ersten Spannungsbereich (V_B1) einerseits vom den zweiten Spannungsbereich (V_B2) und vom dritten Spannungsbereich (V_B3) andererseits trennt und wobei der TOW-Schwellwert (V₀) zwischen viertem Spannungsbereich (V_B4) und erstem Spannungsbereich (V_B1) liegt.
Verfahren nach einem der Ansprüche 1 bis 10, wobei die mikrointegrierte Schaltung (IC) ein Schaltelement (SV1) umfasst, das anhand des Datenleitungspegels am Testdatenbusanschluss (TEST) erkennt, dass die mikrointegrierte Schaltung (IC) der Testzustand aktivieren soll und wobei das Schaltelement (SV1) eine betragsmäßige Schaltschwelle mit einer betragsmäßigen Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) aufweist, die betragsmäßig überschritten werden muss, damit das Schaltelement (SV1) den einzustellenden Testzustand erkennt, und wobei der Betrag der Schaltspannung (TOW-Schwellwert (V₀)) oberhalb des Betrags des Bezugspotenzials (in der Regel 0V) liegt und wobei während der Dauer des Tests der mikrointegrierten Schaltung (IC) der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) ist und wobei dies einen Testzustand der mikrointegrierten Schaltung (IC) für die Dauer des Tests zu aktiviert und aktiviert hält und wobei der der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) auf das Bezugspotenzial des Bezugspotenzialanschlusses (GND) bezogen ist und wobei der Betragsbereich des ersten Spannungsbereichs (V_B1) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial (V_DIS) des Bezugspotenzialanschlusses (GND) liegt und wobei der Betragsbereich des zweiten Spannungsbereichs (V_B2) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial des Bezugspotenzialanschlusses (GND) liegt und wobei der Betragsbereich des dritten Spannungsbereichs (V_B3) oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) bezogen auf das Bezugspotenzial des Bezugspotenzialanschlusses (GND) liegt.
Verfahren nach Anspruch 11, wobei während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im ersten Spannungsbereich (V_B1) liegt oder wobei während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im zweiten Spannungsbereich (V_B2) liegt oder wobei während der Dauer des Tests der Betrag des Datenleitungspegels am Testdatenbusanschluss (TEST) immer oberhalb des Betrags der Schaltspannung (TOW-Schwellwert (V₀)) plus des Betrags einer positiven Sicherheitsvorhaltspannung im dritten Spannungsbereich (V_B3) liegt oder wobei die Erfüllung einer der drei vorstehenden Bedingungen einen Testzustand des mikroelektronischen Schaltkreises (IC) für die Dauer des Tests zu aktiviert und/oder sicher aktiviert zu hält.
Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises mit den Schritten Bereitstellen eines integrierten Schalkreises (IC) in einem Gehäuse (GH) für diesen integrierten Schaltkreis (IC), wobei der integrierte Schalkreis (IC) in dem Gehäuse (GH) angeordnet ist und wobei der Testdatenbusanschluss (TEST) des integrierten Schaltkreises (IC) mit einem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Bezugspotenzialanschluss (GND) des integrierten Schaltkreises (IC) mit einem Bezugspotenzialanschluss (GND) des Gehäuses (GH) verbunden ist; Test des integrierten Schaltkreises mittels eines Verfahren nach einem der Ansprüche 1 bis 12 und mittels eines Verfahren der Ansprüche 3 bis 6; Montage des Gehäuses (GH) mit dem integrierten Schaltkreis (IC) auf einem Schaltungsträger (PCB) und elektrisches Verbinden des Testdatenbusanschlusses (TEST) mit dem Bezugspotenzialanschluss (GND).
Verfahren nach Anspruch 13 wobei das elektrische Verbinden des Testdatenbusanschlusses (TEST) des Gehäuses (GH) mit dem Bezugspotenzialanschluss (GND) des Gehäuses (GH) mit einer im Wesentlichen minimalen Leitungslänge erfolgt.
Verfahren nach einem der Ansprüche 13 bis 14 wobei der Bezugspotenzialanschluss (GND) des Gehäuses (GH) dem Testdatenbusanschluss (TEST) des Gehäuses (GH) unmittelbar benachbart ist.
Verfahren nach einem der Ansprüche 13 bis 15, wobei das elektrische Verbinden des Testdatenbusanschlusses (TEST) des Gehäuses (GH) mit dem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) über einen elektrischen Widerstand (R_short) erfolgt.
Verfahren nach Anspruch 16 mit dem zusätzlichen Schritt: Test des integrierten Schaltkreises (IC) im Gehäuse (GH), das auf dem Schaltungsträger (PCB) montiert ist mittels eines Verfahren nach einem der Ansprüche 1 bis 12 und mittels eines Verfahren der Ansprüche 3 bis 6, wobei der Test über einen Testanschluss (TEST) eines Schaltungsträgers (PCB) erfolgt, auf den das Gehäuse (GH) mit der integrierten Schaltung (IC) und auf den der elektrische Widerstand (R_short) montiert sind, wobei der Testanschluss (TEST) des Schaltungsträgers (PCB) mit dem Testanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei die Ansteuerung des Testanschlusses (TEST) des Schaltungsträgers (PCB) mittels einer Testsignalquelle mit geringem Innenwiderstand die Wirkung des elektrischen Widerstands (R_short) überschreibt und unwirksam macht.
Verfahren zur Bereitstellung und Verwendung eines integrierten Schaltkreises (IC), mit den Schritten Bereitstellen eines integrierten Schalkreises (IC) in einem Gehäuse (GH) für diesen integrierten Schaltkreis (IC), wobei der integrierte Schalkreis (IC) in dem Gehäuse (GH) angeordnet ist und wobei der Testdatenbusanschluss (TEST) des integrierten Schaltkreises (IC) mit einem Testdatenbusanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei der Bezugspotenzialanschluss (GND) des integrierten Schaltkreises (IC) mit einem Bezugspotenzialanschluss (GND) des Gehäuses (GH) verbunden ist; Test des integrierten Schaltkreises (IC) mittels eines Verfahren nach einem der Ansprüche 1 bis 11 und mittels eines Verfahren der Ansprüche 7 bis 10; Montage des Gehäuses (GH) mit dem integrierten Schaltkreis (IC) auf einem Schaltungsträger (PCB) und elektrisches Verbinden des Testdatenbusanschlusses (TEST) des Gehäuses (GH) mit dem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH).
Verfahren nach Anspruch 16, wobei das elektrische Verbinden des Testdatenbusanschlusses (TEST) des Gehäuses (GH) mit dem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) mit einer im Wesentlichen minimalen Leitungslänge erfolgt.
Verfahren nach einem der Ansprüche 18 bis 19, wobei der Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) dem Testdatenbusanschluss (TEST) des Gehäuses (GH) der mikrointegrierten Schaltung (IC) unmittelbar benachbart ist.
Verfahren nach einem der Ansprüche 18 bis 20, wobei das elektrische Verbinden des Testdatenbusanschlusses (TEST) des Gehäuses (GH) mit dem Versorgungsspannungsanschluss (VDD) des Gehäuses (GH) über einen elektrischen Widerstand (R_short) erfolgt.
Verfahren nach Anspruch 21 mit dem zusätzlichen Schritt: Test des integrierten Schaltkreises (IC) im Gehäuse (GH), das auf dem Schaltungsträger (PCB) montiert ist mittels eines Verfahren nach einem der Ansprüche 1 bis 12 und mittels eines Verfahren der Ansprüche 7 bis 10, wobei der Test über einen Testanschluss (TEST) eines Schaltungsträgers (PCB) erfolgt, auf den das Gehäuse (GH) mit der integrierten Schaltung (IC) und auf den der elektrische Widerstand (R_short) montiert sind, wobei der Testanschluss (TEST) des Schaltungsträgers (PCB) mit dem Testanschluss (TEST) des Gehäuses (GH) verbunden ist und wobei die Ansteuerung des Testanschlusses (TEST) des Schaltungsträgers (PCB) mittels einer Testsignalquelle mit geringem Innenwiderstand die Wirkung des elektrischen Widerstands (R_short) überschreibt und unwirksam macht.