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HINTERGRUNDINFORMATIONEN
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Materialien für Leiterplatten (PCB: Printed Circuit Board) weisen temperaturabhängige Charakteristiken auf, von denen manche zu einer größeren Signaldämpfung bei höheren Temperaturen führen. Die Signalverluste sind auch bei höheren Datenraten höher. Systeme, die in weiten Temperaturbereichen arbeiten, wie etwa in Außenumgebungen, können PCB-Interconnect-Verlustvariation sehen, die 6 dB bei 25 Gbps Signalisierungsraten überschreitet. Bei einigen Implementierungen, wie etwa Telekommunikation, sollten Sendeempfänger in der Lage sein, diese Variation fehlerfrei über den gesamten Temperaturbereich zu tolerieren, ohne dass eine Neuherstellung oder ein Neutraining von Links über lange Zeiträume, wie etwa mehrere Jahre, erforderlich ist.
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Zusätzlich zu PCB-Materialien können andere Komponenten entlang Linksignalpfaden eine Signaldämpfung bei höherer Temperatur aufweisen. Dies kann beispielsweise Kabel und Verbinder beinhalten.
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Figurenliste
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Die vorstehenden Aspekte und viele der dazugehörigen Vorteile dieser Erfindung werden besser ersichtlich, wenn dieselben unter Bezugnahme auf die folgende ausführliche Beschreibung in Verbindung mit den zugehörigen Zeichnungen besser verstanden werden, wobei sich gleiche Bezugszeichen über alle verschiedenen Ansichten hinweg auf gleiche Teile beziehen, sofern nicht anders angegeben:
- 1 ist ein Graph, der Einfügeverluste gegenüber Signalisierungsraten für eine PCB bei unterschiedlichen Temperaturen darstellt;
- 2 ist ein schematisches Diagramm, das Empfängerentzerrungskomponenten veranschaulicht, die in einer Empfänger-PHY (Physical Layer - Bitübertragungsschicht) implementiert werden, die verwendet werden, um anfängliche Linkentzerrungsparameter herzustellen und anschließend die Linksignale anzupassen, um sich an Änderungen der Temperatur anzupassen;
- 3 ist ein Flussdiagramm, das Operationen und Logik zum Implementieren eines Entzerrungskonvergenzflusses gemäß einer Ausführungsform veranschaulicht;
- 4 ist ein schematisches Diagramm eines SoC einschließlich einer Ethernet-Multiraten-PHY gemäß einer Ausführungsform;
- 5a und 5b zeigen eine Drauf- bzw. Querschnittsansicht einer Rechenplattform, die einen Link beinhaltet, der unter Verwendung von Leiterbahnen und Vias in einer PCB implementiert wird;
- 6a ist ein Diagramm, das eine erste Konfiguration veranschaulicht, unter der ein Paar von Linkpartnern ein SoC beinhaltet, das mit einem SFP+-Modul gekoppelt ist, mit dem gegenüberliegende Enden eines Kabels gekoppelt sind, und wobei der Linksignalpfad Segmente in den PCBs und dem Kabel beinhaltet;
- 6b ist ein Diagramm, das eine Variation des ersten Linkpartners veranschaulicht, bei der der Linksignalpfad einen Retimer enthält;
- 6c zeigt eine Linkpfadkonfiguration, bei der zwei Plattformen mit einem Verbinder gekoppelt sind und der Linkpfad Segmente in den PCBs jeder Plattform und den Verbinder beinhaltet;
- 7 ist ein schematisches Diagramm, das einen generalisierten PHY-Chip/-Block und eine assoziierte Sende(Tx)- und Empfangs(Rx)-Schaltungsanordnung gemäß einer Ausführungsform veranschaulicht; und
- 8 ist ein schematisches Diagramm einer beispielhaften Implementierungsumgebung, in der eine kontinuierliche adaptive Entzerrung in einer Rechenplattform in einem Straßenschrank implementiert ist, der sich an der Basis eines Mobilfunkturms befindet und den Umgebungswetterbedingungen ausgesetzt ist.
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AUSFÜHRLICHE BESCHREIBUNG
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Hierin sind Ausführungsformen von Verfahren und Einrichtungen zum Kompensieren von Einfügeverlustvariationen nach dem Training beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis von Ausführungsformen der Erfindung zu ermöglichen. Ein Fachmann auf dem relevanten Gebiet wird jedoch erkennen, dass die Erfindung ohne eine oder mehrere der spezifischen Einzelheiten oder mit anderen Verfahren, Komponenten, Materialien usw. praktiziert werden kann. In anderen Fällen werden gut bekannte Strukturen, Materialien oder Operationen nicht im Einzelnen gezeigt oder beschrieben, um das Verschleiern von Aspekten der Erfindung zu vermeiden.
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Durchweg bedeutet in dieser Spezifikation Bezugnahme auf „eine Ausführungsform“, dass ein in Verbindung mit der Ausführungsform beschriebenes bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Dementsprechend beziehen sich die Erscheinungen der Formulierung „bei einer Ausführungsform“ an verschiedenen Stellen über die gesamte Patentschrift hinweg nicht alle notwendigerweise auf die gleiche Ausführungsform. Zudem können die bestimmten Merkmale, Strukturen oder Charakteristiken in einer oder mehreren Ausführungsformen auf eine beliebige geeignete Weise kombiniert werden.
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Zur Verständlichkeit können einzelne Komponenten in den Figuren hierin anstatt durch eine bestimmte Bezugsziffer auch durch ihre Beschriftungen in den Figuren bezeichnet werden. Zusätzlich dazu können Bezugsziffern, die sich auf einen bestimmten Komponententyp beziehen (im Gegensatz zu einer bestimmten Komponente), mit einer Bezugsziffer gefolgt von „(typ)“ gezeigt sein, was „typisch“ bedeutet. Es versteht sich, dass die Konfiguration dieser Komponenten für ähnliche Komponenten, die existieren können, in den Zeichnungsfiguren der Einfachheit und Klarheit halber aber nicht gezeigt sind, oder anderweitig ähnliche Komponenten, die nicht mit getrennten Bezugsziffern beschriftet sind, typisch ist. Umgekehrt ist „(typ)“ nicht dahingehend auszulegen, dass die Komponente, das Element usw. typischerweise für ihre/seine offenbarte Funktion, Implementierung, ihren Zweck usw. verwendet wird.
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Der Einfügeverlust eines seriellen Hochgeschwindigkeits-Interconnect auf PCBs variiert proportional zu der elektrischen Signalisierungsrate. Ferner variiert der Einfügeverlust auch proportional zur Plattformtemperatur. Diese Variationen hängen von der PCB-Materialauswahl ab. 1 zeigt eine grafische Darstellung dieser beiden Auswirkungen. Es ist anzumerken, dass bei einer Nyquist-Frequenz von 12,9 GHz (25 Gbps NRZ(Non-Return to Zero)-Betrieb) die gleiche Route auf der PCB um 4 dB von -40 C bis 85 C Platinentemperatur variiert. Ein Empfänger sollte diese Zunahme oder Abnahme der Dämpfung des Systems kompensieren, ohne zusätzliche Bitfehler zu verursachen oder zu erfordern, dass der Link bei einer neuen Betriebstemperatur erneut hergestellt und trainiert wird.
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Beispielsweise wird angenommen, dass der Link anfänglich bei einer Plattformtemperatur von 90 C hergestellt wird und fehlerfrei mit einer gesunden Spanne arbeitet. Mit Verstreichen der Zeit kann die Plattformtemperatur abnehmen, sodass der Einfügeverlust des Betriebskanals reduziert wird. Es wird erwartet, dass der Empfänger fehlerfrei mit seiner anfänglichen Lösung arbeitet, wenn das Interconnect verlustbehafteter ist, und gleichermaßen zu einer späteren Zeit, wenn das Interconnect weniger verlustbehaftet ist. Der Empfänger wendet eine zusätzliche Dämpfung auf das eingehende Signal an, um den reduzierten Systemverlust zu kompensieren. Er sollte diese Dämpfung allmählich im Laufe der Zeit und ohne irgendwelche Fehler zu verursachen oder den Link fallen zu lassen, anwenden. Umgekehrt sollte ein anfänglich bei einer niedrigen Interconnect-Temperatur eingerichteter Link zusätzliche Verstärkung zu der Linklösung hinzufügen, um den zusätzlichen Verlust zu kompensieren, der auftritt, wenn die Interconnect-Temperaturen zunehmen.
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Gemäß Aspekten der hierin offenbarten Ausführungsformen ist die aktuelle Temperatur als ein Indikator für den aktuellen Interconnect-Einfügeverlust eingebunden, sodass die Konvergenz des Empfängers eine zusätzliche Anpassungsfähigkeit entweder für eine Dämpfung oder Verstärkung nach dem Training reserviert, falls der Link zu einem der Temperaturextreme hin hergestellt wird. Dieser Ansatz reduziert die Notwendigkeit, dass der Empfänger bei jeder Bedingung, bei der er den Link anfänglich hergestellt hat, sowohl zu einer zusätzlichen Dämpfung als auch Verstärkung in der Lage ist, was einen zusätzlichen Betriebsspielraum in dem Design erfordern würde.
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Während einer anfänglichen Anpassung des Links trainiert der Empfänger seine Entzerrer, um den Spielraum des Links bei dieser Betriebsbedingung zu maximieren. Während dieser Zeit sind Bitfehler auf dem Link erlaubt und der Empfänger startet von einer anfänglichen Konfiguration und konvergiert zu einer geeigneten Lösung durch Anpassen jedes seiner mehreren Entzerrer. Bei einer in 2 gezeigten Ausführungsform kann der Empfänger einen kontinuierlichen zeitlinearen Entzerrer (Continuous Time Linear Equalizer, CTLE), einen Verstärker mit variabler Verstärkung (Variable Gain Amplifier, VGA) und einen Entscheidungsrückkopplungsentzerrer (Decision Feedback Equalizer, DFE) verwenden, um ein ausreichendes Signal-Rausch-Verhältnis zu erreichen, um fehlerfrei zu arbeiten. Gemäß dieser neuartigen Methodologie wird die Anfangsbedingung der Entzerrer des Empfängers basierend auf der Vorrichtungs- oder Plattformtemperatur zu der Zeit, zu der der Link hergestellt wird, programmiert. Durch Programmieren dieser Parameter basierend auf der Temperatur wird der automatische Anpassungsmechanismus des Empfängers die Gesamtkonvergenzlösung so lenken, dass sie genügend der richtigen Fähigkeit (zusätzliche Verstärkung oder Dämpfung) für jegliche zukünftige Anforderungen an die Linklösung reserviert, die eine sich ändernde Umgebung auferlegen könnte.
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2 zeigt Empfängerentzerrungskomponenten 200, die in einer Empfänger-PHY (Bitübertragungsschicht) implementiert werden, die verwendet werden, um anfängliche Linkentzerrungsparameter einzurichten, und anschließend die Linksignale anzupassen, um sich an Änderungen der Plattformtemperatur anzupassen. Ein Paar differenzieller Eingangssignale 202 wird in einen CTLE 204 eingespeist, der eine erste Signalentzerrungsanpassung durchführt und ein Paar differenzieller Signale 205 ausgibt, die in einen Verstärker 206 mit variabler Verstärkung eingespeist werden. Der VGA 206 wendet eine variable Verstärkung auf die differenziellen Signale 205 an und gibt verstärkungsangepasste differenzielle Signale 207 aus, die als Eingaben an jeweilige Summierungsblöcke 208 und 210 geliefert werden, die im Gegenzug differenzielle Signale 211 ausgeben, die als Eingaben an einen Komparator 212 geliefert werden.
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Der Komparator 212 beinhaltet einen Schwellenanpassungseingang 213 und führt eine Komparatorschwellenfunktion durch, um ein Signal 214 auszugeben, das in einen DFE 216, einschließlich eines DFE-Anpassungssignals 217, eingespeist wird. Der DFE 216 gibt dann ein entzerrtes Signal 218 aus. Wie ferner durch Rückkopplungsschleifen 220 und 222 gezeigt, werden die Signale 214 und 218 durch einen Verstärker 224 zurückgekoppelt und den Summierungsblöcken 208 und 210 als zweite Eingänge bereitgestellt.
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2 zeigt ferner Firmware 226, die auf einem Verarbeitungselement (nicht gezeigt) ausgeführt wird und Steuer-/Anpassungseingänge 228 an den VGA 206, den Schwellenanpassungseingang 213 und das DFE-Anpassungssignal 217 bereitstellt. Die Firmware 226 empfängt auch einen oder mehrere Temperatureingänge 230.
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In einer Ausführungsform tastet die Firmware des Empfängers die aktuelle Die-Temperatur als einen Proxy für die Plattformtemperatur ab, unter der Annahme, dass die Die-Temperatur mit der Plattformtemperatur und dem Interconnect-Verlust korreliert. In anderen Ausführungsformen können ein oder mehrere Temperatursensoren verwendet werden, um die Plattformtemperatur zu messen (z. B. ein Temperatursensor auf einer PCB). Basierend auf der aktuellen Temperatur programmiert die Firmware die VGA-Verstärkung. Wenn die Temperatur unter einer gewissen Schwelle liegt, wird die VGA-Verstärkung auf einen niedrigen Wert eingestellt. Wenn die Konvergenzlogik des Empfängers dies berücksichtigt, konvergieren die anderen Entzerrer bei einer Linklösung, die diese geringere VGA-Verstärkung berücksichtigt. Zum Beispiel wählt der CTLE eine Lösung mit höherer Verstärkung für den Gesamtlink aus, da, während die VGA-Verstärkung auf einem niedrigeren Wert initialisiert wird, die Anforderungen und das Verfahren für die Linklösung gleich bleiben. Sobald die Linklösung bestimmt ist, wird der Link-Up-Zustand eingerichtet und der Link geht von der Linktrainingsphase zur kontinuierlichen Anpassungsphase über, während der Daten über den Link übertragen werden.
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3 zeigt ein Flussdiagramm 300, das Operationen und Logik zum Implementieren eines Entzerrungskonvergenzflusses gemäß einer Ausführungsform veranschaulicht. Der Fluss beginnt mit einem bei einem Block 302 empfangenen Rücksetzsignal, bei dem die Initialisierungstemperatur gelesen wird. Wie oben beschrieben, ist dies in einer Ausführungsform die SoC-Die-Temperatur; optional können ein oder mehrere andere Temperatursensoren verwendet werden.
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In einem Block 304 wird die Firmware-Verstärkung für den VGA 206 basierend auf der aktuellen Temperatur eingestellt. In einer Ausführungsform wird die VGA-Verstärkung unter Verwendung einer Tabelle voreingestellter Verstärkung gegenüber Temperaturwerten eingestellt. In einer anderen Ausführungsform wird eine Funktion von Verstärkung gegenüber Temperatur verwendet.
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In einem Block 306 wird der CTLE 204 angepasst, um nach CDR(Clock and Data Recovery - Takt- und Datenrückgewinnung)-Einrastung/-Flanken am Komparator 212 zu suchen. Bei einem Block 308 wird der VGA 206 ferner angepasst, um Komparatorschwellen (z. B. LMS (Least Mean Square) eines Fehlers) zu erreichen. In einem Block 310 wird der DFE 216 angepasst, um DFE-Konvergenz zu erreichen. Wie durch einen Entscheidungsblock 312 dargestellt, wird DFE-Konvergenz durchgeführt, bis Bit- und Worteinrastkonvergenzen abgeschlossen sind. Wie ferner dargestellt, werden die Operationen in den Blöcken 306, 308, 310 und dem Entscheidungsblock 312 während des Linktrainings durchgeführt.
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Nach dem Linktraining tritt der Fluss in einen „Link-Up“-Startblock 314 ein und beginnt mit dem Übertragen von Daten über den Link. Wie in einem Block 316 dargestellt, werden die VGA-Verstärkung und der DFE basierend auf Änderungen der aktuellen Temperatur kontinuierlich aktualisiert. Wie ferner durch einen Entscheidungsblock 318 gezeigt, wird der Link überwacht, um sicherzustellen, dass er innerhalb der Linkspannen arbeitet. Falls eine Linkspanne überschritten wird oder anderweitig ein Linkausfall detektiert wird, bestimmt der Entscheidungsblock 318, dass der Link ausgefallen ist (oder anderweitig zurückgesetzt werden sollte), und die Logik kehrt zu Block 302 zurück, um den Link neu zu initialisieren.
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Während der kontinuierlichen Anpassungsphase sind Bitfehler nicht zulässig. Der Empfänger passt weiterhin einige der Entzerrerkoeffizienten an, die angepasst werden können, ohne Fehler zu verursachen. Dies beinhaltet den VGA. Da anfänglich auf eine Lösung mit niedriger Verstärkung abgezielt wurde (in einem Beispiel), hat der VGA eine zusätzliche Verstärkungsfähigkeit reserviert, um kontinuierlich und allmählich auf irgendeine potenzielle Zunahme des Kanalverlusts in dem System anzupassen, wenn die Temperatur zunimmt.
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Gleichermaßen wird, falls die aktuelle Die-Temperatur im mittleren Bereich, zwischen einer niedrigen Schwelle und einer hohen Schwelle liegt, das anfängliche Ziel der VGA-Verstärkung für einen mittleren Verstärkungswert sein, sodass durch kontinuierliche Anpassung die Verstärkung erhöht oder verringert (gedämpft) werden kann, um jegliche Änderungen des Interconnect-Verlusts zu kompensieren.
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Bei diesem Beispiel wird das anfängliche Ziel der VGA-Verstärkung basierend auf der Temperatur programmiert. Falls erforderlich, könnte die CTLE-Lösung auch begrenzt werden, um den Spielraum für zukünftige Link-Änderungen weiter zu bewahren.
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Bei diesem Beispiel bedeutet das Einstellen der anfänglichen VGA-Verstärkung basierend auf der Temperatur, dass, wenn der CTLE anfänglich angepasst wird, die aktuelle VGA-Einstellung die Konvergenzlösung des CTLE beeinflusst und dann, sobald der CTLE zweckmäßig abgestimmt ist, eine weitere Anpassung des VGA durchgeführt wird. Die Sequenz der Anpassung der einzelnen Entzerrungswerkzeuge ist in diesem Beispiel für diese Lösung wichtig. Andere Sequenzen sind ebenfalls anwendbar und ändern die Natur der temperaturabhängigen Methodologie nicht.
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Beispielhafte Implementierungen
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Wie in den folgenden Figuren veranschaulicht, kann der kontinuierliche Empfängeranpassungsansatz für unterschiedliche Verwendungsfälle und Umgebungen verwendet werden. Bei einem beispielhaften Verwendungsfall wird der Ansatz verwendet, um eine Einfügeverlustvariation nach dem Training in Signalen zu kompensieren, die über Leiterbahnen in einer PCB übertragen werden. Als eine Erweiterung dieses Ansatzes kann die Kompensation auch für die vollständige Übertragungsroute zwischen zwei Linkpartnern gelten, einschließlich PCB-Leiterbahnteilen des Signalpfads in PCBs in den zwei Linkpartnern sowie des Teils des Signalpfads, der ein Kabel oder den Link umfasst, das/der zwischen den (Linkschnittstellen der) Verbindungspartnern verbunden ist.
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In einigen Ausführungsformen wird der Ansatz in einer Ethernet-PHY implementiert. Die Ethernet-PHY kann in einer eigenständigen Komponente, wie etwa einem NIC(Network Interface Controller - Netzwerkschnittstellensteuerung)-Chip, implementiert werden oder kann als ein Schaltungsblock in einem System-on-Chip (SoC) implementiert werden. Ein Beispiel für ein SoC 400 einschließlich einer integrierten Ethernet-PHY ist in 4 gezeigt.
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Das SoC 400 beinhaltet mehrere Prozessoren 402, die jeweils mehrere Kerne 404 und einen Mid-Level-Cache (MLC) 406 beinhalten. Die Prozessoren 402 sind mit einem skalierbaren kohärenten Fabric 408 gekoppelt, das mehrere Cache-Agenten (CHAs) 410 beinhaltet, die jeweils einen Home-Agenten 412, ein Snoop-Filter 414 und einen Last-Level-Cache (LLC) 416 aufweisen. In einer Ausführungsform ist jeder Prozessor 402 mit einem jeweiligen CHA 410 assoziiert. Es kann auch eine andere Konfiguration verwendet werden, wie vom Fachmann erkannt wird.
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Verschiedene Komponenten sind mit einem skalierbaren kohärenten Fabric 408 gekoppelt, das einen PCIe-Root-Port (RP) 418, eine DMA-Steuerung (DMA: Direct Memory Access - Direktspeicherzugriff) 420 und eine integrierte Speichersteuerung 422 mit einem oder mehreren Kanälen, wie etwa durch zwei Kanäle CH0 und Ch1 dargestellt, beinhaltet. Ein Eingabe/Ausgabe(E/A)-Fabric 424 ist ebenfalls mit dem skalierbaren kohärenten Fabric 408 verbunden, ebenso wie eine Netzwerkschnittstelle und ein Scheduler 426 und ein Intel® QuickAssist-Technologieblock 428.
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Mehrere E/A-Komponenten sind mit dem E/A-Fabric 424 gekoppelt, einschließlich eines Paares von PCIe-RPs 430, eines Paares von SATA(Serial ATA)-Steuerungen 432 und eines USB(Universal Serial Bus)-Blocks 434. Die PCIe-RPs 430 und die SATA-Steuerungen 432 sind mit einem flexiblen E/A-Adapter(FIA)- und Hochgeschwindigkeits-EA(HSIO)-Block 436 gekoppelt, der dazu konfigurierbar ist, verschiedene Kombinationen von Signalen auszugeben, die von den PCIe-RPs 430 und den SATA-Steuerungen 432 empfangen werden.
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Die Netzwerkschnittstelle und der Scheduler 426 und der QuickAssist-Technologieblock 428 sind mit einem flexiblen Paketprozessor und Switch 438 gekoppelt, der mehrere 4-spurige Links beinhaltet, die mit einer Ethernet-Multiraten-PHY 440 gekoppelt sind. In der veranschaulichten Ausführungsform gibt es vier 25 Gigabit-pro-Sekunde(25G)- und einen 10G-Link. Dies ist jedoch lediglich beispielhaft und nicht einschränkend, da andere Kombinationen von Links verwendet werden können.
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Die verschiedenen E/A-Komponenten und -Schnittstellen sind mit E/A-Pins oder BGA-Kugeln 442 gekoppelt, die unterhalb des SoC 400 angeordnet sind. Zum Beispiel kann das SoC 400 als ein Pin Grid Array (PGA), in welchem Fall E/A-Pins verwendet werden, oder ein Ball Grid Array (BGA), in welchem Fall Lötkugeln verwendet werden, gekapselt sein. (Es wird ferner angemerkt, dass ein SoC auch in einem PGA- oder BGA-Chipträger installiert werden kann).
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In den Figuren hierin repräsentiert eine Zahl über einem Schrägstrich, wie etwa 8/, die Anzahl an Spuren für einen gegebenen Link. Für Single-Ended-Signale gibt es einen E/A-Pin oder eine BGA-Kugel für jede Spur (für mehrspurige Links) in jeder Richtung (2 Drähte pro bidirektionaler Spur oder bidirektionalem Link). Für differenzielle Signale würde es ein Paar von E/A-Pins oder BGA-Kugeln für jede Spur pro Richtung geben (4 Drähte pro bidirektionaler Spur). Für einen 8-spurigen Link (vier Spuren in jeder Richtung) würde es 16 E/A-Pins oder BGA-Kugeln 442 geben. Die Kanäle CH0 und CH1 der integrierten Speichersteuerung 422 setzen auch einen mehrspurigen Link oder Bus (nicht gezeigt) ein.
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Die 5a und 5b zeigen eine Drauf- bzw. Querschnittsansicht einer Rechenplattform 500. Die Rechenplattform beinhaltet eine mehrschichtige PCB 502, auf der verschiedene Komponenten befestigt oder anderweitig funktionsfähig damit gekoppelt sind. In diesem vereinfachten Beispiel beinhalten die Komponenten ein SoC-Package 504 einschließlich eines SoC 400 und einen SoC-BGA-Chipträger 506, ein SFP+(Small Form Factor Pluggable Optical)-Modul 508, Signalpfadleiterbahnen 510, eine Firmware(FW)-Speicherungsvorrichtung 512, ein oder mehrere DDR(Doppeldatenraten)-DIMMs (Dual Inline Memory Modules) 514, ein SATA-Solid-State-Laufwerk (SSD) 516 und ein Paar von PCIe-Endpunktvorrichtungen 518 und 520. Wie Fachleute auf dem Gebiet verstehen, würde eine Rechenplattform mehrere andere Komponenten beinhalten, die der Einfachheit und Klarheit halber nicht gezeigt sind.
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Wie in der Querschnittsansicht aus 5b gezeigt, ist der BGA-Chipträger 506 des SoC-Package 504 über Lötkugeln 522 elektronisch mit einem zusammenpassenden Array von Lötpads auf einer oberen Schicht der PCB 502 gekoppelt. Der Signalpfad zwischen dem SoC 400 und dem SFP+-Modul 506 ist von dem SoC 400 zu dem BGA-Chipträger 506 zu Vias 524 in der PCB 502, die mit den BGA-Pads gekoppelt sind, durch Leiterbahnen 510 in einer Routing-Schicht in der PCB 502, die mittels der Vias 526 am gegenüberliegenden Ende mit BGA-Pads 528 gekoppelt sind. Das SPF+-Modul 506 kann unter Verwendung verschiedener Mittel, wie etwa unter anderem der BGA-Kugeln in 5b, an der PCB 508 befestigt werden.
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6a, 6b und 6c stellen Ende-zu-Ende-Signalpfade dar, für die der kontinuierliche adaptive Entzerrungsansatz angewendet werden kann. In 6a erfolgt die Kommunikation zwischen einer Rechenplattform 600 und einer Rechenplattform 602, die Linkpartner umfasst. Jede der Rechenplattformen 600 und 602 weist ähnliche Konfigurationen auf, wobei die Rechenplattform 600 ein SoC-Package 604 beinhaltet, das an einer PCB 606 befestigt ist und unter Verwendung von Signalpfadleiterbahnen und Vias kommunikativ mit einem SFP+-Modul 608 gekoppelt ist, ähnlich dem in 5a und 5b gezeigten Routing-Schema. Gleichermaßen beinhaltet die Rechenplattform 602 ein SFP+-Modul 612, das an einer PCB 614 befestigt ist und unter Verwendung von Signalpfadleiterbahnen und Vias in der PCB 614 kommunikativ mit einem SoC-Package 616 gekoppelt ist. Die SPF+-Module 608 und 612 sind mit gegenüberliegenden Enden eines Kabels 610 gekoppelt.
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Wie in den obigen Komponenten gezeigt, beinhaltet der Signalpfad ein PCB.a-Segment, ein Kabel & zusammengesteckte Verbinder-Segment und ein Linkpartner-Segment. Je nach Umgebung und wo sich die Rechenplattformen befinden, kann der kontinuierliche adaptive Entzerrungsansatz auf das PCB.a-Segment angewendet werden oder er kann zusätzlich zu dem PCB.a-Segment auf den gesamten Signalpfad oder einen Teil des Signalpfads angewendet werden.
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Die in 6b gezeigte Konfiguration ist ähnlich wie jene, die in 6a gezeigt ist, außer dass eine Plattform 600a einen Retimer 618 beinhaltet, der an der PCB 604 befestigt ist. Die kompensierten Signalpfadsegmente für die Rechenplattform 600a sind als PCB.a und PCB.b dargestellt.
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Unter der in 6c gezeigten Konfiguration ist ein erstes SoC-Package 620 an einer ersten PCB 622 befestigt, die über einen Verbinder 626 mit einer zweiten PCB 624 gekoppelt ist. Ein zweites SoC-Package 628 ist an der PCB 624 befestigt. In einer Ausführungsform sind das SoC-Package 620 und die PCB 622 Teil einer Rechenplattform 630, während das SoC-Package 628 und die PCB 624 Teil einer Rechenplattform 632 sind. Zum Beispiel können die Rechenplattformen 630 und 632 Server-Blades oder Server-Module sein, die mit einem Backplane-Verbinder, einem Midplane-Verbinder oder einer ähnlichen Art von Verbinder in einem Blade-Server oder dergleichen gekoppelt sind. Wie gezeigt, beinhalten die Signalpfadsegmente PCB.a, den Verbinder und das PCB.b-Signal. Unter der in 6c gezeigten Konfiguration würden beide Rechenplattformen 630 und 632 derselben thermischen Umgebung ausgesetzt sein (unter der Annahme, dass beide Rechenplattformen ähnliche Arbeitslasten ausführen).
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Ein generalisierter PHY-Chip/-Block 700, der die Basisschaltungsanordnung veranschaulicht, die in einer Vielzahl verschiedener Arten von PHYs verwendet werden kann, ist in 7 gezeigt. Wie der Name impliziert, kann der/der PHY-Chip/-Block 700 ein alleinstehender PHY-Chip oder ein PHY-Schaltungsblock innerhalb eines Chips oder SoC sein, der zusätzliche Funktionalität bereitstellt, wie etwa in dem SoC 400, einem NIC-Chip oder verschiedenen E/A-Schnittstellen einschließlich unter anderem PCIe, CXL (Compute Express Link) und UPI (Ultra Path Interconnect), zusätzlich zu PHYs, die dazu ausgelegt sind, verschiedene Hochgeschwindigkeits-Ethernet-Standards zu unterstützen, wie etwa unter anderem 25GBASE-KR, 25GBASE-CR, 100GBASE-KR4, 50GBASE-KR, 50GBASE-CR, 200GBASE-CR4, 400GBASE-CR4 und 400GBASE-KR4. Zusätzlich dazu ist der PHY-Chip/-Block 700 für zukünftige Hochgeschwindigkeits-PHYs einschließlich Gen-6-PCIe und CXL-PHYs veranschaulichend. Der PHY-Chip/-Block 700 kann auch in einer Common Public Radio Interface (CPRI, die für Basisstation zu Funkgeräten in Mobilfunk und dergleichen verwendet wird) und einer OIF-CEI (Optical Interconnect Forum, Common Electrical Interface)-PHY implementiert werden.
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Der PHY-Chip/-Block 700 beinhaltet einen Sende(Tx)-PHY-Protokollstapel 702 und einen Empfangs(Rx)-PHY-Protokollstapel 704. Diese Tx- und Rx-PHY-Protokollstapel werden eine oder mehrere Schichten und/oder Unterschichten zum Implementieren einer Tx- und Rx-PHY entsprechend einem gegebenen Protokoll aufweisen. Beispielsweise kann ein Hochgeschwindigkeits-Ethernet-Link, wie etwa ein 100GBase-, 200Gbase- oder 400GBase-Link, einen speziellen Satz von Schichten aufweisen, einschließlich einer PCS(Physical Coding Sublayer - physische Codierungsunterschicht)-Unterschicht, einer PMA(Physical Media Attachment - physischer Medienanhang)-Unterschicht, einer PMD(Physical Media Dependent - physische medienabhängige)-Unterschicht, einer AN(Analog)-Unterschicht usw. Einige Protokolle können ferner eine FEC(Forward Error Correction - Vorwärtsfehlerkorrektur)-Unterschicht verwenden. Für Protokolle, wie etwa PCIe und CXL, können verschiedene Anbieter unterschiedliche SERDES(Serialisierung/Deserialisierung)-Schemen zusätzlich zu standardisierten PCIe- und CXL-Schichten/-Unterschichten implementieren.
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Der PHY-Chip/-Block 700 ist dazu ausgelegt, einen Link mit N Spuren pro Richtung zu unterstützen, wobei N eine ganze Zahl ist (z. B. 1, 2, 4, 8, 16 usw.). Jede der N Spuren setzt eine Instanz derselben Schaltung ein, wobei eine Instanz der Schaltungsanordnung in 7 dargestellt ist. Auf der Sendeseite ist die Tx-Schaltungsanordnung als ein Tx-Block 706 einschließlich eines Verstärkers 708 dargestellt; in der Praxis wird die Tx-Schaltungsanordnung verschiedene andere Schaltungselemente beinhalten, wie sie von einem Fachmann auf dem Gebiet der Kommunikation erkannt werden würde. Die Empfangsseite beinhaltet N Instanzen von Empfängerentzerrungskomponenten 200, wie oben in den 2 und 4 veranschaulicht. Zusätzlich dazu können auch andere Schaltungsanordnungen in dem Empfangspfad enthalten sein (nicht gezeigt).
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Der PHY-Chip/-Block 700 beinhaltet ferner Firmware 710, die ein kontinuierliches adaptives Entzerrungsmodul 712 und ein Linktrainingsmodul 714 umfasst. In dem veranschaulichten Beispiel umfassen das kontinuierliche adaptive Entzerrungsmodul 712 und ein Linktrainingsmodul 714 Firmwareanweisungen, die auf einem Verarbeitungselement (PE) 716 ausgeführt werden. Optional kann die gesamte oder ein Teil der Logik zum Implementieren einer kontinuierlichen adaptiven Entzerrung und eines Linktrainings über andere Formen von eingebetteter Logik implementiert werden, wie etwa programmierbare Logik (z. B. ein feldprogrammierbares Gate-Array (FPGA)) und/oder Festlogik (ASIC, DSP usw.). Für Ausführungsformen, die eine Firmwareanweisung einsetzen, die auf einem Typ von Verarbeitungselement ausgeführt wird, wird es allgemein einen Satz von Firmwareanweisungen unabhängig von der Anzahl von Spuren geben. Gleichzeitig wird angemerkt, dass separate Anweisungs-Threads für jede Empfangsspur ausgeführt werden können. Für eingebettete Logik, die programmierbare Logik einsetzt, kann es allgemein einen Satz programmierbarer Logik pro Instanz einer Empfangsspur geben.
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Wie ferner in 7 gezeigt, sind die N Sendespuren mit einem Rx-Port 718 auf einem Linkpartner oder einem Netzwerkport/-modul 720 gekoppelt. Währenddessen wird ein Tx-Port 722 auf dem Linkpartner oder Netzwerkport/-modul 720 verwendet, um Signale über N Spuren zu übertragen, die durch jeweilige Instanzen der Empfängerentzerrungskomponenten 200 empfangen und verarbeitet werden. Es wird angemerkt, dass, wenn der Linkpartner oder der Netzwerkport/das Netzwerkmodul 720 ein Netzwerkport oder -modul (z. B. und ein SFP+-Modul) ist, der Rx-Port 718 und der Tx-Port 722 für Durchgangsports veranschaulichend sein können. In Abhängigkeit von dem Typ des Ports/Moduls können der Rx-Port 718 und der Tx-Port 722 einige Mittel zum Puffern sowie andere Arten von Schaltungsanordnungen, wie etwa Signalkonditionierungs-/Entzerrungsschaltungsanordnungen usw., beinhalten.
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7 zeigt ferner einen MAC-/RS(Reconciliation Sublayer - Abgleichungsunterschicht)-Block 724. Unter verschiedenen Protokollen implementiert dieser Block die MAC(Media Access Control - Medienzugangssteuerung)-Schicht. Für Protokolle, die eine Abgleichungsunterschicht erfordern, implementiert dieser Block auch diese Unterschicht. In manchen Ausführungsformen ist der MAC-/RS-Block 724 in einer physischen Komponente implementiert, die von dem PHY-Chip/-Block 700 getrennt ist. Wie durch den gestrichelten Umriss gezeigt, wird bei anderen Ausführungsformen der MAC/RS 724 auf demselben Chip wie der PHY-Chip/-Block 700 implementiert.
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8 veranschaulicht eine nicht einschränkende beispielhafte Implementierung einer oder mehrerer Rechenplattformen 500 in einem Straßenschrank 800, der sich an der Basis eines Mobilfunkturms 802 befindet. Die Rechenplattformen in dem Straßenschrank verwenden einen oder mehrere Hochgeschwindigkeits-Ethernet-Links, um sich über ein Backhaul-Netzwerk 806 mit einer oder mehreren Rechenplattformen in einem Datenzentrums-Edge 804 zu verbinden.
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Wie durch die Gefrier- und Sonnen-Symbole gezeigt, wird der Straßenschrank lokalen Wetterbedingungen ausgesetzt. In Abhängigkeit von dem Ort könnte die Temperatur von -40 °C bis 40 °C (-40 °F bis 104 °F) reichen. An manchen Orten könnte das hohe Ende des Temperaturbereichs sogar noch höher sein. Bei einer Kombination der externen Umgebungstemperaturbedingungen mit Wärme, die durch die eine oder die mehreren Rechenplattformen im Straßenschrank 800 erzeugt wird, könnte der Temperaturbereich sich bis zu 90 °C erstrecken.
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Bei einem täglichen Arbeitslastzyklus könnte die Arbeitslast während des Tages variieren, mit geringer Nutzung in der Nacht. Um eine geringe Nutzung zu berücksichtigen, können die eine oder die mehreren Rechenplattformen in Niedrigleistungszustände versetzt werden, wie etwa durch Versetzen des SoC und/oder seiner Prozessoren und anderer Schaltungsanordnungen in einen Schlafzustand. Somit könnte die Temperatur der PCB 502 über Nacht die Umgebungswettertemperatur erreichen. Während einer hohen Nutzung werden die Rechenplattformen Wärme erzeugen, die die Temperatur innerhalb des Straßenschranks auf viel höhere Temperaturen als die Umgebungswettertemperatur erhöhen kann.
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Als eine weitere Überlegung kann ein Einsatz in einer Telekommunikations- oder anderen Umgebung mit hoher Nachfrage, die 99,9999 Verfügbarkeit benötigen, erfordern, dass die Plattform und ihre Links für viele Jahre betriebsbereit sind, ohne heruntergefahren zu werden. Somit könnte der Temperaturbereich, während eine gegebene Plattform arbeitet (ohne offline gesetzt zu werden), 100 °C leicht überschreiten.
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Unter dem kontinuierlichen adaptiven Entzerrungsansatz werden Entzerrungskomponenten in dem Empfänger angepasst, um angesichts erhöhter oder verringerter Einfügungsverluste, die durch Temperaturänderungen in den Plattform-PCBs und (optional) Verkabelung verursacht werden, ausreichende Spannen beizubehalten. Dieser Ansatz ermöglicht es dem Link, über große Temperaturbereiche korrekt (z. B. ohne Bitfehler) zu arbeiten.
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Obwohl manche Ausführungsformen unter Bezugnahme auf bestimmte Implementierungen beschrieben wurden, sind andere Implementierungen gemäß manchen Ausführungsformen möglich. Außerdem muss bzw. müssen die Anordnung und/oder die Reihenfolge von Elementen oder anderen Merkmalen, die in den Zeichnungen veranschaulicht sind und/oder hierin beschrieben sind, nicht auf die bestimmte veranschaulichte und beschriebene Weise angeordnet sein. Gemäß einigen Ausführungsformen sind viele andere Anordnungen möglich.
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In jedem in einer Figur gezeigten System können die Elemente in einigen Fällen jeweils eine gleiche Bezugsziffer oder eine unterschiedliche Bezugsziffer aufweisen, um darauf hinzuweisen, dass die dargestellten Elemente unterschiedlich und/oder ähnlich sein könnten. Jedoch kann ein Element flexibel genug sein, um unterschiedliche Implementierungen aufzuweisen und mit einigen oder allen der hierin gezeigten oder beschriebenen Systeme zu arbeiten. Die in den Figuren gezeigten verschiedenen Elemente können die gleichen oder unterschiedliche sein. Welches als ein erstes Element bezeichnet wird, und welches ein zweites Element genannt wird, ist willkürlich.
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In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es sollte klar sein, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmten Ausführungsformen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischem oder elektrischem Kontakt miteinander sind. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischem oder elektrischem Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander stehen, aber dennoch kooperieren oder miteinander interagieren. Zusätzlich bedeutet „kommunikativ gekoppelt“, dass zwei oder mehr Elemente, die sich in direktem Kontakt miteinander befinden können oder auch nicht, in der Lage sind, miteinander zu kommunizieren. Falls beispielsweise die Komponente A mit der Komponente B verbunden ist, die wiederum mit der Komponente C verbunden ist, kann die Komponente A mit der Komponente C unter Verwendung der Komponente B als Zwischenkomponente kommunikationsfähig gekoppelt sein.
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Eine Ausführungsform ist eine Implementierung oder ein Beispiel der Erfindungen. Ein Verweis in der Beschreibung auf „eine Ausführungsform“, „manche Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, das bzw. die in Verbindung mit den Ausführungsformen beschrieben ist, in zumindest manchen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen der Erfindungen enthalten ist. Die verschiedenen Vorkommen von „einer Ausführungsform“ oder „manchen Ausführungsformen“ beziehen sich nicht notwendigerweise alle auf die gleichen Ausführungsformen.
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Nicht alle hierin beschriebenen und veranschaulichten Komponenten, Merkmale, Strukturen, Charakteristiken usw. müssen in einer bestimmten Ausführungsform oder bestimmten Ausführungsformen enthalten sein. Falls die Spezifikation angibt, dass zum Beispiel eine Komponente, ein Merkmal, eine Struktur oder eine Charakteristik enthalten sein „kann“ oder „könnte“, muss diese bestimmte Komponente, dieses bestimmte Merkmal, diese bestimmte Struktur oder diese bestimmte Charakteristik nicht enthalten sein. Falls die Spezifikation oder der Anspruch auf „ein“ Element verweist, bedeutet dies nicht, dass es nur eines der Elemente gibt. Falls sich die Spezifikation oder die Ansprüche auf „ein zusätzliches“ Element beziehen, schließt dies nicht aus, dass es mehr als eines des zusätzlichen Elements gibt.
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Wie oben besprochen, können verschiedene Aspekte der Ausführungsformen hierin durch entsprechende Software- und/oder Firmwarekomponenten und -anwendungen wie etwa durch einen eingebetteten Prozessor oder dergleichen ausgeführte Software und/oder Firmware ermöglicht werden. Somit können Ausführungsformen dieser Erfindung als oder zur Unterstützung eines Softwareprogramms, von Softwaremodulen, Firmware und/oder verteilter Software verwendet werden, die in irgendeiner Form von Prozessor, Verarbeitungskern oder eingebetteter Logik, einer virtuellen Maschine, die auf einem Prozessorkern läuft, ausgeführt werden oder anderweitig auf oder innerhalb eines nichtflüchtigen computerlesbaren oder maschinenlesbaren Speicherungsmediums implementiert oder realisiert werden. Ein nichtflüchtiges computerlesbares oder maschinenlesbares Speicherungsmedium beinhaltet einen beliebigen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form, die von einer Maschine (z. B. einem Computer) gelesen werden kann. Zum Beispiel schließt ein nichtflüchtiges computerlesbares oder maschinenlesbares Speicherungsmedium einen beliebigen Mechanismus ein, der Informationen in einer Form bereitstellt (z. B. speichert und/oder überträgt), auf die ein Computer oder eine Rechenmaschine zugreifen kann (z. B. Rechenvorrichtung, elektronisches System usw.), wie etwa beschreibbare/nicht beschreibbare Medien (z. B. Nurlesespeicher (ROM), Direktzugriffsspeicher (RAM), Magnetplattenspeichermedien, optische Speichermedien, Flash-Speichervorrichtungen usw.). Der Inhalt kann direkt ausführbar („Objekt“- oder „ausführbare“ Form), Quellcode oder Differenzcode („Delta“- oder „Patch“-Code) sein. Ein nichtflüchtiges computerlesbares oder maschinenlesbares Speicherungsmedium kann auch eine Speicherung oder Datenbank einschließen, aus der ein Inhalt heruntergeladen werden kann. Das nichtflüchtige computerlesbare oder maschinenlesbare Speicherungsmedium kann auch eine Vorrichtung oder ein Produkt einschließen, auf der/dem zum Zeitpunkt des Verkaufs oder der Lieferung Inhalte gespeichert sind. Somit kann das Liefern einer Vorrichtung mit gespeicherten Inhalten oder das Anbieten von Inhalten zum Herunterladen über ein Kommunikationsmedium so verstanden werden, dass ein Herstellungsartikel bereitgestellt wird, der ein nichtflüchtiges computerlesbares oder maschinenlesbares Speicherungsmedium mit einem solchen hierin beschriebenen Inhalt umfasst.
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Die Operationen und Funktionen, die durch verschiedene hierin beschriebene Komponenten durchgeführt werden, können durch Firmware, die auf einem Verarbeitungselement läuft, über eingebettete Hardware oder dergleichen, oder eine beliebige Kombination aus Hardware und Software/Firmware implementiert werden. Solche Komponenten können als Software-/Firmwaremodule, Hardwaremodule, Spezialhardware (z. B. anwendungsspezifische Hardware, ASICs, DSPs usw.), eingebettete Steuerungen, festverdrahtete Schaltungsanordnungen, Hardwarelogik usw. implementiert werden. Softwareinhalte (z. B. Daten, Anweisungen, Konfigurationsinformationen usw.) können über einen Herstellungsartikel bereitgestellt werden, der ein nichtflüchtiges computerlesbares oder maschinenlesbares Speicherungsmedium beinhaltet, das einen Inhalt bereitstellt, der Anweisungen repräsentiert, die ausgeführt werden können. Der Inhalt kann dazu führen, dass ein Computer verschiedene hierin beschriebene Funktionen/Operationen durchführt.
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Wie hierin verwendet, kann eine Auflistung von durch den Ausdruck „mindestens eines von“ verbundenen Gegenständen eine jegliche Kombination der aufgelisteten Begriffe bedeuten. Beispielsweise kann die Phrase „mindestens eines von A, B oder C“ A; B; C; A und B; A und C; B und C oder A, B und C bedeuten.
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Die obige Beschreibung veranschaulichter Ausführungsformen der Erfindung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Erfindung auf die offenbarten präzisen Formen beschränken. Obgleich spezifische Ausführungsformen und Beispiele für die Erfindung hierin zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzumfangs der Erfindung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden.
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Diese Modifikationen können angesichts der obigen ausführlichen Beschreibung an der Erfindung durchgeführt werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht so aufgefasst werden, dass sie die Erfindung auf die spezifischen Ausführungsformen beschränken, die in der Beschreibung und den Zeichnungen offenbart sind. Vielmehr soll der Umfang der Erfindung vollständig durch die folgenden Ansprüche bestimmt werden, die in Übereinstimmung mit etablierten Lehren der Anspruchsauslegung auszulegen sind.
