DE102020207995A1

DE102020207995A1 - Method and system for synchronization between a data output rate of a sensor and a synchronization signal

Info

Publication number: DE102020207995A1
Application number: DE102020207995.1A
Authority: DE
Inventors: Jan Hayek
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2020-06-29
Filing date: 2020-06-29
Publication date: 2021-12-30

Abstract

Es wird ein Verfahren zur Synchronisation zwischen einer Datenausgaberate eines Sensors (1) und einem Synchronisationssignal (2) vorgeschlagen, wobei ein Aufwärtszähler (3) und zwei Abwärtszähler (4, 4')bei jedem Takt eines Taktsignals (5) um Eins erhöht bzw. verringert werden und zu jedem Zeitpunkt einer der beiden Abwärtszähler (4, 4') in einem aktiven Zustand ist und der andere Abwärtszähler (4, 4') in einem passiven Zustand ist, wobei eine Datenausgabe des Sensors (1) erfolgt, wenn der aktive Abwärtszähler (4, 4') den Wert Null erreicht, wobei das Synchronisationssignal (2) eine Abfolge von Synchronisationsereignissen (61, 62, 63) auslöst und bei jedem Synchronisationsereignis folgende Schritte ausgeführt werden:- in einem Zurücksetzungsschritt (20) wird der Wert (64, 65) des Aufwärtszählers (3) als Startwert (64', 65') an den passiven Abwärtszähler (4, 4') übergeben und der Aufwärtszähler (3) wird auf null zurückgesetzt,- In einem Überprüfungsschritt (21) wird überprüft ob der aktuelle Wert (60, 70) des aktiven Abwärtszählers (4, 4') größer als Null ist, wobei in Abhängigkeit von dieser Überprüfung entweder ein Zählerwechsel (23) durchgeführt wird, bei dem der aktive Abwärtszähler (4, 4') in einen passiven Zustand versetzt wird und der passive Abwärtszähler (4, 4') in einen aktiven Zustand versetzt wird, oder ein Warteschritt (22) erfolgt und der Zählerwechsel (23) im Anschluss an den Warteschritt (22) durchgeführt wird.Ferner wird ein System (9) zur Synchronisation zwischen einer Datenausgaberate eines Sensors (1) und einem Synchronisationssignal (2) vorgeschlagen.A method for synchronization between a data output rate of a sensor (1) and a synchronization signal (2) is proposed, with an up counter (3) and two down counters (4, 4') being increased or decreased by one for each pulse of a clock signal (5). are reduced and at any time one of the two down counters (4, 4') is in an active state and the other down counter (4, 4') is in a passive state, with data being output by the sensor (1) when the active Down counter (4, 4') reaches the value zero, the synchronization signal (2) triggering a sequence of synchronization events (61, 62, 63) and the following steps are carried out for each synchronization event:- in a reset step (20), the value ( 64, 65) of the up counter (3) as a start value (64', 65') to the passive down counter (4, 4') and the up counter (3) is reset to zero - In a checking step (21) it is checked whether the act ual value (60, 70) of the active down counter (4, 4 ') is greater than zero, depending on this check either a counter change (23) is carried out, in which the active down counter (4, 4') in a passive state is set and the passive down counter (4, 4') is set to an active state, or a waiting step (22) takes place and the counter change (23) is carried out following the waiting step (22).Furthermore, a system (9 ) proposed for synchronization between a data output rate of a sensor (1) and a synchronization signal (2).

Description

Stand der TechnikState of the art

Die Erfindung geht aus von einem Verfahren nach dem Oberbegriff des Anspruchs 1 und von einem System nach dem Oberbegriff des Anspruchs 7.The invention is based on a method according to the preamble of claim 1 and a system according to the preamble of claim 7.

Bei einem Sensorsystem, wie beispielsweise einem Beschleunigungs- oder Drehratensensor oder einer inertialen Messeinheit (inertial measurment unit, IMU), erfolgt die Ausgabe der Messdaten üblicherweise in gleichmäßigen Zeitabständen. Die Rate, mit der diese Datenausgabe erfolgt (output data rate, ODR), d.h. die Zahl an Ausgaben pro Zeitintervall, wird dabei gewöhnlich durch eine Auswahl aus einer fest vorgegebenen Anzahl von gültigen Einstellungen (z.B. 100 Hz, 200 Hz, 400 Hz etc.) festgelegt. Für einige Anwendungen ist es jedoch notwendig, die ODR des Sensors genau auf eine Frequenz der mit dem Sensor verbundenen Datenverarbeitungseinheit abzustimmen um ein zeitliches Taktzittern (jitter) bei der Datenübertragung zu vermeiden.In the case of a sensor system, such as an acceleration or rotation rate sensor or an inertial measurement unit (IMU), the measurement data are usually output at regular time intervals. The rate at which this data output takes place (output data rate, ODR), i.e. the number of outputs per time interval, is usually determined by selecting from a fixed number of valid settings (e.g. 100 Hz, 200 Hz, 400 Hz etc. ). For some applications, however, it is necessary to adjust the ODR of the sensor precisely to a frequency of the data processing unit connected to the sensor in order to avoid clock jitter during data transmission.

Aus dem Stand der Technik sind in diesem Zusammenhang zwei verschiedene Lösungsansätze bekannt: Zum einen lassen sich die Taktfrequenzen des Sensors und der Verarbeitungseinheit durch einen präzisen Abgleich in Übereinstimmung bringen (Feintrimmung). Derartige Verfahren sind beispielsweise aus der WO 2015/073262 A1 und der WO 2017/070588 A1 bekannt. Dazu ist es allerdings notwendig, dass der jeweilige Taktgeber für einen Feinabgleich während des Betriebs ausgelegt ist, was üblicherweise nur durch eine größere Komplexität der Bauteile und einen höheren Energiebedarf möglich ist, was wiederum zu einer Erhöhung der Herstellungs- und Betriebskosten führt. Two different approaches to a solution are known from the prior art: On the one hand, the clock frequencies of the sensor and the processing unit can be brought into agreement by a precise adjustment (fine trimming). Such methods are, for example, from WO 2015/073262 A1 and the WO 2017/070588 A1 known. For this, however, it is necessary that the respective clock generator is designed for fine adjustment during operation, which is usually only possible due to a greater complexity of the components and a higher energy requirement, which in turn leads to an increase in manufacturing and operating costs.

Zusätzlich ist die Qualität der Sensordaten stark von der Taktfrequenz abhängig, so dass teilweise umfangreiche Maßnahmen erforderlich sind, um die nachteiligen Effekte der Taktanpassung zu kompensieren. Eine weitere Möglichkeit für eine Angleichung der Raten besteht darin, die Sensordaten durch Interpolation bzw. Extrapolation auf eine andere Zeitbasis umzurechnen. Die dafür erforderlichen Rechenoperationen müssen jedoch durch eine zusätzliche Verarbeitungseinheit wie beispielsweise einen Mikrocontroller ausgeführt werden, was sich wiederum nachteilig auf den Raum- und Energiebedarf des entsprechenden Systems auswirkt.In addition, the quality of the sensor data is heavily dependent on the clock frequency, so that extensive measures are sometimes necessary to compensate for the disadvantageous effects of clock adjustment. Another possibility for aligning the rates is to convert the sensor data to a different time base by interpolation or extrapolation. The arithmetic operations required for this, however, have to be carried out by an additional processing unit such as a microcontroller, which in turn has a disadvantageous effect on the space and energy requirements of the corresponding system.

Zur Kontrolle der Datenausgabe ist weiterhin aus der DE 10 2015 209 129 B3 ein Verfahren zur Sensorsynchronisierung bekannt, bei dem die Ausgabe durch einen Abwärtszähler (Countdown-Timer) gesteuert wird, der zyklisch wiederkehrend von einem Startwert ausgehend auf null herunterzählt. Dabei werden alle Datenpfade des Sensors und des Frontend-Systems mit dem Countdown-Signal synchronisiert und die Ausgabe durch das Ablaufen des Zählers getriggert.To control the data output, the DE 10 2015 209 129 B3 a method for sensor synchronization is known in which the output is controlled by a down counter (countdown timer) which counts down to zero in a cyclical manner from a start value. All data paths of the sensor and the front-end system are synchronized with the countdown signal and the output is triggered by the countdown.

Offenbarung der ErfindungDisclosure of the invention

Vor diesem Hintergrund ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, mit dem sich die Datenausgaberate des Sensors mit einer von außen vorgegebene Rate synchronisieren lässt, ohne dass dazu eine Feintrimmung des Taktgebers oder eine Umrechnung der Zeitbasis notwendig ist.Against this background, it is an object of the present invention to provide a method with which the data output rate of the sensor can be synchronized with an externally specified rate without the need to fine-tune the clock or convert the time base.

Der Kern der Erfindung besteht darin, ein zyklisches Countdown-Signal zu erzeugen, das mittels einer digitalen Phasenregelschleife (digital phase-locked loop, DPLL) fortlaufend mit einem von außen vorgegebenen Signal synchronisiert wird. Das äußere Synchronisationssignal legt dabei eine zeitliche Abfolge von diskreten Synchronisationsereignissen fest, die durch die Phasenregelschleife so an den Countdown-Timer (Abwärtszähler) gekoppelt sind, dass eine feste Phasenbeziehung zwischen dem Zählsignal und dem Synchronisationssignal aufrecht erhalten wird.The essence of the invention is to generate a cyclical countdown signal that is continuously synchronized with an externally specified signal by means of a digital phase-locked loop (DPLL). The external synchronization signal defines a time sequence of discrete synchronization events, which are coupled to the countdown timer (down counter) by the phase locked loop so that a fixed phase relationship between the count signal and the synchronization signal is maintained.

Das Verfahren gemäß Anspruch 1 hat gegenüber dem Stand der Technik den Vorteil, dass sich die Anpassung der Datenausgabe an die von außen vorgegebene Rate durch eine strukturell einfache digitale Regelschleife realisieren lässt, ohne dass hierfür komplexere (und zusätzlichen Raum und Energie beanspruchende) Elemente wie ein Mikrocontroller notwendig sind. Zudem lässt dieses Prinzip einfache Modifikationen zu, mit denen sich eine Datenausgaberate erzeugen lässt, die ein vorgegebenes Vielfaches der durch das Synchronisationssignal festgelegten Rate darstellt (z.B. eine ODR von 660 Hz bei einer Frequenz von 330 Hz des Synchronisationssignals).The method according to claim 1 has the advantage over the prior art that the data output can be adapted to the externally specified rate using a structurally simple digital control loop without the need for more complex (and additional space and energy-consuming) elements such as a Microcontrollers are necessary. In addition, this principle allows simple modifications with which a data output rate can be generated that represents a predetermined multiple of the rate specified by the synchronization signal (e.g. an ODR of 660 Hz at a frequency of 330 Hz of the synchronization signal).

Bei dem erfindungsgemäßen Verfahren kommen drei verschiedene Zähler zum Einsatz, die alle durch ein gemeinsames Signal getaktet werden. Bei jedem Takt des Taktsignals wird dabei der Aufwärtszähler um Eins erhöht, während die beiden Abwärtszähler jeweils um Eins erniedrigt werden. Zu jedem Zeitpunkt ist dabei jeweils nur einer der beiden Abwärtszähler als aktiver Zähler ausgewählt, der den Countdown erzeugt, durch den die Datenausgabe gesteuert wird. Bei jedem Zählerwechsel kommt es zu einem Rollentausch, bei dem der bis dahin aktive Zähler in einen passiven Zustand versetzt wird während der bislang passive Zähler als aktiver Zähler ausgewählt wird und für den nächsten Zyklus den Countdown bestimmt.In the method according to the invention, three different counters are used, all of which are clocked by a common signal. With each cycle of the clock signal, the up counter is increased by one, while the two down counters are each decreased by one. At any point in time, only one of the two down counters is selected as the active counter, which generates the countdown by which the data output is controlled. Each time the counter is changed, the roles are reversed, in which the previously active counter is switched to a passive state while the previously passive counter is selected as the active counter and determines the countdown for the next cycle.

Die Synchronisationsereignisse können beispielsweise durch Pulse des Synchronisationssignals oder durch eine zeitliche Abfolge von Synchronisationsbefehlen ausgelöst werden. Bei jedem der durch das Synchronisationssignal vorgegebenen Synchronisationsereignisse wird auf Basis des aktuellen Werts des Aufwärtszählers ein Anfangswert an den passiven Abwärtszähler übergeben und der Aufwärtszähler wird auf null zurückgesetzt. Auf diese Weise wird die Zeitdauer zwischen dem letzten und dem aktuellen Synchronisationsereignis gemessen und in Abhängigkeit dieser Zeitdauer die Ablaufdauer des passiven Abwärtszählers festgesetzt. Im einfachsten Fall kann der Wert des Aufwärtszählers direkt als Anfangswert an den passiven Abwärtszähler übergeben werden. Alternativ ist es jedoch beispielsweise auch möglich, eine oder mehrere logische oder arithmetische Operationen auf den Wert anzuwenden und das Ergebnis als Anfangswert an den passiven Abwärtszähler zu übergeben.The synchronization events can, for example, by pulses of the Synchronization signal or triggered by a time sequence of synchronization commands. For each of the synchronization events predetermined by the synchronization signal, an initial value is transferred to the passive down counter on the basis of the current value of the up counter and the up counter is reset to zero. In this way, the length of time between the last and the current synchronization event is measured and the duration of the passive down-counter is set as a function of this time period. In the simplest case, the value of the up counter can be transferred directly to the passive down counter as the initial value. Alternatively, however, it is also possible, for example, to apply one or more logical or arithmetic operations to the value and to transfer the result as the initial value to the passive down counter.

Nach dem Zurücksetzungsschritt erfolgt eine Überprüfung des aktuellen Werts des aktiven Abwärtszählers und in Abhängigkeit von diesem Wert wird der nachfolgende Zählerwechsel entweder unverzüglich oder mit einer zeitlichen Verzögerung durchgeführt. Insbesondere erfolgt dabei die Überprüfung im selben Taktintervall wie der Zurücksetzungsschritt. Falls der ermittelte Wert kleiner oder gleich Null ist, erfolgt der Zählerwechsel unverzüglich, d.h. insbesondere im selben Taktintervall wie der Überprüfungsschritt. Falls der ermittelte Wert dagegen größer als Null ist, erfolgt ein Warteschritt bis der aktive Zähler den Wert Null erreicht. In dem letzteren Fall erfolgt damit der Zählerwechsel im selben Taktintervall wie die Datenausgabe und damit insbesondere zeitversetzt zum Synchronisationsereignis. Die Dauer des Warteschritts, d.h. der Zeitversatz gegenüber dem Synchronisationsereignis ist dabei insbesondere durch die Anzahl von Takten bestimmt die durch den im Überprüfungsschritt ermittelten Wert des aktiven Abwärtszählers gegeben ist.After the resetting step, the current value of the active down-counter is checked and, depending on this value, the subsequent counter change is carried out either immediately or with a time delay. In particular, the check takes place in the same clock interval as the reset step. If the determined value is less than or equal to zero, the counter is changed immediately, i.e. in particular in the same clock interval as the checking step. If, on the other hand, the determined value is greater than zero, there is a waiting step until the active counter reaches the value zero. In the latter case, the counter change takes place in the same clock interval as the data output and thus in particular with a time delay to the synchronization event. The duration of the waiting step, i.e. the time delay compared to the synchronization event, is determined in particular by the number of clocks given by the value of the active down counter determined in the checking step.

Würden die Synchronisationsereignisse in exakt gleichen Zeitabständen erfolgen, wäre der im Überprüfungsschritt ermittelte Wert des Abwärtszählers immer Null. Dementsprechend würde die Datenausgabe immer im gleichen Taktintervall ausgelöst werden, in dem das Synchronisationsereignis eintritt. Durch Schwankungen des Synchronisationssignals kann es nun zu Unregelmäßigkeiten in den Zeitabständen zwischen aufeinanderfolgenden Synchronisationsereignissen kommen. Dabei können die folgenden beiden Fälle auftreten: Im ersten Fall ist weist der aktive Abwärtszähler im Überprüfungsschritt einen Wert größer als Null auf, d.h. der Zeitabstand zwischen dem aktuellen Synchronisationsereignis und dem letzten Synchronisationsereignis ist kürzer als der unmittelbar vorhergehende Zeitabstand. In diesem Fall erfolgt der Zählerwechsel erst nachdem der aktive Abwärtszähler Null erreicht. Im zweiten Fall weist der aktive Abwärtszähler im Überprüfungsschritt einen Wert auf, der kleiner oder gleich Null ist, d.h. der aktuelle Zeitabstand ist länger als der vorhergehende. In diesem Fall erfolgt der Zählerwechsel unmittelbar. Durch dieses Zusammenspiel zwischen dem Zurücksetzungsschritt und den Zählerwechseln wird vorteilhafterweise erreicht, dass die Synchronisationsereignisse und die Zeitpunkte, zu denen der jeweilige aktive Abwärtszähler abläuft und die Datenausgabe triggert, im Laufe der Zeit nicht auseinanderdriften und dass die Frequenzen des Synchronisationssignals und des durch die Abwärtszähler erzeugten zyklischen Countdown-Signals im zeitlichen Mittel gleich sind.If the synchronization events were to occur at exactly the same time intervals, the value of the down counter determined in the checking step would always be zero. Accordingly, the data output would always be triggered in the same clock interval in which the synchronization event occurs. Fluctuations in the synchronization signal can now lead to irregularities in the time intervals between successive synchronization events. The following two cases can occur: In the first case, the active down counter in the checking step has a value greater than zero, i.e. the time interval between the current synchronization event and the last synchronization event is shorter than the immediately preceding time interval. In this case the counter is only changed after the active down counter reaches zero. In the second case, the active down counter in the checking step has a value that is less than or equal to zero, i.e. the current time interval is longer than the previous one. In this case, the meter is changed immediately. This interaction between the resetting step and the counter changes advantageously ensures that the synchronization events and the times at which the respective active down counter expires and triggers the data output do not drift apart over time and that the frequencies of the synchronization signal and that generated by the down counters cyclic countdown signals are the same on average over time.

Eine mögliche Art und Weise, wie die Datenausgabe mit Hilfe des Countdown-Signals eingeleitet und ausgelöst werden kann, ist beispielsweise in der Druckschrift DE 10 2015 209 129 B3 beschrieben, wobei sich das dort beschriebene Teilverfahren zur Erzeugung des Countdowns in einfacher Weise durch das hier dargestellte erfindungsgemäße Verfahren ersetzen lässt. Dieser Aspekt wird im Folgenden daher nicht weiter im Detail ausgeführt und ergibt sich durch Anwendung der Lehre aus der genannten Druckschrift.One possible way in which the data output can be initiated and triggered with the aid of the countdown signal is, for example, in the publication DE 10 2015 209 129 B3 described, wherein the sub-method described there for generating the countdown can be replaced in a simple manner by the method according to the invention shown here. This aspect is therefore not discussed in any further detail below and results from the application of the teaching from the cited publication.

Das erfindungsgemäße Verfahren lässt weiterhin mehrere einfache Modifikationen zu, mit denen sich die zeitliche Beziehung zwischen den Datenausgaben und dem Synchronisationssignal relativ frei gestalten lässt. Insbesondere kann dabei die ODR des Sensors gegenüber der Frequenz des Synchronisationssignals erhöht werden und eine zeitliche Verzögerung gegenüber dem Synchronisationssignal realisiert werden.The method according to the invention also allows several simple modifications with which the time relationship between the data outputs and the synchronization signal can be designed relatively freely. In particular, the ODR of the sensor can be increased compared to the frequency of the synchronization signal and a time delay compared to the synchronization signal can be implemented.

Gemäß einer bevorzugten Ausführungsform wird der Wert des Aufwärtszählers im Zurücksetzungsschritt als Startwert an den passiven Abwärtszähler übergeben. In diesem einfachsten Falls wird der Wert des Aufwärtszählers unverändert als Startwert des passiven Abwärtszählers festgelegt und damit eine ODR erzeugt, die der Frequenz des Synchronisationssignals entspricht. Anders ausgedrückt ist damit die Anzahl an Ausgaben zwischen zwei Synchronisationsereignissen (samples per sync, SPS) gleich Eins.According to a preferred embodiment, the value of the up counter is transferred as a start value to the passive down counter in the resetting step. In this simplest case, the value of the up-counter is set unchanged as the start value of the passive down-counter and an ODR is thus generated which corresponds to the frequency of the synchronization signal. In other words, the number of outputs between two synchronization events (samples per sync, PLC) is equal to one.

Gemäß einer weiteren bevorzugten Ausführungsform wird der Wert des Aufwärtszählers im Zurücksetzungsschritt durch eine ganze Zahl dividiert und das Ergebnis als Startwert an den passiven Abwärtszähler übergeben. Auf diese Weise lässt sich vorteilhafterweise erreichen, dass die ODR einem ganzzahligen Vielfachen der Synchronisationsfrequenz entspricht und der SPS-Wert gleich der bei der Division verwendeten ganzen Zahl ist.According to a further preferred embodiment, the value of the up counter is divided by an integer in the resetting step and the result is transferred to the passive down counter as a starting value. In this way it can advantageously be achieved that the ODR corresponds to an integer multiple of the synchronization frequency and the SPS value is equal to the integer used in the division.

Gemäß einer besonders bevorzugten Ausführungsform erfolgt die Division durch eine bitweise Verschiebung, insbesondere durch eine arithmetische bitweise Verschiebung nach rechts. Auf diese Weise lässt durch eine vorteilhaft einfache Operation eine Division durch 2ⁿ realisieren, wobei n eine natürliche Zahl darstellt. Alternativ ist denkbar, eine Division durch eine ganze Zahl durchzuführen, die keiner Potenz von 2 entspricht. Bei einer solchen Ausführungsform lässt sich das Hochskalieren der ODR allgemeiner gestalten, jedoch ist hierfür eine etwas komplexere Gestaltung des entsprechenden Kontrollelements notwendig, um eine solche allgemeine Division durchzuführen.According to a particularly preferred embodiment, division is carried out by one bit-wise shift, in particular by means of an arithmetic bit-wise shift to the right. In this way, a division by 2 ⁿ can be implemented using an advantageously simple operation, where n represents a natural number. Alternatively, it is conceivable to divide by an integer that does not correspond to a power of 2. In such an embodiment, the scaling up of the ODR can be made more general, but a somewhat more complex design of the corresponding control element is necessary in order to carry out such a general division.

Gemäß einer bevorzugten Ausführungsform wird der Wert des Aufwärtszählers im Zurücksetzungsschritt zunächst ausgelesen und dann nach einer zeitlichen Verzögerung an den passiven Abwärtszähler übergeben. Die zeitliche Verzögerung kann dabei insbesondere einer (beispielsweise vom Benutzer festgelegter) vorgegebenen Anzahl an Takten entsprechen, über die sich eine feste zeitlichen Verschiebung zwischen Datenausgabe und Synchronisationssignal realisieren lässt.According to a preferred embodiment, the value of the up counter is first read out in the resetting step and then transferred to the passive down counter after a time delay. The time delay can correspond in particular to a predetermined number of clocks (for example, determined by the user), by means of which a fixed time shift between data output and synchronization signal can be implemented.

Gemäß einer bevorzugten Ausführungsform wird die zeitliche Verzögerung durch Division eines, im zuletzt erfolgten Zurücksetzungsschritt bestimmten Wertes des Aufwärtszählers durch eine vorgegebene natürliche Zahl festgelegt. Die natürliche Zahl n kann dabei ebenfalls vom Benutzer vorgegeben sein und erzeugt eine Verschiebung um einen festen Phasenwinkel 360°/n.According to a preferred embodiment, the time delay is determined by dividing a value of the up counter determined in the last reset step by a predetermined natural number. The natural number n can also be specified by the user and generates a shift by a fixed phase angle of 360 ° / n.

Ein weiterer Gegenstand der Erfindung ist ein System zur Synchronisation zwischen einer Datenausgaberate eines Sensors und einem Synchronisationssignal gemäß Anspruch 7. Das erfindungsgemäße System ist damit insbesondere geeignet, das erfindungsgemäße Verfahren durchzuführen. Die in Bezug auf das Verfahren dargestellten Vorteile und Ausführungsformen übertragen sich dabei direkt auf das erfindungsgemäße System.Another object of the invention is a system for synchronization between a data output rate of a sensor and a synchronization signal according to claim 7. The system according to the invention is therefore particularly suitable for carrying out the method according to the invention. The advantages and embodiments presented in relation to the method are transferred directly to the system according to the invention.

Gemäß einer bevorzugten Ausführungsform weist das System eine Schnittstelle auf, die zur Übertragung des Synchronisationssignals konfiguriert ist. Es kann sich hierbei insbesondere um eine Schnittstelle handeln, die beispielsweise dem 13C-Standard (oder alternativ dem I2C- oder dem SPI-Standard) entspricht. In diesem Fall werden die Synchronisationsereignisse intern im System gemäß der I3C-Synchronisierung generiert. Alternativ kann das Synchronisationssignal auch über eine dedizierte Signalstrecke oder über einen Mehrzweckeingang an das System übertragen werden.According to a preferred embodiment, the system has an interface which is configured to transmit the synchronization signal. This can in particular be an interface that corresponds, for example, to the 13C standard (or alternatively the I2C or the SPI standard). In this case the synchronization events are generated internally in the system according to the I3C synchronization. Alternatively, the synchronization signal can also be transmitted to the system via a dedicated signal path or a multi-purpose input.

Gemäß einer weiteren bevorzugten Ausführungsform werden die Synchronisationsereignisse durch die Veränderung eines Registerelements ausgelöst. Hierbei ist das Synchronisationssignal also gewissermaßen eine zeitliche Abfolge von Befehlen, die beispielsweise spezifische Daten in ein oder mehrere bestimmte Register des Systems schreiben. Diese Ausführungsform ist mit dem Vorhandensein anderer Schnittstellen zum Frontend (SPI/I2C/I3C etc.) verträglich und erfordert keine gesonderte Signalstrecke. Wie bei der Ausführungsform mit einer I3C-Schnittstelle werden auch hier die Synchronisationsereignisse intern im System erzeugt.According to a further preferred embodiment, the synchronization events are triggered by changing a register element. In this case, the synchronization signal is to a certain extent a time sequence of commands which, for example, write specific data into one or more specific registers of the system. This embodiment is compatible with the presence of other interfaces to the front end (SPI / I2C / I3C etc.) and does not require a separate signal path. As in the embodiment with an I3C interface, the synchronization events are also generated internally in the system.

Weitere vorteilhafte Ausführungsformen ergeben sich aus den Zeichnungen und der zugehörigen Beschreibung.Further advantageous embodiments emerge from the drawings and the associated description.

FigurenlisteFigure list

1 shows schematically a device known from the prior art for controlling the data output rate of a sensor.
2 shows schematically an embodiment of the system according to the invention.
3 shows a possible implementation of the method according to the invention.
4th shows a schematic representation of the method according to the invention.
5 illustrates the time course of the various signals generated in the method according to the invention.

Ausführungsformen der ErfindungEmbodiments of the invention

Die 1 zeigt ein System aus dem Stand der Technik, mit dem sich die Datenausgaberate (output data rate, ODR) eines Sensors 1 einstellen lässt. Die Datenverarbeitungsvorrichtung (Frontend) 10 ist dabei über eine Schnittstelle 11 mit der Sensoreinrichtung 29 verbunden mittels der sich im Register 12 die gewünschte ODR festlegen lässt. Das Teilsystem 19 der Sensoreinrichtung 29 dient der Erzeugung eines zyklischen Countdown-Signals 7, dessen Periodendauer der festgelegten ODR entspricht. Der interne Taktgeber 5' der Sensoreinrichtung 29 erzeugt zu diesem Zweck ein Taktsignal 5, über das ein Aufwärtszähler 3 getaktet wird. Der Kontrollmechanismus 13 erzeugt auf Basis des Taktsignals 5 und der aus dem Register 12 ausgelesenen ODR das zyklische Countdown-Signal 7 und steuert mit diesem die Datenausgabe des Sensors 1. Dabei werden alle Datenpfade des Sensors 1 derart dem Countdown-Signal 7 synchronisiert, dass die Ausgaben mit dem wiederholten Ablaufen des Countdowns 7 zusammenfallen. Für die Details der Implementierung sei an dieser Stelle auf die DE 10 2015 209 129 B3 verwiesen.the 1 shows a system from the prior art, with which the data output rate (ODR) of a sensor 1 can be adjusted. The data processing device (front end) 10 is thereby via an interface 11th with the sensor device 29 connected by means of the register 12th the desired ODR can be set. The subsystem 19th the sensor device 29 is used to generate a cyclical countdown signal 7th whose period corresponds to the specified ODR. The internal clock 5 ' the sensor device 29 generates a clock signal for this purpose 5 over which an up counter 3 is clocked. The control mechanism 13th generated on the basis of the clock signal 5 and the one from the register 12th read ODR the cyclic countdown signal 7th and controls the data output of the sensor with it 1 . In doing so, all data paths of the sensor 1 such as the countdown signal 7th synchronizes that the expenditure with the repeated expiry of the countdown 7th to coincide. For the details of the implementation, refer to the DE 10 2015 209 129 B3 referenced.

In der 2 ist eine Ausführungsform des erfindungsgemäßen Systems 9 dargestellt, bei dem die ODR des Sensors 1 im Gegensatz zu dem System aus 1 mittels eines äußeren Synchronisationssignals 2 geregelt wird. Zusätzlich zur Schnittstelle 11 weist das System 9 hier eine weitere Verbindung zum Frontend 10 auf, über die das Synchronisationssignal 2 an die Kontrolleinheit 6 übergegeben wird. Das Synchronisationssignal 2 kann beispielsweise aus einer zeitlichen Abfolge von Pulsen 2' bestehen, wobei jeder Puls 2' ein Synchronisationsereignis 61, 62, 63 (siehe 5) auslöst, das die Kontrolleinheit 6 dazu veranlasst, die Schritte des erfindungsgemäßen Verfahrens auszuführen. Durch das Verfahren wird wiederum ein zyklisches Countdown-Signal 7 erzeugt, das dann analog wie bei der in 1 dargestellten Vorrichtung aus dem Stand der Technik zur Steuerung des Sensors eingesetzt werden kann.In the 2 is an embodiment of the system according to the invention 9 where the ODR of the sensor 1 in contrast to the system out 1 by means of an external synchronization signal 2 is regulated. In addition to the interface 11th instructs the system 9 here is another connection to the frontend 10 on over which the synchronization signal 2 to the control unit 6th is handed over. The synchronization signal 2 can, for example, consist of a time sequence of pulses 2 ' consist, with each pulse 2 ' a synchronization event 61 , 62 , 63 (please refer 5 ) that triggers the control unit 6th caused to carry out the steps of the method according to the invention. The procedure in turn generates a cyclical countdown signal 7th generated, which is then analogous to the in 1 The device shown from the prior art can be used to control the sensor.

Ähnlich wie in der 1 kann auch hier das Frontend-System 10 über eine Schnittstelle 11 auf ein Register 12 zugreifen und durch den Registerwert beispielsweise einen Faktor festlegen, mit dem die gewünschte ODR gegenüber der durch das Synchronisationssignal 2 bestimmten Frequenz erhöht werden soll.Similar to the 1 the front-end system can also do this here 10 via an interface 11th on a register 12th access and use the register value to define, for example, a factor with which the desired ODR is compared to that provided by the synchronization signal 2 specific frequency should be increased.

In der 3 ist die Struktur der erfindungsgemäßen digitalen Phasenregelschleife (digital phase-locked loop, DPLL) schematisch dargestellt. Als Input dient hierbei das Taktsignal 5, das Synchronisationssignal 2 und (optional) ein zusätzlicher Parameter 30, der für eine vorgegebene Vervielfachung der ODR gegenüber der Frequenz des Synchronisationssignals 2 sorgt und damit die Anzahl an Ausgaben zwischen zwei Synchronisationsereignissen (samples per sync, SPS) festlegt.In the 3 the structure of the digital phase-locked loop according to the invention (digital phase-locked loop, DPLL) is shown schematically. The clock signal is used as input 5 , the synchronization signal 2 and (optional) an additional parameter 30th , that for a given multiplication of the ODR compared to the frequency of the synchronization signal 2 and thus the number of outputs between two synchronization events (samples per sync, PLC).

Der Aufwärtszähler 3 umfasst ein zugehöriges Registerelement 33, das im Takt des Signals 5 jeweils um Eins heraufgesetzt wird. Die zu den beiden Abwärtszählern 4, 4' gehörenden Registerelemente 34, 34' können durch zwei unterschiedliche Operationen geändert werden. Zum einen werden die Registerelemente 34, 34' bei jedem Takt jeweils um Eins herabgesetzt, zum anderen erfolgt bei jedem Synchronisationsereignis 61, 62, 63 eine durch die Elemente 8, 8' vermittelte Übergabe des aktuellen Registerwerts 33 in das Register des jeweils aktiven Abwärtszählers 4, 4'. Die Auswahl des aktiven Abwärtszählers 4, 4' erfolgt durch das Element 31, das den entsprechenden aktuellen Wert des Abwärtszählers 4, 4' an den Sensor 1 weitergibt und auf diese Weise ein durch die Zählerwechsel 23 zyklisch zurückgesetztes Countdown-Signal 7 erzeugt.The up counter 3 includes an associated register element 33 that is in time with the signal 5 is increased by one each time. The one for the two down counters 4th , 4 ' associated register elements 34 , 34 ' can be changed by two different operations. For one, the register elements 34 , 34 ' reduced by one for each cycle, on the other hand it takes place with each synchronization event 61 , 62 , 63 one through the elements 8th , 8th' Mediated transfer of the current register value 33 into the register of the currently active down counter 4th , 4 ' . The selection of the active down counter 4th , 4 ' takes place through the element 31 that is the corresponding current value of the down counter 4th , 4 ' to the sensor 1 passes on and in this way one through the meter change 23 cyclically reset countdown signal 7th generated.

In der 4 ist die Abfolge der Schritte des erfindungsgemäßen Verfahrens schematisch dargestellt. Tritt ein Synchronisationsereignis ein, das beispielsweise durch einen Puls 2' des Synchronisationssignals 2 ausgelöst werden kann, erfolgt der Zurücksetzungsschritt 20, in dem der aktuelle Wert des Aufwärtszählers 3 an den passiven Abwärtszähler 4, 4' weitergegeben wird und der Aufwärtszähler 3 auf null zurückgesetzt wird. Hierdurch wird der passive Abwärtszähler 4, 4' mit einem Startwert initialisiert, der dem Zeitintervall (ausgedrückt durch die entsprechende Anzahl an Takten) zwischen den letzten beiden Synchronisationsereignissen entspricht. Im Überprüfungsschritt 21 wird der aktuelle Stand des aktiven Abwärtszählers 4, 4' ausgelesen und festgestellt, ob der Wert größer Null ist. Ausgehend von dieser Bedingung erfolgt eine Verzweigung in die beiden Alternativen 24, 25. Ist der Wert kleiner oder gleich Null, so erfolgt im Zweig 24 ein Zählerwechsel 23, bei dem der aktive und der passive Zähle 4, 4' ihre Rollen tauschen. Ist der Zählerwert dagegen größer als Null, erfolgt im Zweig 25 zunächst ein Warteschritt 22, bis der aktive Abwärtszähler vollständig abgelaufen ist, gefolgt von einem Zählerwechsel 23. Mit jedem Synchronisationsereignis wird damit ein Reset des Aufwärtszählers 3, eine Übergabe des Startwerts an den passiven Zähler 4, 4' und ein (instantaner oder zeitverzögerter) Zählerwechsel 23 durchgeführt. Jeder Abwärtszähler 4, 4' liefert damit für die Zeitdauer, in der er im aktiven Zustand ist, einen Countdown, der bei jedem Zählerwechsel auf einen positiven Startwert zurückgesetzt wird, so dass sich ein zyklisches Countdown-Signal 7 ergibt.In the 4th the sequence of the steps of the method according to the invention is shown schematically. If a synchronization event occurs, for example due to a pulse 2 ' of the synchronization signal 2 can be triggered, the reset step takes place 20th , in which the current value of the up counter 3 to the passive down counter 4th , 4 ' is passed on and the up counter 3 is reset to zero. This becomes the passive down counter 4th , 4 ' initialized with a start value that corresponds to the time interval (expressed by the corresponding number of clocks) between the last two synchronization events. In the review step 21 becomes the current status of the active down counter 4th , 4 ' read out and determined whether the value is greater than zero. On the basis of this condition, a branch is made to the two alternatives 24 , 25th . If the value is less than or equal to zero, then takes place in the branch 24 a meter change 23 in which the active and the passive count 4th , 4 ' switch roles. If, on the other hand, the counter value is greater than zero, it takes place in the branch 25th first a waiting step 22nd until the active down counter has completely expired, followed by a counter change 23 . With each synchronization event, the up counter is reset 3 , a transfer of the start value to the passive counter 4th , 4 ' and an (instantaneous or time-delayed) counter change 23 accomplished. Every down counter 4th , 4 ' thus provides a countdown for the period in which it is in the active state, which is reset to a positive start value with every counter change, so that a cyclical countdown signal is generated 7th results.

In der 5 ist der zeitliche Verlauf der verschiedenen Zähler 3, 4, 4', die Abfolge der Synchronisationsereignisse 61, 62, 63 und das resultierende Countdown-Signal 7 mit den ausgelösten Datenausgaben 71, 72 dargestellt. Die verschiedenen Hilfslinien 50 dienen dazu, zeitgleich stattfindende Ereignisse in den Signalen 2, 43, 44, 45, 7 und 47 zu identifizieren. Das Synchronisationssignal 2 besteht dabei aus einer Abfolge von Pulsen 2', die die Synchronisationsereignisse auslösen. Die Synchronisationsereignisse 61, 62, 63 sind hier beispielhaft auf der Zeitachse des Signals 2 markiert. Bei jedem Synchronisationsereignis 61, 62, 63 wird der Zurücksetzungsschritt 20 des erfindungsgemäßen Verfahrens ausgeführt und der Wert des Aufwärtszählers 3 auf null gesetzt, so dass sich der sägezahnförmige Verlauf 43 ergibt. Die Signale 44 und 45 geben den zeitlichen Verlauf der Abwärtszähler 4, 4' wieder, wobei der Verlauf jeweils nur für die Zeitintervalle dargestellt ist, in denen der jeweilige Zähler 4, 4' zum Gesamtsignal 7 beiträgt. Die Abwärtszähler 4, 4' wechseln sich hierbei ab, wobei der Abwärtszähler 4 in den Zeitintervallen 54 aktiv ist und der Abwärtszähler 4' in den Intervallen 55 aktiv ist. Der jeweils nicht-aktive Abwärtszähler ist während dieser Zeit in einem passiven Zustand und die entsprechenden Bereiche der Signale 44 und 45 liefern hier keinen Beitrag zum Countdown-Signal 7. Bei jedem Nulldurchgang des Countdown-Signals 7 wird eine Ausgabe des Sensors 1 ausgelöst, so dass sich der dargestellte zeitliche Verlauf 47 der Ausgabe-Ereignisse 71, 72 ergibt.In the 5 is the chronological sequence of the various counters 3 , 4th , 4 ' , the sequence of synchronization events 61 , 62 , 63 and the resulting countdown signal 7th with the triggered data outputs 71 , 72 shown. The various guidelines 50 serve to track events occurring at the same time in the signals 2 , 43 , 44 , 45 , 7th and 47 to identify. The synchronization signal 2 consists of a sequence of pulses 2 ' that trigger the synchronization events. The synchronization events 61 , 62 , 63 are here as an example on the time axis of the signal 2 marked. At every synchronization event 61 , 62 , 63 becomes the reset step 20th of the method according to the invention carried out and the value of the up counter 3 set to zero, so that the sawtooth-shaped curve 43 results. The signals 44 and 45 give the chronological sequence of the down counters 4th , 4 ' again, the course is only shown for the time intervals in which the respective counter 4th , 4 ' to the overall signal 7th contributes. The down counters 4th , 4 ' alternate here, with the down counter 4th in the time intervals 54 is active and the down counter 4 ' in the intervals 55 is active. The respectively inactive down counter is in a passive state during this time and the corresponding areas of the signals 44 and 45 do not contribute to the countdown signal here 7th . At each zero crossing of the countdown signal 7th becomes an output of the sensor 1 triggered, so that the time course shown 47 of the output events 71 , 72 results.

Bei jedem Synchronisationsereignis 61, 62 wird der aktuelle Wert 64, 65 des Aufwärtszählers 3 im Zurücksetzungsschritt 20 als Startwert 64', 65' dem jeweils passiven Abwärtszähler 4, 4' übergeben und der Aufwärtszähler 3 wird auf null zurückgesetzt. Auf diese Weise wird die Zeit 48 zwischen den beiden Synchronisationsereignissen 61 und 61 gemessen und die Taktzahl 65, die dieser Zeitdauer 48 entspricht, als Startwert 65' des passiven Zählers 4' festgelegt. Auf den Zurücksetzungsschritt 20 erfolgt unmittelbar der Überprüfungsschritt 21 des Verfahrens, in dem der aktuelle Wert 66 des aktiven Abwärtszählers 4 ausgelesen und mit Null verglichen wird. Zum Zeitpunkt 62 ist dieser Wert 66 größer als Null, d.h. das Zeitintervall 48 ist kürzer als das unmittelbar vorhergehende. In diesem Fall wird zwar der Wert 65 des Aufwärtszählers 3 als Startwert 65' an den passiven Zähler 4' übergeben, der Zählerwechsel 23 erfolgt jedoch nicht unmittelbar, sondern erst nach dem Warteschritt 22, d.h. nachdem der aktive Zähler 4 vollständig abgelaufen ist (Zeitpunkt 67). Zu diesem Zeitpunkt 67, an dem der Zähler 4' die aktive Rolle übernimmt, hat sich sein Wert durch den Warteschritt 22 gegenüber dem Startwert 65' auf 68 reduziert und das Countdown-Signal 7 springt an dieser Stelle entsprechend von Null auf den Wert 68', der dem aktuellen Wert 68 des (jetzt aktiven) Abwärtszählers 4' entspricht. Zum Zeitpunkt 71, zu dem das Countdown-Signal 7 den Wert Null annimmt, wird eine Ausgabe des Sensors 1 ausgelöst.At every synchronization event 61 , 62 becomes the current value 64 , 65 of the up counter 3 in the reset step 20th as a starting value 64 ' , 65 ' the respective passive down counter 4th , 4 ' passed and the up counter 3 is reset to zero. In this way the time becomes 48 between the two synchronization events 61 and 61 measured and the number of cycles 65 that this length of time 48 corresponds to, as a start value 65 ' of the passive counter 4 ' set. On the reset step 20th the verification step takes place immediately 21 of the procedure in which the current value 66 of the active down counter 4th is read out and compared with zero. At the time 62 is this value 66 greater than zero, ie the time interval 48 is shorter than the immediately preceding one. In this case, the value will 65 of the up counter 3 as a starting value 65 ' to the passive counter 4 ' passed, the meter change 23 does not take place immediately, however, but only after the waiting step 22nd , ie after the active counter 4th has fully expired (point in time 67 ). At this time 67 at which the meter 4 ' takes on the active role, its value has increased through the waiting step 22nd compared to the starting value 65 ' on 68 reduced and the countdown signal 7th jumps accordingly from zero to the value at this point 68 ' that corresponds to the current value 68 of the (now active) down counter 4 ' is equivalent to. At the time 71 to which the countdown signal 7th becomes zero, it becomes an output from the sensor 1 triggered.

Das nachfolgende Zeitintervall 49 bis zum nächsten Synchronisationsereignis 63 ist wiederum länger und der nun aktive Abwärtszähler 4' erreicht den Wert Null zum Zeitpunkt 69, bevor das Synchronisationsereignis 63 eingetreten ist. Beim Nulldurchgang 69 wird eine weitere Datenausgabe 72 des Sensors 1 getriggert. Tritt das Synchronisationsereignis 63 schließlich ein, so ergibt sich im Überprüfungsschritt 21 ein Wert 70 des aktiven Zählers 4', so dass an dieser Stelle der Zählerwechsel 23 unmittelbar, d.h. ohne den Warteschritt 22 erfolgt.The subsequent time interval 49 until the next synchronization event 63 is again longer and the now active down counter 4 ' reaches the value zero at the point in time 69 before the synchronization event 63 has occurred. At the zero crossing 69 becomes another data output 72 of the sensor 1 triggered. The synchronization event occurs 63 finally, it results in the verification step 21 a value 70 of the active counter 4 ' so that at this point the counter change 23 immediately, ie without the waiting step 22nd he follows.

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Zitierte PatentliteraturPatent literature cited

WO 2015/073262 A1 [0003]
WO 2017/070588 A1 [0003]
DE 102015209129 B3 [0005, 0013, 0024]

Claims

Method for synchronization between a data output rate of a sensor (1) and a synchronization signal (2), an up counter (3) and two down counters (4, 4 ') being controlled by a clock signal (5) in such a way that the up counter (3) at is increased by one every cycle of the clock signal (5) and both down counters (4, 4 ') are decreased by one at every cycle, with one of the two down counters (4, 4') being in an active state and the other at every point in time Down counter (4, 4 ') is in a passive state, characterized in that the sensor (1) outputs data when the active down counter (4, 4') reaches the value zero, the synchronization signal (2) being a sequence of chronologically successive synchronization events (61, 62, 63) triggers and for each synchronization event (61, 62, 63) the following steps are carried out: counter (3) a start value (64 ', 65') is transferred to the passive down counter (4, 4 ') and the up counter (3) is reset to zero, - In a checking step (21) the current value (60, 70 ) of the active down counter (4, 4 ') and checks whether the determined value (60, 70) is greater than zero, the following additional steps being carried out as a function of this check: - if the determined value (60, 70) of the active down counter (4, 4 ') is greater than zero, there is a waiting step (22) until the active down counter (4, 4') reaches the value zero, with a counter change (23) being carried out when the value zero is reached, in which the active down counter (4, 4 ') is put into a passive state and the passive down counter (4, 4') is put into an active state - if the determined value of the active down counter (4, 4 ') is not greater than zero a counter change (23) takes place in which the active down counter (4, 4 ') is put into a passive state and the passive down counter (4, 4') is put into an active state.

Procedure according to Claim 1 , the value (64, 65) of the up-counter (3) being transferred to the passive down-counter (4, 4 ') as the start value (64', 65 ') in the resetting step (20).

Procedure according to Claim 1 , the value (64, 65) of the up counter (3) being divided by an integer in the resetting step (20) and the result being transferred to the passive down counter (4, 4 ') as the start value (64', 65 ').

Procedure according to Claim 3 , the division being carried out by a bit-wise shift, in particular by an arithmetic bit-wise shift to the right.

Method according to one of the preceding claims, wherein the value (64, 65) of the up counter (3) is first read out in the resetting step (20) and then transferred to the passive down counter (4, 4 ') after a time delay.

Procedure according to Claim 5 , wherein the time delay is determined by dividing a value (64, 65) of the up counter (3) determined in the last reset step (20) by a predetermined natural number.

System (9) for synchronization between a data output rate of a sensor (1) and a synchronization signal (2), the system (9) having the sensor (1) and a control unit (6), the control unit (6) having an up counter (3 ) and two down counters (4, 4 ') and configured in such a way that the up counter (3) is incremented by one for each cycle of a clock signal (5) and both down counters (4, 4') are decreased by one for each cycle , wherein at each point in time one of the two down counters (4, 4 ') is in an active state and the other down counter (4, 4') is in a passive state, characterized in that the control unit (6) is configured to produce a Trigger data output of the sensor (1) when the active down counter (4, 4 ') reaches the value zero, the synchronization signal (2) triggering a sequence of chronologically successive synchronization events (61, 62, 63) and the control unit (3) to do so configured for each synchronization event, the steps of the procedure are according to Claim 1 to execute.

System (9) according to Claim 7 , wherein the system (9) has an interface which is configured to transmit the synchronization signal (2).

System (9) according to Claim 7 or 8th , the synchronization events (61, 62, 63) being triggered by a change in a register element.