DE4016951C1

DE4016951C1 - Dividing frequency of input signal - using counters for positive and negative flanks of pulses and decoding signals from results

Info

Publication number: DE4016951C1
Application number: DE19904016951
Authority: DE
Inventors: Wilfried Dipl.-Ing. Kozel (Fh), 7150 Backnang, De
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1990-05-25
Filing date: 1990-05-25
Publication date: 1991-08-29
Anticipated expiration: 2010-05-26

Abstract

A first counter counts the positive flanks of an input, and a second counter the negative flank 1 , or vice versa. Both counters are operated to count alternately module n and module (n + 1) so the count periods are n and n + 1 periods from both counters are or plural sequential states are spike-free decoded to form decode signals, from these there is desired the output. The selection of the states to be decoded from both counters and the formation of the output from the decode signals is such that the spacing of the positive output flanks is (n + 1/2) divided by f, where f is the input frequency. ADVANTAGE - Constant jitter-free output.

Description

Die Erfindung betrifft ein Verfahren zur Teilung der Frequenz eines Eingangssignals nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a method for dividing the frequency an input signal according to the preamble of claim 1.

Für viele Anwendungen, wie z. B. bei Geräten der Fernsehtechnik und in der Meßtechnik ist es notwendig, bei vorgegebenen Signalen die Frequenz zu teilen.For many applications, such as B. in devices of Television technology and measurement technology, it is necessary to given signals to share the frequency.

Beispielsweise aus dem Patent US 46 58 406 ist ein Frequenzteiler mit nicht ganzem Teilfaktor (a+b/c, a, b ε |N_o, c ε |N, b/c<1) bekannt. Der gewünschte nicht ganze Teilfaktor wird erreicht, indem abwechselnd zwischen zwei Wegen mit ganzzahligen Frequenzteilern, von denen einer durch einen höheren als den gewünschten Teilfaktor (a+1) und der andere durch einen niedrigen als den gewünschten Teilfaktor (a) teilt, umgeschaltet wird. Das Tastverhältnis des Umschaltens ist dabei so gewählt, daß sich der gewünschte nicht ganze Teilfaktor im Mittel ergibt. Der Frequenzteiler kann mit zwei programmierbaren Zählern und logischen Verknüpfungsmitteln realisiert werden. Das erzeugte Ausgangssignal weist einen Jitter auf, der im Bereich einer Taktperiode des höherfrequenten Taktes liegt. Die beiden programmierbaren Zähler können so gesetzt werden, daß sie Ausgangspulse nach Y1 bzw. Y2 Takten erzeugen, wobei die Zahl der Takte Y1 bzw. Y2 verändert werden kann. Die Länge der Zählperioden ist also veränderbar.For example, from the US Pat. No. 4,658,406, a frequency divider with a partial factor (a + b / c, a, b ε | N _o , c ε | N, b / c <1) is known. The desired partial factor is not achieved by alternately switching between two paths with integral frequency dividers, one of which divides by a higher than the desired partial factor (a + 1) and the other by a lower than the desired partial factor (a). The duty cycle of the switchover is chosen so that the desired partial factor, which is not whole, results on average. The frequency divider can be implemented with two programmable counters and logical logic devices. The generated output signal has a jitter that is in the range of one clock period of the higher-frequency clock. The two programmable counters can be set in such a way that they generate output pulses after Y 1 or Y 2 cycles, whereby the number of cycles Y 1 or Y 2 can be changed. The length of the counting periods can therefore be changed.

Aus der DE 29 10 917 A1 ist eine Teilerschaltung bekannt, die bei einem externen Taktsignal der Frequenz N ein Ausgangssignal der Frequenz N/(M+0,5) mit M ε |N erzeugt. Die Schaltung sieht eine Taktsignalquelle vor, die ein erstes und ein zweites Taktsignal der Frequenz N liefert, die sich nicht überlappen. Es ist weiterhin eine erste Logikeinrichtung vorhanden, die auf einen vorgegebenen Übergang im ersten Taktsignal anspricht, um ein erstes Ausgangssignal zu erzeugen, welches eine Dauer hat, die drei Zyklen des ersten Taktsignals nicht überschreitet, daß weiterhin eine zweite Logikeinrichtung Vorgesehen ist, welche auf das erste und das zweite Taktsignal anspricht, um ein zweites Ausgangssignal M+0,5 Zyklen des ersten Taktsignals nach der Erzeugung des ersten Taktsignals hervorzurufen, welches eine Dauer hat, die drei Zyklen des ersten Taktsignals nicht überschreitet, wobei M eine positive ganze Zahl ist, daß weiterhin eine dritte Logikeinrichtung vorgesehen ist, welche auf das Vorhandensein von entweder dem ersten oder dem zweiten Ausgangssignal anspricht, um ein drittes Ausgangssignal zu erzeugen, welches eine Frequenz von N/(M+0,5) aufweist, und daß eine vierte Logikeinrichtung vorhanden ist, welche auf ein Steuersignal anspricht, welches einen ersten und einen zweiten Zustand annehmen kann, wodurch die Teilerschaltung ein drittes Ausgangssignal mit einer Frequenz von N/(M+0,5) erzeugt, wenn das Steuersignal seinen ersten Zustand hat, während das dritte Ausgangssignal mit einer Frequenz von N/(M+1) erzeugt wird, wenn das Steuersignal seinen zweiten Zustand hat. A divider circuit is known from DE 29 10 917 A1, which with an external clock signal of frequency N. Output signal of the frequency N / (M + 0.5) generated with M ε | N. The Circuit provides a clock signal source, the first and provides a second clock signal of frequency N, which is not overlap. It is also a first logic device existing on a given transition in the first Clock signal responds to a first output signal generate, which has a duration, the three cycles of the first Clock signal does not exceed that continues to be a second Logic device is provided, which applies to the first and the second clock signal is responsive to a second output signal M + 0.5 cycles of the first clock signal after the generation of the to produce the first clock signal, which has a duration that does not exceed three cycles of the first clock signal, where M is a positive integer that continues to be a third Logic device is provided, which is based on the presence from either the first or the second output signal responds to generate a third output signal which has a frequency of N / (M + 0.5) and that a fourth Logic device is present, which is based on a control signal which addresses a first and a second state can assume, whereby the divider circuit a third Output signal generated with a frequency of N / (M + 0.5) if the control signal has its first state, while the third Output signal with a frequency of N / (M + 1) is generated, when the control signal is in its second state.

Ein Verfahren zum Erzeugen zweier Züge elektrischer Impulse, deren Frequenzverhältnis keine ganze Zahl ist, ist aus der DE-OS 23 12 494 bekannt. Einem Frequenzteiler wird ein erster Zug elektrischer Impulse der Frequenz f1 zugeführt und am Ausgang des Frequenzteilers wird ein zweiter Zug von Impulsen mit der Frequenz f2=f1/N, N nicht ganze Zahl, erhalten. Im Frequenzteiler ist ein Zähler vorgesehen, der a- mal N1 und b- mal N2 Impulse zählt und so umgeschaltet wird, daß (a N1+b N2)/(a+b) der Zahl N mit der gewünschten Genauigkeit nahekommt.A method for generating two trains of electrical pulses, the frequency ratio of which is not an integer, is known from DE-OS 23 12 494. A first train of electrical pulses of frequency f 1 is fed to a frequency divider and a second train of pulses with frequency f 2 = f 1 / N, N not an integer, is obtained at the output of the frequency divider. A counter is provided in the frequency divider, which counts a times N 1 and b times N 2 pulses and is switched so that (a N 1 + b N 2 ) / (a + b) approaches the number N with the desired accuracy .

Es ist auch bekannt, zur Erzielung eines nicht ganzzahligen Teilfaktors der Form n+1/2, n ε |N, die Frequenz des Eingangssignals zu verdoppeln und dann durch einen ganzzahligen Faktor zu teilen. Für die Frequenzverdoppelung ist jedoch zusätzlicher Schaltungsaufwand notwendig und in der Praxis kann die Frequenzverdopplung auch nachteilig sein, z. B. wegen einer begrenzten Übertragungsbandbreite, wegen der Gefahr einer Schwingneigung oder wegen Störstrahlung.It is also known to achieve an integer Partial factor of the form n + 1/2, n ε | N, the frequency of the To double input signal and then through one to share integer factor. For frequency doubling however, additional circuitry is necessary and in the Practice can the frequency doubling may also be disadvantageous, e.g. B. because of a limited transmission bandwidth, because of the risk of a Tendency to vibrate or due to interference.

Es ist Aufgabe der Erfindung, ein Verfahren zur Teilung der Frequenz eines Eingangssignals mit dem Teilfaktor n+1/2, n ε |N anzugeben, das mit wenig Aufwand realisierbar ist und ein Ausgangssignal mit einem konstanten Takt liefert.It is an object of the invention to provide a method for dividing the Frequency of an input signal with the sub-factor n + 1/2, n ε | N specify that can be realized with little effort and a Output signal with a constant clock provides.

Die Aufgabe wird durch Verfahren mit den Merkmalen des Anspruches 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.The task is accomplished through procedures with the characteristics of Claim 1 solved. Advantageous further developments are in the Subclaims specified.

Das erfindungsgemäße Verfahren geht davon aus, daß neben der positiven Taktflanke auch die negative Taktflanke ausgenutzt werden kann, und je ein Zähler mit einer Taktflanke (positiv o. negativ) arbeiten kann. Die beiden Zähler werden so gesteuert, daß beide abwechselnd modulo n und modulo (n+1) zählen. Aus den Zählerständen beider Zähler wird jeweils ein Signal dekodiert. Diese Dekodiersignale können einen oder mehrere Takte lang sein. Eine abwechselnde Umschaltung zwischen den beiden Dekodiersignalen führt zu einem Ausgangssignal, das eine konstante Periodendauer hat, die dem (n+1/2)-fachen der Periodendauer des Eingangssignals entspricht.The inventive method assumes that in addition to the positive clock edge also uses the negative clock edge can be, and one counter each with a clock edge (positive o. negative) can work. The two counters are controlled that both alternately count modulo n and modulo (n + 1). Out The counts of both counters are given a signal decoded. These decoding signals can be one or more clocks To be long. An alternate switch between the two Decoding signals result in an output signal that is one has a constant period that is (n + 1/2) times the Period of the input signal corresponds.

Ein Frequenzteiler, der nach dem erfindungsgemäßen Verfahren arbeiten soll, kann aus einer relativ einfachen digitalen Schaltung bestehen, die in Gate Arrays integrierbar ist.A frequency divider, according to the inventive method Should work from a relatively simple digital Circuit exist that can be integrated into gate arrays.

Beim erfindungsgemäßen Verfahren zur Teilung einer Frequenz mit einem nichtganzzahligen Teilfaktor der Form n+1/2, n ε |N ist es nicht notwendig eine Frequenzverdopplung durchzuführen. Der dazu notwendige Schaltungsaufwand entfällt also. Der Frequenzteiler kann mit zwei Zählern, einigen Flip-Flops und logischen Verknüpfungsmitteln realisiert werden. Wenn das Eingangssignal ein Tastverhältnis von 1 : 2 aufweist (hier: Dauer eines logischen Zustandes/Periodendauer) so ist das Ausgangssignal nahezu jitterfrei herstellbar. Der Jitter wird in der Hauptsache von der Genauigkeit des Tastverhältnisses des Eingangssignals bestimmt. Er hängt außerdem von der unterschiedlichen Durchlaufzeit der beiden Zähler ab. Der auftretende Jitter ist bei normalen Abweichungen des Tastverhältnisses von 1 : 2 gegenüber dem Jitter eines gemäß der US 46 58 406 erzeugten Ausgangssignals wesentlich geringer.In the inventive method for dividing a frequency a non-integer sub-factor of the form n + 1/2, n ε | N it is not necessary to double the frequency. The the circuitry required for this is therefore eliminated. The Frequency divider can use two counters, some flip-flops and logical linking means can be realized. If that Input signal has a duty cycle of 1: 2 (here: duration of a logical state / period duration) Output signal can be produced almost without jitter. The jitter is in the main thing from the accuracy of the duty cycle of the Input signal determined. It also depends on the different throughput time of the two counters. The Occurring jitter is with normal deviations of the Duty cycle of 1: 2 compared to the jitter according to the US 46 58 406 generated output signal much lower.

Das erfindungsgemäße Verfahren arbeitet mit zwei Zählern, die eine umschaltbare Zählperiode von n oder n+1 Takten haben. Sie werden so angesteuert, daß sie abwechselnd eine Zählperiode von n und n+1 Takten haben. Bei beiden Zählern werden zur Bildung des Ausgangssignals einer oder mehrere aufeinanderfolgende Zählschritte spikefrei dekodiert. Ein Umschaltesignal, das einmal pro Zählperiode kippt, also seinen Zustand wechselt, wird aus einem geeigneten Zustand eines der beiden Zähler spikefrei dekodiert. Durch abwechselndes Umschalten zwischen den beiden Dekodiersignalen der Zähler mit Hilfe des Umschaltesignals wird das Ausgangssignal gewonnen. Der Zustand sollte so gewählt sein, daß die beiden Dekodiersignale beim Kippen des Umschaltesignals den gleichen logischen Pegel aufweisen. Dadurch und durch die Spikefreiheit der an der Umschaltung beteiligten Signale ist gewährleistet, daß im Ausgangssignal keine Spikes entstehen, und daß das Ausgangssignal A als Takt weiter verwendet werden kann. Die zu dekodierenden Zustände der beiden Zähler werden so ausgewählt und mittels der oben beschriebenen Umschaltung so zu einem Ausgangssignal zusammengefaßt, daß der Abstand der positiven Flanken des Ausgangssignals (n+1/2) 1/f (f Frequenz des Eingangssignals) beträgt.The inventive method works with two counters have a switchable counting period of n or n + 1 cycles. they are controlled so that they alternate a counting period of have n and n + 1 bars. Both counters are used for education the output signal one or more consecutive Counting steps decoded without spikes. A toggle signal that tilts once per counting period, i.e. changes its state from a suitable state one of the two meters is free of spikes decoded. By alternately switching between the two Decoding signals of the counter with the help of the changeover signal the output signal is obtained. The condition should be chosen that the two decoding signals when tilting the switching signal have the same logic level. Through that and through that There is no spike in the signals involved in the switchover ensures that there are no spikes in the output signal, and that the output signal A can continue to be used as a clock. The states of the two counters to be decoded are thus selected and so by means of the switchover described above an output signal summarized that the distance of the positive edges of the output signal (n + 1/2) 1 / f (f frequency of the input signal).

Es können zwei Möglichkeiten angegeben werden, wie die unterschiedlichen Längen der Zählperioden in den Zählern realisiert werden:Two options can be specified, such as different lengths of the counting periods can be realized in the counters:

1.) The counters have n + 1 states. With With the help of a control input, each of the two counters can have one State m, 0 m n + 1, skip.
2.) The counters have n States on. With the help of a control input, anyone can both counters are caused to have a state m, 0 n stop a bar longer. Count in both cases the counter with the frequency f of the input signal and can State m is the same or different for the two counters be.

Zur Steuerung der Zähler sind ebenfalls mehrere Möglichkeiten angegeben:There are also several options for controlling the counters:

1.) The two counters are operated by an internal generated counter state signal controlled by one of the is derived from both counters. The counter status signal flips once per period. To generate the counter status signal uses a state k of a counter, where k ≠ m, ie with the State of the skipped or in the longer stay is not may match. The counter status signal toggles when the State k was reached.
2.) The two counters control each other in the event that a state m one skips each other. The state m is then for both Counter equal. The generation of a counter status signal is unnecessary. This option proves to be special advantageous.

Eine besonders vorteilhafte Ausführungsform ist in Unteranspruch 7 beschrieben. Sie weist den Vorteil auf, daß zur Erzeugung des Ausgangssignals direkt von einem Zählerzustand, der nur abwechselnd in einem der Zähler auftritt, ausgegangen werden kann. Dadurch ist der Aufbau des Frequenzteilers weiter vereinfacht. Ein Dekodiersignal wird nur bei jeweils einem Zähler erzeugt, eine einfache ODER-Verknüpfung der Dekodiersignale kann die Umschaltung zwischen den Dekodiersignalen ersetzen. Ein Umschaltesignal muß nicht erzeugt werden. A particularly advantageous embodiment is in the subclaim 7 described. It has the advantage that to generate the Output signal directly from a counter state that only alternately occurs in one of the counters can. As a result, the structure of the frequency divider is wider simplified. A decoding signal is only used for one Counter generates a simple OR operation of the Decoding signals can be switched between the Replace decoding signals. A changeover signal does not have to be generated will.

Ausführungsbeispiele der Erfindung sollen anhand der Zeichnungen erläutert werden. Es zeigen:Embodiments of the invention are intended to be based on the drawings are explained. Show it:

Fig. 1 ein Zeitdiagramm für ein Verfahren mit Zählerzustandssignal und Umschaltesignal und mit abwechselndem Überspringen eines Zustandes der Zähler. Fig. 1 is a timing diagram for a method with counter state signal and changeover signal and with alternately skipping a state of the counter.

Fig. 2 ein Zeitdiagramm für ein Verfahren mit abwechselndem Anhalten bei einem Zählerzustand. Fig. 2 is a timing diagram for a method with alternating stopping in a counter state.

Fig. 3 ein Zeitdiagramm für ein Verfahren bei dem die Zähler sich gegenseitig steuern. Fig. 3 is a timing diagram for a method in which the counters control each other.

Fig. 4 ein Zeitdiagramm für ein Verfahren ohne Umschaltesignal. Fig. 4 is a timing diagram for a method without a changeover signal.

Auf allen Zeitdiagrammen ist zunächst der Takt eines Eingangssignals E dargestellt. Die Periodendauer beträgt T. Das Tastverhältnis ist hier idealer Weise genau 1 : 1. Das Verfahren benötigt zwei Zähler Z1 und Z2. In der zweiten und der untersten Zeile sind die Zustände der Zähler Z1 und Z2 dargestellt. Der Zähler Z1 zählt mit der positiven Taktflanke des Taktes des Eingangssignals E, der Zähler Z2 mit der negativen Taktflanke. Dies könnte natürlich auch umgekehrt sein. Das erfindungsgemäße Verfahren erzeugt ein Ausgangssignal A, dessen Takt in der Mitte der Figuren dargestellt ist. Die Periodendauer ist konstant und beträgt T (n+1/2), n ε |N. Laufzeitunterschiede sind in den Figuren nicht berücksichtigt.The clock of an input signal E is initially shown on all time diagrams. The period is T. The duty cycle is ideally exactly 1: 1 here. The method requires two counters Z 1 and Z 2 . The states of the counters Z 1 and Z 2 are shown in the second and the bottom line. The counter Z 1 counts with the positive clock edge of the clock of the input signal E, the counter Z 2 with the negative clock edge. This could of course also be the other way around. The method according to the invention generates an output signal A, the clock of which is shown in the middle of the figures. The period is constant and is T (n + 1/2), n ε | N. Time differences are not taken into account in the figures.

In Fig. 1 ist ein Zeitdiagramm dargestellt, in dem ein Teilfaktor von 4,5 erreicht werden soll. Beide Zähler Z1, Z2 weisen fünf Zustände auf. Aus dem Zustand 1 des Zählers Z2 wird ein Zählerzustandssignal Z3 erzeugt, das immer dann zwischen seinen beiden möglichen Zuständen wechselt, wenn der Zähler Z2 den Zustand 1 annimmt. Ist der Pegel des Zählerzustandssignals Z3=1, so wird im Zähler Z2 der Zustand m₂=3 übersprungen. Ist der Pegel des Zählerzustandssignals Z3=0, so wird im Zähler Z1 der Zustand m₁=2 übersprungen. Aus dem Zustand 1 des Zählers Z1 wird ein spikefreies Dekodiersignal DZ1 erzeugt. Analog wird aus dem Zustand 2 des Zählers Z2 ein spikefreies Dekodiersignal DZ2 erzeugt. Das Zählerzustandssignal Z3 dient gleichzeitig als Umschaltesignal US, zum Umschalten zwischen den beiden Dekodiersignalen DZ1 und DZ2. Durch das Umschalten zwischen den Dekodiersignalen DZ1 und DZ2 wird ein Ausgangssignal A erzeugt. Das Ausgangssignal weist zwischen zwei positiven Flanken einen Abstand von 4,5×T auf.In Fig. 1, a timing diagram is shown in which a part is to be achieved factor of 4.5. Both counters Z 1 , Z 2 have five states. From the state 1 of the counter Z 2 , a counter state signal Z 3 is generated which always changes between its two possible states when the counter Z 2 assumes the state 1 . If the level of the counter status signal Z 3 = 1, the status m ₂ = 3 is skipped in the counter Z 2 . If the level of the counter status signal Z 3 = 0, the status m ₁ = 2 is skipped in the counter Z 1 . A spike-free decoding signal DZ 1 is generated from state 1 of counter Z 1 . Analogously, a spike-free decoding signal DZ 2 is generated from state 2 of counter Z 2 . The counter status signal Z 3 also serves as a switchover signal US for switching between the two decoding signals DZ 1 and DZ 2 . An output signal A is generated by switching between the decoding signals DZ 1 and DZ 2 . The output signal has a distance of 4.5 × T between two positive edges.

In Fig. 2 ist ebenfalls ein Zeitdiagramm dargestellt, in dem ein Teilfaktor von 4,5 erreicht werden soll. Beide Zähler weisen hier vier Zustände auf. Das Zählerzustandssignal Z3 und Umschaltesignal US wird aus dem Zustand 0 des Zählers Z2 erzeugt. Je nach Pegel des Zählerzustandssignals Z3 wird in einem der beiden Zähler statt nur einem Takt, zwei Takte lang im Zustand 3 verweilt. Dadurch zählen die Zähler abwechselnd modulo 4 und modulo 5. In den Dekodiersignalen DZ1 und DZ2 werden zwei aufeinanderfolgende Zustände 1 und 2 spikefrei dekodiert. Das Ausgangssignal A wird aus den Dekodiersignalen DZ1, DZ2 mit dem Umschaltesignal US gebildet. Zur Bildung der Dekodiersignale darf der Zustand, der manchmal doppelt auftritt, nicht verwendet werden.In FIG. 2, a timing diagram is also shown, in which a part is to be achieved factor of 4.5. Both counters have four states here. The counter status signal Z 3 and switchover signal US are generated from the status 0 of the counter Z 2 . Depending on the level of the counter state signal Z 3 , one of the two counters remains in state 3 for two clocks instead of just one clock cycle. As a result, the counters alternate between modulo 4 and modulo 5 . In the decoding signals DZ 1 and DZ 2 , two successive states 1 and 2 are decoded without spikes. The output signal A is formed from the decoding signals DZ 1 , DZ 2 with the switchover signal US. The state, which sometimes occurs twice, must not be used to form the decoding signals.

In Fig. 3 soll die Periodendauer T des Eingangssignals E mit einem Teilfaktor von 4,5 multipliziert werden. Das Ausgangssignal A soll also eine konstante Periodendauer von 4,5×T aufweisen (n=4). Die beiden Zähler Z1, Z2 benutzen den Zustand n=4, um den anderen Zähler auf den darauf folgenden Zustand, also den Zustand 0, zu setzen. Jeder Zähler weist n+1, also fünf Zustände auf. Da die Zähler sich aber in jeder Zählperiode abwechselnd setzen und damit abwechselnd einen Zustand überspringen, zählen die Zähler abwechselnd modulo 4 und modulo 5. Sie haben also eine gemittelte Periodendauer von 4,5×T. Durch die gegenseitige Beeinflußung der beiden Zähler Z1 und Z2 wird erreicht, daß die Zähler einander abwechselnd vorauseilen und der vorauseilende Zähler den anderen setzt, sie sich also abwechselnd setzen. Von jedem der beiden Zähler Z1 und Z2 wird ein Zählschritt, nämlich der Zustand j=2, oder werden mehrere aufeinanderfolgende Zählschritte spikefrei dekodiert. Es werden die Dekodiersignale DZ1 und DZ2 gebildet. Das Ausgangssignal A wird gebildet, indem zwischen den beiden Dekodiersignalen DZ1 und DZ2 von Zähler Z1 und Zähler Z2 mit Hilfe des spikefrei erzeugten Umschaltesignals US umgeschaltet wird. Dadurch und durch die Spikefreiheit der an der Umschaltung beteiligten Signale ist gewährleistet, daß im Ausgangssignal keine Spikes entstehen, und daß das Ausgangssignal A als Takt weiter verwendet werden kann.In Fig. 3, the period T to the input signal E are multiplied by a factor of 4.5 part. The output signal A should therefore have a constant period of 4.5 × T (n = 4). The two counters Z 1 , Z 2 use the state n = 4 to set the other counter to the subsequent state, that is to say the state 0. Each counter has n + 1, i.e. five states. However, since the counters alternate in each counting period and thus alternately skip a state, the counters count modulo 4 and modulo 5 alternately. So you have an average period of 4.5 × T. As a result of the mutual influence of the two counters Z 1 and Z 2 , the counters alternately lead one another and the preceding counter sets the other, that is, they set themselves alternately. From each of the two counters Z 1 and Z 2 , one counting step, namely the state j = 2, or several successive counting steps are decoded without spikes. The decoding signals DZ 1 and DZ 2 are formed. The output signal A is formed by switching between the two decoding signals DZ 1 and DZ 2 of counter Z 1 and counter Z 2 with the aid of the switching signal US generated without spikes. This and the fact that the signals involved in the switchover are free of spikes ensures that no spikes occur in the output signal and that the output signal A can continue to be used as a clock.

In Fig. 4 soll ein Teilfaktor von 3,5 erreicht werden. Die beiden Zähler weisen also vier Zählzustände auf. Sie beeinflußen sich wiederum gegenseitig, wobei das Setzen des einen Zähler dann erfolgt, wenn der vorauseilende Zähler den Zustand m=2 erreicht hat. Verwendet man genau diesen Zustand, um im Ausgangssignal A einen Impuls zu erzeugen, so entsteht ein Ausgangssignal mit der gewünschten Frequenz. Es ist dazu nur notwendig, den Zustand 2 spikefrei zu decodieren und die beiden Dekodiersignale in einem OR-Gatter zu verknüpfen. Durch die Wahl von j=m wird ein Umschaltesignal US also überflüssig.A partial factor of 3.5 is to be achieved in FIG . The two counters therefore have four counting states. They in turn influence each other, the one counter being set when the leading counter has reached the state m = 2. If exactly this state is used to generate a pulse in the output signal A, an output signal with the desired frequency is produced. It is only necessary to decode state 2 without spikes and to link the two decoding signals in an OR gate. By choosing j = m, a changeover signal US is therefore superfluous.

Claims

1. Method for dividing the frequency (f) of an input signal (E) with two counters (Z 1 , Z 2 ), the lengths of the counting periods of the two counters (Z 1 , Z 2 ) being changeable and the sub-factor not being an integer from of the form n + 1/2, n ε | N, is characterized by the following process steps:

a) The first counter (Z 1 ) counts with the positive clock edge of the input signal (E), the second counter (E 2 ) with the negative clock edge or vice versa.
b) The two counters (Z 1 , Z 2 ) are controlled so that they count alternately modulo n and modulo n + 1, the counting periods of both counters (Z 1 , Z 2 ) thus consist alternately of n and n + 1 clocks.
c) Both counters (Z 1 , Z 2 ) each decode one or more consecutive states without spikes and each form a decoding signal (DZ 1 , DZ 2 ).
d) An output signal (A) is obtained from the decoding signals (DZ 1 , DZ 2 ).
e) The selection of the states of the two counters (Z 1 , Z 2 ) to be decoded and the formation of the output signal (A) from the decoding signals (DZ 1 , DZ 2 ) is carried out in such a way that the distance between the positive clock edges of the output signal (A) is (n + 1/2) × 1 / f.

2. The method according to claim 1, characterized in that a switchover signal (US) is decoded spike-free from the states of one of the two counters (Z 1 ), such that the switchover signal (US) always changes between its two states when the counter (Z 1 ) has reached a state j, the state j occurring exactly once in each counting period of the counter (Z 1 ) and both decoding signals (DZ 1 , DZ 2 ) having the same logic level if the switchover signal (US) between the Decode signals (DZ 1 , DZ 2 ) switches and that with the help of the switch signal (US) is switched between the decoding signals (DZ 1 , DZ 2 ) to form the output signal (A).

3. The method according to any one of claims 1 or 2, characterized in that the counters (Z 1 , Z 2 ) have n + 1 states that each of the two counters (Z 1 , Z 2 ) can be controlled so that it has one State m, 0 mn + 1, skips and that the states m for the two counters (Z 1 , Z 2 ) can be different.

4. The method according to any one of claims 1 or 2, characterized in that the counters (Z 1 , Z 2 ) have n states that each of the two counters (Z 1 , Z 2 ) can be controlled so that it is in one state m, 0 mn, remains one clock longer and that the states n can be different for both counters (Z 1 , Z 2 ).

5. The method according to any one of claims 1 to 4, characterized in that one of the two counters (Z 1 ) generates a counter status signal (Z 3 ) which controls the two counters (Z 1 , Z 2 ), the counter status signal (Z 3 ) changes its logic level once per counting period when the counter (Z 1 ) assumes a state k which does not correspond to the skipped or extended state m.

6. The method according to claim 3, characterized in that when one of the counters (Z 1 , Z 2 ) reaches the state m, 0 mn + 1, a signal is decoded with which the other counter is caused to state m to skip and that the state m is the same state for both counters (Z 1 , Z 2 ).

7. The method according to claim 6, characterized in that the state m, which is alternately skipped by one of the counters (Z 1 , Z 2 ), serves to form the decoding signals (DZ 1 , DZ 2 ) and the output signal (A) by an OR summary is formed from the decoding signals (DZ 1 , DZ 2 ).