DE102016124670A1 - Thyristor and method of making a thyristor - Google Patents

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Abstract

Die Erfindung betrifft einen Thyristor mit einem Halbleiterkörper, der eine erste Halbleiterzone eines ersten Leitungstyps aufweist, wobei der Halbleiterkörper eine, mit einer Innenseite der ersten Halbleiterzone in Kontakt stehende und bis zum Halbleiterkörperrand sich erstreckende, zweite Halbleiterzone eines zweiten Leitungstyps aufweist, wobei der Halbleiterkörper eine auf der zweiten Halbleiterzone angeordnete dritte Halbleiterzone des ersten Leitungstyps und eine in der dritten Halbleiterzone angeordnete vierte Halbleiterzone des zweiten Leitungstyps aufweist, wobei der Halbleiterkörper eine, in einem Halbleiterkörperrandbereich, an der zweiten Halbleiterzone angeordnete fünfte Halbleiterzone des zweiten Leitungstyps aufweist, deren erste Außenfläche einen Bereich einer zweiten Halbleiterkörperhauptseite ausbildet, wobei die fünfte Halbleiterzone parallel zum Halbleiterkörperrand verläuft, wobei der Halbleiterkörper eine, von einer ersten Fläche der zweiten Halbleiterkörperhauptseite ausgehende, parallel zum Halbleiterkörperrand verlaufende und bis in die zweite Halbleiterzone hineinreichende, erste Ausnehmung aufweist. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung eines Thyristors.

Figure DE102016124670A1_0000
The invention relates to a thyristor having a semiconductor body, which has a first semiconductor zone of a first conductivity type, the semiconductor body having a, with an inner side of the first semiconductor zone in contact and extending to the semiconductor body edge, second semiconductor zone of a second conductivity type, wherein the semiconductor body a The third semiconductor zone of the first conductivity type arranged on the second semiconductor zone and a fourth semiconductor zone of the second conductivity type arranged in the third semiconductor zone, wherein the semiconductor body has a fifth semiconductor zone of the second conductivity type arranged on a semiconductor body edge region on the second semiconductor zone, whose first outer surface comprises an area a second semiconductor body main side is formed, wherein the fifth semiconductor zone extends parallel to the semiconductor body edge, wherein the semiconductor body a, from a first surface of the second semiconductor lead Having terkörperhauptseite outgoing, parallel to the semiconductor body edge extending and extending into the second semiconductor zone reaching, first recess. Furthermore, the invention relates to a method for producing a thyristor.
Figure DE102016124670A1_0000

Description

Die Erfindung betrifft einen Thyristor und Verfahren zur Herstellung eines Thyristors.The invention relates to a thyristor and method for producing a thyristor.

Insbesondere bei einem MESA-förmigen Thyristor besteht oftmals die Notwendigkeit einen um den aktiven Bereich des Halbleiterkörpers des Thyristors umlaufenden Randbereich des Halbleiterkörpers gegen Verschmutzung zu schützen, da auf dem Randbereich des Halbleiterkörpers angeordnete Schmutzpartikel sich negativ auf die elektrischen Eigenschaften des Thyristors auswirken.In particular, in the case of a MESA-shaped thyristor, there is often the need to protect against contamination around the peripheral region of the semiconductor body surrounding the active region of the semiconductor body of the thyristor, since dirt particles arranged on the edge region of the semiconductor body have a negative effect on the electrical properties of the thyristor.

Aus der DE 100 44 960 A1 ist es bekannt, eine Passivierungsschicht auf die Oberfläche des Randbereichs eines Halbleiterkörpers anzuordnen, die den Randbereich gegen Verschmutzung und mechanische Einflüsse schützt. Aufgrund des Vorhandenseins von elektrischen Ladungen kann sich ein entlang des Rands des Halbleiterkörpers verlaufender elektrisch leitender sogenannter Inversionskanal ausbilden, der zu einer elektrisch leitenden Verbindung zwischen den an beiden Hauptseiten des Halbleiterkörpers angeordneten dotierten Halbleiterzonen des Halbleiterkörpers führt.From the DE 100 44 960 A1 It is known to arrange a passivation layer on the surface of the edge region of a semiconductor body, which protects the edge region against contamination and mechanical influences. Due to the presence of electrical charges, an electrically conductive so-called inversion channel running along the edge of the semiconductor body may form, which leads to an electrically conductive connection between the doped semiconductor zones of the semiconductor body arranged on both main sides of the semiconductor body.

Es ist Aufgabe der Erfindung einen Thyristor mit einem Halbleiterkörper zu schaffen bei dem das Ausbilden eines elektrisch leitenden Inversionskanals, der zu einer elektrisch leitenden Verbindung zwischen den an beiden Hauptseiten des Halbleiterkörpers angeordneten dotierten Halbleiterzonen des Halbleiterkörpers führt, verhindert oder zumindest reduziert wird.The object of the invention is to provide a thyristor with a semiconductor body in which the formation of an electrically conductive inversion channel, which leads to an electrically conductive connection between the doped semiconductor zones of the semiconductor body arranged on both main sides of the semiconductor body, is prevented or at least reduced.

Diese Aufgabe wird gelöst durch einen Thyristor mit einem Halbleiterkörper, der eine erste Halbleiterkörperhauptseite, eine der ersten Halbleiterkörperhauptseite gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite und einen um den Halbleiterkörper umlaufenden, die erste und zweite Halbleiterkörperhauptseite verbindenden Halbleiterkörperrand aufweist, wobei der Halbleiterkörper eine erste Halbleiterzone eines ersten Leitungstyps aufweist, wobei ein Bereich einer Außenseite der ersten Halbleiterzone eine erste Fläche der ersten Halbleiterkörperhauptseite ausbildet, wobei der Halbleiterkörper eine, mit der Außenseite der ersten Halbleiterzone gegenüberliegend angeordneten Innenseite der ersten Halbleiterzone in Kontakt stehende und bis zum Halbleiterkörperrand sich erstreckende, zweite Halbleiterzone eines zweiten Leitungstyps aufweist, wobei der Halbleiterkörper eine auf der zweiten Halbleiterzone angeordnete dritte Halbleiterzone des ersten Leitungstyps und eine in der dritten Halbleiterzone angeordnete vierte Halbleiterzone des zweiten Leitungstyps aufweist, wobei der Halbleiterkörper eine, in einem Halbleiterkörperrandbereich, an der zweiten Halbleiterzone angeordnete fünfte Halbleiterzone des zweiten Leitungstyps aufweist, deren von der ersten Halbleiterkörperhauptseite abgewandte erste Außenfläche einen Bereich der zweiten Halbleiterkörperhauptseite ausbildet, wobei die fünfte Halbleiterzone parallel zum Halbleiterkörperrand verläuft, wobei der Halbleiterkörper eine, von einer ersten Fläche der zweiten Halbleiterkörperhauptseite ausgehende, parallel zum Halbleiterkörperrand verlaufende und bis in die zweite Halbleiterzone hineinreichende, erste Ausnehmung aufweist.This object is achieved by a thyristor having a semiconductor body, which has a first semiconductor body main side, a second semiconductor body main side opposite to the first semiconductor body main side and a semiconductor body edge surrounding the semiconductor body, connecting the first and second semiconductor body main sides, wherein the semiconductor body has a first semiconductor zone of a first conductivity type wherein a region of an outer side of the first semiconductor zone forms a first surface of the first semiconductor body main side, wherein the semiconductor body has a second semiconductor region of a second conductivity type, which is in contact with the outside of the first semiconductor zone and inwardly of the first semiconductor zone and extends to the semiconductor body edge wherein the semiconductor body has a third semiconductor region of the first conductivity type arranged on the second semiconductor zone and a fourth semiconductor region of the second conductivity type arranged in the third semiconductor region, wherein the semiconductor body has a fifth semiconductor region of the second conductivity type arranged in a semiconductor body edge region on the second semiconductor region whose first outer surface facing away from the first semiconductor body main side forms a region of the second semiconductor body main side the fifth semiconductor zone runs parallel to the semiconductor body edge, the semiconductor body having a first recess extending from a first surface of the second semiconductor body main side, running parallel to the semiconductor body edge and extending into the second semiconductor zone.

Weiterhin wird diese Aufgabe gelöst durch ein Verfahren zur Herstellung eines Thyristors mit folgenden Verfahrensschritten:

  1. a) Bereitstellen eines Halbleiterkörpers eines zweiten Leitungstyps, der eine erste Halbleiterkörperhauptseite, eine der ersten Halbleiterkörperhauptseite gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite und einen um den Halbleiterkörper umlaufenden, die erste und zweite Halbleiterkörperhauptseite verbindenden Halbleiterkörperrand aufweist,
  2. b) Erzeugen einer in den Halbleiterkörper hineinreichenden, über die gesamte erste Halbleiterkörperhauptseite sich erstreckenden, ersten Halbleiterzone eines ersten Leitungstyps und Erzeugen einer in den Halbleiterkörper hineinreichenden dritten Halbleiterzone des ersten Leitungstyps über einen sich nicht bis zum Halbleiterkörperrand erstrecken Mittenbereich der zweiten Halbleiterkörperhauptseite,
  3. c) Erzeugen einer in die dritte Halbleiterzone hineinreichenden, über einen Teilbereich des Mittenbereichs der zweiten Halbleiterkörperhauptseite sich erstreckenden, vierten Halbleiterzone des zweiten Leitungstyps und Erzeugen einer in die zweite Halbleiterzone hineinreichenden, über einen Randbereich der zweiten Halbleiterkörperhauptseite sich erstreckenden, parallel zum Halbleiterkörperrand verlaufenden, fünften Halbleiterzone des zweiten Leitungstyps,
  4. d) Erzeugen einer, von einer ersten Fläche der zweiten Halbleiterkörperhauptseite ausgehenden, parallel zum Halbleiterkörperrand verlaufenden und bis in die zweite Halbleiterzone hineinreichenden, ersten Ausnehmung, wobei die erste Ausnehmung derart ausgebildet ist, dass zumindest Abschnitte der ersten Ausnehmung zwischen der vierten Halbleiterzone und der fünften Halbleiterzone angeordnet sind und zumindest in diesen Abschnitten die erste Ausnehmung nicht bis zum Halbleiterkörperrand verläuft oder wobei die erste Ausnehmung derart ausgebildet ist, dass die erste Ausnehmung bis zum Halbleiterkörperrand verläuft und die fünfte Halbleiterzone eine die erste Ausnehmung begrenzende Außenfläche aufweist, wobei die die erste Ausnehmung begrenzende Außenfläche der fünften Halbleiterzone durch die erste Außenfläche der fünften Halbleiterzone gebildet ist, wobei die erste Außenfläche der fünften Halbleiterzone einen Bereich der zweiten Halbleiterkörperhauptseite ausbildet.
Furthermore, this object is achieved by a method for producing a thyristor with the following method steps:
  1. a) providing a semiconductor body of a second conductivity type having a first semiconductor body main side, a second semiconductor body main side opposite to the first semiconductor body main side, and a semiconductor body edge surrounding the semiconductor body and connecting the first and second semiconductor body main sides;
  2. b) generating a first semiconductor zone of a first conductivity type which extends into the semiconductor body and extends over the entire first semiconductor body main side and generates a third semiconductor zone of the first conductivity type extending into the semiconductor body via a central region of the second semiconductor body main side not extending to the semiconductor body edge;
  3. c) generating a fourth semiconductor zone of the second conductivity type which extends into the third semiconductor zone and extends over a partial region of the central region of the second semiconductor body main side; generating a fifth semiconductor region extending parallel to the semiconductor body edge extending into the second semiconductor zone and extending over an edge region of the second semiconductor body main side Semiconductor zone of the second conductivity type,
  4. d) generating a, extending from a first surface of the second semiconductor body main side, extending parallel to the semiconductor body edge and extending into the second semiconductor zone, first recess, wherein the first recess is formed such that at least portions of the first recess between the fourth semiconductor zone and the fifth Semiconductor zone are arranged and at least in these sections, the first recess does not extend to the semiconductor body edge or wherein the first recess is formed such that the first recess extends to the semiconductor body edge and the fifth semiconductor zone has a first recess defining the outer surface, wherein the first recess limiting outer surface the fifth semiconductor region is formed by the first outer surface of the fifth semiconductor region, wherein the first outer surface of the fifth semiconductor region forms a region of the second semiconductor body main side.

Vorteilhafte Ausbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.Advantageous embodiments of the invention will become apparent from the dependent claims.

Vorteilhafte Ausbildungen des Verfahrens ergeben sich analog zur vorteilhaften Ausbildungen des Thyristors und umgekehrt.Advantageous embodiments of the method are analogous to the advantageous embodiments of the thyristor and vice versa.

Es erweist sich als vorteilhaft, wenn zumindest Abschnitte der ersten Ausnehmung zwischen der vierten Halbleiterzone und der fünften Halbleiterzone angeordnet sind, wobei zumindest in diesen Abschnitten die erste Ausnehmung nicht bis zum Halbleiterkörperrand verläuft, da dann das Ausbilden eines elektrisch leitenden Inversionskanals sehr zuverlässig verhindert oder zumindest reduziert wird. Weiterhin erweist sich als vorteilhaft, wenn die erste Ausnehmung zwischen der vierten Halbleiterzone und der fünften Halbleiterzone angeordnet ist, wobei die erste Ausnehmung nicht bis zum Halbleiterkörperrand verläuft und die fünfte Halbleiterzone unterbrechungsfrei parallel zum gesamten Halbleiterkörperrand verläuft. Die fünfte Halbleiterzone verläuft in diesem Fall geschlossen um einen Innenbereich der zweiten Halbleiterkörperhauptseite herum. Hierdurch wird das Ausbilden eines elektrisch leitenden Inversionskanals sehr zuverlässig verhindert oder zumindest reduziert.It proves to be advantageous if at least portions of the first recess between the fourth semiconductor zone and the fifth semiconductor zone are arranged, wherein at least in these sections, the first recess does not extend to the semiconductor body edge, since then the formation of an electrically conductive inversion channel very reliably prevented or at least is reduced. Furthermore, it proves to be advantageous if the first recess is arranged between the fourth semiconductor zone and the fifth semiconductor zone, wherein the first recess does not extend to the semiconductor body edge and the fifth semiconductor zone runs without interruption parallel to the entire semiconductor body edge. The fifth semiconductor zone in this case runs closed around an inner region of the second semiconductor body main side. As a result, the formation of an electrically conductive inversion channel is very reliably prevented or at least reduced.

Weiterhin erweist sich als vorteilhaft, wenn die erste Ausnehmung derart ausgebildet ist, dass die fünfte Halbleiterzone eine die erste Ausnehmung begrenzende Außenfläche aufweist, da dann das Ausbilden eines elektrisch leitenden Inversionskanals besonders zuverlässig verhindert oder zumindest reduziert wird.Furthermore, it proves to be advantageous if the first recess is formed such that the fifth semiconductor zone has an outer surface defining the first recess, since then the formation of an electrically conductive inversion channel is particularly reliably prevented or at least reduced.

Weiterhin erweist es sich als vorteilhaft, wenn die der Halbleiterkörper eine, ausgehend von der ersten Fläche der ersten Halbleiterkörperhauptseite bis zum Halbleiterkörperrand verlaufende, parallel zum Halbleiterkörperrand verlaufende und zumindest am Halbleiterkörperrand bis in die zweite Halbleiterzone hineinreichende, zweite Ausnehmung aufweist. Hierdurch wird die Bildung eines Inversionskanals, der zu einer elektrisch leitenden Verbindung zwischen den an beiden Hauptseiten des Halbleiterkörpers angeordneten dotierten Halbleiterzonen des Halbleiterchips führt zeitlich verzögert, da durch die zweite Ausnehmung die Strecke über die sich der Inversionskanal bilden muss, verlängert wird. Weiterhin werden hierdurch im Betrieb des Thyristors am Randbereich des Halbleiterkörpers auftretende elektrische Feldstärken reduziert.Furthermore, it proves to be advantageous if the semiconductor body has a second recess extending from the first surface of the first semiconductor body main side to the semiconductor body edge, extending parallel to the semiconductor body edge and reaching at least at the semiconductor body edge into the second semiconductor zone. As a result, the formation of an inversion channel leading to an electrically conductive connection between the doped semiconductor zones of the semiconductor chip arranged on both main sides of the semiconductor body is delayed in time since the distance over which the inversion channel must form is extended by the second recess. Furthermore, as a result, occurring during operation of the thyristor at the edge region of the semiconductor body electric field strengths are reduced.

In diesem Zusammenhang erweist es sich als vorteilhaft, wenn ein Innenrand der ersten Ausnehmung in senkrechte Richtung zur Normalenrichtung der ersten Fläche der ersten Halbleiterkörperhauptseite näher zur Mitte des Halbleiterkörpers angeordnet ist wie ein Innenrand der zweiten Ausnehmung. Hierdurch wird die mechanische Stabilität des Randbereichs des Halbleiterkörpers erhöht.In this context, it proves to be advantageous if an inner edge of the first recess is arranged in the direction perpendicular to the normal direction of the first surface of the first semiconductor body main side closer to the center of the semiconductor body as an inner edge of the second recess. As a result, the mechanical stability of the edge region of the semiconductor body is increased.

Weiterhin erweist es sich als vorteilhaft, wenn eine erste Ausnehmungsrandlinie an der einer Grenze von zweiter zur dritten Halbleiterzone an die erste Ausnehmung angrenzt in senkrechte Richtung zur Normalenrichtung der ersten Fläche der ersten Halbleiterkörperhauptseite näher zur Mitte des Halbleiterkörpers angeordnet ist wie eine zweite Ausnehmungsrandlinie an der eine Grenze von erster zur zweiter Halbleiterzone an die zweite Ausnehmung angrenzt. Hierdurch wird die mechanische Stabilität des Randbereichs des Halbleiterkörpers erhöht.Furthermore, it proves to be advantageous if a first recess edge line at a boundary of second to third semiconductor zone adjacent to the first recess in the direction perpendicular to the normal direction of the first surface of the first semiconductor body main side closer to the center of the semiconductor body is arranged as a second recess edge line on the one Border from the first to the second semiconductor zone adjacent to the second recess. As a result, the mechanical stability of the edge region of the semiconductor body is increased.

Weiterhin erweist es sich als vorteilhaft, wenn der Halbleiterkörper im Bereich der zweiten Ausnehmung eine erste und eine zweite Stufe aufweist, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich der zweiten Ausnehmung angeordnete erste Stufe ausschließlich innerhalb der ersten Halbleiterzone verläuft und die im Bereich der zweiten Ausnehmung angeordnete zweite Stufe innerhalb der ersten und zweiten Halbleiterzone verläuft, da dann im Betrieb des Thyristors am Randbereich des Halbleiterkörpers auftretende elektrische Feldstärken stark reduziert werden.Furthermore, it proves to be advantageous if the semiconductor body in the region of the second recess has a first and a second stage, each having a concave bottom surface, wherein the arranged in the second recess first stage extends exclusively within the first semiconductor zone and in the The second stage disposed second region within the first and second semiconductor zone extends, since then occurring in the operation of the thyristor at the edge region of the semiconductor body electric field strengths are greatly reduced.

Ferner erweist es sich als vorteilhaft, wenn die erste Ausnehmung bis zum Halbleiterkörperrand verläuft, wobei die erste Ausnehmung derart ausgebildet ist, dass die fünfte Halbleiterzone eine die erste Ausnehmung begrenzende Außenfläche aufweist wobei die die erste Ausnehmung begrenzende Außenfläche der fünften Halbleiterzone durch die erste Außenfläche der fünften Halbleiterzone gebildet ist, da dann im Betrieb des Thyristors am Randbereich des Halbleiterkörpers auftretende elektrische Feldstärken reduziert werden. Die fünfte Halbleiterzone verläuft dabei vorzugsweise unterbrechungsfrei parallel zum gesamten Halbleiterkörperrand. Die fünfte Halbleiterzone verläuft in diesem Fall geschlossen um einen Innenbereich der zweiten Halbleiterkörperhauptseite herum.Furthermore, it proves to be advantageous if the first recess extends to the semiconductor body edge, wherein the first recess is formed such that the fifth semiconductor zone has an outer surface delimiting the first recess, wherein the outer surface of the fifth semiconductor zone bounding the first recess is defined by the first outer surface of the first Fifth semiconductor zone is formed, since then occurring in the operation of the thyristor at the edge region of the semiconductor body electric field strengths are reduced. The fifth semiconductor zone preferably runs without interruption parallel to the entire semiconductor body edge. The fifth semiconductor zone in this case runs closed around an inner region of the second semiconductor body main side.

In diesem Zusammenhang erweist es sich als vorteilhaft, wenn die erste und zweite Ausnehmung im Bezug zu einer parallel zur ersten Fläche der ersten Halbleiterkörperhauptseite in der zweiten Halbleiterzone verlaufenden Ebene spiegelsymmetrisch ausgebildet ist, da dann im Betrieb des Thyristors am Randbereich des Halbleiterkörpers auftretende elektrische Feldstärken reduziert werden.In this context, it proves to be advantageous if the first and second recesses are mirror-symmetrical in relation to a plane extending parallel to the first surface of the first semiconductor body main side in the second semiconductor zone, since then electric field strengths occurring in the edge region of the semiconductor body during operation of the thyristor are reduced become.

Ferner erweist es sich als vorteilhaft, wenn der Halbleiterkörper im Bereich der ersten Ausnehmung eine erste und eine zweite Stufe aufweist, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich der ersten Ausnehmung angeordnete erste Stufe nicht innerhalb der zweiten Halbleiterzone verläuft und die im Bereich der ersten Ausnehmung angeordnete zweite Stufe innerhalb der zweiten und dritten Halbleiterzone verläuft, da dann im Betrieb des Thyristors an der ersten Ausnehmung des Halbleiterkörpers auftretende elektrische Feldstärken stark reduziert werden. Furthermore, it proves to be advantageous if the semiconductor body in the region of the first recess has a first and a second stage, each having a concave bottom surface, wherein the arranged in the first recess first stage does not extend within the second semiconductor zone and in the Area of the first recess arranged second stage within the second and third semiconductor zone extends, since then occurring during operation of the thyristor at the first recess of the semiconductor body electric field strengths are greatly reduced.

Weiterhin erweist es sich als vorteilhaft, wenn die erste Ausnehmung von einer Außenfläche der dritten oder vierten Halbleiterzone ausgeht. Die erste Ausnehmung kann sowohl von einer Außenfläche der dritten Halbleiterzone als auch von einer Außenfläche der vierten Halbleiterzone ausgehen.Furthermore, it proves to be advantageous if the first recess emanates from an outer surface of the third or fourth semiconductor zone. The first recess may originate both from an outer surface of the third semiconductor zone and from an outer surface of the fourth semiconductor zone.

Ferner erweist es sich als vorteilhaft, wenn der Halbleiterkörperrand parallel zur Normalenrichtung der ersten Fläche der ersten Halbleiterkörperhauptseite verläuft, da der Halbleiterkörperrand dann besonderes einfach ausgebildet ist.Furthermore, it proves to be advantageous if the semiconductor body edge runs parallel to the normal direction of the first surface of the first semiconductor body main side, since the semiconductor body edge is then designed to be particularly simple.

Weiterhin erweist es sich als vorteilhaft, wenn der Halbleiterkörper die erste Ausnehmung begrenzende Außenflächen aufweist,
wobei zumindest ein Teil der die erste Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers jeweilig als Außenfläche einer Siliziumoxidschicht der jeweiligen Halbleiterzone ausgebildet ist oder
auf zumindest ein Teil der die erste Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers eine Siliziumoxidschicht angeordnet ist.
Furthermore, it proves to be advantageous if the semiconductor body has the outer recess defining outer surfaces,
wherein at least a part of the first recess bounding outer surfaces of the semiconductor body is respectively formed as an outer surface of a silicon oxide layer of the respective semiconductor region or
on at least a portion of the first recess bounding the outer surfaces of the semiconductor body, a silicon oxide layer is arranged.

In diesem Zusammenhang erweist es sich als vorteilhaft, wenn auf der Siliziumoxidschicht eine Polyimidschicht angeordnet ist.In this context, it proves to be advantageous if a polyimide layer is arranged on the silicon oxide layer.

Weiterhin erweist es sich als vorteilhaft, wenn der Halbleiterkörper die erste Ausnehmung begrenzende Außenflächen aufweist, wobei zumindest auf einem Teil der die erste Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers eine Polyimidschicht angeordnet ist.Furthermore, it proves to be advantageous if the semiconductor body has the outer surface bounding the first recess, wherein a polyimide layer is arranged at least on a part of the outer surface of the semiconductor body bounding the first recess.

Weiterhin erweist es sich als vorteilhaft, wenn der Halbleiterkörper die zweite Ausnehmung begrenzende Außenflächen aufweist,
wobei zumindest ein Teil der die zweite Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers jeweilig als Außenfläche einer Siliziumoxidschicht der jeweiligen Halbleiterzone ausgebildet ist oder auf zumindest ein Teil der die zweite Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers eine Siliziumoxidschicht angeordnet ist.
Furthermore, it proves to be advantageous if the semiconductor body has the second recess defining outer surfaces,
wherein at least a portion of the second recess bounding outer surfaces of the semiconductor body is respectively formed as an outer surface of a silicon oxide layer of the respective semiconductor zone or at least a portion of the second recess bounding outer surfaces of the semiconductor body, a silicon oxide layer is arranged.

In diesem Zusammenhang erweist es sich als vorteilhaft, wenn auf der Siliziumoxidschicht eine Polyimidschicht angeordnet ist.In this context, it proves to be advantageous if a polyimide layer is arranged on the silicon oxide layer.

Weiterhin erweist ist es sich vorteilhaft, wenn der Halbleiterkörper die zweite Ausnehmung begrenzende Außenflächen aufweist, wobei zumindest auf einem Teil der die zweite Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers eine Polyimidschicht angeordnet ist.Furthermore, it proves to be advantageous if the semiconductor body has outer surfaces delimiting the second recess, wherein a polyimide layer is arranged at least on a part of the outer surfaces of the semiconductor body bounding the second recess.

Beim erfindungsgemäßen Verfahren zur Herstellung eines Thyristors erweist sich als vorteilhaft, wenn nach Verfahrensschritt d) in einem Verfahrensschritt e) ein Erzeugen einer Siliziumoxidschicht zumindest an einem Teil der die erste Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers, erfolgt.In the method according to the invention for producing a thyristor, it proves to be advantageous if after step d) in a method step e) a silicon oxide layer is produced at least on a part of the outer surfaces of the semiconductor body bounding the first recess.

Beim erfindungsgemäßen Verfahren zur Herstellung eines Thyristors erweist sich als vorteilhaft, wenn nach Verfahrensschritt e) ein Anordnen einer Polyimidschicht auf der Siliziumoxidschicht erfolgt.In the method according to the invention for producing a thyristor, it proves to be advantageous if, after method step e), a polyimide layer is arranged on the silicon oxide layer.

Beim erfindungsgemäßen Verfahren zur Herstellung eines Thyristors erweist sich als vorteilhaft, wenn nach Verfahrensschritt d) in einem Verfahrensschritt g) ein Anordnen einer Polyimidschicht zumindest auf einem Teil der die erste Ausnehmung begrenzenden Außenflächen des Halbleiterkörpers erfolgt.In the method according to the invention for producing a thyristor, it proves to be advantageous if, after method step d), in a method step g), a polyimide layer is arranged at least on a part of the outer surfaces of the semiconductor body bounding the first recess.

Durch das Verwenden einer Polyimidschicht, gegebenfalls in Zusammenwirken mit einer Siliziumoxidschicht anstatt der bei Thyristoren techniküblichen Glaspassivierung, kann die Blockierung des Ausbildens eines von der ersten Halbleiterzone entlang dem Halbleiterkörperrand zur dritten Halbleiterzone verlaufenden elektrisch leitenden Inversionskanals verstärkt werden.By using a polyimide layer, if appropriate in cooperation with a silicon oxide layer instead of the glass passivation customary in thyristors, the blocking of the formation of an electrically conductive inversion channel running from the first semiconductor zone along the semiconductor body edge to the third semiconductor zone can be increased.

Es sei an dieser Stelle allgemein angemerkt, dass vorzugsweise die Halbleiterzonen des ersten Leitungstyps als p-dotierte Halbleiterzonen ausgebildet sind (p-Leitungstyp) und die Halbleiterzonen des zweiten Leitungstyps als n-dotierte Halbleiterzonen ausgebildet sind (n-Leitungstyp). Alternativ können die Halbleiterzonen des ersten Leitungstyps als n-dotierte Halbleiterzonen ausgebildet (n-Leitungstyp) sein und die Halbleiterzonen des zweiten Leitungstyps als p-dotierte Halbleiterzonen ausgebildet (p-Leitungstyp) sein.It should be noted at this point in general that preferably the semiconductor zones of the first conductivity type are formed as p-doped semiconductor zones (p-type conductivity) and the semiconductor zones of the second conductivity type are formed as n-type semiconductor zones (n-type conductivity). Alternatively, the semiconductor regions of the first conductivity type may be formed as n-type semiconductor regions (n-type conductivity) and the semiconductor regions of the second conductivity type may be formed as p-type semiconductor regions (p-type conductivity).

Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die unten stehenden Figuren erläutert. Dabei zeigen:

  • 1 eine Schnittansicht einer Ausbildung eines erfindungsgemäßen Thyristors,
  • 2 eine Draufsicht von oben auf den in 1 dargestellten Thyristor,
  • 3 eine Schnittansicht eines Halbleiterkörpers eines zweiten Leitungstyps,
  • 4 eine Schnittansicht des Halbleiterkörpers nach dem Erzeugen einer ersten, zweiten und dritten Halbleiterzone,
  • 5 eine Schnittansicht des Halbleiterkörpers nach dem Erzeugen einer vierten und fünften Halbleiterzone,
  • 6 eine Schnittansicht des Halbleiterkörpers nach dem Erzeugen einer ersten und zweiten Ausnehmung,
  • 7 eine Schnittansicht des Halbleiterkörpers und von auf dem Halbleiterkörper aufgebrachten Metallisierungen und
  • 8 eine Schnittansicht einer weiteren Ausbildung eines erfindungsgemäßen Thyristors.
Embodiments of the invention will be explained below with reference to the figures below. Showing:
  • 1 a sectional view of an embodiment of a thyristor according to the invention,
  • 2 a top view from the top of the 1 illustrated thyristor,
  • 3 a sectional view of a semiconductor body of a second conductivity type,
  • 4 FIG. 2 shows a sectional view of the semiconductor body after the production of a first, second and third semiconductor zone, FIG.
  • 5 FIG. 2 a sectional view of the semiconductor body after the production of a fourth and fifth semiconductor zone, FIG.
  • 6 a sectional view of the semiconductor body after the production of a first and second recess,
  • 7 a sectional view of the semiconductor body and deposited on the semiconductor body metallizations and
  • 8th a sectional view of another embodiment of a thyristor according to the invention.

Es sei angemerkt, dass es sich bei den Figuren um schematisierte Darstellungen handelt. Gleiche Elemente sind in den Figuren mit den gleichen Bezugszeichen versehen.It should be noted that the figures are schematized representations. Identical elements are provided in the figures with the same reference numerals.

In 1 ist eine Schnittansicht einer Ausbildung eines erfindungsgemäßen Thyristors 1 und in 2 eine Draufsicht von oben auf den Thyristor 1 dargestellt, wobei der Thyristor 1 in 2 gegenüber 1 verkleinert dargestellt ist und die Polyimidschicht nicht dargestellt ist.In 1 is a sectional view of an embodiment of a thyristor 1 according to the invention and in 2 a top view from the top of the thyristor 1 shown, wherein the thyristor 1 in 2 across from 1 is shown reduced and the polyimide layer is not shown.

Der erfindungsgemäße Thyristor 1 weist einen Halbleiterkörper 2 auf, der eine erste Halbleiterkörperhauptseite 3, eine der ersten Halbleiterkörperhauptseite 3 gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite 4 und einen um den Halbleiterkörper 2 umlaufenden, die erste und zweite Halbleiterkörperhauptseite 3 und 4 verbindenden Halbleiterkörperrand 28 aufweist. Das Halbleitermaterial des Halbleiterkörpers 2 besteht vorzugsweise aus Silizium oder Siliziumkarbid.The thyristor according to the invention 1 has a semiconductor body 2 which has a first semiconductor body main side 3 , one of the first semiconductor body main page 3 oppositely disposed second semiconductor body main side 4 and one around the semiconductor body 2 circumferential, the first and second semiconductor body main side 3 and 4 connecting semiconductor body edge 28 having. The semiconductor material of the semiconductor body 2 is preferably made of silicon or silicon carbide.

Der Halbleiterkörper 2 weist eine erste Halbleiterzone 5 eines ersten Leitungstyps auf, wobei ein Bereich einer Außenseite 10 der ersten Halbleiterzone 5 eine, vorzugsweise planare, erste Fläche 11 der ersten Halbleiterkörperhauptseite 3 ausbildet. Die erste Fläche 11 der ersten Halbleiterkörperhauptseite 3 ist in einem Innenbereich 50 der ersten Halbleiterkörperhauptseite 3 angeordnet. Weiterhin weist der Halbleiterkörper 2 eine, mit der Außenseite 10 der ersten Halbleiterzone 5 gegenüberliegend angeordneten Innenseite 13 der ersten Halbleiterzone 5 in Kontakt stehende und bis zum Halbleiterkörperrand 28 sich erstreckende, zweite Halbleiterzone 6 eines zweiten Leitungstyps auf. Weiterhin weist der Halbleiterkörper 5 eine auf der zweiten Halbleiterzone 6 angeordnete dritte Halbleiterzone 7 des ersten Leitungstyps und eine in der dritten Halbleiterzone 7 angeordnete vierte Halbleiterzone 8 des zweiten Leitungstyps auf. Die vierte Halbleiterzone 8 bildet eine in der dritten Halbleiterzone 7 angeordnete Wanne aus. Der Halbleiterkörper 2 weist weiterhin eine, in einem Halbleiterkörperrandbereich 25 des Halbleiterkörpers 2, an der zweiten Halbleiterzone 6 angeordnete fünfte Halbleiterzone 9 des zweiten Leitungstyps auf, deren von der ersten Halbleiterkörperhauptseite 3 abgewandte erste Außenfläche 14 einen Bereich der zweiten Halbleiterkörperhauptseite 4 ausbildet.The semiconductor body 2 has a first semiconductor zone 5 a first conductivity type, wherein a portion of an outer side 10 the first semiconductor zone 5 a, preferably planar, first surface 11 the first semiconductor body main side 3 formed. The first area 11 the first semiconductor body main side 3 is in an interior area 50 the first semiconductor body main side 3 arranged. Furthermore, the semiconductor body 2 one, with the outside 10 the first semiconductor zone 5 opposite arranged inside 13 the first semiconductor zone 5 in contact and up to the semiconductor body edge 28 extending second semiconductor zone 6 of a second conductivity type. Furthermore, the semiconductor body 5 one on the second semiconductor zone 6 arranged third semiconductor zone 7 of the first conductivity type and one in the third semiconductor region 7 arranged fourth semiconductor zone 8th of the second conductivity type. The fourth semiconductor zone 8th forms one in the third semiconductor zone 7 arranged pan. The semiconductor body 2 also has a, in a semiconductor body edge region 25 of the semiconductor body 2 , fifth semiconductor zone disposed on the second semiconductor zone 6 9 of the second conductivity type, that of the first semiconductor body main side 3 remote first outer surface 14 a region of the second semiconductor body main side 4 formed.

Der Halbleiterkörper 2 weist eine, von einer, vorzugsweise planaren, ersten Fläche 16 der zweiten Halbleiterkörperhauptseite 4 ausgehende, parallel zum Halbleiterkörperrand 28 verlaufende und bis in die zweite Halbleiterzone 6 hineinreichende, erste Ausnehmung 15 auf. Die erste Fläche 16 der zweiten Halbleiterkörperhauptseite 4 ist in einem Innenbereich 51 der zweiten Halbleiterkörperhauptseite 4 angeordnet. Die erste Ausnehmung 15 verläuft, vorzugsweise geschlossen, um den Innenbereich 51 der zweiten Halbleiterkörperhauptseite 4 herum. Die fünfte Halbleiterzone 9 kann, was in 2 nicht dargestellt ist, auch geschlossen um den Innenbereich 51 der zweiten Halbleiterkörperhauptseite 4 herum verlaufen.The semiconductor body 2 has one, from a, preferably planar, first surface 16 the second semiconductor body main side 4 outgoing, parallel to the semiconductor body edge 28 extending and into the second semiconductor zone 6 reaching in, first recess 15 on. The first area 16 the second semiconductor body main side 4 is in an interior area 51 the second semiconductor body main side 4 arranged. The first recess 15 runs, preferably closed, to the interior 51 the second semiconductor body main side 4 around. The fifth semiconductor zone 9 can, what in 2 not shown, also closed around the interior 51 the second semiconductor body main side 4 run around.

Wie beispielhaft in 2 dargestellt, verläuft die fünfte Halbleiterzone 9 parallel zum Halbleiterkörperrand 28. Die fünfte Halbleiterzone 9 verläuft vorzugsweise bis an den Halbleiterkörperrand 28, so dass die fünfte Halbleiterzone 9 vorzugsweise eine zweite Außenfläche 18 aufweist, die einen Bereich des Halbleiterkörperrands 28 ausbildet. Alternativ kann, in den Figuren allerdings nicht dargestellt, die fünfte Halbleiterzone 9 auch vor dem Halbleiterkörperrand 28 enden, so dass die zweite Halbleiterzone 6 eine am Halbleiterkörperrand 28 angeordnete Außenfläche, die einen Bereich der zweiten Halbleiterkörperhauptseite 4 ausbildet, aufweist. Die fünfte Halbleiterzone 9 braucht nicht notwenigerweise in Form einer zusammenhängenden Zone vorliegen, sondern kann, wie beispielhaft in 2 dargestellt, z.B. durch die Herstellung der Ausnehmung 15 bedingt, in Form von mehreren voneinander getrennten fünften Halbleiterteilzonen 9' vorliegen. Die erste Ausnehmung 15 wird dabei vorzugsweise derart hergestellt, dass entsprechend ausgebildete, parallel zum Halbleiterkörperrand 28 in 2 in senkrechte und waagrechte Richtung, durch die gesamte zweite Halbleiterkörperhauptseite 4 verlaufende, Gräben aus dem Halbleiterkörper 2 herausgeätzt werden, die die fünfte Halbleiterzone 9 durchtrennen. Die fünfte Halbleiterzone 9 kann, was in 2 nicht dargestellt ist, auch unterbrechungsfrei parallel zum gesamten Halbleiterkörperrand verlaufen und somit auch geschlossen um einen Innenbereich 51 der zweiten Halbleiterkörperhauptseite 4 herum verlaufen.As exemplified in 2 shown, runs the fifth semiconductor zone 9 parallel to the semiconductor body edge 28 , The fifth semiconductor zone 9 preferably runs up to the semiconductor body edge 28 so that the fifth semiconductor zone 9 preferably a second outer surface 18 comprising a portion of the semiconductor body rim 28 formed. Alternatively, however, not shown in the figures, the fifth semiconductor zone 9 also in front of the semiconductor body edge 28 ending, leaving the second semiconductor zone 6 one at the semiconductor body edge 28 arranged outer surface, which is a portion of the second semiconductor body main side 4 forms, has. The fifth semiconductor zone 9 need not necessarily be in the form of a contiguous zone, but may, as exemplified in 2 represented, for example, by the production of the recess 15 conditionally present in the form of a plurality of separate semiconductor partial regions 9 '. The first recess 15 In this case, it is preferably produced in such a way that correspondingly formed, parallel to the semiconductor body edge 28 in 2 in vertical and horizontal directions, through the entire second semiconductor body main side 4 extending trenches from the semiconductor body 2 be etched out, which is the fifth semiconductor zone 9 cut. The fifth semiconductor zone 9 can, what in 2 is not shown, also run uninterrupted parallel to the entire semiconductor body edge and thus closed around an interior area 51 the second semiconductor body main side 4 run around.

Bei der Erfindung wird durch die in dem Halbleiterkörperrandbereich 25 angeordnete fünfte Halbleiterzone 9 in Zusammenwirkung mit der ersten Ausnehmung 15, die die fünfte Halbleiterzone 9 von der dritten Halbleiterzone 7 abtrennt, das Ausbilden eines von der ersten Halbleiterzone 1 entlang dem Halbleiterkörperrand 28 zur dritten Halbleiterzone 7 verlaufenden elektrisch leitenden Inversionskanals verhindert oder zumindest reduziert.In the invention is characterized by in the semiconductor body edge region 25 arranged fifth semiconductor zone 9 in cooperation with the first recess 15 , which is the fifth semiconductor zone 9 from the third semiconductor zone 7 separating, forming one of the first semiconductor zone 1 along the semiconductor body edge 28 to the third semiconductor zone 7 extending electrically conductive inversion channel prevents or at least reduced.

Der Thyristor 1 weist zum elektrischen Anschluss eine auf der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 angeordnete erste Metallisierung 12, eine auf der vierten Halbleiterzone 8 angeordnete zweite Metallisierung 53 und eine auf der dritten Halbleiterzone 7 angeordnete dritte Metallisierung 24 auf. Die erste Metallisierung 12 bildet vorzugsweise eine Anodenmetallisierung, die zweite Metallisierung 53 bildet vorzugsweise einer Kathodenmetallisierung und die dritte Metallisierung 24 bildet vorzugsweise eine Gatemetallisierung aus. Es sei angemerkt, dass die dritte Metallisierung 24 nicht unbedingt wie in den Figuren dargestellt in der Nähe des Halbleiterkörperrands 28 angeordnet sein muss, sondern z.B. bei einsprechender Ausbildung der vierten Halbleiterzone 8 auch im Bereich der Mitte M des Halbleiterkörper 2 angeordnet sein kann.The thyristor 1 has for electrical connection one on the first surface 11 the first semiconductor body main side 3 arranged first metallization 12 , one on the fourth semiconductor zone 8th arranged second metallization 53 and one on the third semiconductor zone 7 arranged third metallization 24 on. The first metallization 12 preferably forms an anode metallization, the second metallization 53 preferably forms a cathode metallization and the third metallization 24 preferably forms a gate metallization. It should be noted that the third metallization 24 not necessarily as shown in the figures near the semiconductor body edge 28 must be arranged, but for example in einsprechender training of the fourth semiconductor zone 8th also in the region of the center M of the semiconductor body 2 can be arranged.

Im Rahmen des Ausführungsbeispiels gemäß 1 und 2 sind zumindest Abschnitte 15' (siehe 2) der ersten Ausnehmung 15 zwischen der vierten Halbleiterzone 8 und der fünften Halbleiterzone 9 angeordnet, wobei zumindest in diesen Abschnitten 15' der erste Ausnehmung 15 die erste Ausnehmung 15 nicht bis zum Halbleiterkörperrand 28 verläuft. Die erste Ausnehmung 15 ist vorzugsweise derart ausgebildet ist, dass die fünfte Halbleiterzone 9 eine die erste Ausnehmung 15 begrenzende Außenfläche 19 aufweist. Die die erste Ausnehmung 17 begrenzende Außenfläche 19 der fünften Halbleiterzone 9 ist der vierten Halbleiterzone 8 zugewandt. Die die erste Ausnehmung 17 begrenzende Außenfläche 19 der fünften Halbleiterzone 9 ist im Rahmen des Ausführungsbeispiels der zweiten Außenfläche 18 der fünften Halbleiterzone 9, die einen Bereich des Halbleiterkörperrands 28 ausbildet, gegenüberliegend angeordnet. Es sei angemerkt, dass, die zweite Halbleiterzone 6 auch einen bis an die zweite Halbleiterkörperhauptseite 4 reichenden, zwischen der Ausnehmung 15 und der fünften Halbleiterzone 9 angeordneten, Bereich aufweisen kann (in den Figuren nicht dargestellt), so dass die fünfte Halbleiterzone 9 nicht notwendigerweise eine die erste Ausnehmung 15 begrenzende Außenfläche 19 aufweisen muss.In the context of the embodiment according to 1 and 2 are at least sections 15 ' (please refer 2 ) of the first recess 15 between the fourth semiconductor zone 8th and the fifth semiconductor zone 9 arranged, at least in these sections 15 ' the first recess 15 the first recess 15 not to the semiconductor body edge 28 runs. The first recess 15 is preferably formed such that the fifth semiconductor zone 9 one the first recess 15 limiting outer surface 19 having. The first recess 17 limiting outer surface 19 the fifth semiconductor zone 9 is the fourth semiconductor zone 8th facing. The first recess 17 limiting outer surface 19 the fifth semiconductor zone 9 is in the context of the embodiment of the second outer surface 18 the fifth semiconductor zone 9 comprising a region of the semiconductor body edge 28 trains, arranged opposite each other. It should be noted that, the second semiconductor zone 6 also one to the second semiconductor body main page 4 reaching, between the recess 15 and the fifth semiconductor zone 9 arranged, may have area (not shown in the figures), so that the fifth semiconductor zone 9 not necessarily the first recess 15 limiting outer surface 19 must have.

Der Halbleiterkörper 2 weist vorzugsweise eine, ausgehend von der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 bis zum Halbleiterkörperrand 28 verlaufende, parallel zum, vorzugsweise gesamten, Halbleiterkörperrand 28 verlaufende und zumindest am Halbleiterkörperrand 28 bis in die zweite Halbleiterzone 6 hineinreichende, zweite Ausnehmung 17 auf. Die zweite Ausnehmung 17 verläuft um den Innenbereich 50 der ersten Halbleiterkörperhauptseite 3 herum. Durch die zweite Ausnehmung 17 wird die im Betrieb des Thyristors am Halbleiterkörperrand 28 auftretende elektrische Feldstärke reduziert.The semiconductor body 2 preferably has one, starting from the first surface 11 the first semiconductor body main side 3 to the semiconductor body edge 28 extending, parallel to, preferably entire, semiconductor body edge 28 extending and at least on the semiconductor body edge 28 to the second semiconductor zone 6 reaching in, second recess 17 on. The second recess 17 runs around the interior 50 the first semiconductor body main side 3 around. Through the second recess 17 becomes during operation of the thyristor at the semiconductor body edge 28 occurring electric field strength reduced.

Der Innenrand B1 der ersten Ausnehmung 15 ist, wie beispielhaft in 1 dargestellt, vorzugsweise in senkrechte Richtung zur Normalenrichtung N der ersten Flächen 11 der ersten Halbleiterkörperhauptseite 3 näher zur Mitte M des Halbleiterkörpers 2 angeordnet wie der Innenrand B2 der zweiten Ausnehmung 17.The inner edge B1 of the first recess 15 is as exemplified in 1 represented, preferably in the direction perpendicular to the normal direction N of the first surfaces 11 the first semiconductor body main side 3 closer to the center M of the semiconductor body 2 arranged as the inner edge B2 of the second recess 17 ,

Eine erste Ausnehmungsrandlinie S1, an der eine Grenze G1 von zweiter zur dritter Halbleiterzone 6 und 7 an die erste Ausnehmung 15 angrenzt, ist vorzugsweise wie beispielhaft in 1 dargestellt, in senkrechte Richtung zur Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 näher zur Mitte M des Halbleiterkörpers 2 angeordnet wie eine zweite Ausnehmungsrandlinie S2 an der eine Grenze G2 von erster zur zweiter Halbleiterzone 5 und 6 an die zweite Ausnehmung 17 angrenzt. Die erste und zweite Ausnehmungsrandlinie S1 und S2 verlaufen, beabstandet zur Mitte M des Halbleiterkörpers 2, um die Mitte M des Halbleiterkörpers 2 herum.A first recess edge line S1, at which a boundary G1 from the second to the third semiconductor zone 6 and 7 to the first recess 15 is adjacent, is preferably as exemplified in 1 shown in the direction perpendicular to the normal direction N of the first surface 11 the first semiconductor body main side 3 closer to the center M of the semiconductor body 2 arranged as a second recess edge line S2 at the one boundary G2 from the first to the second semiconductor zone 5 and 6 adjacent to the second recess 17. The first and second recess edge lines S1 and S2 extend at a distance from the center M of the semiconductor body 2 around the center M of the semiconductor body 2.

Der Halbleiterkörper 2 weist vorzugsweise im Bereich 27 der zweiten Ausnehmung 17 eine erste und eine zweite Stufe 21 und 21' auf, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich 27 der zweiten Ausnehmung 17 angeordnete erste Stufe 21 ausschließlich innerhalb der ersten Halbleiterzone 5 verläuft und die im Bereich 27 der zweiten Ausnehmung 17 angeordnete zweite Stufe 21' innerhalb der ersten und zweiten Halbleiterzone 5 und 6 verläuft.The semiconductor body 2 preferably in the range 27 the second recess 17 a first and a second stage 21 and 21 ' on, each having a concave bottom surface, wherein in the area 27 the second recess 17 arranged first stage 21 exclusively within the first semiconductor zone 5 runs and which in the area 27 the second recess 17 arranged second stage 21 'within the first and second semiconductor zone 5 and 6 runs.

Weiterhin weist der Halbleiterkörper 2 vorzugsweise im Bereich 26 der ersten Ausnehmung 15 eine erste und eine zweite Stufe 20 und 20' auf, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich 26 der ersten Ausnehmung 15 angeordnete erste Stufe 20 nicht innerhalb der zweiten Halbleiterzone 6 verläuft und die im Bereich 26 der ersten Ausnehmung 15 angeordnete zweite Stufe 20' innerhalb der zweiten und dritten Halbleiterzone 6 und 7 verläuft. Die im Bereich 26 der ersten Ausnehmung 15 angeordnete erste Stufe 20 verläuft wie beim Ausführungsbeispiel vorzugsweise ausschließlich in der dritten Halbleiterzone 7. Die erste Ausnehmung 15 geht in diesem Fall von einer, vorzugsweise planaren, Außenfläche 31 der dritten Halbleiterzone 7 aus, d.h. der Innenrand B1 der ersten Ausnehmung 15 grenzt an die Außenfläche 31 der dritten Halbleiterzone 7 an. Die erste Stufe 20 kann aber auch nicht nur in der dritten Halbleiterzone 7 sondern zusätzlich auch in der vierten Halbleiterzone 7 verlaufen. Die erste Ausnehmung 15 geht in diesem Fall von einer, vorzugsweise planaren, Außenfläche 32 der vierten Halbleiterzone 8 aus, d.h. der Innenrand B1 der ersten Ausnehmung 15 grenzt an die Außenfläche 32 der vierten Halbleiterzone 8 an.Furthermore, the semiconductor body 2 preferably in the area 26 the first recess 15 a first and a second stage 20 and 20 ' on, each having a concave bottom surface, wherein in the area 26 the first recess 15 arranged first stage 20 not within the second semiconductor zone 6 runs and which in the area 26 the first recess 15 arranged second stage 20 ' within the second and third semiconductor zones 6 and 7 runs. The in the area 26 the first recess 15 arranged first stage 20 Runs as in the embodiment preferably exclusively in the third semiconductor zone 7 , The first recess 15 goes in this case of a, preferably planar, outer surface 31 the third semiconductor zone 7 from, ie the inner edge B1 of the first recess 15 adjoins the outer surface 31 the third semiconductor zone 7 at. The first stage 20 but not only in the third semiconductor zone 7 but also in the fourth semiconductor zone 7 run. The first recess 15 goes in this case of a, preferably planar, outer surface 32 the fourth semiconductor zone 8th from, ie the inner edge B1 of the first recess 15 adjoins the outer surface 32 the fourth semiconductor zone 8th at.

Der Halbleiterkörperrand 28 verläuft vorzugsweise von der ersten zur zweiten Halbleiterkörperhauptseite 3, 4 parallel zur Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3. Der Halbleiterkörperrand 28 kann allerdings auch schräg von der ersten Halbleiterkörperhauptseite 3 zur zweiten Halbleiterkörperhauptseite 4 verlaufen.The semiconductor body edge 28 preferably runs from the first to the second semiconductor body main side 3 . 4 parallel to the normal direction N of the first surface 11 the first semiconductor body main side 3 , The semiconductor body edge 28 However, it can also be inclined from the first semiconductor body main side 3 to the second semiconductor body main side 4 run.

Zumindest ein Teil der die erste Ausnehmung 15 begrenzenden Außenflächen 33, 34 und gegebenenfalls 19 (die Außenfläche 19 ist z.B. beim Ausführungsbeispiel gemäß 8 nicht vorhanden) des Halbleiterkörpers 2, d.h. zumindest ein Teil der Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der ersten Ausnehmung 15 aufweisen, können jeweilig als Außenfläche einer Siliziumoxidschicht 22 der jeweiligen Halbleiterzone 6, 7 bzw. 9 ausgebildet sein, wobei auf der Siliziumoxidschicht 22 eine Polyimidschicht 23 angeordnet sein kann. Alternativ kann zumindest auf einem Teil der die erste Ausnehmung 15 begrenzenden Außenflächen 33, 34 und gegebenenfalls 19 des Halbleiterkörpers 2 auch eine Polyimidschicht 23 angeordnet sein ohne dass die Siliziumoxidschicht 22 vorhanden ist. Die kompletten Flächen der die erste Ausnehmung 15 begrenzenden Außenflächen 33, 34 und gegebenenfalls 19 können als Außenflächen einer Siliziumoxidschicht 22 der Halbleiterzonen, die eine Grenzfläche mit der ersten Ausnehmung 15 aufweisen, ausgebildet sein, wobei auf der Siliziumoxidschicht 22 eine Polyimidschicht 23 angeordnet sein kann. Alternativ kann auf den kompletten Flächen der die erste Ausnehmung 15 begrenzenden Außenflächen 33, 34 und gegebenenfalls 19 auch eine Polyimidschicht 23 angeordnet sein ohne dass die Siliziumoxidschicht 22 vorhanden ist.At least part of the first recess 15 limiting external surfaces 33 . 34 and optionally 19 (the outer surface 19 is eg in the embodiment according to 8th not present) of the semiconductor body 2 ie at least part of the outer surfaces of the semiconductor body 2 that forms an interface with the first recess 15 may respectively as the outer surface of a silicon oxide layer 22 of the respective semiconductor zone 6 . 7 respectively. 9 be formed, wherein on the silicon oxide layer 22 a polyimide layer 23 can be arranged. Alternatively, at least on a part of the first recess 15 delimiting outer surfaces 33, 34 and optionally 19 of the semiconductor body 2 also a polyimide layer 23 be arranged without the silicon oxide layer 22 is available. The complete surfaces of the first recess 15 limiting external surfaces 33 . 34 and optionally 19 may be used as outer surfaces of a silicon oxide layer 22 the semiconductor zones having an interface with the first recess 15 be formed, wherein on the silicon oxide layer 22 a polyimide layer 23 can be arranged. Alternatively, on the complete surfaces of the first recess 15 limiting external surfaces 33 . 34 and optionally also a polyimide layer 23 be arranged without the silicon oxide layer 22 is available.

Vorzugsweise ist die erste Außenfläche 14 der fünften Halbleiterzone 9, die einen Bereich der zweiten Halbleiterkörperhauptseite 4 ausbildet, nicht als Außenfläche einer Siliziumoxidschicht der fünften Halbleiterzone 9 ausgebildet oder von einer Polyimidschicht bedeckt. Die Normalenrichtung der ersten Außenfläche 14 der fünften Halbleiterzone 9 stimmt vorzugsweise mit der Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 überein. Selbstverständlich kann, wie beispielhaft nur in 8 dargestellt, bei allen Ausführungsbeispielen die erste Außenfläche 14 der fünften Halbleiterzone 9, die einen Bereich der zweiten Halbleiterkörperhauptseite 4 ausbildet, als Außenfläche einer Siliziumoxidschicht 22 der fünften Halbleiterzone 9 ausgebildet sein und/oder von einer Polyimidschicht 23 bedeckt sein.Preferably, the first outer surface 14 the fifth semiconductor zone 9 comprising a region of the second semiconductor body main side 4 not as an outer surface of a silicon oxide film of the fifth semiconductor region 9 formed or covered by a polyimide layer. The normal direction of the first outer surface 14 the fifth semiconductor zone 9 is preferably coincident with the normal direction N of the first surface 11 of the first semiconductor body main surface 3 match. Of course, as exemplified only in 8th illustrated, in all embodiments, the first outer surface 14 the fifth semiconductor zone 9 comprising a region of the second semiconductor body main side 4 forms, as the outer surface of a silicon oxide layer 22 the fifth semiconductor zone 9 be formed and / or of a polyimide layer 23 be covered.

Zumindest ein Teil der die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 des Halbleiterkörpers 2, d.h. zumindest ein Teil der Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der zweiten Ausnehmung 17 aufweisen, können jeweilig als Außenfläche einer Siliziumoxidschicht 29 der jeweiligen Halbleiterzone 5 bzw. 6 ausgebildet sein, wobei auf der Siliziumoxidschicht 29 eine Polyimidschicht 30 angeordnet sein kann. Alternativ kann zumindest auf einem Teil der die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 des Halbleiterkörpers 2 auch eine Polyimidschicht 30 angeordnet sein ohne dass die Siliziumoxidschicht 29 vorhanden ist. Die kompletten Flächen der die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 können als Außenflächen einer Siliziumoxidschicht 29 der Halbleiterzonen, die eine Grenzfläche mit der zweiten Ausnehmung 17 aufweisen, ausgebildet sein, wobei auf der Siliziumoxidschicht 29 eine Polyimidschicht 30 angeordnet sein kann. Alternativ kann auf den kompletten Flächen der die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 auch eine Polyimidschicht 30 angeordnet sein ohne dass die Siliziumoxidschicht 29 vorhanden ist.At least part of the second recess 17 limiting external surfaces 35 and 36 of the semiconductor body 2 ie at least part of the outer surfaces of the semiconductor body 2 that forms an interface with the second recess 17 may respectively as the outer surface of a silicon oxide layer 29 the respective semiconductor zone 5 respectively. 6 be formed, wherein on the silicon oxide layer 29 a polyimide layer 30 can be arranged. Alternatively, at least on a part of the second recess 17 limiting external surfaces 35 and 36 of the semiconductor body 2 also a polyimide layer 30 be arranged without the silicon oxide layer 29 is available. The complete surfaces of the second recess 17 limiting external surfaces 35 and 36 can be used as outer surfaces of a silicon oxide layer 29 the semiconductor zones having an interface with the second recess 17 be formed, wherein on the silicon oxide layer 29 a polyimide layer 30 can be arranged. Alternatively, on the complete surfaces of the second recess 17 limiting external surfaces 35 and 36 also a polyimide layer 30 be arranged without the silicon oxide layer 29 is available.

Die die jeweilige Ausnehmung 15 bzw. 17 begrenzenden Außenflächen 33, 34 und gegebenfalls 19 (siehe 1) und gegebenfalls 14 (siehe 8) bzw. 35, 36 bilden jeweilig eine Außenfläche einer jeweiligen Halbleiterzone aus.The respective recess 15 respectively. 17 limiting external surfaces 33 . 34 and if necessary 19 (see 1 ) and if necessary 14 (see 8th ) or 35, 36 respectively form an outer surface of a respective semiconductor zone.

Die Polyimidschicht und die eventuell vorhandene Siliziumoxidschicht dienen als Passivierungsschichten. Durch das oben beschriebene Verwenden einer Polyimidschicht gegebenfalls in Zusammenwirken mit einer Siliziumoxidschicht anstatt der bei Thyristoren techniküblichen Glaspassivierung kann die Blockierung des Ausbildens eines von der ersten Halbleiterzone 1 entlang dem Halbleiterkörperrand 28 zur dritten Halbleiterzone 7 verlaufenden elektrisch leitenden Inversionskanals verstärkt werden.The polyimide layer and the possibly present silicon oxide layer serve as passivation layers. The above-described use of a polyimide layer, if appropriate in cooperation with a silicon oxide layer instead of the glass passivation customary in thyristors, can block the formation of one of the first semiconductor zone 1 along the semiconductor body edge 28 to the third semiconductor zone 7 extending electrically conductive inversion channel can be amplified.

Die jeweilige Siliziumoxidschicht 22 bzw. 29 wird, falls das Halbleitermaterial des Halbleiterkörpers 2 aus Silizium oder Siliziumkarbid besteht, bei den Ausführungsbeispielen durch Oxidation des entsprechenden Außenflächenbereichs des Halbleiterkörpers 2 erzeugt, so dass bei den Ausführungsbeispielen die jeweilige Siliziumoxidschicht 22 bzw. 29 Bestandteil des Halbleiterkörpers 2 bzw. der jeweiligen Halbleiterzone ist, deren Außenfläche zur Erzeugung der Siliziumoxidschicht oxidiert wurde. Es sei angemerkt, dass im Sinne der Erfindung eine in einen Oberflächenbereich einer Halbleiterzone des Halbleiterkörpers 2 durch chemische Reaktion (z.B. Oxidation) mit der Halbleiterzone erzeugte Schicht, insbesondere elektrisch nicht leitende Schicht, Bestandteil der betreffenden Halbleiterzone ist. Das Siliziumoxid der jeweiligen Siliziumoxidschicht kann z.B. in Form von Siliziummonoxid oder Siliziumdioxid oder in Form einer Mischung von Siliziummonoxid und Siliziumdioxid vorliegen. Falls das Halbleitermaterial des Halbleiterkörpers 2 aus Siliziumkarbid besteht, kann die jeweilige Siliziumoxidschicht auch Kohlenstoff aufweisen.The respective silicon oxide layer 22 respectively. 29 is, if the semiconductor material of the semiconductor body 2 is made of silicon or silicon carbide, in the embodiments by oxidation of the corresponding outer surface region of the semiconductor body 2 generated, so that in the embodiments, the respective silicon oxide layer 22 respectively. 29 Component of the semiconductor body 2 or the respective semiconductor zone whose outer surface has been oxidized to produce the silicon oxide layer. It should be noted that in the sense of the invention, a into a surface region of a semiconductor region of the semiconductor body 2 by chemical reaction (eg oxidation) with the semiconductor zone generated layer, in particular electrically non-conductive layer, is part of the relevant semiconductor zone. The silicon oxide of the respective silicon oxide layer can be present, for example, in the form of silicon monoxide or silicon dioxide or in the form of a mixture of silicon monoxide and silicon dioxide. If the semiconductor material of the semiconductor body 2 is made of silicon carbide, the respective silicon oxide layer may also have carbon.

Die jeweilige Siliziumoxidschicht kann auch durch ein Beschichtungsverfahren (z.B. Plasmabeschichtung) erzeugt werden, indem die jeweilige Halbleiterzone mit einer entsprechenden Siliziumoxidschicht beschichtet wird. In diesem Fall ist vorzugsweise auf zumindest ein Teil der die erste Ausnehmung 15 begrenzenden Außenflächen des Halbleiterkörpers 2 und vorzugsweise auf zumindest ein Teil der die zweite Ausnehmung 17 begrenzenden Außenflächen des Halbleiterkörpers 2 jeweilig eine Siliziumoxidschicht angeordnet, was in den Figuren nicht dargestellt ist. Auf der jeweiligen Siliziumoxidschicht kann eine jeweilige Polyimidschicht angeordnet sein.The respective silicon oxide layer can also be produced by a coating method (eg plasma coating) by coating the respective semiconductor zone with a corresponding silicon oxide layer. In this case, the first recess is preferably on at least a part of the 15 delimiting outer surfaces of the semiconductor body 2 and preferably on at least a part of the second recess 17 delimiting outer surfaces of the semiconductor body 2 each arranged a silicon oxide layer, which is not shown in the figures. On the respective silicon oxide layer, a respective polyimide layer may be arranged.

Falls auf der Siliziumoxidschicht eine Polyimidschicht angeordnet ist, dann weist die Polyimidschicht einen mechanischen Kontakt mit der Siliziumoxidschicht auf.If a polyimide layer is arranged on the silicon oxide layer, then the polyimide layer has a mechanical contact with the silicon oxide layer.

Die die erste Ausnehmung 15 begrenzenden Außenflächen 33, 34 und gegebenenfalls 19 (die Außenfläche 19 ist z.B. beim Ausführungsbeispiel gemäß 8 nicht vorhanden) des Halbleiterkörpers 2, d.h. die Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der ersten Ausnehmung 15 aufweisen, sind vorzugsweise nicht jeweilig als Außenfläche einer elektrisch nicht leitenden Schicht, wie z.B. einer Siliziumoxidschicht ausgebildet. Die Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der ersten Ausnehmung 15 aufweisen, sind in diesem Fall elektrisch leitfähig. Die die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 des Halbleiterkörpers 2, d.h. die Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der zweiten Ausnehmung 17 aufweisen, sind vorzugsweise nicht jeweilig als Außenfläche einer elektrisch nicht leitenden Schicht, wie z.B. einer Siliziumoxidschicht ausgebildet. Die Außenflächen des Halbleiterkörpers 2, die eine Grenzfläche mit der zweiten Ausnehmung 17 aufweisen, sind in diesem Fall elektrisch leitfähig.The first recess 15 limiting external surfaces 33 . 34 and optionally 19 (the outer surface 19 is eg in the embodiment according to 8th not present) of the semiconductor body 2 ie the outer surfaces of the semiconductor body 2 that forms an interface with the first recess 15 are preferably not respectively formed as an outer surface of an electrically non-conductive layer, such as a silicon oxide layer. The outer surfaces of the semiconductor body 2 that forms an interface with the first recess 15 have in this case are electrically conductive. The second recess 17 limiting external surfaces 35 and 36 of the semiconductor body 2 ie the outer surfaces of the semiconductor body 2 that forms an interface with the second recess 17 are preferably not respectively formed as an outer surface of an electrically non-conductive layer, such as a silicon oxide layer. The outer surfaces of the semiconductor body 2 that forms an interface with the second recess 17 have in this case are electrically conductive.

Bei allen Ausführungsbeispielen kann im Bereich 26 der ersten Ausnehmung 15 die Polyimidschicht 23 auch auf keiner elektrisch nicht leitenden Schicht, insbesondere auf keiner Siliziumoxidschicht, angeordnet sein. Bei allen Ausführungsbeispielen kann im Bereich 27 der zweiten Ausnehmung 17 die Polyimidschicht 30 auch auf keiner elektrisch nicht leitenden Schicht, insbesondere auf keiner Siliziumoxidschicht, angeordnet sein.In all embodiments, in the field 26 the first recess 15 the polyimide layer 23 also be arranged on any electrically non-conductive layer, in particular on any silicon oxide layer. In all embodiments, in the field 27 the second recess 17 the polyimide layer 30 also be arranged on any electrically non-conductive layer, in particular on any silicon oxide layer.

Der erste und dritte Halbleiterzone 5 und 7 können in Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 jeweilig z.B. eine Dicke von 80µm bis 120µm, insbesondere von 90µm bis 110µm aufweisen, wobei die erste und dritte Halbleiterzone 5 und 7 eine unterschiedliche Dicke aufweisen können. Die erste und dritte Halbleiterzonen 5 und 7 sind im Rahmen der Ausführungsbeispiele p-dotiert, wobei die p-Dotierung z.B. durch Diffusion von Bor Aluminium und/oder Gallium in das Halbleitermaterial (z.B. Silizium oder Siliziumkarbid) des Halbleiterkörpers 2 entstanden sein kann. Die erste und dritte Halbleiterzone 5 und 7 können z.B. jeweilig eine Dotierungskonzentration von 1×1015cm-3 bis 1×1020cm-3 aufweisen, wobei die erste und dritte Halbleiterzone 5 und 7 eine unterschiedliche Dotierungskonzentration aufweisen können. Die zweite Halbleiterzone 6 kann in Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 z.B. eine Dicke von 240µm bis 300µm, insbesondere von 260µm bis 280µm aufweisen und eine Dotierungskonzentration von 1×1013cm-3 bis 1×1014cm-3 aufweisen. Die vierte und fünfte Halbleiterzone 8 und 9 können in Normalenrichtung N der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 jeweilig z.B. eine Dicke von 5µm bis 40µm, insbesondere von 10µm bis 20µm aufweisen, wobei die vierte und fünfte Halbleiterzone 8 und 9 eine unterschiedliche Dicke aufweisen können, vorzugsweise aber eine identische Dicke aufweisen. Die vierte und fünfte Halbleiterzone 8 und 9 können z.B. jeweilig eine Dotierungskonzentration von 1×1020cm-3 bis 1×1021cm-3 aufweisen, wobei die vierte und fünfte Halbleiterzone 8 und 9 eine unterschiedliche Dotierungskonzentration aufweisen können, aber vorzugsweise eine identische Dotierungskonzentration aufweisen. Die Dotierungskonzentrationen der vierten und fünften Halbleiterzone 8 und 9 sind vorzugsweise höher als die der zweiten Halbleiterzone 6, so dass in den Figuren bzw. Ausführungsbeispielen bei denen die vierte und fünfte Halbleiterzone 8 und 9 eine n-Dotierung aufweisen, die Dotierungen der vierten und fünften Halbleiterzone 8 und 9 mit n+ und die Dotierung der zweiten Halbleiterzone 6 mit n- bezeichnet sind. Die im Rahmen der Ausführungsbeispiele n-dotierte zweite, vierte und fünfte Halbleiterzonen 6, 8 und 9 können z.B. durch Diffusion von Phosphor in das Halbleitermaterial (z.B. Silizium oder Siliziumkarbid) des Halbleiterkörpers 2 entstanden sein. Die Tiefe T der ersten Ausnehmung 15, bezüglich der, vorzugsweise planaren, ersten Fläche 16 der zweiten Halbleiterkörperhauptseite 4, ist größer als die Dicke der dritten Halbleiterzone 7 und kann z.B. 121µm bis 150µm, insbesondere z.B. 135µm betragen. Es sei noch allgemein angemerkt, dass es sich bei den oben angegebenen Werten bzw. Wertebereichen um beispielhafte Werte bzw. Wertebereiche handelt, die stark z.B. von der gewünschten Sperrspannung und den gewünschten Eigenschaften des Thyristors 1 abhängen, so dass auch erhebliche Abweichungen von den oben genannten Werten bzw. Wertebereichen möglich sind. Der Thyristor 1 kann z.B. eine Sperrspannung von 1600V aufweisen.The first and third semiconductor zone 5 and 7 can be in the normal direction N of the first surface 11 the first semiconductor body main side 3 respectively have a thickness of 80μm to 120μm, in particular from 90μm to 110μm, wherein the first and third semiconductor zone 5 and 7 may have a different thickness. The first and third semiconductor zones 5 and 7 are p-doped in the embodiments, wherein the p-type doping, for example by diffusion of boron aluminum and / or gallium in the semiconductor material (eg silicon or silicon carbide) of the semiconductor body 2 may have arisen. The first and third semiconductor zone 5 and 7 For example, each may have a doping concentration of 1 × 10 15 cm -3 to 1 × 10 20 cm -3 , with the first and third semiconductor zones 5 and 7 may have a different doping concentration. The second semiconductor zone 6 can be in the normal direction N of the first surface 11 the first semiconductor body main side 3 For example, have a thickness of 240 .mu.m to 300 .mu.m, in particular from 260 .mu.m to 280 .mu.m and have a doping concentration of 1 × 10 13 cm -3 to 1 × 10 14 cm -3 . The fourth and fifth semiconductor zone 8th and 9 can be in the normal direction N of the first surface 11 the first semiconductor body main side 3 respectively have a thickness of 5 .mu.m to 40 .mu.m, in particular from 10 .mu.m to 20 .mu.m, wherein the fourth and fifth semiconductor zone 8th and 9 may have a different thickness, but preferably have an identical thickness. The fourth and fifth semiconductor zone 8th and 9 For example, each may have a doping concentration of 1 × 10 20 cm -3 to 1 × 10 21 cm -3 , with the fourth and fifth semiconductor zones 8th and 9 may have a different doping concentration, but preferably have an identical doping concentration. The doping concentrations of the fourth and fifth semiconductor zones 8th and 9 are preferably higher than those of the second semiconductor zone 6 so that in the figures and embodiments in which the fourth and fifth semiconductor zone 8th and 9 have an n-type doping, the dopants of the fourth and fifth semiconductor zone 8th and 9 with n + and the doping of the second semiconductor zone 6 are denoted by n-. The second, fourth and fifth semiconductor zones n-doped in the exemplary embodiments 6 . 8th and 9 For example, by diffusion of phosphorus into the semiconductor material (eg silicon or silicon carbide) of the semiconductor body 2 originated. The depth T of the first recess 15 , with respect to, preferably planar, first surface 16 the second semiconductor body main side 4 , is larger than the thickness of the third semiconductor zone 7 and may for example be 121μm to 150μm, in particular, for example 135μm. It should also be noted in general that the values or ranges of values given above are exemplary values or ranges of values, for example, those of the desired blocking voltage and the desired properties of the thyristor 1 depend so that also significant deviations from the above values or value ranges are possible. The thyristor 1 can eg have a reverse voltage of 1600V.

In 8 ist eine Schnittansicht einer weiteren Ausbildung eines erfindungsgemäßen Thyristors 1, der einschließlich möglicher vorteilhafter Ausbildungen, Varianten, Bemaßungen und Dotierungskonzentrationen mit der Ausbildung des Thyristors 1 gemäß der 1 und 2 bis auf die nachfolgend beschrieben Unterschiede übereinstimmt.In 8th is a sectional view of another embodiment of a thyristor according to the invention 1 including possible advantageous embodiments, variants, dimensions and doping concentrations with the formation of the thyristor 1 according to the 1 and 2 except for the differences described below.

Beim erfindungsgemäßen Thyristors 1 gemäß 8 verläuft die erste Ausnehmung 15 bis zum Halbleiterkörperrand 28, wobei die erste Ausnehmung 15 derart ausgebildet ist, dass die fünfte Halbleiterzone 9 eine die erste Ausnehmung 15 begrenzende Außenfläche aufweist, wobei die die erste Ausnehmung 15 begrenzende Außenfläche der fünften Halbleiterzone 9 durch die erste Außenfläche 14 der fünften Halbleiterzone 9 gebildet ist. Weiterhin sind vorzugsweise die erste und zweite Ausnehmung 15 und 17 im Bezug zu einer parallel zur ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 in der zweiten Halbleiterzone 6 verlaufenden Ebene E spiegelsymmetrisch ausgebildet. Die Ebene E weist dabei vorzugsweise zur Außenfläche 32 der vierten Halbleiterzone 8 und zur ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 in Normalenrichtung N der ersten Fläche 11 einen identischen Abstand auf.In the thyristor according to the invention 1 according to 8th the first recess runs 15 to the semiconductor body edge 28 , wherein the first recess 15 is formed such that the fifth semiconductor zone 9 one the first recess 15 having limiting outer surface, wherein the first recess 15 delimiting outer surface of the fifth semiconductor zone 9 through the first outer surface 14 the fifth semiconductor zone 9 is formed. Furthermore, preferably the first and second recesses 15 and 17 in relation to one parallel to the first surface 11 the first semiconductor body main side 3 in the second semiconductor zone 6 extending plane E mirror-symmetrical design. The plane E preferably points to the outer surface 32 the fourth semiconductor zone 8th and to the first area 11 the first semiconductor body main side 3 in the normal direction N of the first surface 11 an identical distance.

Die fünfte Halbleiterzone 9 verläuft vorzugsweise unterbrechungsfrei parallel zum gesamten Halbleiterkörperrand 28. Die fünfte Halbleiterzone 9 verläuft in diesem Fall geschlossen um einen Innenbereich 51 der zweiten Halbleiterkörperhauptseite 4 herum.The fifth semiconductor zone 9 preferably runs without interruption parallel to the entire semiconductor body edge 28 , The fifth semiconductor zone 9 runs closed in this case around an interior area 51 the second semiconductor body main side 4 around.

Im Folgenden wird ein Verfahren zur Herstellung eines gemäß den Ausführungsbeispielen ausgebildeten Thyristors 1 mit folgenden Verfahrensschritten angegeben.The following is a method for producing a thyristor formed according to the embodiments 1 indicated with the following process steps.

In einem ersten Verfahrensschritt a) erfolgt, wie beispielhaft in 3 dargestellt, ein Bereitstellen eines Halbleiterkörpers 2 eines zweiten Leitungstyps (n-Leitungstyp oder p-Leitungstyp), der eine erste Halbleiterkörperhauptseite 3, eine der ersten Halbleiterkörperhauptseite 3 gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite 4 und einen um den Halbleiterkörper 2 umlaufenden, die erste und zweite Halbleiterkörperhauptseite 3 und 4 verbindenden Halbleiterkörperrand 28 aufweist. Der Halbleiterkörper 3 weist im Rahmen der Ausführungsbeispiele eine n-Dotierung als Grunddotierung auf.In a first method step a) takes place, as exemplified in 3 illustrated, providing a semiconductor body 2 of a second conductivity type (n-type or p-type) having a first semiconductor body main side 3 , one of the first semiconductor body main page 3 oppositely disposed second semiconductor body main side 4 and one around the semiconductor body 2 circumferential, the first and second semiconductor body main side 3 and 4 connecting semiconductor body edge 28 having. The semiconductor body 3 has in the embodiments on an n-doping as basic doping.

In einem nachfolgenden Verfahrensschritt b) dessen Ergebnis beispielhaft in 4 dargestellt ist, erfolgt ein Erzeugen einer in den Halbleiterkörper 2 hineinreichenden, über die gesamte erste Halbleiterkörperhauptseite 3 sich erstreckenden, ersten Halbleiterzone 5 eines ersten Leitungstyps und Erzeugen einer in den Halbleiterkörper 2 hineinreichenden dritten Halbleiterzone 7 des ersten Leitungstyps über einen sich nicht bis zum Halbleiterkörperrand 28 erstrecken Mittenbereich MB der zweiten Halbleiterkörperhauptseite 4. Die erste Halbleiterzone 5 und die dritte Halbleiterzone 7 sind im Rahmen der Ausführungsbeispiele p-dotiert, wobei die p-Dotierung z.B. durch Diffusion von Bor Aluminium und/oder Gallium in das Halbleitermaterial (z.B. Silizium oder Siliziumkarbid) des Halbleiterkörpers 2 erzeugt werden kann. Infolge des Erzeugens der ersten Halbleiterzone 5 und der dritten Halbleiterzone 7 bildet sich eine, mit einer Außenseite 10 der ersten Halbleiterzone 5 gegenüberliegend angeordneten Innenseite 13 der ersten Halbleiterzone 5 in Kontakt stehende und bis zum Halbleiterkörperrand 28 sich erstreckende, zweite Halbleiterzone 6 des zweiten Leitungstyps aus.In a subsequent method step b) the result of which is given by way of example in FIG 4 is shown, a generating takes place in the semiconductor body 2 extending in, over the entire first semiconductor body main side 3 extending first semiconductor zone 5 of a first conductivity type and generating a third semiconductor zone extending into the semiconductor body 2 7 of the first conductivity type via a not to the semiconductor body edge 28 extend center region MB of the second semiconductor body main side 4 , The first semiconductor zone 5 and the third semiconductor zone 7 are p-doped in the embodiments, wherein the p-type doping, for example by diffusion of boron aluminum and / or gallium in the semiconductor material (eg silicon or silicon carbide) of the semiconductor body 2 can be generated. As a result of generating the first semiconductor zone 5 and the third semiconductor zone 7 Forms one, with an outside 10 the first semiconductor zone 5 opposite arranged inside 13 the first semiconductor zone 5 in contact and up to the semiconductor body edge 28 extending second semiconductor zone 6 of the second conductivity type.

In einem nachfolgenden Verfahrensschritt c) dessen Ergebnis beispielhaft in 5 dargestellt ist, erfolgt ein Erzeugen einer in die dritte Halbleiterzone 7 hineinreichenden, über einen Teilbereich TB des Mittenbereichs MB der zweiten Halbleiterkörperhauptseite 4 sich erstreckenden, vierten Halbleiterzone 7 des zweiten Leitungstyps und Erzeugen einer in die zweite Halbleiterzone 6 hineinreichenden, über einen Randbereich 25' der zweiten Halbleiterkörperhauptseite 4 sich erstreckenden, parallel zum Halbleiterkörperrand 28 verlaufenden, fünften Halbleiterzone. des zweiten Leitungstyps. Die vierte Halbleiterzone 8 wird als in der dritten Halbleiterzone 7 angeordnete Wanne ausgebildet. Die im Rahmen der Ausführungsbeispiele n-dotierte vierte und fünfte Halbleiterzonen 8 und 9 können z.B. durch Diffusion von Phosphor in das Halbleitermaterial (z.B. Silizium oder Siliziumkarbid) des Halbleiterkörper 2 erzeugt werden. Durch die zusätzliche Dotierung des Halbleitermaterials des Halbleiterkörper 2, weisen die vierte und fünfte Halbleiterzone 8 und 9 eine höhere Dotierungskonzentration auf wie die zweite Halbleiterzone 6.In a subsequent method step c) the result of which is shown by way of example in FIG 5 is shown, generating a in the third semiconductor zone 7 extending over a partial area TB of the central area MB of the second semiconductor body main side 4 extending fourth semiconductor zone 7 of the second conductivity type and generating one in the second semiconductor region 6 reaching in, over a border area 25 ' the second semiconductor body main side 4 extending, parallel to the semiconductor body edge 28 extending fifth semiconductor zone. of the second conductivity type. The fourth semiconductor zone 8th is considered in the third semiconductor zone 7 arranged tray formed. The n-doped fourth and fifth semiconductor zones in the exemplary embodiments 8th and 9 For example, by diffusion of phosphorus into the semiconductor material (eg silicon or silicon carbide) of the semiconductor body 2 be generated. Due to the additional doping of the semiconductor material of the semiconductor body 2 , assign the fourth and fifth semiconductor zone 8th and 9 a higher doping concentration than the second semiconductor zone 6 ,

In einem nachfolgenden Verfahrensschritt d) dessen Ergebnis beispielhaft in 6 dargestellt ist, erfolgt ein Erzeugen einer, von einer, vorzugsweise planaren, ersten Fläche 16 der zweiten Halbleiterkörperhauptseite 4 ausgehenden, parallel zum Halbleiterkörperrand 28 verlaufenden und bis in die zweite Halbleiterzone 6 hineinreichenden, ersten Ausnehmung 15, wodurch der Halbleiterkörper 2 die erste Ausnehmung 15 begrenzende Außenflächen 33 und 34 aufweist, wobei die erste Ausnehmung 15 derart ausgebildet ist, dass zumindest Abschnitte 15' der ersten Ausnehmung 15 zwischen der vierten Halbleiterzone 8 und der fünften Halbleiterzone 9 angeordnet sind und zumindest in diesen Abschnitten 15' der ersten Ausnehmung 15 die erste Ausnehmung 15 nicht bis zum Halbleiterkörperrand 28 verläuft. Vorzugsweise wird die erste Ausnehmung 15 derart ausgebildet, dass die fünfte Halbleiterzone 9 eine die erste Ausnehmung 15 begrenzende Außenfläche 19 aufweist. Die die erste Ausnehmung 15 begrenzende Außenfläche 19 ist der vierten Halbleiterzone 8 zugewandt. Vorzugsweise erfolgt weiterhin in dem Verfahrensschritt ein Erzeugen einer, ausgehend von einer ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 bis zum Halbleiterkörperrand 28 verlaufenden, parallel zum, vorzugsweise gesamten, Halbleiterkörperrand 28 verlaufenden und zumindest am Halbleiterkörperrand 28 bis in die zweite Halbleiterzone 6 hineinreichenden, zweiten Ausnehmung 17, wodurch der Halbleiterkörper 2 die zweite Ausnehmung 17 begrenzende Außenflächen 35 und 36 aufweist Das Erzeugen der ersten und zweiten Ausnehmung 15 und 17 kann gleichzeitig oder in einer beliebigen zeitlichen Reihenfolge hintereinander erfolgen. Das Erzeugen der jeweiligen Ausnehmung 15 bzw. 17 kann z.B. durch Ätzen, Sägen und/oder Schleifen erfolgen.In a subsequent method step d) the result of which is shown by way of example in FIG 6 is shown, generating a, from a, preferably planar, first surface 16 the second semiconductor body main side 4 outgoing, parallel to the semiconductor body edge 28 extending and into the second semiconductor zone 6 reaching in, first recess 15 , whereby the semiconductor body 2 the first recess 15 limiting external surfaces 33 and 34 having, wherein the first recess 15 is formed such that at least sections 15 ' the first recess 15 between the fourth semiconductor zone 8th and the fifth semiconductor zone 9 are arranged and at least in these sections 15 ' the first recess 15, the first recess 15 not to the semiconductor body edge 28 runs. Preferably, the first recess 15 formed such that the fifth semiconductor zone 9 one the first recess 15 limiting outer surface 19 having. The first recess 15 limiting outer surface 19 is the fourth semiconductor zone 8th facing. In the method step, it is preferable to continue generating from a first surface 11 the first semiconductor body main side 3 to the semiconductor body edge 28 extending, parallel to, preferably entire, semiconductor body edge 28 extending and at least at the semiconductor body edge 28 to the second semiconductor zone 6 reaching in, second recess 17 , whereby the semiconductor body 2 the second recess 17 limiting external surfaces 35 and 36 comprising generating the first and second recesses 15 and 17 can be done simultaneously or in any temporal order in a row. The generation of the respective recess 15 respectively. 17 can be done for example by etching, sawing and / or grinding.

Zur Herstellung des gemäß 8 ausgebildeten Thyristors 1 wird, abweichend von dem oben genannten Verfahren, beim Verfahrensschritt d) die erste Ausnehmung 15 derart erzeugt, dass die erste Ausnehmung 15 derart ausgebildet ist, dass die erste Ausnehmung 15 bis zum Halbleiterkörperrand 28 verläuft und die fünfte Halbleiterzone 9 eine die erste Ausnehmung 15 begrenzende Außenfläche aufweist, wobei die die erste Ausnehmung 15 begrenzende Außenfläche der fünften Halbleiterzone 9 durch die erste Außenfläche 14 der fünften Halbleiterzone 9 gebildet ist, wobei die erste Außenfläche 14 der fünften Halbleiterzone 9 einen Bereich der zweiten Halbleiterkörperhauptseite 4 ausbildet.For the preparation of according to 8th trained thyristor 1 is, in contrast to the above method, in step d), the first recess 15 produced such that the first recess 15 is formed such that the first recess 15 to the semiconductor body edge 28 runs and the fifth semiconductor zone 9 a the first recess 15 having limiting outer surface, wherein the first recess 15 delimiting outer surface of the fifth semiconductor zone 9 through the first outer surface 14 the fifth semiconductor zone 9 is formed, wherein the first outer surface 14 the fifth semiconductor zone 9 a region of the second semiconductor body main side 4 formed.

In einem vorzugsweise durchzuführenden nachfolgenden Verfahrensschritt e) dessen Ergebnis beispielhaft in 1 und 8 dargestellt ist, erfolgt ein Erzeugen einer Siliziumoxidschicht 22 zumindest an einem Teil der die erste Ausnehmung 15 begrenzenden Außenflächen 33 und 34 und falls vorhanden 19 des Halbleiterkörpers 2, wobei das Halbleitermaterial des Halbleiterkörpers 2 vorzugsweise aus Silizium oder Siliziumkarbid besteht. Vorzugsweise erfolgt weiterhin in dem Verfahrensschritt ein Erzeugen einer Siliziumoxidschicht 29 zumindest an einem Teil der die zweite Ausnehmung 17 begrenzenden Außenflächen 35 und 36 des Halbleiterkörpers 2. Das Erzeugen der Siliziumoxidschichten 22 und 29 erfolgt durch Oxidation oder durch Beschichtung der entsprechenden Außenflächenbereiche des Halbleiterkörpers 2. Das Erzeugen der Siliziumoxidschichten 22 und 29 kann gleichzeitig oder in einer beliebigen zeitlichen Reihenfolge hintereinander erfolgen.In a preferably to be carried out subsequent process step e) the result of which by way of example in 1 and 8th is shown, there is a generation of a silicon oxide layer 22 at least on a part of the first recess 15 limiting external surfaces 33 and 34 and if present 19 of the semiconductor body 2, wherein the semiconductor material of the semiconductor body 2 preferably made of silicon or silicon carbide. Preferably, further in the method step, a silicon oxide layer is produced 29 at least on a part of the second recess 17 limiting external surfaces 35 and 36 of the semiconductor body 2 , The production of the silicon oxide layers 22 and 29 takes place by oxidation or by coating the corresponding outer surface regions of the semiconductor body 2 , The production of the silicon oxide layers 22 and 29 can be done simultaneously or in any temporal order in a row.

In einem vorzugsweise durchzuführenden nachfolgenden Verfahrensschritt f) dessen Ergebnis beispielhaft in 1 und 8 dargestellt ist, erfolgt ein Anordnen einer Polyimidschicht 23 auf der Siliziumoxidschicht 22 und vorzugsweise ein Anordnen einer Polyimidschicht 30 auf der Siliziumoxidschicht 29. Das Anordnen der Polyimidschichten 23 und 30 kann gleichzeitig oder in einer beliebigen zeitlichen Reigenfolge hintereinander erfolgen.In a preferably to be carried out subsequent process step f) whose result is exemplified in 1 and 8th is shown, arranging a polyimide layer takes place 23 on the silicon oxide layer 22 and preferably arranging a polyimide layer 30 on the silicon oxide layer 29 , Arranging the polyimide layers 23 and 30 can be done simultaneously or in any temporal order of succession.

In einem vorzugsweise durchzuführenden nach Verfahrensschritt d) nachfolgenden Verfahrensschritt f) dessen Ergebnis beispielhaft in 1 und 8 dargestellt ist, erfolgt ein Anordnen einer Polyimidschicht 23 zumindest auf einem Teil der die erste Ausnehmung 15 begrenzenden Außenflächen 14,19,33,34 des Halbleiterkörpers 2 und vorzugsweise ein Anordnen einer Polyimidschicht 30 zumindest auf einem Teil der die zweite Ausnehmung 17 begrenzenden Außenflächen 35, 36 des Halbleiterkörpers 2. Das Anordnen der Polyimidschichten 23 und 30 kann gleichzeitig oder in einer beliebigen zeitlichen Reigenfolge hintereinander erfolgen.In a preferably to be carried out after process step d) subsequent process step f) its result by way of example in 1 and 8th is shown, arranging a polyimide layer takes place 23 at least on a part of the first recess 15 limiting outer surfaces 14,19,33,34 of the semiconductor body 2 and preferably arranging a polyimide layer 30 at least on a part of the second recess 17 limiting external surfaces 35 . 36 of the semiconductor body 2 , Arranging the polyimide layers 23 and 30 can be done simultaneously or in any temporal order of succession.

In einem weiteren Verfahrensschritt, der zwischen den Verfahrensschritten c) und d), oder zwischen den Verfahrensschritten d) und e), oder nach Verfahrensschritt f) oder nach Verfahrensschritt g) erfolgen kann, erfolgt das Anordnen einer auf der ersten Fläche 11 der ersten Halbleiterkörperhauptseite 3 angeordneten ersten Metallisierung 12, eine auf der vierten Halbleiterzone 8 angeordnete zweite Metallisierung 53 und einer auf der dritten Halbleiterzone 7 angeordneten dritten Metallisierung 24. Die erste Metallisierung 12 bildet vorzugsweise eine Anodenmetallisierung, die zweite Metallisierung 53 bildet vorzugsweise eine Kathodenmetallisierung und die dritte Metallisierung 24 bildet vorzugsweise eine Gatemetallisierung aus. Die im Allgemeinen aus mehreren Metallschichten bestehende jeweilige Metallisierung kann z.B. durch Sputtern aufgebracht werden. Beim Ausführungsbeispiel wird dieser Verfahrensschritt zwischen Verfahrensschritten d) und e) durchgeführt. Das Ergebnis dieses Verfahrensschritts ist beispielhaft in 7 dargestellt.In a further process step, which can take place between the process steps c) and d), or between the process steps d) and e), or after process step f) or after process step g), arranging one on the first surface takes place 11 the first semiconductor body main side 3 arranged first metallization 12, one on the fourth semiconductor zone 8th arranged second metallization 53 and one on the third semiconductor zone 7 arranged third metallization 24 , The first metallization 12 preferably forms an anode metallization, the second metallization 53 preferably forms a cathode metallization and the third metallization 24 preferably forms a gate metallization. The respective metallization, which generally consists of several metal layers, can be applied by sputtering, for example. In the exemplary embodiment, this method step is carried out between method steps d) and e). The result of this process step is exemplified in 7 shown.

Es sei an dieser Stelle angemerkt, dass bei der Erfindung selbstverständlich Merkmale von verschiedenen Ausführungsbeispielen der Erfindung, sofern sich die Merkmale nicht gegenseitig ausschließen, beliebig miteinander kombiniert werden können.It should be noted at this point that in the invention, of course, features of different embodiments of the invention, as long as the features are not mutually exclusive, can be combined as desired.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • DE 10044960 A1 [0003]DE 10044960 A1 [0003]

Claims (20)

Thyristor mit einem Halbleiterkörper (2), der eine erste Halbleiterkörperhauptseite (3), eine der ersten Halbleiterkörperhauptseite (3) gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite (4) und einen um den Halbleiterkörper (2) umlaufenden, die erste und zweite Halbleiterkörperhauptseite (3,4) verbindenden Halbleiterkörperrand (28) aufweist, wobei der Halbleiterkörper (2) eine erste Halbleiterzone (5) eines ersten Leitungstyps aufweist, wobei ein Bereich einer Außenseite (10) der ersten Halbleiterzone (5) eine erste Fläche (11) der ersten Halbleiterkörperhauptseite (3) ausbildet, wobei der Halbleiterkörper (2) eine, mit der Außenseite (10) der ersten Halbleiterzone (5) gegenüberliegend angeordneten Innenseite (13) der ersten Halbleiterzone (5) in Kontakt stehende und bis zum Halbleiterkörperrand (28) sich erstreckende, zweite Halbleiterzone (6) eines zweiten Leitungstyps aufweist, wobei der Halbleiterkörper (2) eine auf der zweiten Halbleiterzone (6) angeordnete dritte Halbleiterzone (7) des ersten Leitungstyps und eine in der dritten Halbleiterzone (7) angeordnete vierte Halbleiterzone (8) des zweiten Leitungstyps aufweist, wobei der Halbleiterkörper (2) eine, in einem Halbleiterkörperrandbereich (25), an der zweiten Halbleiterzone (6) angeordnete fünfte Halbleiterzone (9) des zweiten Leitungstyps aufweist, deren von der ersten Halbleiterkörperhauptseite (3) abgewandte erste Außenfläche (14) einen Bereich der zweiten Halbleiterkörperhauptseite (4) ausbildet, wobei die fünfte Halbleiterzone (9) parallel zum Halbleiterkörperrand (28) verläuft, wobei der Halbleiterkörper (2) eine, von einer ersten Fläche (16) der zweiten Halbleiterkörperhauptseite (4) ausgehende, parallel zum Halbleiterkörperrand (28) verlaufende und bis in die zweite Halbleiterzone (6) hineinreichende, erste Ausnehmung (15) aufweist.A thyristor comprising a semiconductor body (2) having a first semiconductor body main face (3), a second semiconductor body main face (4) disposed opposite to the first semiconductor body main face (3) and a first and second semiconductor body main face (3, 4) surrounding the semiconductor body (2) wherein the semiconductor body (2) has a first semiconductor zone (5) of a first conductivity type, a region of an outer side (10) of the first semiconductor zone (5) having a first surface (11) of the first semiconductor body main side (3) wherein the semiconductor body (2) has a second semiconductor zone (FIG. 2) which is in contact with the outside (10) of the first semiconductor zone (5) and is in contact with the semiconductor body edge (28). 6) of a second conductivity type, wherein the semiconductor body (2) on the second semiconductor zone (6) angeo has a third semiconductor zone (7) of the first conductivity type and a fourth semiconductor zone (8) of the second conductivity type arranged in the third semiconductor zone (7), wherein the semiconductor body (2) has a semiconductor body region (25) at the second semiconductor zone (6) 5), the first outer surface (14) remote from the first semiconductor body side (3) forming a region of the second semiconductor body main side (4), the fifth semiconductor region (9) extending parallel to the semiconductor body edge (28) , wherein the semiconductor body (2) has a first recess (15) extending from a first surface (16) of the second semiconductor body main side (4), extending parallel to the semiconductor body edge (28) and extending into the second semiconductor zone (6). Thyristor nach Anspruch 1, dadurch gekennzeichnet, dass zumindest Abschnitte (15') der ersten Ausnehmung (15) zwischen der vierten Halbleiterzone (8) und der fünften Halbleiterzone (9) angeordnet sind, wobei zumindest in diesen Abschnitten (15') die erste Ausnehmung (15) nicht bis zum Halbleiterkörperrand (28) verläuft.Thyristor after Claim 1 , characterized in that at least portions (15 ') of the first recess (15) between the fourth semiconductor zone (8) and the fifth semiconductor zone (9) are arranged, wherein at least in these sections (15'), the first recess (15) not extends to the semiconductor body edge (28). Thyristor nach Anspruch 2, dadurch gekennzeichnet, dass die erste Ausnehmung (15) derart ausgebildet ist, dass die fünfte Halbleiterzone (9) eine die erste Ausnehmung (15) begrenzende Außenfläche (19) aufweist.Thyristor after Claim 2 , characterized in that the first recess (15) is formed such that the fifth semiconductor zone (9) has a first recess (15) defining the outer surface (19). Thyristor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (2) eine, ausgehend von der ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) bis zum Halbleiterkörperrand (28) verlaufende, parallel zum Halbleiterkörperrand (28) verlaufende und zumindest am Halbleiterkörperrand (28) bis in die zweite Halbleiterzone (6) hineinreichende, zweite Ausnehmung (17) aufweist.Thyristor according to one of the preceding claims, characterized in that the semiconductor body (2) extends from the first surface (11) of the first semiconductor body main side (3) to the semiconductor body edge (28) parallel to the semiconductor body edge (28) and at least on Semiconductor body edge (28) reaching into the second semiconductor zone (6), second recess (17). Thyristor nach Anspruch 4, dadurch gekennzeichnet, dass ein Innenrand (B1) der ersten Ausnehmung (15) in senkrechte Richtung (S) zur Normalenrichtung (N) der ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) näher zur Mitte (M) des Halbleiterkörpers (2) angeordnet ist wie ein Innenrand (B2) der zweiten Ausnehmung (17).Thyristor after Claim 4 , characterized in that an inner edge (B1) of the first recess (15) in the vertical direction (S) to the normal direction (N) of the first surface (11) of the first semiconductor body main side (3) closer to the center (M) of the semiconductor body (2) is arranged as an inner edge (B2) of the second recess (17). Thyristor nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass eine erste Ausnehmungsrandlinie (S1) an der einer Grenze von zweiter zur dritten Halbleiterzone (6,7) an die erste Ausnehmung (15) angrenzt in senkrechte Richtung zur Normalenrichtung (N) der ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) näher zur Mitte (M) des Halbleiterkörpers (2) angeordnet ist wie eine zweite Ausnehmungsrandlinie (S2) an der eine Grenze von erster zur zweiter Halbleiterzone (5,6) an die zweite Ausnehmung (17) angrenzt.Thyristor after Claim 4 or 5 , characterized in that a first recess edge line (S1) at the boundary of second to third semiconductor zone (6,7) adjacent to the first recess (15) in the direction perpendicular to the normal direction (N) of the first surface (11) of the first semiconductor body main page (3) closer to the center (M) of the semiconductor body (2) is arranged as a second recess edge line (S2) at which a boundary of the first to the second semiconductor zone (5,6) adjacent to the second recess (17). Thyristor nach Anspruch 1, dadurch gekennzeichnet, dass die erste Ausnehmung (15) bis zum Halbleiterkörperrand (28) verläuft, wobei die erste Ausnehmung (15) derart ausgebildet ist, dass die fünfte Halbleiterzone (9) eine die erste Ausnehmung (15) begrenzende Außenfläche aufweist, wobei die die erste Ausnehmung (15) begrenzende Außenfläche der fünften Halbleiterzone (9) durch die erste Außenfläche (14) der fünften Halbleiterzone (9) gebildet ist.Thyristor after Claim 1 , characterized in that the first recess (15) to the semiconductor body edge (28), wherein the first recess (15) is formed such that the fifth semiconductor zone (9) has a first recess (15) defining the outer surface, wherein the the first recess (15) defining the outer surface of the fifth semiconductor zone (9) through the first outer surface (14) of the fifth semiconductor zone (9) is formed. Thyristor nach Anspruch 7, dadurch gekennzeichnet, dass der Halbleiterkörper (2) eine, ausgehend von der ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) bis zum Halbleiterkörperrand (28) verlaufende, parallel zum Halbleiterkörperrand (28) verlaufende und zumindest am Halbleiterkörperrand (28) bis in die zweite Halbleiterzone (6) hineinreichende, zweite Ausnehmung (17) aufweist.Thyristor after Claim 7 , characterized in that the semiconductor body (2), starting from the first surface (11) of the first semiconductor body main side (3) to the semiconductor body edge (28) extending, parallel to the semiconductor body edge (28) extending and at least at the semiconductor body edge (28) to The second semiconductor zone (6) extending into the second recess (17). Thyristor nach Anspruch 8, dadurch gekennzeichnet, dass die erste und zweite Ausnehmung (15,17) im Bezug zu einer parallel zur ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) in der zweiten Halbleiterzone (6) verlaufenden Ebene (E) spiegelsymmetrisch ausgebildet ist.Thyristor after Claim 8 , characterized in that the first and second recesses (15,17) with respect to a parallel to the first surface (11) of the first semiconductor body main side (3) in the second semiconductor zone (6) extending plane (E) is mirror-symmetrical. Thyristor nach Anspruch 8 oder 9 oder nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass der Halbleiterkörper (2) im Bereich (27) der zweiten Ausnehmung (17) eine erste und eine zweite Stufe (21,21') aufweist, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich (27) der zweiten Ausnehmung (17) angeordnete erste Stufe (21) ausschließlich innerhalb der ersten Halbleiterzone (5) verläuft und die im Bereich (27) der zweiten Ausnehmung (17) angeordnete zweite Stufe (21') innerhalb der ersten und zweiten Halbleiterzone (5,6) verläuft.Thyristor after Claim 8 or 9 or after one of Claims 4 to 6 , characterized in that the semiconductor body (2) in the region (27) of the second recess (17) has a first and a second step (21,21 '), each having a concave bottom surface, wherein in the region (27) the second recess (17) arranged first stage (21) extends only within the first semiconductor zone (5) and in the region (27) of the second recess (17) arranged second stage (21 ') within the first and second semiconductor zone (5,6) extends. Thyristor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (2) im Bereich (26) der ersten Ausnehmung (15) eine erste und eine zweite Stufe (20,20') aufweist, die jeweilig eine konkav verlaufende Bodenfläche aufweisen, wobei die im Bereich (26) der ersten Ausnehmung (15) angeordnete erste Stufe (20) nicht innerhalb der zweiten Halbleiterzone (6) verläuft und die im Bereich (26) der ersten Ausnehmung (15) angeordnete zweite Stufe (20') innerhalb der zweiten und dritten Halbleiterzone (6,7) verläuft.Thyristor according to one of the preceding claims, characterized in that the semiconductor body (2) in the region (26) of the first recess (15) has a first and a second step (20,20 '), each having a concave bottom surface, wherein the first stage (20) arranged in the region (26) of the first recess (15) does not run within the second semiconductor zone (6) and the second stage (20 ') arranged in the region (26) of the first recess (15) lies within the second and third semiconductor zone (6,7). Thyristor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Ausnehmung (15) von einer Außenfläche (31,32) der dritten oder vierten Halbleiterzone (7,8) ausgeht.Thyristor according to one of the preceding claims, characterized in that the first recess (15) starts from an outer surface (31, 32) of the third or fourth semiconductor zone (7, 8). Thyristor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörperrand (28) von der ersten zur zweiten Halbleiterkörperhauptseite (3,4) parallel zur Normalenrichtung (N) der ersten Fläche (11) der ersten Halbleiterkörperhauptseite (3) verläuft.Thyristor according to one of the preceding claims, characterized in that the semiconductor body edge (28) extends from the first to the second semiconductor body main side (3,4) parallel to the normal direction (N) of the first surface (11) of the first semiconductor body main side (3). Thyristor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (2) die erste Ausnehmung (15) begrenzende Außenflächen (14,19,33,34) aufweist, wobei zumindest ein Teil der die erste Ausnehmung (15) begrenzenden Außenflächen (14,19,33,34) des Halbleiterkörpers (2) jeweilig als Außenfläche einer Siliziumoxidschicht (22) der jeweiligen Halbleiterzone (6,7,9) ausgebildet ist oder auf zumindest ein Teil der die erste Ausnehmung (15) begrenzenden Außenflächen (14,19,33,34) des Halbleiterkörpers (2) eine Siliziumoxidschicht angeordnet ist.Thyristor according to one of the preceding claims, characterized in that the semiconductor body (2) has the outer surface (14,19,33,34) delimiting the first recess (15), wherein at least a part of the outer surfaces (14) bounding the first recess (15) , 19, 33, 34) of the semiconductor body (2) is formed in each case as the outer surface of a silicon oxide layer (22) of the respective semiconductor zone (6, 7, 9) or on at least a part of the outer surface (14, 15) delimiting the first recess (15) , 33, 34) of the semiconductor body (2) a silicon oxide layer is arranged. Thyristor nach Anspruch 14, dadurch gekennzeichnet, dass auf der Siliziumoxidschicht eine Polyimidschicht (23) angeordnet ist.Thyristor after Claim 14 , characterized in that on the silicon oxide layer, a polyimide layer (23) is arranged. Thyristor nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass der Halbleiterkörper (2) die erste Ausnehmung (15) begrenzende Außenflächen (14,19,33,34) aufweist, wobei zumindest auf einem Teil der die erste Ausnehmung (15) begrenzenden Außenflächen (14,19,33,34) des Halbleiterkörpers (2) eine Polyimidschicht (23) angeordnet ist.Thyristor after one of the Claims 1 to 13 , characterized in that the semiconductor body (2) has the outer surfaces (14,19,33,34) delimiting the first recess (15), at least on a part of the outer surfaces (14,19,33) delimiting the first recess (15) 34) of the semiconductor body (2) a polyimide layer (23) is arranged. Verfahren zur Herstellung eines Thyristors mit folgenden Verfahrensschritten: a) Bereitstellen eines Halbleiterkörpers (2) eines zweiten Leitungstyps, der eine erste Halbleiterkörperhauptseite (3), eine der ersten Halbleiterkörperhauptseite (3) gegenüberliegend angeordnete zweite Halbleiterkörperhauptseite (4) und einen um den Halbleiterkörper (2) umlaufenden, die erste und zweite Halbleiterkörperhauptseite (3,4) verbindenden Halbleiterkörperrand (28) aufweist, b) Erzeugen einer in den Halbleiterkörper (2) hineinreichenden, über die gesamte erste Halbleiterkörperhauptseite (3) sich erstreckenden, ersten Halbleiterzone (5) eines ersten Leitungstyps und Erzeugen einer in den Halbleiterkörper (2) hineinreichenden dritten Halbleiterzone (7) des ersten Leitungstyps über einen sich nicht bis zum Halbleiterkörperrand (28) erstrecken Mittenbereich (MB) der zweiten Halbleiterkörperhauptseite (4), c) Erzeugen einer in die dritte Halbleiterzone (7) hineinreichenden, über einen Teilbereich (TB) des Mittenbereichs (MB) der zweiten Halbleiterkörperhauptseite (4) sich erstreckenden, vierten Halbleiterzone (7) des zweiten Leitungstyps und Erzeugen einer in die zweite Halbleiterzone (6) hineinreichenden, über einen Randbereich (25') der zweiten Halbleiterkörperhauptseite (4) sich erstreckenden, parallel zum Halbleiterkörperrand (28) verlaufenden, fünften Halbleiterzone (9) des zweiten Leitungstyps, d) Erzeugen einer, von einer ersten Fläche (16) der zweiten Halbleiterkörperhauptseite (4) ausgehenden, parallel zum Halbleiterkörperrand (28) verlaufenden und bis in die zweite Halbleiterzone (6) hineinreichenden, ersten Ausnehmung (15), wobei die erste Ausnehmung (15) derart ausgebildet ist, dass zumindest Abschnitte (15') der ersten Ausnehmung (15) zwischen der vierten Halbleiterzone (8) und der fünften Halbleiterzone (9) angeordnet sind und zumindest in diesen Abschnitten (15') die erste Ausnehmung (15) nicht bis zum Halbleiterkörperrand (28) verläuft oder wobei die erste Ausnehmung (15) derart ausgebildet ist, dass die erste Ausnehmung (15) bis zum Halbleiterkörperrand (28) verläuft und die fünfte Halbleiterzone (9) eine die erste Ausnehmung (15) begrenzende Außenfläche aufweist, wobei die die erste Ausnehmung (15) begrenzende Außenfläche der fünften Halbleiterzone (9) durch eine erste Außenfläche (14) der fünften Halbleiterzone (9) gebildet ist, wobei die erste Außenfläche (14) der fünften Halbleiterzone (9) einen Bereich der zweiten Halbleiterkörperhauptseite (4) ausbildet.Process for producing a thyristor with the following process steps: a) providing a semiconductor body (2) of a second conductivity type having a first semiconductor body main side (3), a second semiconductor body main side (4) arranged opposite to the first semiconductor body main side (3) and a peripheral semiconductor body (2) surrounding the semiconductor body (2); 3,4) has a semiconductor body edge (28), b) generating a first semiconductor zone (5) of a first conductivity type which extends into the semiconductor body (2) and extends over the entire first semiconductor body main side (3) and generates a third semiconductor zone (7) of the first conductivity type extending into the semiconductor body (2) a central region (MB) of the second semiconductor body main side (4) not extending as far as the semiconductor body edge (28), c) generating a fourth semiconductor zone (7) of the second conductivity type which extends into the third semiconductor zone (7) and extends over a partial region (TB) of the central region (MB) of the second semiconductor body main side (4) and generates a second semiconductor zone (6) ), extending over an edge region (25 ') of the second semiconductor body main side (4) extending parallel to the semiconductor body edge (28) extending fifth semiconductor zone (9) of the second conductivity type, d) generating a, from a first surface (16) of the second semiconductor body main side (4) extending parallel to the semiconductor body edge (28) extending and extending into the second semiconductor zone (6), first recess (15), wherein the first recess (15 ) is formed such that at least portions (15 ') of the first recess (15) between the fourth semiconductor zone (8) and the fifth semiconductor zone (9) are arranged and at least in these sections (15') the first recess (15) not extends to the semiconductor body edge (28) or wherein the first recess (15) is formed such that the first recess (15) extends to the semiconductor body edge (28) and the fifth semiconductor zone (9) has a first recess (15) defining the outer surface wherein the outer surface of the fifth semiconductor zone (9) bounding the first recess (15) is formed by a first outer surface (14) of the fifth semiconductor zone (9), the first A outer surface (14) of the fifth semiconductor region (9) forms a region of the second semiconductor body main side (4). Verfahren nach Anspruch 17 mit folgenden nach Verfahrensschritt d) durchzuführenden Verfahrensschritt: e) Erzeugen einer Siliziumoxidschicht (22) zumindest an einem Teil der die erste Ausnehmung (15) begrenzenden Außenflächen (14,19,33,34) des Halbleiterkörpers (2).Method according to Claim 17 with the following method step to be carried out according to method step d): e) producing a silicon oxide layer (22) at least on a part of the outer surface (14,19,33,34) of the semiconductor body (2) delimiting the first recess (15). Verfahren nach Anspruch 18 mit folgenden nach Verfahrensschritt e) durchzuführenden Verfahrensschritt: f) Anordnen einer Polyimidschicht (23) auf der Siliziumoxidschicht (22).Method according to Claim 18 with the following method step to be carried out after method step e): f) arranging a polyimide layer (23) on the silicon oxide layer (22). Verfahren nach Anspruch 17 mit folgenden nach Verfahrensschritt d) durchzuführenden Verfahrensschritt: g) Anordnen einer Polyimidschicht (23) zumindest auf einem Teil der die erste Ausnehmung (15) begrenzenden Außenflächen (14,19,33,34) des Halbleiterkörpers (2). Method according to Claim 17 with the following method step to be carried out according to method step d): g) arranging a polyimide layer (23) at least on a part of the outer surface (14,19,33,34) of the semiconductor body (2) delimiting the first recess (15).
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