Prioritätsanspruch und QuerverweisPriority claim and cross reference
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Nummer 62/256.619, die am 17. November 2015 eingereicht wurde und deren Inhalt hiermit im Rahmen dieser Anmeldung in vollem Umfang als geoffenbart gilt.This application claims the benefit of US Provisional Patent Application No. 62 / 256,619, filed on Nov. 17, 2015, the contents of which are hereby incorporated herein by reference in their entirety.
Hintergrund der ErfindungBackground of the invention
Integrierte Schaltkreiselemente, wie etwa Transistoren, werden über Halbleiterwafern hergestellt. Die Bauelemente werden durch Metallleitungen und Durchkontaktierungen so miteinander verbunden, dass funktionelle Schaltungen entstehen. Bei der Herstellung der Metallleitungen und Durchkontaktierungen wird eine dielektrische Schicht geätzt, um Durchkontaktlöcher herzustellen. Für die Ätzung der dielektrischen Schicht kann eine Hartmaske aus Metall verwendet werden. Die Metall-Hartmaske kann in dem Ätzprozess zum Übertragen von Strukturen auf die Halbleiterwafer verwendet werden. Die Metall-Hartmaske kann ein gewünschtes Ätzprofil und die Steuerung kritischer Abmessungen zum Verkleinern von Geometrien ermöglichen.Integrated circuit elements, such as transistors, are fabricated over semiconductor wafers. The components are interconnected by metal lines and vias so that functional circuits arise. In the fabrication of the metal lines and vias, a dielectric layer is etched to make via holes. For the etching of the dielectric layer, a hard mask of metal may be used. The metal hardmask may be used in the etching process to transfer patterns to the semiconductor wafers. The metal hardmask can provide a desired etch profile and control of critical dimensions to downsize geometries.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.Aspects of the present invention will be best understood from the following detailed description taken in conjunction with the accompanying drawings. It should be noted that, according to common practice in the industry, various elements are not drawn to scale. Rather, for the sake of clarity of the discussion, the dimensions of the various elements can be arbitrarily increased or reduced.
Die 1A bis 1F sind Schnittansichten eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung.The 1A to 1F FIG. 12 are sectional views of a method of fabricating a semiconductor structure in accordance with various embodiments of the present invention. FIG.
2 ist eine Draufsicht einer Cluster-Anlage 900 gemäß einigen Ausführungsformen. 2 is a plan view of a cluster plant 900 according to some embodiments.
Die 3A bis 3F sind Schnittansichten eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung.The 3A to 3F FIG. 12 are sectional views of a method of fabricating a semiconductor structure in accordance with various embodiments of the present invention. FIG.
Detaillierte BeschreibungDetailed description
Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.The following description provides many different embodiments or examples for implementing various features of the invention. Hereinafter, specific examples of components and arrangements will be described in order to simplify the present invention. Of course these are just examples and should not be limiting. For example, the fabrication of a first element over or on a second element in the description below may include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements are interposed between the first and second elements the second element can be formed so that the first and the second element are not in direct contact. Moreover, in the present invention, reference numerals and / or letters may be repeated in the various examples. This repetition is for simplicity and clarity and as such does not dictate any relationship between the various embodiments and / or configurations discussed.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/„unteres”, „darüber befindlich”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.Moreover, spatially relative terms such as "underlying", "below", "lower" / "lower", "above", "upper", "upper", and the like, may be simply used Description of the relationship of an element or a structure to one or more other elements or structures are used, which are shown in the figures. The spatially relative terms are intended to include, in addition to the orientation shown in the figures, other orientations of the device in use or in service. The device may be reoriented (rotated 90 degrees or in a different orientation), and the spatially relative descriptors used herein may also be interpreted accordingly.
Wenn nicht anders angegeben, haben alle Begriffe (unter anderem technische und wissenschaftliche Begriffe), die hier verwendet werden, die Bedeutung, die Fachleuten auf dem Fachgebiet allgemein bekannt ist, zu dem diese Erfindung gehört. Es dürfte weiterhin klar sein, dass Begriffe, wie etwa solche, die in häufig verwendeten Wörterbüchern definiert sind, als Begriffe mit einer Bedeutung ausgelegt werden sollten, die mit ihrer Bedeutung in Zusammenhang mit dem betreffenden Fachgebiet und der vorliegenden Erfindung übereinstimmt, und nicht in einem idealisierten oder allzu formalen Sinn ausgelegt werden dürfen, wenn es hier nicht ausdrücklich angegeben ist.Unless otherwise indicated, all terms (including technical and scientific terms) used herein have the meaning commonly known to those skilled in the art to which this invention belongs. It should also be understood that terms, such as those defined in commonly used dictionaries, should be construed as terms having a meaning consistent with their meaning associated with the art and the subject invention, and not in a single sense may be interpreted in an idealized or too formal sense, unless expressly stated here.
Die 1A bis 1F sind Schnittansichten eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Kommen wir nun zu 1A. Zunächst wird ein Substrat 110 bereitgestellt. Bei einigen Ausführungsformen umfasst das Substrat 110 Silicium. Alternativ kann das Substrat 110 Germanium, Siliciumgermanium, Galliumarsenid oder andere geeignete Halbleitermaterialien umfassen. Ebenfalls alternativ kann das Substrat 110 eine Epitaxialschicht haben. Zum Beispiel kann das Substrat 110 eine Epitaxialschicht haben, die sich über einem Volumenhalbleiter befindet. Außerdem kann das Substrat 110 zur Verbesserung der Leistung verspannt werden. Die Epitaxialschicht kann zum Beispiel ein Halbleitermaterial umfassen, das von dem des Volumenhalbleiters verschieden ist, wie etwa eine Schicht aus Siliciumgermanium über massivem Silicium oder eine Schicht aus Silicium über massivem Siliciumgermanium. Dieses verspannte Substrat kann durch selektives epitaxiales Aufwachsen (selective epitaxial growth; SEG) hergestellt werden. Darüber hinaus kann das Substrat 110 eine SOI-Sensor (SOI: Halbleiter auf Isolator) haben. Ebenfalls alternativ kann das Substrat 110 eine vergrabene dielektrische Schicht sein, wie etwa eine BOX-Schicht (BOX: buried oxide; vergrabenes Oxid), die zum Beispiel mit der SIMOX-Technologie (SIMOX: separation by implantation of oxygen; Trennung durch Implantieren von Sauerstoff), durch Waferbonden, SEG oder ein anderes geeignetes Verfahren hergestellt werden kann. Bei einigen Ausführungsformen kann das Substrat 110 in Abhängigkeit von den Entwurfsgegebenheiten (z. B. p-Wannen oder n-Wannen) verschiedene dotierte Bereiche haben. Die dotierten Bereiche können mit p-Dotanden, wie etwa Bor oder BF2, n-Dotanden, wie etwa Phosphor oder Arsen, oder einer Kombination davon dotiert werden. Die dotierten Bereiche können direkt in dem Substrat 110, in einer p-Wannenstruktur, in einer n-Wannenstruktur, in einer Doppelwannenstruktur oder in einer erhabenen Struktur hergestellt werden.The 1A to 1F FIG. 12 are sectional views of a method of fabricating a semiconductor structure in accordance with various embodiments of the present invention. FIG. Let's close 1A , First, a substrate 110 provided. In some embodiments, the substrate comprises 110 Silicon. Alternatively, the substrate 110 Germanium, silicon germanium, gallium arsenide or other suitable semiconductor materials. Also alternatively, the substrate 110 have an epitaxial layer. For example, the substrate 110 have an epitaxial layer that is above a bulk semiconductor. In addition, the substrate can 110 be braced to improve performance. The epitaxial layer may comprise, for example, a semiconductor material different from that of the bulk semiconductor, such as a layer of silicon germanium over solid silicon or a layer of silicon over solid silicon germanium. This strained substrate can be made by selective epitaxial growth (SEG). In addition, the substrate can 110 have an SOI sensor (SOI: semiconductor on insulator). Also alternatively, the substrate 110 a buried dielectric layer, such as a buried oxide (buried oxide) (BOX) layer, using, for example, SIMOX (separation by implantation of oxygen) technology, wafer bonding, SEG or another suitable method can be produced. In some embodiments, the substrate 110 depending on the design conditions (eg p-wells or n-wells) have different doped regions. The doped regions may be doped with p-type dopants, such as boron or BF 2 , n-dopants, such as phosphorus or arsenic, or a combination thereof. The doped regions can be directly in the substrate 110 , in a P-well structure, in an N-well structure, in a twin well structure, or in a raised structure.
Eine leitende Struktur 120 wird in, auf und/oder über dem Substrat 110 hergestellt. Die leitende Struktur 120 kann ein elektrisches Element sein, das in, auf und/oder über dem Substrat 110 hergestellt wird. Das elektrische Element kann CMOS-Transistoren, -Dioden, -Widerstände, -Kondensatoren, -Induktoren (CMOS: complementary metal-oxide semiconductor; komplementärer Metall-Oxid-Halbleiter) und andere aktive und passive Halbleiter-Bauelemente umfassen. Der Anschaulichkeit halber ist in 1A ein einzelnes elektrisches Element dargestellt. Bei einigen weiteren Ausführungsformen können jedoch mehrere elektrische Elemente unterschiedlicher Art verwendet werden.A conductive structure 120 gets in, on and / or over the substrate 110 produced. The conductive structure 120 may be an electrical element that is in, on and / or over the substrate 110 will be produced. The electrical element may include CMOS transistors, diodes, resistors, complementary metal-oxide semiconductor (CMOS) capacitors, and other semiconductor active and passive devices. For the sake of clarity, is in 1A a single electrical element shown. However, in some other embodiments, multiple electrical elements of different types may be used.
In 1A ist die erste leitende Struktur 120 ein Transistor. Der Transistor weist eine Gate-Struktur 122, eine Vielzahl von Source-/Drain-Strukturelementen (die auch als S/D-Strukturelemente bezeichnet werden) 124, einen Kanal 126 und eine Vielzahl von Gate-Abstandshaltern 128 auf. Der Kanal 126 befindet sich zwischen den Source-/Drain-Strukturelementen 124, und die Gate-Struktur 122 befindet sich auf dem Kanal 126. Bei einigen Ausführungsformen können die Source-/Drain-Strukturelemente 124 Dotierungsbereiche sein. Die Source-/Drain-Strukturelemente 124 können mit einem Ionenimplantationsprozess oder einem Diffusionsprozess hergestellt werden. N-Dotanden, wie etwa Phosphor oder Arsen, können zum Herstellen der S/D-Strukturelemente 124 für einen n-Feldeffekttransistor (NFET) verwendet werden, und p-Dotanden, wie etwa Bor, können zum Herstellen der S/D-Strukturelemente 124 für einen PFET verwendet werden. Die S/D-Strukturelemente 124 sind jeweils an die äußeren Grenzen der Gate-Abstandshalter 128 angeglichen. Es ist klar, dass bei einigen Ausführungsformen LDD-Bereiche (LDD: lightly doped source/drain; leicht dotierte Source/Drain) in dem Substrat 110 hergestellt werden können, bevor die Gate-Abstandshalter 128 hergestellt werden. Der Einfachheit halber sind die LDD-Bereiche hier nicht im Einzelnen dargestellt.In 1A is the first conductive structure 120 a transistor. The transistor has a gate structure 122 , a plurality of source / drain features (also referred to as S / D features) 124 , a channel 126 and a plurality of gate spacers 128 on. The channel 126 is located between the source / drain features 124 , and the gate structure 122 is located on the canal 126 , In some embodiments, the source / drain features may be 124 Be doping areas. The source / drain structure elements 124 can be made by an ion implantation process or a diffusion process. N-dopants such as phosphorus or arsenic may be used to make the S / D structure elements 124 for an n-type field effect transistor (NFET), and p-type dopants such as boron may be used to fabricate the S / D features 124 be used for a PFET. The S / D structure elements 124 are each at the outer boundaries of the gate spacers 128 equalized. It will be appreciated that in some embodiments, lightly doped source / drain (LDD) regions in the substrate 110 can be made before the gate spacers 128 getting produced. For the sake of simplicity, the LDD areas are not shown here in detail.
Bei einigen weiteren Ausführungsformen bestehen die S/D-Strukturelemente 124 und der Kanal 126 aus Finnenstrukturen. Bei einigen weiteren Ausführungsformen sind die S/D-Strukturelemente 124 Epitaxiestrukturen. Die S/D-Strukturelemente 124 können Silicium (Si), Siliciumphosphor (SiP), Siliciumcarbidphosphor (SiCP), Galliumantimon (GaSb) oder Siliciumgermanium (SiGe) mit einer relativ niedrigen Germaniumkonzentration für einen NFET umfassen. Die S/D-Strukturelemente 124 können Germanium (Ge), Germaniumzinn (GeSn) oder Siliciumgermanium (SiGe) mit einer relativ hohen Germaniumkonzentration für einen PFET umfassen.In some other embodiments, the S / D features exist 124 and the channel 126 from fin structures. In some other embodiments, the S / D features are 124 Epitaxial structures. The S / D structure elements 124 For example, silicon (Si), silicon phosphorus (SiP), silicon carbide phosphorus (SiCP), gallium antimony (GaSb), or silicon germanium (SiGe) having a relatively low germanium concentration for an NFET may be included. The S / D structure elements 124 may include germanium (Ge), germanium tin (GeSn) or silicon germanium (SiGe) with a relatively high germanium concentration for a PFET.
Bei einigen Ausführungsformen kann die Gate-Struktur 122 eine oder mehrere dielektrische Gate-Schichten und ein Polysilicium-Gate umfassen. Das Polysilicium kann dotiert und undotiert sein. In 1A wird als das Gate zwar dotiertes Polysilicium verwendet, aber es können auch andere Materialien auf Siliciumbasis aus der Gruppe einkristallines Silicium, Polysilicium, dotiertes Silicium, dotiertes Polysilicium, amorphes Silicium und/oder Siliciumgermanium verwendet werden.In some embodiments, the gate structure 122 comprise one or more gate dielectric layers and a polysilicon gate. The polysilicon may be doped and undoped. In 1A For example, although polysilicon doped as the gate is used, other silicon-based materials may be used from the group consisting of monocrystalline silicon, polysilicon, doped silicon, doped polysilicon, amorphous silicon, and / or silicon germanium.
Bei einigen Ausführungsformen wird ein RPG-Prozessschema (RPG: replacement gate; Ersatz-Gate) verwendet. Bei einigen Ausführungsformen wird bei einem RPG-Prozessschema zunächst ein Polysilicium-Blind-Gate hergestellt, das nach der Durchführung von Prozessen mit einem hohen Wärmebudget durch ein Metall-Gate ersetzt wird. Das heißt, die Gate-Struktur 122 ist ein Metall-Gate. Das Metall-Gate kann eine oder mehrere dielektrische Gate-Schichten, Verkappungsschichten, Füllschichten und/oder andere geeignete Schichten umfassen, die in einem Metall-Gate-Stapel zweckmäßig sind. Das Metall-Gate kann mittels ALD (Atomlagenabscheidung), PVD (physikalische Aufdampfung), CVD (chemische Aufdampfung) oder eines anderen geeigneten Verfahrens abgeschieden werden.In some embodiments, a replacement gate (RPG) process scheme is used. In some embodiments, in an RPG process scheme, a polysilicon dummy gate is first made that is replaced with a metal gate after performing high heat budget processes. That is, the gate structure 122 is a metal gate. The metal gate may include one or more gate dielectric layers, capping layers, filler layers, and / or other suitable layers useful in a metal gate stack. The metal gate may be deposited by ALD (atomic layer deposition), PVD (physical vapor deposition), CVD (chemical vapor deposition) or other suitable method.
Bei einigen Ausführungsformen weist der Transistor weiterhin eine Vielzahl von Silicidkontakten 129 auf, die sich jeweils auf den S/D-Strukturelementen 124 befinden. Silicide, die Verbindungen sind, die aus einem Metall und Silicium bestehen, werden für Kontakte in Halbleiter-Bauelementen verwendet. Die Silicidkontakte 129 sind thermisch stabil, haben einen geringeren spezifischen Widerstand als Polysilicium und sind gute ohmsche Kontakte. Die Silicidkontakte 129 sind außerdem zuverlässig, da die Silicidbildungsreaktion viele Defekte an der Grenzfläche zwischen einem Kontakt und einer Bauelementstruktur eliminiert. Ein Verfahren, das in der Halbleiter-Herstellungsindustrie verwendet wird, ist der Salicid-Prozess (salicide: self-aligned silicide; selbstjustierendes Silicid). Der Salicid-Prozess kann bei der Herstellung von Hochgeschwindigkeits-CMOS-Bauelementen verwendet werden. Bei dem Salicid-Prozess werden die Oberflächenteile der S/D-Strukturelemente 124 in die Silicidkontakte 129 umgewandelt. Der Salicid-Prozess umfasst die Abscheidung eines Metalls, das einer Silicidbildungsreaktion mit Silicium (Si) unterzogen wird. Um die Silicidkontakte 129 auf den S/D-Strukturelementen 124 herzustellen, werden unmittelbar neben der Gate-Struktur 122 Oxid-Abstandshalter hergestellt. Das Metall-Material wird dann als Schutzabscheidung auf dem Transistor abgeschieden. Der Transistor wird auf eine Temperatur erwärmt, bei der das Metall mit dem Silicium der S/D-Strukturelemente 124 reagiert, sodass Kontakte entstehen. Anschließend wird das nicht umgesetzte Metall entfernt. Über den S/D-Strukturelementen 124 bleiben Silicidkontakte 129 zurück, während nicht umgesetztes Metall von anderen Bereichen entfernt wird. In some embodiments, the transistor further includes a plurality of silicide contacts 129 on, each based on the S / D structure elements 124 are located. Silicides, which are compounds consisting of a metal and silicon, are used for contacts in semiconductor devices. The silicide contacts 129 are thermally stable, have a lower resistivity than polysilicon and are good ohmic contacts. The silicide contacts 129 are also reliable because the silicidation reaction eliminates many defects at the interface between a contact and a device structure. One method used in the semiconductor manufacturing industry is the salicide process (salicide: self-aligned silicide). The salicide process can be used in the fabrication of high speed CMOS devices. In the salicid process, the surface parts of the S / D feature become 124 into the silicide contacts 129 transformed. The salicide process involves the deposition of a metal that undergoes a silicidation reaction with silicon (Si). To the silicide contacts 129 on the S / D structure elements 124 are made immediately adjacent to the gate structure 122 Oxide spacers made. The metal material is then deposited as a protective deposition on the transistor. The transistor is heated to a temperature at which the metal is mixed with the silicon of the S / D structure elements 124 reacts so that contacts emerge. Subsequently, the unreacted metal is removed. About the S / D structure elements 124 remain silicide contacts 129 back, while unreacted metal is removed from other areas.
Dann wird eine dielektrische Schicht 140 auf dem Substrat 110 und der leitenden Struktur 120 hergestellt. Die dielektrische Schicht 140 kann eine ILD-Schicht (ILD: inter-layer dielectric; Zwischenschicht-Dielektrikum; oder inter-level dielectric; Zwischenebenen-Dielektrikum) sein. Die dielektrische Schicht 140 kann durch chemische Aufdampfung (CVD), chemische Aufdampfung mit einem Plasma hoher Dichte, Aufschleudern, Sputtern oder anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 140 Siliciumoxid. Bei einigen weiteren Ausführungsformen kann die dielektrische Schicht 140 Siliciumoxidnitrid, Siliciumnitrid oder ein Low-k-Material umfassen.Then, a dielectric layer 140 on the substrate 110 and the conductive structure 120 produced. The dielectric layer 140 may be an ILD (inter-layer dielectric) layer or inter-level dielectric (ILD) layer. The dielectric layer 140 can be made by chemical vapor deposition (CVD), high density plasma chemical vapor deposition, spin coating, sputtering, or other suitable method. In some embodiments, the dielectric layer comprises 140 Silica. In some other embodiments, the dielectric layer 140 Silicon nitride, silicon nitride or a low-k material.
Bei einigen Ausführungsformen kann die dielektrische Schicht 140 mehrere Teile umfassen, die aufeinander gestapelt sind. Zum Beispiel kann ein dielektrisches Material auf dem Substrat 110 und der leitenden Struktur 120 abgeschieden werden. Dann wird ein Planarisierungsprozess durchgeführt, um das dielektrische Schutzmaterial teilweise zu entfernen, um einen ersten Teil 142 der dielektrischen Schicht 140 herzustellen und eine Oberseite der Gate-Struktur 122 des Transistors freizulegen. Der Planarisierungsprozess ist zum Beispiel ein CMP-Prozess (CMP: chemisch-mechanisches Polieren). Bei einigen Ausführungsformen kann anschließend ein RPG-Prozess durchgeführt werden, wenn ein Blind-Gate des Transistors durch ein Metall-Gate ersetzt wird. Danach wird ein weiteres dielektrisches Material auf dem ersten Teil 142 der dielektrischen Schicht 140 zu einem zweiten Teil 144 ausgebildet. Der erste Teil 142 und der zweite Teil 144 der dielektrischen Schicht 140 können aus dem gleichen Material oder aus verschiedenen Materialien bestehen.In some embodiments, the dielectric layer 140 comprise several parts which are stacked on top of each other. For example, a dielectric material may be on the substrate 110 and the conductive structure 120 be deposited. Then, a planarization process is performed to partially remove the dielectric protective material around a first part 142 the dielectric layer 140 produce and a top of the gate structure 122 of the transistor. The planarization process is, for example, a CMP process (CMP: chemical-mechanical polishing). In some embodiments, an RPG process may then be performed when a dummy gate of the transistor is replaced by a metal gate. Thereafter, another dielectric material is deposited on the first part 142 the dielectric layer 140 to a second part 144 educated. The first part 142 and the second part 144 the dielectric layer 140 can be made of the same material or different materials.
Kommen wir nun zu 1B. Auf der dielektrischen Schicht 140 wird eine Metall-Hartmaske 150 hergestellt, ohne einen Entgasungsprozess durchzuführen. Insbesondere wird für die Struktur von 1A der Herstellungsprozess für die Metall-Hartmaske 150 durchgeführt, nachdem die dielektrische Schicht 140 hergestellt worden ist. Zwischen dem Herstellungsprozess für die Metall-Hartmaske 150 und dem Herstellungsprozess für die dielektrische Schicht 140 wird kein Entgasungsprozess durchgeführt. Der Entgasungsprozess soll die Struktur von 1A erwärmen, um ihr Feuchte zu entziehen. Um die Feuchte zu Entziehen, müsste die Struktur von 1A auf eine hohe Temperatur, wie etwa auf ungefähr 150°C bis ungefähr 500°C, erwärmt werden. Wenn jedoch die Metall-Hartmaske 150 hergestellt wird, während die Struktur von 1A eine hohe Temperatur hat, würde die Gefahr bestehen, dass die Metall-Hartmaske 150 eine instabile Korngröße und Dichte hat. Durch die instabile Korngröße und Dichte würden auch die Brechzahl und der Extinktionskoeffizient der Metall-Hartmaske 150 instabil werden, wodurch die Qualität der Metall-Hartmaske 150 verringert wird. Eine Metall-Hartmaske 150 mit einer niedrigen Qualität würde die Herstellung der Durchkontaktlöcher (siehe 1D und 1E) beeinträchtigen, für die die Metall-Hartmaske 150 verwendet wird.Let's close 1B , On the dielectric layer 140 becomes a metal hard mask 150 produced without performing a degassing process. In particular, for the structure of 1A the manufacturing process for the metal hard mask 150 performed after the dielectric layer 140 has been produced. Between the manufacturing process for the metal hard mask 150 and the manufacturing process for the dielectric layer 140 no degassing process is carried out. The degassing process is supposed to change the structure of 1A warm to remove moisture. To remove the moisture, the structure of 1A to a high temperature, such as about 150 ° C to about 500 ° C, are heated. However, if the metal hard mask 150 is made while the structure of 1A has a high temperature, there would be a risk that the metal hard mask 150 has an unstable grain size and density. Due to the unstable grain size and density would also the refractive index and the extinction coefficient of the metal hard mask 150 become unstable, reducing the quality of the metal hard mask 150 is reduced. A metal hard mask 150 with a low quality, the production of the through holes (see 1D and 1E ), for which the metal hard mask 150 is used.
2 ist eine Draufsicht einer Cluster-Anlage 900 gemäß einigen Ausführungsformen. Während der Herstellung der Metall-Hartmaske 150 wird die Struktur von 1A in die Cluster-Anlage 900 geladen. Die Cluster-Anlage 900 weist Folgendes auf: mindestens eine Ladeschleuse 910, mindestens eine Entgasungskammer 920, mindestens eine Prozesskammer 930, mindestens eine Durchgangskammer 940 und mindestens ein Roboterblatt 950. Die Struktur von 1A (die als Wafer bezeichnet wird) wird aus der Ladeschleuse 910 in die Cluster-Anlage 900 platziert. Dann wird die Ladeschleuse 910 verschlossen. Die Ladeschleuse 910 kann eine Atmosphäre in Abhängigkeit davon erzeugen, wo der Wafer als Nächstes sein soll. Der Gasgehalt der Ladeschleuse 910 kann mit solchen Mechanismen wie Zuführen von gereinigten Gasen oder Erzeugen eines Vakuums zusammen mit anderen geeigneten Mitteln zum Einstellen der Atmosphäre der Ladeschleuse 910 geändert werden. Wenn die gewünschte Atmosphäre erreicht worden ist, kann die entsprechende Tür geöffnet werden, und der Wafer ist zugänglich. Die Entgasungskammer 920 ist so konfiguriert, dass sie den Wafer entgast. Die Prozesskammer 930 kann eine PVD-Kammer oder eine CVD-Kammer zum Herstellen der Metall-Hartmaske 150 (siehe 1B) auf dem Wafer sein. Die Durchgangskammer 940 ist eine Kammer zum Aufnehmen des transportierten Wafers. Das Roboterblatt 950 ist so konfiguriert, dass es den Wafer transportiert. 2 is a plan view of a cluster plant 900 according to some embodiments. During the production of the metal hard mask 150 will the structure of 1A in the cluster plant 900 loaded. The cluster plant 900 indicates: at least one load lock 910 , at least one degassing chamber 920 , at least one process chamber 930 , at least one passage chamber 940 and at least one robot sheet 950 , The structure of 1A (which is referred to as a wafer) is from the load lock 910 in the cluster plant 900 placed. Then the load lock 910 locked. The load lock 910 can create an atmosphere depending on where the wafer is next. The gas content of the load lock 910 can with such mechanisms as supplying purified gases or generating a vacuum together with other suitable means for Adjust the atmosphere of the cargo lock 910 be changed. When the desired atmosphere has been reached, the corresponding door can be opened and the wafer is accessible. The degassing chamber 920 is configured to degas the wafer. The process chamber 930 may be a PVD chamber or a CVD chamber for making the metal hardmask 150 (please refer 1B ) on the wafer. The passage chamber 940 is a chamber for receiving the transported wafer. The robot sheet 950 is configured to carry the wafer.
Kommen wir nun zu den 1B und 2. Da in 1B der Entgasungsprozess weggelassen wird, wird ein Wafer, der in die Ladeschleuse 910 der Cluster-Anlage 900 gelangt, zu der Prozesskammer 930 transportiert, ohne in die Entgasungskammer 920 zu gelangen. Das heißt, der Wafer wird erst erwärmt, wenn er in die Prozesskammer 930 gelangt. Oder an dem Wafer kann mindestens ein weiterer Prozess durchgeführt werden, bevor er in die Prozesskammer 930 gelangt. Der Wafer wird jedoch nicht auf eine so hohe Temperatur wie in dem Entgasungsprozess erwärmt. Mit anderen Worten, die Temperatur des Wafers ist keine hohe Temperatur. Zum Beispiel beträgt die Anfangstemperatur der dielektrischen Schicht 140 des Wafers für die Herstellung der Metall-Hartmaske 150 etwa 15°C bis etwa 30°C. Bei dieser Temperatur kann die Qualität der Metall-Hartmaske 150 verbessert werden, und auch die Brechzahl und der Extinktionskoeffizient der Metall-Hartmaske 150 können verbessert werden.Let us now come to the 1B and 2 , Because in 1B The degassing process is omitted, a wafer is placed in the load lock 910 the cluster plant 900 reaches, to the process chamber 930 transported without entering the degassing chamber 920 to get. That is, the wafer is not heated until it enters the process chamber 930 arrives. Or at least one additional process can be performed on the wafer before entering the process chamber 930 arrives. However, the wafer is not heated to as high a temperature as in the degassing process. In other words, the temperature of the wafer is not a high temperature. For example, the initial temperature of the dielectric layer is 140 of the wafer for making the metal hard mask 150 about 15 ° C to about 30 ° C. At this temperature, the quality of the metal hard mask 150 can be improved, and also the refractive index and the extinction coefficient of the metal hard mask 150 can be improved.
Bei einigen Ausführungsformen kann die Metall-Hartmaske 150 aus Titannidrid, Tantalnitrid, Bornitrid, Titan, Tantal oder einer Kombination davon bestehen. Die Metall-Hartmaske 150 kann durch physikalische Aufdampfung (PVD) oder CVD hergestellt werden. Das CVD-Verfahren kann Plasma-unterstützte chemische Aufdampfung (plasma-enhanced CVD; PECVD), Atomlagenabscheidung (ALD) oder dergleichen sein. Bei einigen Ausführungsformen können die Vorläufer für die Abscheidung der Metall-Hartmaske 150 TiCl4, N2, Ar, H2 und dergleichen sein.In some embodiments, the metal hardmask 150 titanium nitride, tantalum nitride, boron nitride, titanium, tantalum or a combination thereof. The metal hard mask 150 can be made by physical vapor deposition (PVD) or CVD. The CVD method may be plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD) or the like. In some embodiments, the precursors may be for deposition of the metal hardmask 150 TiCl 4 , N 2 , Ar, H 2 and the like.
Kommen wir nun zu 1C. Hier wird ein fotolithografischer Prozess durchgeführt, der die Metall-Hartmaske 150 definiert. Bei einigen Ausführungsformen kann ein Dreischicht-Fotoresist 160 verwendet werden, das eine PR-Schicht 162 (PR: Fotoresist) als den oberen oder obersten Teil, eine mittlere Schicht 164 und eine untere Schicht 166 umfasst. Das Dreischicht-Fotoresist 160 ist auf der Metall-Hartmaske 150 angeordnet. Das Dreischicht-Fotoresist 160 umfasst Folgendes: die PR-Schicht 162; die mittlere Schicht 164, die Antireflexschichten oder rückseitige Antireflexschichten umfassen kann, um die Belichtung und Fokussierung bei der PR-Bearbeitung zu unterstützen; und die untere Schicht 166, die ein Hartmaskenmaterial, zum Beispiel ein Nitrid, sein kann. Zum Strukturieren des Dreischicht-Fotoresists 160 wird die PR-Schicht 162 unter Verwendung einer Maske, durch Belichtung mit einer Strahlung, wie etwa Licht oder einem Excimerlaser, einen Härtungsschritt zum Härten des Resists und die Verwendung eines Entwicklers zum Entfernen entweder der belichteten oder unbelichteten Teile des Resists (je nachdem, ob ein positives Resist oder ein negatives Resist verwendet wird) strukturiert, um die Struktur von der Maske in der PR-Schicht 162 zu erzeugen. Diese strukturierte PR-Schicht 162 wird dann zum Ätzen der darunter befindlichen mittleren Schicht 164 und unteren Schicht 166 verwendet, um eine Ätzmaske für die Zielschicht, hier die Metall-Hartmaske 150, herzustellen. Bei einigen weiteren Ausführungsformen können die mittlere Schicht 164 und die untere Schicht 166 weggelassen werden. Das heißt, das Fotoresist 160 ist dann ein Einschicht-Fotoresist.Let's close 1C , Here, a photolithographic process is performed, the metal hard mask 150 Are defined. In some embodiments, a three-layer photoresist may be used 160 be used, which is a PR layer 162 (PR: photoresist) as the upper or uppermost part, a middle layer 164 and a lower layer 166 includes. The three-layer photoresist 160 is on the metal hardmask 150 arranged. The three-layer photoresist 160 includes: the PR layer 162 ; the middle layer 164 which may include antireflection films or backside antireflection films to aid in exposure and focusing in PR processing; and the lower layer 166 which may be a hardmask material, for example a nitride. For structuring the three-layer photoresist 160 becomes the PR layer 162 using a mask, by exposure to a radiation such as light or an excimer laser, a curing step to cure the resist and the use of a developer to remove either the exposed or unexposed portions of the resist (depending on whether a positive resist or a negative resist) Resist is used) to structure the structure of the mask in the PR layer 162 to create. This structured PR layer 162 is then used to etch the underlying middle layer 164 and lower layer 166 used an etching mask for the target layer, here the metal hard mask 150 to manufacture. In some other embodiments, the middle layer 164 and the lower layer 166 be omitted. That is, the photoresist 160 is then a monolayer photoresist.
Kommen wir nun zu 1D. Hier wird ein Ätzprozess durchgeführt, um eine strukturierte Metall-Hartmaske 150' herzustellen. Die PR-Schicht 162 (siehe 1C) wird strukturiert und als eine Maske während des Ätzprozesses verwendet. Bei dem Ätzprozess können die mittlere Schicht 164, die untere Schicht 166 und die Metall-Hartmaske 150 (siehe 1C) mit verschiedenen Verfahren geätzt werden, unter anderem Trockenätzen, Nassätzen oder einer Kombination aus Trockenätzen und Nassätzen. Für den Trockenätzprozess können ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl6, CCl4 und/oder BCl6), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein sauerstoffhaltiges Gas, ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon verwendet werden. Der Ätzprozess kann eine Mehrschritt-Ätzung umfassen, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erzielen. Nach dem Strukturieren der Metall-Hartmaske 150 werden die PR-Schicht 162, die mittlere Schicht 164 und die untere Schicht 166 entfernt.Let's close 1D , Here, an etching process is performed to form a textured metal hard mask 150 ' manufacture. The PR layer 162 (please refer 1C ) is patterned and used as a mask during the etching process. In the etching process, the middle layer 164 , the lower layer 166 and the metal hard mask 150 (please refer 1C ) are etched using a variety of techniques, including dry etching, wet etching, or a combination of dry etching and wet etching. For the dry etching process, a fluorine-containing gas (eg CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), a chlorine-containing gas (eg Cl 2 , CHCl 6 , CCl 4 and / or BCl 6 ), a bromine-containing gas (eg, HBr and / or CHBr 3 ), an oxygen-containing gas, an iodine-containing gas, other suitable gases and / or plasmas, or combinations thereof. The etching process may include multi-step etching to achieve etch selectivity, flexibility, and a desired etch profile. After structuring the metal hard mask 150 become the PR layer 162 , the middle layer 164 and the lower layer 166 away.
Kommen wir nun zu 1E. Unter Verwendung der strukturierten Metall-Hartmaske 150' als eine Maske wird die dielektrische Schicht 140 mit verschiedenen Verfahren, wie etwa Trockenätzen, Nassätzen oder einer Kombination aus Trockenätzen und Nassätzen, so geätzt, dass eine Vielzahl von Durchkontaktlöchern 146 entsteht. Die Durchkontaktlöcher 146 verlaufen im Wesentlichen vertikal durch die dielektrische Schicht 140 und legen jeweils die Gate-Struktur 122 und die Silicidschichten 129 frei. Die Anzahl der Durchkontaktlöcher 146 in 1E ist beispielhaft und soll den beanspruchten Schutzumfang der vorliegenden Erfindung nicht beschränken. Ein Fachmann kann eine geeignete Anzahl für die Durchkontaktlöcher 146 entsprechend den tatsächlichen Gegebenheiten wählen.Let's close 1E , Using the textured metal hard mask 150 ' as a mask, the dielectric layer becomes 140 by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching, etched so that a plurality of through holes 146 arises. The through holes 146 extend substantially vertically through the dielectric layer 140 and each set the gate structure 122 and the silicide layers 129 free. The number of through holes 146 in 1E is exemplary and is not intended to limit the scope of the present invention claimed. A person skilled in the art may choose a suitable number for the through-holes 146 choose according to the actual circumstances.
Kommen wir nun zu 1F. Hier wird eine Vielzahl von leitenden Strukturelementen 170a und 170b jeweils in den Durchkontaktlöchern 146 hergestellt. Die leitenden Strukturelemente 170a und 170b sind in 1F Metallkontakte. Das heißt, die leitenden Strukturelemente 170a und 170b und die dielektrische Schicht 140 bilden eine dielektrische Metallschicht (metal-dielectric layer; MD layer). Die leitenden Strukturelemente 170a werden jeweils mit den Silicidschichten 129 verbunden, um sie mit den S/D-Strukturelementen 124 des Transistors elektrisch zu verbinden, und das leitende Strukturelement 170b wird mit der Gate-Struktur 122 des Transistors verbunden. Bei einigen Ausführungsformen können Metallmaterialien in die Durchkontaktlöcher 146 gefüllt werden, und die überschüssigen Teile der Metallmaterialien werden durch Durchführen eines CMP-Prozesses entfernt, um die leitenden Strukturelemente 170a und 170b herzustellen. Die leitenden Strukturelemente 170a und 170b können aus Wolfram, Aluminium, Kupfer oder anderen geeigneten Materialien bestehen. Die leitenden Strukturelemente 170a und 170b können auch zusammengesetzte Strukturen, wie etwa Sperr- und Haftschichten, z. B. aus Titan/Titannidrid oder Tantalnitrid, sowie weitere Schichten umfassen. Let's close 1F , Here is a variety of conductive structural elements 170a and 170b each in the through holes 146 produced. The conductive structural elements 170a and 170b are in 1F Metal contacts. That is, the conductive features 170a and 170b and the dielectric layer 140 Form a dielectric metal layer (metal-dielectric layer, MD layer). The conductive structural elements 170a each with the silicide layers 129 connected to them with the S / D structural elements 124 of the transistor to electrically connect, and the conductive structure element 170b comes with the gate structure 122 connected to the transistor. In some embodiments, metal materials may enter the via holes 146 are filled, and the excess portions of the metal materials are removed by performing a CMP process to the conductive features 170a and 170b manufacture. The conductive structural elements 170a and 170b may consist of tungsten, aluminum, copper or other suitable materials. The conductive structural elements 170a and 170b can also composite structures, such as barrier and adhesive layers, for. As titanium / titanium nitride or tantalum nitride, and other layers include.
In 1F hat das leitende Strukturelement 170a eine Unterseite 174a und mindestens eine Seitenwand 172a. Die Unterseite 174a und die Seitenwand 172a des leitenden Strukturelements 170a schneiden sich, sodass ein Innenwinkel θa entsteht. Der Innenwinkel θa beträgt etwa 92 Grad bis etwa 98 Grad. Das leitende Strukturelement 170b hat eine Unterseite 174b und mindestens eine Seitenwand 172b. Die Unterseite 174b und die Seitenwand 172b des leitenden Strukturelements 170b schneiden sich, sodass ein Innenwinkel θb entsteht. Der Innenwinkel θb beträgt etwa 92 Grad bis etwa 98 Grad. Außerdem haben die Innenwinkel θa und θb von zwei benachbarten der leitenden Strukturelemente 170a und 170b eine Differenz von weniger als oder etwa gleich 3 Grad. Das heißt, die Profile der leitenden Strukturelemente 170a und 170b sind im Wesentlichen gleichbleibend, und die Herstellung der leitenden Strukturelemente 170a und 170b (oder der Durchkontaktlöcher 146 von 1E) ist stabil. Der hier verwendete Begriff „im Wesentlichen” kann verwendet werden, um eine quantitative Darstellung zu modifizieren, die sich zulässigerweise ändern könnte, ohne dass es zu einer Änderung der Grundfunktion kommt, auf die sie sich bezieht.In 1F has the conductive structural element 170a a bottom 174a and at least one sidewall 172a , The bottom 174a and the side wall 172a of the conductive structure element 170a intersect, creating an internal angle θa. The inner angle θa is about 92 degrees to about 98 degrees. The conductive structural element 170b has a base 174b and at least one sidewall 172b , The bottom 174b and the side wall 172b of the conductive structure element 170b intersect, creating an internal angle θb. The inner angle θb is about 92 degrees to about 98 degrees. In addition, the inner angles θa and θb of two adjacent ones of the conductive features 170a and 170b a difference of less than or equal to about 3 degrees. That is, the profiles of the conductive features 170a and 170b are substantially consistent, and the fabrication of the conductive features 170a and 170b (or the through holes 146 from 1E ) is stable. As used herein, the term "substantially" can be used to modify a quantitative representation that could reasonably be changed without altering the basic function to which it refers.
Da bei den 1A bis 1F die Metall-Hartmaske hergestellt wird, wenn die Anfangstemperatur der dielektrischen Schicht des Wafers etwa 15°C bis etwa 30°C beträgt, oder die Metall-Hartmaske ohne Durchführung eines Entgasungsprozesses hergestellt wird, sind die Korngröße und Dichte der Metall-Hartmaske stabil. Daher kann die Qualität der Metall-Hartmaske verbessert werden, und auch die Brechzahl und der Extinktionskoeffizient der Metall-Hartmaske können verbessert werden. Durch diese Verbesserung können anschließend gute Profile der leitenden Strukturelemente erzeugt werden.As with the 1A to 1F When the starting temperature of the dielectric layer of the wafer is about 15 ° C. to about 30 ° C., or the metal hard mask is made without performing a degassing process, the grain size and density of the metal hard mask are stable. Therefore, the quality of the metal hard mask can be improved, and also the refractive index and the extinction coefficient of the metal hard mask can be improved. By this improvement, good profiles of the conductive structure elements can then be generated.
Die 3A bis 3F sind Schnittansichten eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Zunächst wird ein Substrat 210 bereitgestellt. Bei einigen Ausführungsformen ist das Substrat 210 ein Halbleitersubstrat, wie etwa ein massives Siliciumsubstrat, ein Halbleiterwafer, ein SOI-Substrat oder ein Siliciumgermanium-Substrat, aber es kann auch andere Halbleitermaterialien umfassen, wie etwa Elemente der Gruppe III, der Gruppe IV und/oder der Gruppe V.The 3A to 3F FIG. 12 are sectional views of a method of fabricating a semiconductor structure in accordance with various embodiments of the present invention. FIG. First, a substrate 210 provided. In some embodiments, the substrate is 210 a semiconductor substrate, such as a bulk silicon substrate, a semiconductor wafer, an SOI substrate, or a silicon germanium substrate, but it may also include other semiconductor materials, such as Group III, Group IV, and / or Group V.
Auf dem Substrat 210 wird eine Halbleiterstruktur 220 hergestellt. Zum Herstellen der Halbleiterstruktur 220 wird ein elektrisches Element in, auf und/oder über dem Substrat 210 hergestellt. Das elektrische Element kann CMOS-Transistoren, -Dioden, -Widerstände, -Kondensatoren, -Induktoren und andere aktive und passive Halbleiter-Bauelemente umfassen. Der Anschaulichkeit halber ist in 3A ein einzelnes elektrisches Element 222 dargestellt. Bei einigen weiteren Ausführungsformen können jedoch mehrere elektrische Elemente 222 unterschiedlicher Art verwendet werden. Anschließend wird eine Verbindungsstruktur 224 auf dem elektrischen Element 222 hergestellt. Bei einigen Ausführungsformen bedeckt die Verbindungsstruktur 224 das elektrische Element 222. Die Verbindungsstruktur 224 ist so konfiguriert, dass sie die elektrischen Elemente 222 miteinander verbindet. Die Verbindungsstruktur 224 hat eine Vielzahl von Metallisierungsschichten, die Metallleitungen und Durchkontaktierungen (nicht dargestellt) in einer Vielzahl von dielektrischen Schichten umfassen. Die Metallleitungen und Durchkontaktierungen können aus Kupfer oder Kupferlegierungen bestehen und können unter Verwendung der bekannten Damaszierungsverfahren hergestellt werden. Die dielektrischen Schichten der Verbindungsstruktur 224 können aus einem dielektrischen Low-k-Material, einem dielektrischen Extrem-Low-k-Material oder Silicium bestehen. Das dielektrische Low-k-Material ist ein Material mit einer kleineren Dielektrizitätskonstante als Siliciumdioxid, dessen Dielektrizitätskonstante etwa 3,9 beträgt, und das dielektrische Extrem-Low-k-Material hat eine Dielektrizitätskonstante, die kleiner als etwa 2,5 ist. Bei einigen weiteren Ausführungsformen kann die Verbindungsstruktur 224 allgemein bekannte ILDs (inter-layer dielectrics; Zwischenschicht-Dielektrika) und IMDs (inter-metal dielectrics; Zwischenmetall-Dielektrika) umfassen.On the substrate 210 becomes a semiconductor structure 220 produced. For producing the semiconductor structure 220 becomes an electrical element in, on and / or over the substrate 210 produced. The electrical element may include CMOS transistors, diodes, resistors, capacitors, inductors, and other active and passive semiconductor devices. For the sake of clarity, is in 3A a single electrical element 222 shown. However, in some other embodiments, multiple electrical elements may be used 222 different types are used. Subsequently, a connection structure 224 on the electrical element 222 produced. In some embodiments, the interconnect structure covers 224 the electrical element 222 , The connection structure 224 is configured to hold the electrical elements 222 connects with each other. The connection structure 224 has a plurality of metallization layers including metal lines and vias (not shown) in a plurality of dielectric layers. The metal lines and vias may be made of copper or copper alloys and may be made using the known damascene methods. The dielectric layers of the connection structure 224 may be made of a low-k dielectric material, an extreme-low-k dielectric material, or silicon. The low-k dielectric material is a material with a smaller dielectric constant than silicon dioxide, whose dielectric constant is about 3.9, and the extreme low-k dielectric material has a dielectric constant that is less than about 2.5. In some other embodiments, the connection structure 224 well-known inter-layer dielectrics (ILDs) and intermetal dielectrics (IMDs).
Auf der Halbleiterstruktur 220 wird eine leitende Struktur 230 hergestellt. Mit anderen Worten, die Verbindungsstruktur 224 wird zwischen dem elektrischen Element 222 und der leitenden Struktur 230 hergestellt. In 3A hat die leitende Struktur 230 eine Vielzahl von Teilen. Zum Beispiel können eine leitende Schicht (nicht dargestellt) und ein Fotoresist (nicht dargestellt) der Reihe nach auf der Halbleiterstruktur 220 hergestellt werden. Das Fotoresist wird dann belichtet und entwickelt, sodass ein strukturiertes Fotoresist entsteht. Anschließend wird die leitende Schicht auf Grund des strukturierten Fotoresists geätzt, um die Vielzahl von Teilen herzustellen. Bei einigen Ausführungsformen kann die leitende Struktur 230 Metall-Kontaktstellen umfassen, wie etwa Aluminium (Al), und kann somit auch als eine Aluminium-Kontaktstelle bezeichnet werden, aber sie kann auch aus Kupfer (Cu), Silber (Ag), Gold (Au), Nickel (Ni), Wolfram (W), Legierungen oder Kombinationen davon bestehen. Bei einigen weiteren Ausführungsformen kann die leitende Struktur 230 aus Aluminiumkupfer (AlCu) bestehen. Die leitende Struktur 230 kann z. B. über die darunter befindliche Verbindungsstruktur 224 mit dem elektrischen Element 222 elektrisch verbunden werden.On the semiconductor structure 220 becomes a conductive structure 230 produced. In other words, the connecting structure 224 is between the electrical element 222 and the conductive structure 230 produced. In 3A has the lead structure 230 a variety of parts. For example, a conductive layer (not shown) and a photoresist (not shown) may be sequentially deposited on the semiconductor structure 220 getting produced. The photoresist is then exposed and developed to form a patterned photoresist. Subsequently, the conductive layer is etched due to the patterned photoresist to produce the plurality of parts. In some embodiments, the conductive structure 230 Metal pads include such as aluminum (Al), and thus may also be referred to as an aluminum pad, but may also be copper (Cu), silver (Ag), gold (Au), nickel (Ni), tungsten (W), alloys or combinations thereof. In some other embodiments, the conductive structure 230 Made of aluminum copper (AlCu). The conductive structure 230 can z. B. on the underlying connection structure 224 with the electrical element 222 be electrically connected.
Eine dielektrische Schicht 240 wird so hergestellt, dass sie die leitende Struktur 230 bedeckt. Die dielektrische Schicht 240 kann durch chemische Aufdampfung (CVD), chemische Aufdampfung mit einem Plasma hoher Dichte, Aufschleudern, Sputtern oder anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 240 Siliciumoxid. Bei einigen weiteren Ausführungsformen kann die dielektrische Schicht 240 Siliciumoxidnitrid, Siliciumnitrid oder ein Low-k-Material umfassen.A dielectric layer 240 is made to be the conductive structure 230 covered. The dielectric layer 240 can be made by chemical vapor deposition (CVD), high density plasma chemical vapor deposition, spin coating, sputtering, or other suitable method. In some embodiments, the dielectric layer comprises 240 Silica. In some other embodiments, the dielectric layer 240 Silicon nitride, silicon nitride or a low-k material.
Kommen wir nun zu 3B. Auf der dielektrischen Schicht 240 wird eine Metall-Hartmaske 250 hergestellt, ohne einen Entgasungsprozess durchzuführen. Insbesondere wird für die Struktur von 3A der Herstellungsprozess für die Metall-Hartmaske 250 durchgeführt, nachdem die dielektrische Schicht 240 hergestellt worden ist. Zwischen dem Herstellungsprozess für die Metall-Hartmaske 250 und dem Herstellungsprozess für die dielektrische Schicht 240 wird kein Entgasungsprozess durchgeführt.Let's close 3B , On the dielectric layer 240 becomes a metal hard mask 250 produced without performing a degassing process. In particular, for the structure of 3A the manufacturing process for the metal hard mask 250 performed after the dielectric layer 240 has been produced. Between the manufacturing process for the metal hard mask 250 and the manufacturing process for the dielectric layer 240 no degassing process is carried out.
Kommen wir nun zu den 3B und 2. Da in 3B kein Entgasungsprozess durchgeführt wird, wird die Struktur von 3A (die als ein Wafer bezeichnet wird), die in die Ladeschleuse 910 der Cluster-Anlage 900 gelangt, zu der Prozesskammer 930 transportiert, ohne in die Entgasungskammer 920 zu gelangen. Das heißt, der Wafer wird erst erwärmt, wenn er in die Prozesskammer 930 gelangt. Oder an dem Wafer kann mindestens ein weiterer Prozess durchgeführt werden, bevor er in die Prozesskammer 930 gelangt. Der Wafer wird jedoch nicht auf eine so hohe Temperatur wie in dem Entgasungsprozess erwärmt. Mit anderen Worten, die Temperatur des Wafers ist keine hohe Temperatur. Zum Beispiel beträgt die Anfangstemperatur der dielektrischen Schicht 240 des Wafers für die Herstellung der Metall-Hartmaske 250 etwa 15°C bis etwa 30°C. Bei dieser Temperatur kann die Qualität der Metall-Hartmaske 250 verbessert werden, und auch die Brechzahl und der Extinktionskoeffizient der Metall-Hartmaske 250 können verbessert werden.Let us now come to the 3B and 2 , Because in 3B no degassing process is performed, the structure of 3A (which is referred to as a wafer) in the load lock 910 the cluster plant 900 reaches, to the process chamber 930 transported without entering the degassing chamber 920 to get. That is, the wafer is not heated until it enters the process chamber 930 arrives. Or at least one additional process can be performed on the wafer before entering the process chamber 930 arrives. However, the wafer is not heated to as high a temperature as in the degassing process. In other words, the temperature of the wafer is not a high temperature. For example, the initial temperature of the dielectric layer is 240 of the wafer for making the metal hard mask 250 about 15 ° C to about 30 ° C. At this temperature, the quality of the metal hard mask 250 can be improved, and also the refractive index and the extinction coefficient of the metal hard mask 250 can be improved.
Bei einigen Ausführungsformen kann die Metall-Hartmaske 250 aus Titannidrid, Tantalnitrid, Bornitrid, Titan, Tantal oder einer Kombination davon bestehen. Die Metall-Hartmaske 250 kann durch physikalische Aufdampfung (PVD) oder CVD hergestellt werden. Das CVD-Verfahren kann Plasma-unterstützte chemische Aufdampfung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen sein. Bei einigen Ausführungsformen können die Vorläufer für die Abscheidung der Metall-Hartmaske 250 TiCl4, N2, Ar, H2 und dergleichen sein.In some embodiments, the metal hardmask 250 titanium nitride, tantalum nitride, boron nitride, titanium, tantalum or a combination thereof. The metal hard mask 250 can be made by physical vapor deposition (PVD) or CVD. The CVD method may be plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD) or the like. In some embodiments, the precursors may be for deposition of the metal hardmask 250 TiCl 4 , N 2 , Ar, H 2 and the like.
Kommen wir nun zu 3C. Hier wird ein fotolithografischer Prozess durchgeführt, der die Metall-Hartmaske 250 definiert. Bei einigen Ausführungsformen kann ein Dreischicht-Fotoresist 160 verwendet werden, das eine PR-Schicht 162 als den oberen oder obersten Teil, eine mittlere Schicht 164 und eine untere Schicht 166 umfasst. Das Dreischicht-Fotoresist 160 ist auf der Metall-Hartmaske 250 angeordnet. Bei einigen weiteren Ausführungsformen können die mittlere Schicht 164 und die untere Schicht 166 weggelassen werden. Das heißt, das Fotoresist 160 ist dann ein Einschicht-Fotoresist.Let's close 3C , Here, a photolithographic process is performed, the metal hard mask 250 Are defined. In some embodiments, a three-layer photoresist may be used 160 be used, which is a PR layer 162 as the upper or uppermost part, a middle layer 164 and a lower layer 166 includes. The three-layer photoresist 160 is on the metal hardmask 250 arranged. In some other embodiments, the middle layer 164 and the lower layer 166 be omitted. That is, the photoresist 160 is then a monolayer photoresist.
Kommen wir nun zu 3D. Hier wird ein Ätzprozess durchgeführt, um eine strukturierte Metall-Hartmaske 250' herzustellen. Die PR-Schicht 162 (siehe 3C) wird strukturiert und als eine Maske während des Ätzprozesses verwendet. Bei dem Ätzprozess können die mittlere Schicht 164, die untere Schicht 166 und die Metall-Hartmaske 250 (siehe 3C) mit verschiedenen Verfahren geätzt werden, unter anderem Trockenätzen, Nassätzen oder einer Kombination aus Trockenätzen und Nassätzen. Für den Trockenätzprozess können ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl6, CCl4 und/oder BCl6), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein sauerstoffhaltiges Gas, ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon verwendet werden. Der Ätzprozess kann eine Mehrschritt-Ätzung umfassen, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erzielen. Nach dem Strukturieren der Metall-Hartmaske 250 werden die PR-Schicht 162, die mittlere Schicht 164 und die untere Schicht 166 entfernt.Let's close 3D , Here, an etching process is performed to form a textured metal hard mask 250 ' manufacture. The PR layer 162 (please refer 3C ) is patterned and used as a mask during the etching process. In the etching process, the middle layer 164 , the lower layer 166 and the metal hard mask 250 (please refer 3C ) are etched using a variety of techniques, including dry etching, wet etching, or a combination of dry etching and wet etching. For the dry etching process, a fluorine-containing gas (eg CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), a chlorine-containing gas (eg Cl 2 , CHCl 6 , CCl 4 and / or BCl 6 ), a bromine-containing gas (eg, HBr and / or CHBr 3 ), an oxygen-containing gas, an iodine-containing gas, other suitable gases and / or plasmas, or combinations thereof. The etching process may include multi-step etching to achieve etch selectivity, flexibility, and a desired etch profile. After structuring the metal hard mask 250 become the PR layer 162 , the middle layer 164 and the lower layer 166 away.
Kommen wir nun zu 3E. Unter Verwendung der strukturierten Metall-Hartmaske 250' als eine Maske wird die dielektrische Schicht 240 mit verschiedenen Verfahren, wie etwa Trockenätzen, Nassätzen oder einer Kombination aus Trockenätzen und Nassätzen, so geätzt, dass eine Vielzahl von Durchkontaktlöchern 246 entsteht. Die Durchkontaktlöcher 246 verlaufen im Wesentlichen vertikal durch die dielektrische Schicht 240 und legen die leitende Struktur 230 frei. Die Anzahl der Durchkontaktlöcher 246 in 3E ist beispielhaft und soll den beanspruchten Schutzumfang der vorliegenden Erfindung nicht beschränken. Ein Fachmann kann eine geeignete Anzahl für die Durchkontaktlöcher 246 entsprechend den tatsächlichen Gegebenheiten wählen.Let's close 3E , Using the textured metal hard mask 250 ' as a mask, the dielectric layer becomes 240 by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching, etched so that a plurality of through holes 246 arises. The through holes 246 extend substantially vertically through the dielectric layer 240 and lay the conductive structure 230 free. The number of through holes 246 in 3E is exemplary and is not intended to limit the scope of the present invention claimed. A person skilled in the art may choose a suitable number for the through-holes 246 choose according to the actual circumstances.
Kommen wir nun zu 3F. Hier wird eine Vielzahl von leitenden Strukturelementen 270 jeweils in den Durchkontaktlöchern 246 hergestellt. Die leitenden Strukturelemente 270 sind in 3F Durchkontaktierungen. Bei einigen Ausführungsformen können Metallmaterialien in die Durchkontaktlöcher 246 gefüllt werden, und die überschüssigen Teile der Metallmaterialien werden durch Durchführen eines CMP-Prozesses entfernt, um die leitenden Strukturelemente 270 herzustellen. Die leitenden Strukturelemente 270 können aus Wolfram, Aluminium, Kupfer oder anderen geeigneten Materialien bestehen.Let's close 3F , Here is a variety of conductive structural elements 270 each in the through holes 246 produced. The conductive structural elements 270 are in 3F Vias. In some embodiments, metal materials may enter the via holes 246 are filled, and the excess portions of the metal materials are removed by performing a CMP process to the conductive features 270 manufacture. The conductive structural elements 270 may consist of tungsten, aluminum, copper or other suitable materials.
In 3F hat das leitende Strukturelement 270 eine Unterseite 274 und mindestens eine Seitenwand 272. Die Unterseite 274 und die Seitenwand 272 des leitenden Strukturelements 270 schneiden sich, sodass ein Innenwinkel θ entsteht. Der Innenwinkel θ beträgt etwa 92 Grad bis etwa 98 Grad. Außerdem haben die Innenwinkel θ von zwei benachbarten der leitenden Strukturelemente 270 eine Differenz von weniger als oder etwa gleich 3 Grad. Das heißt, die Profile der leitenden Strukturelemente 270 sind im Wesentlichen gleichbleibend, und die Herstellung der leitenden Strukturelemente 270 (oder der Durchkontaktlöcher 246 von 3E) ist stabil. Der hier verwendete Begriff „im Wesentlichen” kann verwendet werden, um eine quantitative Darstellung zu modifizieren, die sich zulässigerweise ändern könnte, ohne dass es zu einer Änderung der Grundfunktion kommt, auf die sie sich bezieht.In 3F has the conductive structural element 270 a bottom 274 and at least one sidewall 272 , The bottom 274 and the side wall 272 of the conductive structure element 270 intersect, creating an interior angle θ. The inner angle θ is about 92 degrees to about 98 degrees. In addition, the internal angles θ of two adjacent ones of the conductive structure elements 270 a difference of less than or equal to about 3 degrees. That is, the profiles of the conductive features 270 are substantially consistent, and the fabrication of the conductive features 270 (or the through holes 246 from 3E ) is stable. As used herein, the term "substantially" can be used to modify a quantitative representation that could reasonably be changed without altering the basic function to which it refers.
Da bei den 3A bis 3F die Metall-Hartmaske hergestellt wird, wenn die Anfangstemperatur der dielektrischen Schicht des Wafers etwa 15°C bis etwa 30°C beträgt, oder die Metall-Hartmaske ohne Durchführung eines Entgasungsprozesses hergestellt wird, sind die Korngröße und Dichte der Metall-Hartmaske stabil. Daher kann die Qualität der Metall-Hartmaske verbessert werden, und auch die Brechzahl und der Extinktionskoeffizient der Metall-Hartmaske können verbessert werden. Durch diese Verbesserung können anschließend gute Profile der leitenden Strukturelemente erzeugt werden.As with the 3A to 3F When the starting temperature of the dielectric layer of the wafer is about 15 ° C. to about 30 ° C., or the metal hard mask is made without performing a degassing process, the grain size and density of the metal hard mask are stable. Therefore, the quality of the metal hard mask can be improved, and also the refractive index and the extinction coefficient of the metal hard mask can be improved. By this improvement, good profiles of the conductive structure elements can then be generated.
Gemäß einigen Ausführungsformen weist eine Halbleiterstruktur eine leitende Struktur, eine dielektrische Schicht und eine Vielzahl von leitenden Strukturelementen auf. Die dielektrische Schicht befindet sich auf der leitenden Struktur. In der dielektrischen Schicht ist eine Vielzahl von Durchkontaktlöchern ausgebildet, und mindestens eines der Durchkontaktlöcher legt die leitende Struktur frei. Die leitenden Strukturelemente befinden sich jeweils in den Durchkontaktlöchern. Mindestens eines der leitenden Strukturelemente hat eine Unterseite und mindestens eine Seitenwand. Die Unterseite und die Seitenwand des leitenden Strukturelements schneiden sich, sodass ein Innenwinkel entsteht. Die Innenwinkel von zwei benachbarten der leitenden Strukturelemente haben eine Differenz von weniger als oder etwa gleich 3 Grad.According to some embodiments, a semiconductor structure includes a conductive structure, a dielectric layer, and a plurality of conductive features. The dielectric layer is on the conductive structure. In the dielectric layer, a plurality of via holes are formed, and at least one of the via holes exposes the conductive pattern. The conductive structural elements are located respectively in the through-holes. At least one of the conductive structural elements has a bottom and at least one side wall. The underside and the side wall of the conductive structural element intersect, creating an internal angle. The internal angles of two adjacent ones of the conductive features have a difference of less than or equal to about 3 degrees.
Gemäß einigen Ausführungsformen weist ein Verfahren zur Herstellung einer Halbleiterstruktur das Herstellen einer dielektrischen Schicht auf einer leitenden Struktur auf. Auf der dielektrischen Schicht wird eine Hartmaske hergestellt, ohne einen Entgasungsprozess durchzuführen.According to some embodiments, a method of fabricating a semiconductor structure includes forming a dielectric layer on a conductive structure. On the dielectric layer, a hard mask is produced without performing a degassing process.
Gemäß einigen Ausführungsformen weist ein Verfahren zur Herstellung einer Halbleiterstruktur das Herstellen einer dielektrischen Schicht auf einer leitenden Struktur auf. Auf der dielektrischen Schicht wird eine Metall-Hartmaske hergestellt. Eine Anfangstemperatur der dielektrischen Schicht zum Herstellen der Metall-Hartmaske beträgt etwa 15°C bis etwa 30°C.According to some embodiments, a method of fabricating a semiconductor structure includes forming a dielectric layer on a conductive structure. On the dielectric layer, a metal hardmask is produced. An initial temperature of the dielectric layer for producing the metal hard mask is about 15 ° C to about 30 ° C.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.Features of various embodiments have been described above so that those skilled in the art can better understand the aspects of the present invention. Those skilled in the art will appreciate that they may readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same objects and / or advantages of the same as the embodiments presented herein. Those skilled in the art should also recognize that such equivalent interpretations do not depart from the spirit and scope of the present invention, and that they may make various changes, substitutions and alterations herein without departing from the spirit and scope of the present invention.
