DE102015224201B4

DE102015224201B4 - Ausgangsstrom-Überwachungsschaltung für Schaltregulierer

Info

Publication number: DE102015224201B4
Application number: DE102015224201.3A
Authority: DE
Inventors: Seiichi Ozawa
Original assignee: Dialog Semiconductor UK Ltd
Current assignee: Dialog Semiconductor UK Ltd
Priority date: 2015-07-09
Filing date: 2015-12-03
Publication date: 2024-03-14
Anticipated expiration: 2035-12-04
Also published as: US9887625B2; DE102015224201A1; US20170012527A1

Abstract

Schaltung, die eine Schaltregulierung mit einer verbesserten Ausgangsstromüberwachungseinrichtung bereitstellt und Folgendes umfasst:einen Master-Takt (302), der dazu konfiguriert ist, Zeitvorgabe-Signale an ein zweites Verzögerungselement (303) und an einen Abtastzeitvorgabengenerator (370) zu erzeugen;das zweite Verzögerungselement (303), wobei das zweite Verzögerungselement (303) dazu konfiguriert ist, die Zeitvorgabe-Signale von dem Master-Takt (302) um eine zweite Verzögerung Td2 zu verzögern und die verzögerten Zeitvorgabe-Signale an eine Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305) auszugeben,die PWM-Steuereinheit (305), wobei die PWM-Steuereinheit (305) dazu konfiguriert ist, P- Ansteuerungssignale (311) und N-Ansteuerungssignale (312) an eine Ausgangsstufe (330) bereitzustellen;die Ausgangsstufe (330), wobei die Ausgangsstufe (330) mit der PWM-Steuereinheit (305) verbunden ist und dazu konfiguriert ist, ein Schalten bereitzustellen, und einen hochseitigen Transistor (335) und einen tiefseitigen Transistor (345) aufweist, die durch die P- Ansteuerungssignale (311) bzw. N-Ansteuerungssignale (312) angesteuert werden;eine Erfassungsschaltung (350), die dazu konfiguriert ist, eine Erfassung des Ausgangsstroms von der Ausgangsstufe (330) während einer Abtastperiode bereitzustellen, wobei die Erfassung stattfindet, während ein n-Abtastsignal aktiv ist;den Abtastzeitvorgabengenerator (370), der dazu konfiguriert ist, das n-Abtastsignal für die Erfassungsschaltung (350) bereitzustellen, wobei das n-Abtastsignal, eine erste Verzögerungszeit Td1 nachdem das N-Ansteuerungssignal (312) aktiviert wird, aktiviert wird, und mit steigender Taktflanke des Master-Taktes (302) deaktiviert wird, wodurch das n-Abtastsignal die zweite Verzögerungszeit Td2 vor der fallenden Taktflanke des N-Ansteuerungssignals (312) deaktiviert wird, wobei die erste Verzögerung Td1 durch ein erstes Verzögerungselement (377) eingestellt wird, das mit dem N-Ansteuerungssignal (312) verbunden ist, und die zweite Verzögerung Td2 durch das Verzögerungselement eingestellt wird, das mit dem Master-Takt (302) an einem Eingang der Schaltung verbunden ist, die die Schaltregulierung bereitstellt;wobei der Abtastzeitvorgabengenerator (370) Folgendes aufweist:ein erstes Flipflop (380), das mit dem Master-Takt (302) gekoppelt ist und dazu konfiguriert ist, durch eine steigende Taktflanke des Master-Takts (302) gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das n-Abtastsignal inaktiv ist;das erste Verzögerungselement (377), wobei das erste Verzögerungselement (377) mit einem zweiten Flipflop (375) gekoppelt ist, wobei das zweite Flipflop (375) dazu konfiguriert ist, durch das N-Ansteuerungssignal (312), welches durch Verzögerung Td1 verzögert ist, gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das N-Ansteuerungssignal (312) inaktiv ist oder wenn das erste Flipflop (380) aktiv ist, und wobei das erste Verzögerungselement (377) dazu konfiguriert ist, aus dem N-Ansteuerungssignal (312) das verzögerte N-Ansteuerungssignal zu erzeugen;einen Inverter (378), der mit dem ersten Flipflop (380) gekoppelt ist; undein logisches UND-Gatter (376), das mit dem Inverter (378) gekoppelt ist.

Description

Verwandte Patentanmeldung
Diese Anmeldung steht im Zusammenhang mit der Anmeldung mit laufender Nummer US 14/550,921 , eingereicht am 22. November 2014, die einem gemeinsamen Anmelder zugewiesen und hier durch Bezugnahme vollständig mit aufgenommen ist.
HINTERGRUND
GEBIET
Die Offenbarung bezieht sich im Allgemeinen auf einen Spannungsregulierer und insbesondere auf eine Ausgangsstrom-Überwachungsschaltung hierfür
BESCHREIBUNG DES STANDES DER TECHNIK
Spannungsregulierung ist wichtig, wo Schaltungen für Übergänge, Rauschen und andere Typen für Störungen empfindlich sind. Die Steuerung der regulierten Spannung über Veränderungen sowohl der Halbleiterprozessschwankungen als auch der Temperatur ist ein Schlüssel für viele Anwendungen. Außerdem ist auch der Leistungsverbrauch eine Schlüssel-Entwurfsanforderung. Die Druckschrift US 6 020 729 A beschreibt einen Spannungsregler mit einem Schalter, der eine Eingangsklemme mit einer Ausgangsklemme mit variablem Tastverhältnis abwechselnd koppelt und entkoppelt, und einem Filter, der zwischen der Eingangsklemme und der Ausgangsklemme angeordnet ist, um eine im Wesentlichen gleichförmige Spannung an der Ausgangsklemme bereitzustellen. Die Druckschrift DE 130 92 501 T5 beschreibt einen synchronen Abwärtswandler, der eine verbesserte Ausgangsstromerfassungsschaltung und ein verbessertes Einschwingverhalten während der Ausgangsstromreduzierung aufweist. Die Druckschrift CN 104 092 372 A beschreibt einen Leistungswandler mit Durchschnittsstromerfassung sowie das entsprechende Erfassungsverfahren und die Erfassungsschaltung.
In einer neueren integrierten Leistungsmanagementschaltung (PMIC) ist die präzise Überwachung des Ausgangs eines Tiefsetzstellers [engl.: buck converter] für ein effizienteres Leistungsmanagement von Prozessoren erforderlich. Der durchschnittliche Ausgangsstrom wird erfasst und digitalisiert und zum Steuern von Prozessoren verwendet.
1 zeigt eine dem Erfinder bekannte Durchschnittsausgangsstrom-Überwachungseinheit in einer Schaltung. Der Tiefsetzsteller 100 ist aus einer Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit) 105 und einer Ausgangsstufe 130 aufgebaut. Die Ausgangsstrom-Überwachungseinrichtung ist ein Abtastzeitvorgabengenerator 170 und eine Abtast- und Erfassungsschaltung 150. Die PWM-Steuereinheit 105 erhält ein Eingangssignal von einem Master-Takt-Ausgangssignal 102 und von einem Fehlerverstärker 115. Der Fehlerverstärker 115 empfängt ein Signal vout 120 und ein Referenzsignal vref 125. Die PWM-Steuereinheit 105 erzeugt zwei Ausgangssignale pdrv 111 und ndrv 112. Die Ausgangsstufe 130 enthält einen p-Kanal-Metalloxidhalbleiter (PMOS) 135, einen Voransteuerungs-Inverter 140 und einen n-Kanal-Metalloxidhalbleiter (NMOS) 145. Die Ausgangsstufe 130 steuert einen Knoten LX 136 an, der mit einer Induktivität 152, einer Kondensatorlast C 153 und einer Last 154 für den Ausgangsspannungspegel vout 155 verbunden ist. Der Abtastzeitvorgabe-Generator 170 empfängt ein Signal ndrv 112. Der Abtastzeitvorgabe-Generator 170 enthält ein logisches UND-Gatter 175 und eine Verzögerungsvorrichtung 180. Der Ausgang des Abtastzeitvorgabe-Generators 170 ist mit der Erfassungsschaltung 150 verbunden, um Ausgangsstrominformationen 160 zu erzeugen.
2 zeigt den Zeitablaufplan 200 für die Signale. Die Master-Takt-PWM-Steuereinheit 105 von 1 erzeugt die PWM-Signale pdrv 220 und ndrv 230. pdrv wird bei einer Anstiegsflanke 210 des Master-Takts aktiviert. Die Impulsbreite von pdrv wird durch das Steuersignal von dem Fehlerverstärker bestimmt. Wenn pdrv 220 deaktiviert wird, wird sofort ndrv 230 aktiviert und bleibt bis zur Anstiegsflanke 210 des Master-Takts aktiv.
Die Ausgangsstufe 130 ist aus einem PMOS 135 und einem NMOS 145 aufgebaut. Der PMOS schaltet durch, wenn pdrv aktiv ist, während der NMOS durchschaltet, wenn ndrv aktiv ist. Der Ausgang des LX-Knotens 136 schwingt nahezu zwischen Minimal- und Maximalwert, ferner schwingt der Induktionsstrom mit einer Dreiecksignalform. Der Spannungssignalabfall wird durch den Induktionsstrom verursacht. Der Spannungsabfall während des Durchschaltens des NMOS ist gegeben durch Rnon × I(LX), wobei der NMOS-Einschaltwiderstand Rnon verwendet wird.
2 zeigt das ndrv-Verzögerungssignal ndrv_dly 240, das Abtastsignal nsample 250 und den Strom und die Spannung des LX-Knotens 136, I(LX) 260 bzw. V(LX) 270. Die Stromüberwachungsschaltung ist aus dem Abtastzeitvorgabe-Generator 170 und der Erfassungschaltung 150 von 1 gebildet. Die Erfassungsschaltung 150 schätzt die Durchschnittsausgangsstrom-Informationen 160 aus dem Mittelwert des Spannungsabfalls über dem NMOS, während das Abtastsignal nsample 250 von 2 aktiviert ist.
Der Abtastzeitvorgabe-Generator erzeugt nsample 250 aus dem NMOS-Einschaltsignal ndrv. Der Abtastgenerator des Standes der Technik ist aus einer Verzögerung Td1 und einer UND-Logik aufgebaut. Um das Einschwingen der Spannung des LX-Knotens 136 abzuwarten, wird der Beginn von nsample 250 gegenüber ndrv verzögert, während das Ende von nsample nahezu gleich jenem von ndrv ist. Daher ist die Mitte der Abtastzeitvorgabe um Td1/2 gegenüber der Mitte der NMOS-Einschaltzeitvorgabe verschoben und erzeugt einen Erfassungsfehler. Bei Verwendung der Verzögerung Td1 180 in dem Abtastzeitvorgabe-Generator 170 ist der Erfassungsfehler gegeben durch: $Δ Isense = {dI}_{LX} / dt \times Td1 / 2 = - Vout / L \times Td1 / 2$
Er wird durch die Ausgangsspannung Vout und die Induktivität L beeinflusst.
Die US-Patentanmeldung US 2010 / 0 033 146 A1 beschreibt ein Verfahren zum Bereitstellen einer Ausgangserfassung (z. B. einer Stromerfassung) und einer Rückkopplung in Schalt-Leistungswandler-Topologien. Einige Ausführungsformen umfassen eine Rückkopplungsfunktionalität zum Erzeugen eines Wandler-Ansteuerungssignals (zum Ansteuern des Schaltwandlers) und/oder eines Abtastansteuerungssignals (zum Ansteuern des Abtastmoduls) als Funktion der erfassten Ausgangsrückkopplung von dem Abtastmodul.
Die US-Patentanmeldung US 2008 / 0 316 781 A1 beschreibt eine Tiefsetzsteller-LED-Ansteuerungsschaltung [engl.: buck converter LED driver circuit]. Die Ansteuerungsschaltung umfasst eine Tiefsetzsteller-Leistungsstufe, eine Quelle für gleichgerichtete Wechselspannung, eine Spannungssignalform-Abtasteinrichtung und eine Steuerschaltung.
Das US-Patent US 6 894 464 B2 beschreibt einen synchronen Mehrphasen-Tiefsetzsteller mit mehreren synchronen Einzelphasen-Tiefsetzstellerstufen, die miteinander verbunden sind, um einen Ausgangsstrom für eine Last bereitzustellen. Eine Erfassungsschaltung in jeder Stellerstufe umfasst einen Stromerfassungsverstärker mit veränderlichem Verstärkungsfaktor.
Das US-Patent US 6 803 750 B2 beschreibt eine Vorrichtung, die aus mehreren Einzelphasen-Tiefsetzstellerstufen und einer Erfassungsschaltung für jede Stellerstufe konstruiert ist, um ein Ausgangssignal zu erzeugen, das den durch jene Stellerstufe bereitgestellten Ausgangsstrom repräsentiert.
WO 99/ 31 790 A1 beschreibt einen Regulierer mit einer Abtastschaltung, die Messungen einer elektrischen Eigenschaft des Spannungsregulierers zu diskreten Zeitpunkten vornimmt. Eine Rückkopplungsschaltung ist mit der Abtastschaltung und mit dem Schalter gekoppelt und konfiguriert, die Messungen zu verwenden, um den Tastgrad zu steuern, um die Gleichspannung im Wesentlichen konstant zu halten.
In diesen Ausführungsformen des Standes der Technik verwendet die Lösung für die Schaffung einer Abtastschaltung in einem Schaltregulierer verschiedene alternative Lösungen.
ZUSAMMENFASSUNG
Es ist wünschenswert, eine Lösung für einen effizienten Spannungsregulierer mit minimalem Leistungsverbrauch zu schaffen.
Es ist wünschenswert, eine Lösung mit verbesserter Abtastzeitvorgabe zu schaffen.
Es ist wünschenswert, eine Lösung mit verbesserter Genauigkeit der Ausgangsstrom-Überwachungseinrichtung zu schaffen.
Eine Hauptaufgabe der vorliegenden Offenbarung ist es, eine Schaltung mit einer Verzögerungsschaltung zu schaffen, die den Master-Takt für die PWM-Steuereinheit verzögert.
Eine weitere Aufgabe der vorliegenden Offenbarung ist es, eine Schaltung zu schaffen, die PWM-Signale für die Ausgangsstufe erzeugt, wobei das PMOS-„Durchschalt“-Signal pdrv beginnt, wenn der verzögerte Takt ansteigt, und NMOS ndrv aktiviert wird, während pdrv deaktiviert ist.
Eine weitere Aufgabe der vorliegenden Offenbarung ist es, eine Schaltung zu schaffen, deren PMOS-Ausgangsstufe durchgeschaltet wird, während pdrv aktiv ist, und deren NMOS durchgeschaltet wird, während ndrv aktiv ist.
Eine weitere Aufgabe der vorliegenden Offenbarung ist es, eine Schaltung zu schaffen, deren Abtastsignalgenerator ein Abtastsignal nsample erzeugt. nsample wird durch das erste Verzögerungssignal Td1 aktiviert, nachdem ndrv aktiviert worden ist, und bei der Anstiegsflanke des Master-Takts deaktiviert.
Eine weitere Aufgabe der vorliegenden Offenbarung ist es, eine Erfassungsschaltung zu schaffen, die den durchschnittlichen Ausgangsstrom unter Verwendung des durchschnittlichen Spannungsabfalls über dem NMOS-Transistor, während das nsample-Signal aktiviert ist, schätzt.
Zusammengefasst wird eine Schaltung geschaffen, die eine Schaltregulierung mit einer verbesserten Stromüberwachungseinrichtung bereitstellt und umfasst: eine Impulsbreitenmodulations-Steuereinheit, PWM-Steuereinheit, die konfiguriert ist, P- und N-Ansteuerungssignale bereitzustellen, eine Ausgangsstufe, die mit der PWM-Steuereinheit verbunden ist und konfiguriert ist, ein Schalten bereitzustellen, und einen hochseitigen und einen tiefseitigen Transistor, die durch die P- bzw. N-Ansteuerungssignale angesteuert werden, umfasst, eine Erfassungsschaltung, die konfiguriert ist, eine Ausgangsstromerfassung von der Ausgangsstufe während einer Abtastperiode zu schaffen, wenn das N-Ansteuerungssignal aktiv ist, und einen Abtastzeitvorgabe-Generator, der konfiguriert ist, ein n-Abtastsignal für die Erfassungsschaltung bereitzustellen, wobei ein Beginn des n-Abtastsignals nach der Abtastperiode um eine erste Verzögerung verzögert wird und das n-Abtastsignal um eine zweite Verzögerung vor einem Ende der Abtastperiode beendet wird.
Außerdem wird eine Schaltung geschaffen, die eine Schaltregulierung mit einer verbesserten Stromüberwachungseinrichtung bereitstellt und umfasst: eine Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit), die eine Ausgangssignalspannung bereitstellt, eine Ausgangsstufe, die konfiguriert ist, ein Schalten bereitzustellen, und einen ersten und einen zweiten Transistor umfasst, eine Erfassungsschaltung, die konfiguriert ist, eine Ausgangsstrom-Informationserfassung von der Ausgangsstufe bereitzustellen, einen Abtastzeitvorgabe-Generator, der konfiguriert ist, ein erstes Verzögerungssignal für die Erfassungsschaltung bereitzustellen, wobei der Abtastzeitvorgabe-Generator umfasst: eine erste Verzögerungsschaltung, ein mit einem Inverter gekoppeltes Flipflop, wobei der Inverter mit einem logischen UND-Gatter gekoppelt ist, dessen Ausgang ein zweites Flipflop ist, und wobei das zweite Flipflop mit der ersten Verzögerungsschaltung gekoppelt ist, und einen Master-Takt, der konfiguriert ist, ein zweites Verzögerungssignal für die PWM-Steuereinheit bereitzustellen, und konfiguriert ist, ein Signal für den Abtastzeitvorgabe-Generator bereitzustellen.
Außerdem umfasst eine zweite Ausführungsform einer Ausgangsstrom-Überwachungseinrichtung, die in einem Tiefsetzsteller-Regulierer implementiert ist, eine Implementierung eines zweiten Abtastzeitvorgabe-Generators. Der Tiefsetzsteller ist aus einer PWM-Steuereinheit und einer Ausgangsstufe aufgebaut. Die Ausgangsstrom-Überwachungseinrichtung ist ein Abtastzeitvorgabe-Generator, eine Abtasteinrichtung und eine Erfassungsschaltung. Die PWM-Steuereinheit besitzt ein Eingangssignal von dem Master-Taktsignal, gefolgt von einem zweiten Verzögerungselement Delay Td2 und ein zweites Eingangssignal von einem Fehlerverstärker. Der Fehlerverstärker empfängt ein Signal vout und ein Referenzsignal vref. Die PWM-Steuereinheit erzeugt zwei Ausgangssignale pdrv und ndrv. Die Ausgangsstufe enthält einen PMOS, einen Voransteuerungs-Inverter und einen NMOS. Die Ausgangsstufe steuert einen Knoten LX, der mit einer Induktivität, einer Kondensatorlast C und einer Last für den Ausgangsspannungspegel vout verbunden ist, an. Der Abtastzeitvorgabe-Generator empfängt ein Signal ndrv. Der Abtastzeitvorgabe-Generator enthält ein erstes Verzögerungselement Delay Td1, gefolgt von einem Logikgatter mit drei Eingängen. Außerdem erhält er ein Signal von dem Master-Takt zu einem Logikgatter mit zwei Eingängen und ein zweites Signal von dem verzögerten Taktsignal zu einem Inverter. Der Logikgatter-Ausgang ist mit dem Logikgatter mit drei Eingängen verbunden. Der Ausgang des Abtastzeitvorgabe-Generators ist mit der Erfassungsschaltung verbunden, um Ausgangsstrominformationen zu erzeugen.
Außerdem wird ein Verfahren gemäß einer Ausführungsform der Offenbarung offenbart. Ein Verfahren zum Bereitstellen einer verbesserten Stromüberwachungseinrichtung in einem Schaltregulierer umfasst die folgenden Schritte: einen ersten Schritt (a) des Bereitstellens einer Schaltung mit einer Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit), einer Master-Takt-Verzögerungsschaltung, einer Ausgangsstufe, eines Abtastzeitvorgabe-Generators und einer Erfassungsschaltung, einen zweiten Schritt (b) des Abtastens des Induktionsstroms während einer Periode mit aktivem NMOS, einen dritten Schritt (c) des Beginnens des Abtastens eine erste Verzögerung nach dem Beginn der aktiven Periode des NMOS und einen vierten Schritt (d) des Beendens des Abtastens eine zweite Verzögerungsperiode vor dem Beginn einer aktiven Periode des PMOS.
Andere Vorteile erkennt der Durchschnittsfachmann auf dem Gebiet.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Offenbarung und entsprechende Vorteile und Merkmale, die hierdurch geschaffen werden, werden am besten verstanden und gewürdigt werden, wenn die folgende genaue Beschreibung der Offenbarung in Verbindung mit den folgenden Zeichnungen gelesen wird, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen; es zeigen:

1 einen Stromlaufplan eines Schaltregulierers des Standes der Technik;
2 einen Zeitablaufplan eines Schaltregulierers des Standes der Technik;
3 einen Stromlaufplan gemäß der ersten Ausführungsform der Offenbarung;
4 einen Zeitablaufplan gemäß der ersten Ausführungsform der Offenbarung;
5 einen Stromlaufplan gemäß der zweiten Ausführungsform der Offenbarung; und
6 ein Verfahren gemäß der ersten Ausführungsform der Offenbarung.

GENAUE BESCHREIBUNG
3 ist ein Stromlaufplan gemäß der ersten Ausführungsform der Offenbarung. 3 zeigt einen Blockschaltplan der Erfindung. Der Master-Takt 302 wird durch das Verzögerungselement Delay Td2 303 verzögert und für die PWM-Steuereinheit 305 verwendet. Ein Abtastsignal nsample wird durch den Abtastzeitvorgabe-Generator 370 erzeugt. Es beginnt nach der Verzögerung des ersten Verzögerungselements Delay Td1 377 und nachdem ndrv aktiviert worden ist. Es endet um die Verzögerung des zweiten Verzögerungselements Delay Td2 303 früher als ndrv, weil nsample durch den Master-Takt 302 zurückgesetzt wird, jedoch das Signal ndrv 312 durch einen verzögerten Takt zurückgesetzt wird. Dieser Abtastzeitvorgabe-Generator ist eine Logikschaltung, wobei hierfür verschiedene Implementierungsarten möglich sind. Die notwendigen Elemente sind die Folgenden: (1) das erste Flipflop, das durch die Anstiegsflanke des Master-Takts gesetzt und zurückgesetzt wird, wenn das Abtastsignal inaktiv ist; (2) das zweite Flipflop, dessen Ausgang das Abtastsignal ist und das durch ein verzögertes ndrv gesetzt wird und zurückgesetzt wird, wenn ndrv inaktiv ist oder wenn das erste Flipflop aktiv ist, (3) und ein Verzögerungselement, das ein gegenüber ndrv verzögertes ndrv_dly erzeugt.
3 zeigt eine Durchschnittsausgangsstrom-Überwachungseinrichtung, die in einem Tiefsetzsteller-Regulierer implementiert ist. Der Tiefsetzsteller 300 weist eine PWM-Steuereinheit 305 und eine Ausgangsstufe 330 auf. Die Ausgangsstrom-Überwachungseinrichtung weist den Abtastzeitvorgabe-Generator 370 und die Abtast- und Erfassungsschaltung 350 auf. Die PWM-Steuereinheit 305 erhält ein Eingangssignal von einem Master-Taktsignal 302 nach dem Durchgang durch ein zweites Verzögerungselement Delay Td2 303, und ein zweites Eingangssignal von dem Fehlerverstärker 315. Der Fehlerverstärker 315 empfängt ein Signal vout 320 und ein Referenzsignal vref 325. Die PWM-Steuereinheit 305 erzeugt zwei Ausgangssignals pdrv 311 bzw. ndrv 312. Die Ausgangsstufe 330 enthält einen PMOS 335, einen Voransteuerungs-Inverter 340 und einen NMOS 345. Die Ausgangsstufe 330 treibt einen Knoten LX 336, der mit einer Induktivität 352, einer Kondensatorlast C 353 und einer Last 354 für den Ausgangsspannungspegel vout 355 verbunden ist. Der Abtastzeitvorgabe-Generator 370 empfängt das Signal ndrv 312. Der Abtastzeitvorgabe-Generator 370 enthält ein erstes Verzögerungselement Delay Td1 377, gefolgt von einem Flipflop 375. Außerdem erhält er ein Signal von dem Master-Takt 302 für ein zweites Flipflop 380, einen Inverter 378, ein logisches UND-Gatter 376, dessen Ausgang mit dem Flipflop 375 verbunden ist. Der Ausgang des Abtastzeitvorgabe-Generators 370 ist mit der Erfassungsschaltung 350 verbunden, um Ausgangsstrominformationen 360 zu erzeugen.
4 zeigt den Zeitablaufplan 400 für die Signale. Das Master-Takt-PWM-Steuereinheitssignal 410 umfasst auch ein verzögertes Taktsignal 415, das PWM-Signale erzeugt: das Signal pdrv 420 und das Signal ndrv 430. Das Signal pdrv wird bei der Anstiegsflanke des (verzögerten) Master-Taktsignals 410 aktiviert. Die Impulsbreite des Signals pdrv ist durch das Steuersignal von dem Fehlerverstärker bestimmt. Wenn das Signal pdrv 420 deaktiviert wird, wird sofort das Signal ndrv 430 aktiviert und bleibt bis zur Anstiegsflanke des (verzögerten) Master-Taktsignals 410 aktiv.
Die Ausgangsstufe 430 ist aus PMOS 435 und NMOS 145 aufgebaut. PMOS wird durchgeschaltet, wenn das Signal pdrv aktiv ist, während NMOS durchgeschaltet wird, wenn das Signal ndrv aktiv ist. Der Ausgangs-LX-Knoten 136 schwingt nahezu zwischen Minimal- und Maximalwert und der Induktionsstrom schwingt in einer Dreiecksignalform. Der Spannungsabfall wird durch den Induktionsstrom verursacht. Der Spannungsabfall bei durchgeschaltetem NMOS ist gegeben durch Rnon × I(LX), wobei der NMOS-Einschaltwiderstand Rnon verwendet wird.
4 ist ein Zeitablaufplan gemäß der ersten Ausführungsform der Offenbarung. Der Zeitablaufplan ist in 4 gezeigt. 4 gibt das Master-Taktsignal 410, das verzögerte Taktsignal 415, das p-Kanal-Signal pdrv 420, das n-Kanal-Signal ndrv 430, das verzögerte n-Kanal-Ansteuerungssignal ndrv, ndrv_dly, 440, das Abtastsignal nsample 450 sowie den Strom und die Spannung des LX-Knotens 336, I(LX) 460 und V(LX) 470 an.
Das Zentrum des nsample-Signals wird durch die erste Signalverzögerung Td1 und die zweite Signalverzögerung Td2 verschoben. Der Erfassungsfehler aufgrund der Zeitvorgabeverschiebung ist folgendermaßen gegeben: $Δ Isense = {dL}_{LX} / dt \times (Td1 - Td2) / 2 = - Vout / L \times (Td1 - Td2) / 2$
Unter Verwendung gleicher Verzögerungsschaltungen für das erste Verzögerungselement Delay Td1 und das zweite Verzögerungselement Delay Td2 für die Verzögerungssignalerzeugung kann der Erfassungsfehler minimal gemacht werden.
5 ist ein Stromlaufplan gemäß der zweiten Ausführungsform der Offenbarung. 5 zeigt eine Durchschnittsausgangsstrom-Überwachungseinrichtung, die in einem Tiefsetzsteller-Regulierer implementiert ist. Die wesentlichen Elemente in dieser Implementierung für den Abtastzeitvorgabe-Generator sind die Folgenden: (1) die Abtastzeitvorgabe wird als UND von ndrv, ndrv_dly und einem Maskierungssignal erzeugt; (2) Ndrv_dly ist die Verzögerung von ndrv und (3) das Maskierungssignal ist inaktiv nur von der Anstiegsflanke des Master-Takts zu der verzögerten Taktanstiegsflanke. Der Tiefsetzsteller 500 weist die PWM-Steuereinheit 505 und die Ausgangsstufe 530 auf. Die Ausgangsstrom-Überwachungseinrichtung weist den Abtastzeitvorgabe-Generator 570 und die Abtast- und Erfassungsschaltung 550 auf. Die PWM-Steuereinheit 505 erhält ein Eingangssignal von dem Master-Taktsignal 502 durch das zweite Verzögerungselement Delay Td2 503 und ein zweites Eingangssignal von dem Fehlerverstärker 515. Der Fehlerverstärker 515 besitzt zwei Eingänge mit dem Signal vout 520 und dem Referenzsignal vref 525. Die PWM-Steuereinheit 505 erzeugt zwei Ausgangssignale pdrv 511 und ndrv 512. Die Ausgangsstufe 530 umfasst den PMOS 535, den Voransteuerungs-Inverter 540 und den NMOS 545. Die Ausgangsstufe 530 treibt den Knoten LX 536, der mit der Induktivität 552, der Kondensatorlast C 535 und der Last 554 für den Ausgangsspannungspegel vout 555 verbunden ist. Der Abtastzeitvorgabe-Generator 570 empfängt das Signal ndrv 512. Der Abtastzeitvorgabe-Generator 570 enthält ein erstes Verzögerungselement Delay Td1 577, gefolgt von einem Logikgatter 576 (UND) mit drei Eingängen. Außerdem erhält er ein Signal von dem Master-Takt 502 zu einem zweiten Logikgatter 580 mit zwei Eingängen (UND) und ein zweites Signal von dem verzögerten Taktsignal 504 zu einem Inverter 570. Der Ausgang des Logikgatters 580 ist mit dem Logikgatter 576 mit drei Eingängen verbunden. Der Ausgang des Abtastzeitvorgabe-Generators 570 ist mit der Erfassungsschaltung 550 verbunden, um Ausgangsstrominformationen 560 zu erzeugen.
6 ist ein Verfahren gemäß der ersten Ausführungsform der Offenbarung. Das Verfahren 600 schafft eine verbesserte Stromüberwachungseinrichtung in einem Schaltregulierer und umfasst die folgenden Schritte: einen ersten Schritt 610 des (a) Vorsehens einer Schaltung mit einer PWM-Steuereinheit, einer Master-Takt-Verzögerungsschaltung, einer Ausgangsstufe, einem Abtastzeitvorgabe-Generator und einer Erfassungsschaltung; einen zweiten Schritt 620 des (b) Erzeugens einer Verzögerung für den Master-Takt mit einer Mastertakt-Verzögerungsschaltung für die PWM-Steuereinheit; einen dritten Schritt 630 des (c) Erzeugens eines p-Kanal-PMOS-Ansteuerungssignals und eines n-Kanal-NMOS-Ansteuerungssignals von der Ausgangsstufe; einen vierten Schritt 640 des (d) Erzeugens eines n-Kanal-Ansteuerungssignals für den Abtastzeitvorgabe-Generator, wenn das p-Kanal-Ansteuerungssignal deaktiviert ist; einen fünften Schritt 650 des (e) Erzeugens einer n-Kanal-Ansteuerungsverzögerung für ein Abtastzeitvorgabe-Generator-Verzögerungssignal; einen sechsten Schritt 660 des (f) Erzeugens eines n-Kanal-Abtastwerts, wenn das n-Kanal-Abtastsignal durch ein erstes Verzögerungssignal aktiviert wird, nachdem das n-Kanal-Ansteuerungssignal aktiviert und bei der Anstiegsflanke des Master-Takts deaktiviert worden ist; einen siebten Schritt 670 des (g) Vorsehens eines Signals von dem Abtastzeitvorgabe-Generator für die Erfassungsschaltung und einen achten Schritt 680 des (h) Schätzens des durchschnittlichen Ausgangsstroms unter Verwendung des durchschnittlichen Spannungsabfalls über dem NMOS, während das n-Kanal-Abtastsignal aktiviert ist.
Selbstverständlich dienen die Beschreibung und die Zeichnungen lediglich der Erläuterung der Prinzipien der vorgeschlagenen Verfahren und Systeme. Es wird daher anerkannt werden, dass der Fachmann auf dem Gebiet verschiedene Anordnungen in Betracht ziehen kann, die, obwohl sie hier nicht explizit beschrieben oder gezeigt sind, die Prinzipien der Erfindung verkörpern können und innerhalb des Erfindungsgedankens und des Umfangs der Erfindung enthalten sein können. Ferner sind alle hier angegebenen Beispiele prinzipiell nur zu Lehrzwecken vorgesehen, um den Leser beim Verständnis der Prinzipien der vorgeschlagenen Verfahren und Systeme und der Konzepte, die die Erfinder zur Förderung des Gebiets beigetragen haben, zu unterstützen, wobei sie nicht als Beschränkung auf die spezifisch erwähnten Beispiele und Bedingungen angesehen werden sollen. Darüber hinaus sollen alle Aussagen in Bezug auf erwähnte Prinzipien, Aspekte und Ausführungsformen der Erfindung sowie bestimmte Beispiele hiervon Äquivalente hiervon umfassen.
Der Durchschnittsfachmann auf dem Gebiet wird weitere Vorteile erkennen. Die obige genaue Beschreibung der Offenbarung sowie die hier beschriebenen Beispiele sind lediglich zum Zweck der Erläuterung und der Beschreibung angegeben worden. Obwohl die Prinzipien der Offenbarung oben in Verbindung mit einer bestimmten Vorrichtung beschrieben worden sind, sollte völlig klar sein, dass diese Beschreibung nur beispielhaft und nicht als Beschränkung des Umfangs der Offenbarung gegeben worden ist.

Claims

Schaltung, die eine Schaltregulierung mit einer verbesserten Ausgangsstromüberwachungseinrichtung bereitstellt und Folgendes umfasst: einen Master-Takt (302), der dazu konfiguriert ist, Zeitvorgabe-Signale an ein zweites Verzögerungselement (303) und an einen Abtastzeitvorgabengenerator (370) zu erzeugen; das zweite Verzögerungselement (303), wobei das zweite Verzögerungselement (303) dazu konfiguriert ist, die Zeitvorgabe-Signale von dem Master-Takt (302) um eine zweite Verzögerung Td2 zu verzögern und die verzögerten Zeitvorgabe-Signale an eine Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305) auszugeben, die PWM-Steuereinheit (305), wobei die PWM-Steuereinheit (305) dazu konfiguriert ist, P- Ansteuerungssignale (311) und N-Ansteuerungssignale (312) an eine Ausgangsstufe (330) bereitzustellen; die Ausgangsstufe (330), wobei die Ausgangsstufe (330) mit der PWM-Steuereinheit (305) verbunden ist und dazu konfiguriert ist, ein Schalten bereitzustellen, und einen hochseitigen Transistor (335) und einen tiefseitigen Transistor (345) aufweist, die durch die P- Ansteuerungssignale (311) bzw. N-Ansteuerungssignale (312) angesteuert werden; eine Erfassungsschaltung (350), die dazu konfiguriert ist, eine Erfassung des Ausgangsstroms von der Ausgangsstufe (330) während einer Abtastperiode bereitzustellen, wobei die Erfassung stattfindet, während ein n-Abtastsignal aktiv ist; den Abtastzeitvorgabengenerator (370), der dazu konfiguriert ist, das n-Abtastsignal für die Erfassungsschaltung (350) bereitzustellen, wobei das n-Abtastsignal, eine erste Verzögerungszeit Td1 nachdem das N-Ansteuerungssignal (312) aktiviert wird, aktiviert wird, und mit steigender Taktflanke des Master-Taktes (302) deaktiviert wird, wodurch das n-Abtastsignal die zweite Verzögerungszeit Td2 vor der fallenden Taktflanke des N-Ansteuerungssignals (312) deaktiviert wird, wobei die erste Verzögerung Td1 durch ein erstes Verzögerungselement (377) eingestellt wird, das mit dem N-Ansteuerungssignal (312) verbunden ist, und die zweite Verzögerung Td2 durch das Verzögerungselement eingestellt wird, das mit dem Master-Takt (302) an einem Eingang der Schaltung verbunden ist, die die Schaltregulierung bereitstellt; wobei der Abtastzeitvorgabengenerator (370) Folgendes aufweist: ein erstes Flipflop (380), das mit dem Master-Takt (302) gekoppelt ist und dazu konfiguriert ist, durch eine steigende Taktflanke des Master-Takts (302) gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das n-Abtastsignal inaktiv ist; das erste Verzögerungselement (377), wobei das erste Verzögerungselement (377) mit einem zweiten Flipflop (375) gekoppelt ist, wobei das zweite Flipflop (375) dazu konfiguriert ist, durch das N-Ansteuerungssignal (312), welches durch Verzögerung Td1 verzögert ist, gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das N-Ansteuerungssignal (312) inaktiv ist oder wenn das erste Flipflop (380) aktiv ist, und wobei das erste Verzögerungselement (377) dazu konfiguriert ist, aus dem N-Ansteuerungssignal (312) das verzögerte N-Ansteuerungssignal zu erzeugen; einen Inverter (378), der mit dem ersten Flipflop (380) gekoppelt ist; und ein logisches UND-Gatter (376), das mit dem Inverter (378) gekoppelt ist.
Schaltung nach Anspruch 1, wobei der tiefseitige Transistor (345) ein n-Kanal-MOS (NMOS) ist.
Schaltung nach Anspruch 1 oder 2, wobei die Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305) dazu konfiguriert ist, ein verzögertes Taktsignal von dem zweiten Verzögerungselement (303) zu empfangen, dazu konfiguriert ist, ein Master-Takt-Signal um Td2 zu verzögern, und dazu konfiguriert ist, ein Eingangssignal von einem Fehlerverstärker (315) zu empfangen.
Schaltung nach Anspruch 2, wobei die Erfassungsschaltung (350) dazu konfiguriert ist, ein Signal von dem NMOS zu erhalten.
Schaltung nach Anspruch 1, wobei der Abtastzeitvorgabengenerator (370) dazu konfiguriert ist, das N-Ansteuerungssignal (312) von der Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305) zu empfangen.
Schaltung nach Anspruch 1, wobei der Abtastzeitvorgabengenerator (370) dazu konfiguriert ist, das Master-Takt-Ausgangssignal von dem Master-Takt (302) für das erste Flipflop (380) zu empfangen.
Schaltung nach Anspruch 1, wobei das erste Flipflop (380) dazu konfiguriert ist, ein Ausgangssignal für den Inverter (378) bereitzustellen.
Schaltung nach einem der Ansprüche 1 bis 7, wobei das N-Ansteuerungssignal (312) und der Inverter des Abtastzeitvorgabengenerator (370) dazu konfiguriert sind, Signale für das logische UND-Gatter (376) bereitzustellen.
Schaltung nach einem der Ansprüche 1 bis 8, wobei das logische UND-Gatter (376) dazu konfiguriert ist, ein Rücksetzsignal für das zweite Flipflop (375) bereitzustellen.
Schaltung nach einem der Ansprüche 1 bis 9, wobei das zweite Flipflop (375) dazu konfiguriert ist, ein Signal für die Erfassungsschaltung (350) bereitzustellen.
Schaltung nach einem der vorhergehenden Ansprüche, wobei der Erfassungsfehler minimiert wird, wenn die erste Verzögerung Td1 und die zweite Verzögerung Td2 gleich sind.
Verfahren zum Bereitstellen einer verbesserten Stromüberwachungseinrichtung in einem Schaltregulierer, das die folgenden Schritte umfasst: Bereitstellen einer Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305), welche dazu konfiguriert ist die P- Ansteuerungssignale (311) und N-Ansteuerungssignale (312) an eine Ausgangsstufe (330) bereitzustellen, eines Master-Takts (302), welcher dazu konfiguriert ist, Zeitvorgabe-Signale an ein zweites Verzögerungselement (303) und an einen Abtastzeitvorgabengenerator (370) zu erzeugen, der Ausgangsstufe (330), welche mit der PWM-Steuereinheit (305) verbunden ist und dazu konfiguriert ist, ein Schalten bereitzustellen, und einen hochseitigen Transistor (335) und einen tiefseitigen Transistor (345) aufweist, die durch die P- Ansteuerungssignale (311) bzw. N-Ansteuerungssignale (312) angesteuert werden, des Abtastzeitvorgabengenerators (370), welcher dazu konfiguriert ist, das n-Abtastsignal für eine Erfassungsschaltung (350) bereitzustellen, und der Erfassungsschaltung (350), welche dazu konfiguriert ist, eine Erfassung des Ausgangsstroms von der Ausgangsstufe (330) während einer Abtastperiode bereitzustellen, wobei die Erfassung stattfindet, während ein n-Abtastsignal aktiv ist; Abtasten eines NMOS-Stroms während der aktiven NMOS-Periode; Beginnen des Abtastens nach einer ersten Verzögerung Td1 nach dem Beginn der aktiven NMOS-Periode; und Beenden des Abtastens bei einer steigenden Taktflanke des Master-Takts (302) eine zweite Verzögerung Td2 vor dem Beginn einer aktiven PMOS-Periode; wobei die erste Verzögerung Td1 durch ein erstes Verzögerungselement (377) eingestellt wird, das mit einem N-Ansteuerungssignal (312) verbunden ist, und die zweite Verzögerung Td2 durch ein zweites Verzögerungselement (303) eingestellt wird, das mit dem Master-Takt (302) an einem Eingang der Schaltung verbunden ist, die die Schaltregulierung bereitstellt; und wobei der Abtastzeitvorgabengenerator (370) ferner das erste Verzögerungselement (377), ein erstes Flipflop (380), welches dazu konfiguriert ist, durch eine steigende Taktflanke des Master-Takts (302) gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das n-Abtastsignal inaktiv ist, einen Inverter (378), welcher mit dem ersten Flipflop (380) gekoppelt ist, ein zweites Flipflop (375), wobei das zweite Flipflop (375) dazu konfiguriert ist, durch das N-Ansteuerungssignal (312), welches durch Verzögerung Td1 verzögert ist, gesetzt zu werden, und dazu konfiguriert ist, zurückgesetzt zu werden, wenn das N-Ansteuerungssignal (312) inaktiv ist oder wenn das erste Flipflop (380) aktiv ist, und wobei das erste Verzögerungselement (377) dazu konfiguriert ist, aus dem N-Ansteuerungssignal (312) das verzögerte N-Ansteuerungssignal zu erzeugen, und ein logisches UND-Gatter (376), welches mit dem Inverter (378) gekoppelt ist, aufweist, wobei das erste Flipflop (380) an den Master-Takt (302) gekoppelt ist, und wobei das erste Verzögerungselement (377) mit dem zweiten Flipflop (375) gekoppelt ist.
Verfahren nach Anspruch 12, das ferner die folgenden Schritte umfasst: Erzeugen einer zweiten Verzögerung Td2 für die Master-Takt-Signale mit einem Master-Takt-Verzögerungselement als Eingabe für die Impulsbreitenmodulations-Steuereinheit (PWM-Steuereinheit; 305); Erzeugen eines p-Kanal-PMOS-Ansteuersignals und eines n-Kanal-NMOS-Ansteuerungssignals auf der Grundlage von den verzögerten Master-Takt-Signalen für die Ausgangsstufe (330); Erzeugen des n-Kanal-NMOS-Ansteuerungssignals für den Abtastzeitvorgabengenerator (370), wenn das p-Kanal-PMOS-Ansteuerungssignal deaktiviert ist; Erzeugen des Abtastsignals, welches die Verzögerungszeit Td1 nach der steigenden Taktflanke des N-Ansteuerungssignals (312) aktiviert wird, durch den Abtastzeitvorgabengenerator (370); wobei das Abtastsignal bei einer steigenden Taktflanke des Master-Takts (302) deaktiviert wird; Bereitstellen des Abtastsignals von dem Abtastzeitvorgabengenerator (370) für die Erfassungsschaltung (350); und Schätzen des durchschnittlichen Ausgangsstroms unter Verwendung des durchschnittlichen Spannungsabfalls über dem NMOS während einer Zeitdauer, wenn das n-Kanal-Abtastsignal aktiv ist.