DE102015221971A1 - Solderable semiconductor chip and method of manufacturing a semiconductor chip - Google Patents

Solderable semiconductor chip and method of manufacturing a semiconductor chip Download PDF

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Alfred Goerlach
Thomas Kalich
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Robert Bosch GmbH
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Robert Bosch GmbH
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Abstract

Halbleiterchip (100) umfassend ein Halbleiterbauelement (101), das eine erste Haupterstreckungsrichtung (x) und eine zweite Haupterstreckungsrichtung (y) aufweist, wobei die erste Haupterstreckungsrichtung (x) und die zweite Haupterstreckungsrichtung (y) eine Haupterstreckungsebene bilden, wobei die Haupterstreckungsebene senkrecht zu einer Stapelrichtung (z) des Halbleiterchips (100) angeordnet ist, wobei unmittelbar auf dem Halbleiterbauelement (101) • ein erster metallischer Bereich (102), der lötfähig ist, • mindestens ein zweiter metallischer Bereich (103), der lötfähig ist und • ein dielektrischer Bereich (104) angeordnet sind, wobei der erste metallische Bereich (102) und der mindestens eine zweite metallische Bereich (103) durch den dielektrischen Bereich (104) galvanisch getrennt sind, wobei der mindestens eine zweite metallische Bereich (103) einen ersten Abstand (105) entlang der ersten Haupterstreckungsrichtung (x) zum ersten metallischen Bereich (102) aufweist, dadurch gekennzeichnet, dass auf dem ersten metallischen Bereich (102) ein erstes Lötmittel (107) angeordnet ist, das in einem ungelöteten Zustand eine vierte Schichtdicke aufweist, die mindestens ein Dreifaches des ersten Abstands (105) umfasst und ein dritter metallischer Bereich (108) auf dem ersten Lötmittel (107) angeordnet ist und der dritte metallische Bereich (108) einen dritten Abstand (109) entlang der ersten Haupterstreckungsrichtung (x) zum Rand des Halbleiterbauelements (101) aufweist, der mindestens dem Fünffachen der vierten Schichtdicke des ersten Lötmittels (107) im ungelöteten Zustand entspricht, wobei der erste metallische Bereich (102), der zweite metallische Bereich (103), der dritte metallische Bereich (108) und das erste Lötmittel (107) eine stoffschlüssige Verbindung aufweisen.A semiconductor chip (100) comprising a semiconductor device (101) having a first main extension direction (x) and a second main extension direction (y), the first main extension direction (x) and the second main extension direction (y) forming a main extension plane, the main extension plane perpendicular to a stacking direction (z) of the semiconductor chip (100) is arranged, wherein directly on the semiconductor component (101) • a first metallic region (102) which is solderable, • at least one second metallic region (103) which is solderable and • a dielectric region (104), wherein the first metallic region (102) and the at least one second metallic region (103) are electrically isolated by the dielectric region (104), the at least one second metallic region (103) being at a first distance (105) along the first main extension direction (x) to the first metallic region (102), i characterized in that a first solder (107) is arranged on the first metallic region (102), which in a non-soldered state has a fourth layer thickness which comprises at least a threefold of the first distance (105) and a third metallic region (108). is arranged on the first solder (107) and the third metallic region (108) has a third distance (109) along the first main extension direction (x) to the edge of the semiconductor device (101) which is at least five times the fourth layer thickness of the first solder (10). 107) in the unsoldered state, wherein the first metallic region (102), the second metallic region (103), the third metallic region (108) and the first solder (107) have a material connection.

Description

Stand der TechnikState of the art

Die Erfindung betrifft einen Halbleiterchip mit einem Halbleiterbauelement und ein Verfahren zum Herstellen des Halbleiterchips. The invention relates to a semiconductor chip with a semiconductor component and to a method for producing the semiconductor chip.

Halbleiterbauelemente werden am Ende des Herstellungsprozesses zur Prüfung spezifizierter Parameter und zur Durchführung von Stresstests auf dem Wafer einzeln kontaktiert und elektrisch vermessen. Bei der Durchführung der Stresstests werden die Halbleiterbauelemente über die spezifizierten Daten hinaus belastet. Dadurch können Prozessfehler und Defekte im Halbleiterbauelement gefunden werden. Bei Bauelementen, die intern mit anderen Polen des Bauelements verschaltet sind, ist es nicht möglich, die Spannung für den Stresstest stark genug zu erhöhen. Dies ist beispielsweise der Fall in integrierten Schaltungen, intelligenten oder speziellen Leistungshalbleitern. Im Falle einer Pseudo-Schottky-Diode ist der Gateanschluss mittels der Chipmetallisierung galvanisch fest mit dem Sourceanschluss verbunden. Dadurch ist beispielsweise eine Prüfung des Gateoxids mittels Stresstest nicht möglich. Vergleichbare Schwierigkeiten ergeben sich, wenn die Sperrspannung von Halbleiterbauelementen mittels monolithisch integrierten Klammerschaltungen begrenzt werden. So kann beispielsweise die maximale Durchbruchspannung eines Transistors für Kfz-Zündanlagen durch auf dem Chip integrierten Z-Dioden auf Werte von 300V begrenzt werden. Der zu prüfende Transistor weist jedoch eine Durchbruchspannung von 600V auf. Somit ist aufgrund der Klammerung der Spannungsbereich zur Prüfung auf 300V begrenzt, sodass eine komplette Prüfung des Bauelements nicht mehr möglich ist. Semiconductor devices are individually contacted and electrically measured at the end of the manufacturing process to test specified parameters and perform stress tests on the wafer. When performing the stress tests, the semiconductor devices are loaded beyond the specified data. As a result, process errors and defects can be found in the semiconductor device. For devices that are internally connected to other devices of the device, it is not possible to increase the voltage enough for the stress test. This is the case, for example, in integrated circuits, intelligent or special power semiconductors. In the case of a pseudo-Schottky diode, the gate connection is galvanically fixed to the source terminal by means of the chip metallization. As a result, for example, a test of the gate oxide by means of a stress test is not possible. Similar difficulties arise when the blocking voltage of semiconductor devices are limited by means of monolithically integrated clamping circuits. For example, the maximum breakdown voltage of a transistor for automotive ignition systems can be limited to values of 300V by on-chip Zener diodes. However, the transistor under test has a breakdown voltage of 600V. Thus, due to the clamping, the voltage range for testing is limited to 300V, so that a complete test of the device is no longer possible.

Es sind jedoch Möglichkeiten bekannt, Stressprüfungen dennoch durchzuführen, wenn Bauelemente verschiedene Metallisierungsebenen enthalten. Dabei kann zumindest vor dem Aufbringen der letzten Metallisierungsebene ein Stresstest durchgeführt werden. Diese Vorgehensweise ist möglich, wenn das Bauelement eine lötbare Vorderseite aufweist. Bei einer Pseudo-Schottky-Diode bildet beispielsweise eine Aluminiummetallisierung einen Sourcekontakt und einen Gatekontakt auf der Waferoberseite, die noch galvanisch getrennt sind. Zu diesem Zeitpunkt kann das Gateoxid auf Waferebene getestet werden. Der Kontakt zwischen Gate und Source wird in einem nachfolgenden Prozessschritt hergestellt, sodass die Prozessierung der letzten Metallschicht des Waferprozesses nach dem Stresstest erfolgt.However, there are known ways to still perform stress tests when devices contain different metallization levels. In this case, a stress test can be carried out at least before the application of the last metallization level. This procedure is possible if the component has a solderable front side. For example, in a pseudo-Schottky diode, an aluminum metallization forms a source contact and a gate contact on the wafer top, which are still electrically isolated. At this point, the gate oxide can be tested at the wafer level. The contact between gate and source is produced in a subsequent process step, so that the processing of the last metal layer of the wafer process takes place after the stress test.

Nachteilig ist hierbei, dass durch die Waferprozessschritte, die nach dem Stresstest erfolgen, weitere Beschädigungen des Bauteils entstehen können. The disadvantage here is that further damage to the component can occur due to the wafer process steps that take place after the stress test.

Offenbarung der ErfindungDisclosure of the invention

Der Halbleiterchip umfasst ein Halbleiterbauelement, das eine erste Haupterstreckungsrichtung und eine zweite Haupterstreckungsrichtung aufweist, wobei die erste Hauptstreckungsrichtung und die zweite Haupterstreckungsrichtung eine Haupterstreckungsebene bilden, wobei die Haupterstreckungsebene senkrecht zu einer Stapelrichtung des Halbleiterchips angeordnet ist. Unmittelbar auf dem Halbleiterbauelement ist ein erster metallischer Bereich, mindestens ein zweiter metallischer Bereich und ein dielektrischer Bereich angeordnet. Der erste metallische Bereich und der zweite metallische Bereich sind lötfähig bzw. lötbar. Der erste metallische Bereich und der mindestens eine zweite metallische Bereich sind durch den dielektrischen Bereich galvanisch getrennt. Der mindestens eine zweite metallische Bereich weist einen ersten Abstand entlang der ersten Haupterstreckungsrichtung zum ersten metallischen Bereich auf. Auf dem ersten metallischen Bereich ist ein erstes Lötmittel angeordnet, das in einem ungelöteten Zustand eine vierte Schichtdicke aufweist. Die vierte Schichtdicke umfasst mindestens ein Dreifaches des ersten Abstands. Ein dritter metallischer Bereich ist auf dem ersten Lötmittel angeordnet. Der dritte metallische Bereich ist lötfähig und weist einen dritten Abstand entlang der ersten Haupterstreckungsrichtung zum Rand des Bauelements auf. Der dritte Abstand entspricht mindestens dem Fünffachen der vierten Schichtdicke des ersten Lötmittels in ungelötetem Zustand. Der erste metallische Bereich, der zweite metallische Bereich, der dritte metallische Bereich und das erste Lötmittel weisen eine stoffschlüssige Verbindung auf.The semiconductor chip comprises a semiconductor component which has a first main extension direction and a second main extension direction, wherein the first main extension direction and the second main extension direction form a main extension plane, wherein the main extension plane is arranged perpendicular to a stacking direction of the semiconductor chip. Immediately on the semiconductor device, a first metallic region, at least a second metallic region and a dielectric region is arranged. The first metallic region and the second metallic region are solderable or solderable. The first metallic region and the at least one second metallic region are galvanically separated by the dielectric region. The at least one second metallic region has a first distance along the first main direction of extent to the first metallic region. Arranged on the first metal region is a first solder, which has a fourth layer thickness in an unsoldered state. The fourth layer thickness comprises at least a threefold of the first distance. A third metallic region is disposed on the first solder. The third metallic region is solderable and has a third distance along the first main extension direction to the edge of the device. The third distance corresponds to at least five times the fourth layer thickness of the first solder in the unsoldered state. The first metallic region, the second metallic region, the third metallic region and the first solder have a material connection.

Der Vorteil ist hierbei, dass der zweite metallische Bereich, der als Testpad fungiert, vom ersten metallischen Bereich, der als Hauptmetallisierung des Halbleiterbauelements fungiert, galvanisch isoliert ist und, dass eine geschlossene lunkerfreie Lötschicht erzeugt wird, die sich auf der Haupterstreckungsebene von der Hauptmetallisierung bis auf das Testpad ausbreitet.The advantage here is that the second metallic region, which acts as a test pad, is galvanically isolated from the first metallic region, which functions as the main metallization of the semiconductor device, and that a closed void-free solder layer is created, which extends on the main extension plane from the main metallization spreads on the test pad.

In einer weiteren Ausgestaltung ist der mindestens eine zweite metallische Bereich vollständig von dem dielektrischen Bereich umgeben.In a further embodiment, the at least one second metallic region is completely surrounded by the dielectric region.

Vorteilhaft ist hierbei, dass sich das Testpad außerhalb der Hauptmetallisierung bzw. des Hauptpads befindet, wodurch die Hauptmetallisierung bzw. das Hauptpad, die beispielsweise den Sourcekontakt darstellen, zusammenhängend ausgestaltet ist.In this case, it is advantageous that the test pad is located outside the main metallization or the main pad, as a result of which the main metallization or the main pad, which represent, for example, the source contact, is configured coherently.

In einer Weiterbildung ist der erste metallische Bereich vollständig von dem dielektrischen Bereich umgeben. In a development, the first metallic region is completely surrounded by the dielectric region.

In einer weiteren Ausgestaltung weist der zweite metallische Bereich einen zweiten Abstand entlang der ersten Haupterstreckungsrichtung zu einem Rand des Halbleiterbauelements auf. In a further embodiment, the second metallic region has a second distance along the first main extension direction to an edge of the semiconductor component.

Vorteilhaft ist hierbei, dass das Testpad sehr nah am Rand des Halbleiterbauelements angeordnet sein kann, wodurch die Testbarkeit des Bauelements deutlich erleichtert wird.It is advantageous in this case that the test pad can be arranged very close to the edge of the semiconductor device, whereby the testability of the device is significantly facilitated.

In einer weiteren Ausgestaltung weist der erste metallische Bereich eine erste Schichtdicke, der zweite metallische Bereich eine zweite Schichtdicke und der dielektrische Bereich eine dritte Schichtdicke auf. Die erste Schichtdicke und die zweite Schichtdicke sind dabei höher als die dritte Schichtdicke. In a further embodiment, the first metallic region has a first layer thickness, the second metallic region has a second layer thickness, and the dielectric region has a third layer thickness. The first layer thickness and the second layer thickness are higher than the third layer thickness.

Der Vorteil ist hierbei, dass sich das Lötmaterial leichter ausbreiten kann, um eine stoffschlüssige Verbindung zu formen. The advantage here is that the solder material can spread more easily to form a cohesive connection.

In einer weiteren Ausgestaltung umfasst das Halbleiterbauelement eine Pseudo-Schottky-Diode. In a further embodiment, the semiconductor component comprises a pseudo-Schottky diode.

Vorteilhaft ist hierbei, dass das Gateoxid des Halbleiterbauelements, insbesondere der Pseudo-Schottky-Diode auf einfache Weise testbar ist. It is advantageous here that the gate oxide of the semiconductor component, in particular the pseudo-Schottky diode, can be tested in a simple manner.

Das erfindungsgemäße Verfahren zum Herstellen eines Halbleiterchips mit einem Halbleiterbauelement umfasst das Strukturieren eines dielektrischen Bereichs auf dem Halbleiterbauelement, das Aufbringen eines ersten metallischen Bereichs und eines zweiten metallischen Bereichs auf das Halbleiterbauelement, sodass der erste metallische Bereich und der zweite metallische Bereich voneinander galvanisch getrennt sind, das Aufbringen eines ersten Lötmittels auf den ersten metallischen Bereich und das stoffschlüssige Verbinden des ersten metallischen Bereichs, des zweiten metallischen Bereichs, eines dritten metallischen Bereichs und des ersten Lötmittels mittels eines Temperaturschritts.The method according to the invention for producing a semiconductor chip with a semiconductor component comprises structuring a dielectric region on the semiconductor component, applying a first metallic region and a second metallic region to the semiconductor component such that the first metallic region and the second metallic region are galvanically separated from one another, applying a first solder to the first metal region and bonding the first metal region, the second metal region, a third metal region and the first solder by means of a temperature step.

Der Vorteil ist hierbei, dass ein Stresstest erst nach Abschluss des kompletten Waferprozesses durchgeführt wird, sodass die elektrischen Verbindungen der nach Abschluss des Waferprozesses noch offenen Anschlüsse mittels eines Lötprozesses beim Verpacken des Halbleiterchips in das entsprechende Gehäuse oder die entsprechende Anordnung erfolgt.The advantage here is that a stress test is performed only after completion of the entire wafer process, so that the electrical connections of the after completion of the wafer process still open connections by means of a soldering process in the packaging of the semiconductor chip in the corresponding housing or the corresponding arrangement.

In einer weiteren Ausgestaltung wird das Halbleiterbauelement durch temporäres Kontaktieren des ersten metallischen Bereichs und/oder zweiten metallischen Bereichs getestet.In a further embodiment, the semiconductor device is tested by temporarily contacting the first metal region and / or the second metal region.

Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen.Further advantages will become apparent from the following description of exemplary embodiments or from the dependent claims.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert.The present invention will be explained below with reference to preferred embodiments and accompanying drawings.

Es zeigen:Show it:

1 eine Draufsicht auf einen erfindungsgemäßen Halbleiterchip vor dem Lötvorgang, 1 a top view of a semiconductor chip according to the invention before the soldering process,

2 eine Schnittdarstellung entlang der Schnittlinie A-A` aus 1 des erfindungsgemäßen Halbleiterchips vor dem Lötvorgang, 2 a sectional view along the section line AA` from 1 the semiconductor chip according to the invention before the soldering process,

3 eine Schnittdarstellung entlang der Schnittlinie A-A` aus 1 des erfindungsgemäßen Halbleiterchips nach dem Lötvorgang und 3 a sectional view along the section line AA` from 1 of the semiconductor chip according to the invention after the soldering process and

4 ein Verfahren zur Herstellung des erfindungsgemäßen Halbleiterchips. 4 a method for producing the semiconductor chip according to the invention.

1 zeigt die Draufsicht auf einen erfindungsgemäßen Halbleiterchip 100. Der Halbleiterchip 100 weist ein Halbleiterbauelement 101 auf. Auf dem Halbleiterbauelement 101 ist ein erster metallischer Bereich 102 angeordnet, der als Hauptmetallisierung für das Halbleiterbauelement 101 fungiert. Der erste metallische Bereich 102 weist eine Aussparung auf in der mindestens ein zweiter metallischer Bereich 103 angeordnet ist. Der erste metallische Bereich 102 und der zweite metallische Bereich 103 sind beabstandet voneinander angeordnet, sie weisen einen ersten Abstand 105 zueinander auf. Der erste Abstand 105 erstreckt sich hierbei sowohl in der ersten Haupterstreckungsrichtung x als auch in der zweiten Haupterstreckungsrichtung y. Auf dem ersten metallischen Bereich 102 ist ein Lötmittel 107 angeordnet. Auf dem Lötmittel 107 ist ein dritter metallischer Bereich 108 angeordnet. Dieser dritte metallische Bereich 108 weist einen dritten Abstand 109 in der ersten Haupterstreckungsrichtung x zum Halbleiterbauelement 101 auf. Der erste metallische Bereich 102 und der zweite metallische Bereich 103 sind dabei lötfähig. Der dritte metallische Bereich 108 weist insbesondere eine ebene lötfähige Oberfläche auf. Das Material des dritten metallischen Bereichs 108 umfasst beispielsweise Kupfer oder mit Nickel plattiertes Kupfer. Das Lötmittel 107 kann entweder ein Lötplättchen oder eine Lötpaste sein. 1 shows the top view of a semiconductor chip according to the invention 100 , The semiconductor chip 100 has a semiconductor device 101 on. On the semiconductor device 101 is a first metallic area 102 arranged as the main metallization for the semiconductor device 101 acts. The first metallic area 102 has a recess in the at least one second metallic area 103 is arranged. The first metallic area 102 and the second metallic area 103 are spaced from each other, they have a first distance 105 to each other. The first distance 105 extends here both in the first main extension direction x and in the second main extension direction y. On the first metallic area 102 is a solder 107 arranged. On the solder 107 is a third metallic area 108 arranged. This third metallic area 108 has a third distance 109 in the first main extension direction x to the semiconductor device 101 on. The first metallic area 102 and the second metallic area 103 are solderable. The third metallic area 108 has in particular a flat solderable surface. The material of the third metallic area 108 includes, for example, copper or nickel-plated copper. The solder 107 can be either a solder or a solder paste.

In einem Ausführungsbeispiel weist das Halbleiterbauelement 100 mehrere zweite Bereiche 103 auf. In one embodiment, the semiconductor device 100 several second areas 103 on.

2 zeigt eine Schnittdarstellung des Halbleiterchips 201. Merkmale in 2, die die gleiche Bedeutung haben wie in 1 weisen dabei identische hintere Stellen der Bezugszeichen auf wie die Bezugszeichen in 1. Zusätzlich ist gezeigt, dass das Bauelement 201 eine Rückseitenmetallisierung 210 aufweist, die ganzflächig ausgebildet ist. Die Rückseitenmetallisierung 210 ist mit Hilfe einer Lötschicht 211 mit einem vierten metallischen Bereich 212, der als unterer Metallanschluss dient, verbunden. 2 shows a sectional view of the semiconductor chip 201 , Features in 2 that have the same meaning as in 1 have identical rear positions of the reference numerals as the reference numerals in 1 , In addition, it is shown that the device 201 a backside metallization 210 has, which is formed over the entire surface. The backside metallization 210 is using a solder layer 211 with a fourth metallic area 212 , which serves as a lower metal connection, connected.

3 zeigt eine Schnittdarstellung des erfindungsgemäßen Halbleiterchips 301 nach einem Lötvorgang. Merkmale in 3, die die gleiche Bedeutung haben wie in 2 weisen dabei identische hintere Stellen der Bezugszeichen auf wie die Bezugszeichen in 2. 3 shows a sectional view of the semiconductor chip according to the invention 301 after a soldering process. Features in 3 that have the same meaning as in 2 have identical rear positions of the reference numerals as the reference numerals in 2 ,

In einem Ausführungsbeispiel überlappt der dritte metallische Bereich 108, 208 und 308 den ersten metallischen Bereich 102, 202 und 302 und den zweiten metallischen Bereich 103, 203 und 303. Dabei weist das Lötmittel 307 an seinem Fusspunkt eine geringere Breite auf als an seinem Kopfpunkt, d. h. das Lötmittel 307 ist trapezförmig ausgestaltet. In one embodiment, the third metal region overlaps 108 . 208 and 308 the first metallic area 102 . 202 and 302 and the second metallic area 103 . 203 and 303 , In this case, the solder has 307 at its base a smaller width than at its head, ie the solder 307 is designed trapezoidal.

In einem Ausführungsbeispiel weisen der erste metallische Bereich 102, 202 und 302 und der zweite metallische Bereich 103, 203 und 303 eine dünne Schichtenfolge aus Nickel und Silber auf. Der dritte metallische Bereich 108, 208 und 308 ist Teil eines Gehäuses, der den Halbleiterchip einschließt. Das Lötmittel 107, 207 und 307 umfasst ein Weichlot mit einem positiven Volumensprung, wobei das Lötmittel 107, 207 und 307 in ungelötetem Zustand ausschließlich auf dem ersten metallischen Bereich 102, 202 und 302 angeordnet ist. Zusätzlich weist das Lötmittel 107, 207 und 307 eine hohe Benetzungsfähigkeit auf.In one embodiment, the first metallic region 102 . 202 and 302 and the second metallic area 103 . 203 and 303 a thin layer sequence of nickel and silver. The third metallic area 108 . 208 and 308 is part of a housing that encloses the semiconductor chip. The solder 107 . 207 and 307 includes a soft solder with a positive volume jump, wherein the solder 107 . 207 and 307 in unsoldered condition, only on the first metallic area 102 . 202 and 302 is arranged. In addition, the solder has 107 . 207 and 307 a high wetting ability.

Der Halbleiterchip 100, 200 und 300 kann als Bauelement 101, 201 und 301 eine Einpressdiode, insbesondere eine Hocheffizienzdiode oder eine Pseudo-Schottky-Diode aufweisen. Diese sind besonders für den Einsatz in Kfz-Generatoren geeignet. Es können ebenfalls MOS-Gated-Dioden als Halbleiterbauelement 101 und 201 verwendet werden. Außerdem können Leistungs-MOSFETS und IGBTs mit Spannungsklammerung verwendet werden. The semiconductor chip 100 . 200 and 300 can as a component 101 . 201 and 301 a press-in diode, in particular a high-efficiency diode or a pseudo-Schottky diode have. These are particularly suitable for use in motor vehicle generators. It can also MOS-gated diodes as a semiconductor device 101 and 201 be used. In addition, power MOSFETs and voltage clamp IGBTs can be used.

4 zeigt ein Verfahren 400 zum Herstellen eines Halbleiterchips mit einem Halbleiterbauelement. Das Verfahren startet mit einem Schritt 410, indem ein dielektrischer Bereich auf dem Halbleiterbauelement strukturiert wird. In einem folgenden Schritt 420 werden ein erster metallischer Bereich und ein zweiter metallischer Bereich auf das Halbleiterbauelement aufgebracht, sodass der erste metallische Bereich und der zweite metallische Bereich voneinander galvanisch getrennt sind. In einem folgenden Schritt 430 wird ein erstes Lötmittel auf den ersten metallischen Bereich aufgebracht. In einem folgenden Schritt 450 werden der erste metallische Bereich, der zweite metallische Bereich, ein dritter metallischer Bereich, der ebenfalls lötfähig ist, und das erste Lötmittel mit Hilfe eines Temperaturschritts stoffschlüssig verbunden. Die dielektrische Schicht weist keine Lotbenetzung auf, jedoch erfolgt das stoffschlüssige Verbinden dadurch, dass der dritte metallische Bereich einen seitlichen Abstand zum Halbleiterchip aufweist. Mit anderen Worten der dritte metallische Bereich weist einen seitlichen Abstand in der ersten Haupterstreckungsrichtung und in der zweiten Haupterstreckungsrichtung auf, d. h. der dritte metallische Bereich steht über den Halbleiterchip hinaus. Weist das Lötmittel einen positiven Volumensprung beim Übergang vom festen in den flüssigen Aggregatszustand auf, dann dehnt sich das Lötmittel im flüssigen Zustand vom ersten metallischen Bereich zum zweiten metallischen Bereich über den dritten metallischen Bereich aus. Das bedeutet, das Lötmittel wird durch den seitlichen Abstand bzw. Überstand des dritten metallischen Bereichs weit nach außen gezogen und erzeugt beim Erkalten eine stoffschlüssige Verbindung mit dem ersten metallischen Bereich, dem zweiten metallischen Bereich und dem dritten Bereich. 4 shows a method 400 for producing a semiconductor chip with a semiconductor component. The procedure starts with a step 410 by patterning a dielectric region on the semiconductor device. In a following step 420 For example, a first metallic region and a second metallic region are applied to the semiconductor device so that the first metallic region and the second metallic region are electrically isolated from each other. In a following step 430 a first solder is applied to the first metallic area. In a following step 450 The first metallic region, the second metallic region, a third metallic region, which is likewise solderable, and the first solder are bonded by means of a temperature step. The dielectric layer has no solder wetting, however, the cohesive bonding takes place in that the third metallic region has a lateral distance from the semiconductor chip. In other words, the third metallic region has a lateral spacing in the first main extension direction and in the second main extension direction, ie the third metallic region projects beyond the semiconductor chip. If the solder has a positive volume jump in the transition from the solid state to the liquid state, then the solder in the liquid state expands from the first metallic region to the second metallic region over the third metallic region. That is, the solder is drawn far outward by the lateral clearance of the third metallic region and, when cooled, creates a material bond with the first metallic region, the second metallic region, and the third region.

Somit sind der erste metallische Bereich und der zweite metallische Bereich elektrisch miteinander verbunden.Thus, the first metallic region and the second metallic region are electrically connected to each other.

Bevorzugt wird das Halbleiterbauelement in einem Schritt 425 getestet, wobei der Schritt 425 zeitlich zwischen dem Schritt 420 und 430 durchgeführt wird. Der Test erfolgt mittels temporärem Kontaktieren des ersten und des zweiten metallischen Bereichs.The semiconductor component is preferred in one step 425 tested, taking the step 425 temporally between the step 420 and 430 is carried out. The test is performed by temporarily contacting the first and second metal regions.

Optional kann das Testen auch in einem Schritt 440 durchgeführt werden, der zeitlich zwischen dem Schritt 430 und 450 durchgeführt wird.Optionally, testing can also be done in one step 440 be performed, the time between the step 430 and 450 is carried out.

In einem Ausführungsbeispiel ist der dritte metallische Bereich als Kupferanschluss bzw. Kupfergehäuse ausgestaltet, der mit einer einige Mikrometer dünnen chemisch abgeschiedenen NiP-Schicht überzogen ist. Das Lötmittel ist hierbei PbSn4. Der Temperaturschritt wird beispielsweise mit Hilfe eines Formiergases, das einen fünf- bis zehnprozentigen Wasserstoffanteil aufweist, bei etwa 350°C durchgeführt. Alternativ kann eine Atmosphäre Verwendung finden, die Ameisenäure enthält.In one embodiment, the third metallic region is configured as a copper terminal or copper housing, which is coated with a few micrometers thin chemically deposited NiP layer. The solder here is PbSn 4 . The temperature step is carried out at about 350 ° C, for example, by means of a forming gas having a five to ten percent hydrogen content. Alternatively, an atmosphere containing formic acid can be used.

Claims (8)

Halbleiterchip (100) umfassend ein Halbleiterbauelement (101), das eine erste Haupterstreckungsrichtung (x) und eine zweite Haupterstreckungsrichtung (y) aufweist, wobei die erste Haupterstreckungsrichtung (x) und die zweite Haupterstreckungsrichtung (y) eine Haupterstreckungsebene bilden, wobei die Haupterstreckungsebene senkrecht zu einer Stapelrichtung (z) des Halbleiterchips (100) angeordnet ist, wobei unmittelbar auf dem Halbleiterbauelement (101) • ein erster metallischer Bereich (102), der lötfähig ist, • mindestens ein zweiter metallischer Bereich (103), der lötfähig ist und • ein dielektrischer Bereich (104) angeordnet sind, wobei der erste metallische Bereich (102) und der mindestens eine zweite metallische Bereich (103) durch den dielektrischen Bereich (104) galvanisch getrennt sind, wobei der mindestens eine zweite metallische Bereich (103) einen ersten Abstand (105) entlang der ersten Haupterstreckungsrichtung (x) zum ersten metallischen Bereich (102) aufweist, dadurch gekennzeichnet, dass auf dem ersten metallischen Bereich (102) ein erstes Lötmittel (107) angeordnet ist, das in einem ungelöteten Zustand eine vierte Schichtdicke aufweist, die mindestens ein Dreifaches des ersten Abstands (105) umfasst und ein dritter metallischer Bereich (108) auf dem ersten Lötmittel (107) angeordnet ist und der dritte metallische Bereich (108) einen dritten Abstand (109) entlang der ersten Haupterstreckungsrichtung (x) zum Rand des Halbleiterbauelements (101) aufweist, der mindestens dem Fünffachen der vierten Schichtdicke des ersten Lötmittels (107) im ungelöteten Zustand entspricht, wobei der erste metallische Bereich (102), der zweite metallische Bereich (103), der dritte metallische Bereich (108) und das erste Lötmittel (107) eine stoffschlüssige Verbindung aufweisen.Semiconductor chip ( 100 ) comprising a semiconductor device ( 101 ), which has a first main extension direction (x) and a second main extension direction (x) Main extension direction (y), wherein the first main extension direction (x) and the second main extension direction (y) form a main extension plane, wherein the main extension plane perpendicular to a stacking direction (z) of the semiconductor chip ( 100 ), wherein directly on the semiconductor component ( 101 ) • a first metallic region ( 102 ) which is solderable, • at least one second metallic region ( 103 ) which is solderable and • a dielectric region ( 104 ), wherein the first metallic region ( 102 ) and the at least one second metallic region ( 103 ) through the dielectric region ( 104 ) are galvanically isolated, wherein the at least one second metallic region ( 103 ) a first distance ( 105 ) along the first main extension direction (x) to the first metallic region ( 102 ), characterized in that on the first metallic region ( 102 ) a first solder ( 107 ), which in a non-soldered state has a fourth layer thickness which is at least a threefold of the first distance (FIG. 105 ) and a third metallic region ( 108 ) on the first solder ( 107 ) and the third metallic region ( 108 ) a third distance ( 109 ) along the first main extension direction (x) to the edge of the semiconductor device ( 101 ), which is at least five times the fourth layer thickness of the first solder ( 107 ) in the unsoldered state, wherein the first metallic region ( 102 ), the second metallic region ( 103 ), the third metallic region ( 108 ) and the first solder ( 107 ) have a material connection. Halbleiterchip (100) nach Anspruch 1, dadurch gekennzeichnet, dass der mindestens eine zweite metallische Bereich (103) vollständig von dem dielektrischen Bereich (104) umgeben ist. Semiconductor chip ( 100 ) according to claim 1, characterized in that the at least one second metallic region ( 103 ) completely from the dielectric region ( 104 ) is surrounded. Halbleiterchip (100) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der erste metallische Bereich (102) vollständig von dem dielektrischen Bereich (104) umgeben ist.Semiconductor chip ( 100 ) according to one of claims 1 or 2, characterized in that the first metallic region ( 102 ) completely from the dielectric region ( 104 ) is surrounded. Halbleiterchip (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite metallische Bereich (103) einen zweiten Abstand (106) entlang der ersten Haupterstreckungsrichtung (x) zu einem Rand des Halbleiterbauelements (101) aufweist.Semiconductor chip ( 100 ) according to one of the preceding claims, characterized in that the second metallic region ( 103 ) a second distance ( 106 ) along the first main extension direction (x) to an edge of the semiconductor device ( 101 ) having. Halbleiterchip (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste metallische Bereich (102) eine erste Schichtdicke, der zweite metallische Bereich (103) eine zweite Schichtdicke und der dielektrische Bereich eine dritte Schichtdicke aufweist, wobei die erste Schichtdicke und die zweite Schichtdicke höher sind als die dritte Schichtdicke.Semiconductor chip ( 100 ) according to one of the preceding claims, characterized in that the first metallic region ( 102 ) a first layer thickness, the second metallic region ( 103 ) has a second layer thickness and the dielectric region has a third layer thickness, wherein the first layer thickness and the second layer thickness are higher than the third layer thickness. Halbleiterchip (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (101) eine Pseudo-Schottky-Diode umfasst.Semiconductor chip ( 100 ) according to one of the preceding claims, characterized in that the semiconductor component ( 101 ) comprises a pseudo-Schottky diode. Verfahren (400) zum Herstellen eines Halbleiterchips (100) umfassend ein Halbleiterbauelement (101) mit den Schritten: • Strukturieren (410) eines dielektrischen Bereichs (104) auf dem Halbleiterbauelement (101), • Aufbringen (420) eines ersten metallischen Bereichs (102) und eines zweiten metallischen Bereichs (103) auf das Halbleiterbauelement (101), sodass der erste metallische Bereich (102) und der zweite metallische Bereich (103) voneinander galvanisch getrennt sind, • Aufbringen (430) eines ersten Lötmittels (107) auf den ersten metallischen Bereich (102) und • Stoffschlüssiges Verbinden (450) des ersten metallischen Bereichs, des zweiten metallischen Bereichs, eines dritten metallischen Bereichs (108) und des ersten Lötmittels (107) mittels eines Temperaturschritts. Procedure ( 400 ) for producing a semiconductor chip ( 100 ) comprising a semiconductor device ( 101 ) with the steps: • structuring ( 410 ) of a dielectric region ( 104 ) on the semiconductor device ( 101 ), • application ( 420 ) of a first metallic region ( 102 ) and a second metallic region ( 103 ) to the semiconductor device ( 101 ), so that the first metallic region ( 102 ) and the second metallic region ( 103 ) are galvanically isolated from each other, 430 ) of a first solder ( 107 ) on the first metallic area ( 102 ) and • cohesive bonding ( 450 ) of the first metallic region, the second metallic region, a third metallic region ( 108 ) and the first solder ( 107 ) by means of a temperature step. Verfahren (400) nach Anspruch 7, dadurch gekennzeichnet, dass durch temporäres Kontaktieren (425) des ersten metallischen Bereichs (102) und/ oder des zweiten metallischen Bereichs (103) das Halbleiterbauelement (101) getestet wird.Procedure ( 400 ) according to claim 7, characterized in that by temporarily contacting ( 425 ) of the first metallic region ( 102 ) and / or the second metallic region ( 103 ) the semiconductor device ( 101 ) Is tested.
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