DE102015205458B3 - A method of manufacturing a semiconductor device structure - Google Patents

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Abstract

Es wird in einem Aspekt der Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur bereitgestellt. In einer beispielhaften Ausführungsform wird hierbei ein SOI-Substrat mit einer vergrabenen isolierenden Schicht bereitgestellt, die zwischen einem Halbleitersubstrat und einer Halbleiterschicht angeordnet ist. Ferner wird im SOI-Substrat eine STI-Struktur gebildet, wobei die STI-Struktur einen ersten Vorrichtungsbereich und einen zweiten Vorrichtungsbereich voneinander beabstandet. Der erste Vorrichtungsbereich und der zweite Vorrichtungsbereich sind in der Halbleiterschicht gebildet sind. Das Verfahren umfasst weiterhin ein Entfernen der Halbleiterschicht und der vergrabenen isolatierenden Schicht im ersten Vorrichtungsbereich nach Bildung der STI-Struktur und ein nachfolgendes Bilden einer ersten Gatestruktur über dem ersten Vorrichtungsbereich und einer zweiten Gatestruktur über dem zweiten Vorrichtungsbereich durch ein Abscheiden, Strukturieren und anisotropes Ätzen von Gatematerialien über dem ersten Vorrichtungsbereich und dem zweiten Vorrichtungsbereich.In one aspect of the invention, a method of fabricating a semiconductor device structure is provided. In an exemplary embodiment, an SOI substrate with a buried insulating layer is provided here, which is arranged between a semiconductor substrate and a semiconductor layer. Further, an STI structure is formed in the SOI substrate, the STI structure having a first device area and a second device area spaced apart from each other. The first device region and the second device region are formed in the semiconductor layer. The method further comprises removing the semiconductor layer and the buried isolating layer in the first device region after formation of the STI structure and subsequently forming a first gate structure over the first device region and a second gate structure over the second device region by deposition, patterning and anisotropic etching Gate materials over the first device region and the second device region.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur. Insbesondere betrifft die vorliegende Erfindung eine Herstellung von Halbleitervorrichtungsstrukturen mit einer Halbleitervorrichtung, die eine Vollsubstratkonfiguration aufweist, und einer Halbleitervorrichtung, die eine SOI-Substratkonfiguration aufweist, wobei beide Halbleitervorrichtungen nebeneinander auf ein Trägersubstrat integriert sind.The present invention relates to a method of manufacturing a semiconductor device structure. More particularly, the present invention relates to fabrication of semiconductor device structures comprising a semiconductor device having a bulk configuration and a semiconductor device having an SOI substrate configuration, both semiconductor devices being integrated side by side on a support substrate.

Moderne integrierte Schaltungen weisen eine große Anzahl von Schaltungselementen auf, die als Halbleitervorrichtungen in und auf einem Halbleitersubstrat z. B. als MOS-Transistoren, Widerstände, Kondensatoren usw. gebildet werden. Für gewöhnlich befinden sich in integrierten Schaltungen, die gemäß der sogenannten „very large scale integration” (VLSI) hergestellt werden, auf einer Chipfläche von 30 mm2 mehr als 100000 Schaltungselemente, im Rahmen von einer „ultra large scale integration” (ULSI) sogar zwischen 1000000 und 10000000 Schaltungselemente. Die Herstellung einer so großen Anzahl von Schaltungselementen auf einer begrenzten Chipfläche stellt für Entwickler mit zunehmender Skalierung (gegenwärtige fortgeschrittene Technologieknoten betreffen Größenordnungen von 22 nm oder weniger) auch eine zunehmende Herausforderung dar, die aber auch den Motor für die fortwährende Entwicklung immer komplexerer Herstellungstechniken darstellt.Modern integrated circuits have a large number of circuit elements, which are used as semiconductor devices in and on a semiconductor substrate z. B. as MOS transistors, resistors, capacitors, etc. are formed. Typically, in integrated circuits fabricated according to very large scale integration (VLSI), on a chip area of 30 mm 2, there are more than 100,000 circuit elements even within the framework of ultra-large scale integration (ULSI) between 1000000 and 10000000 circuit elements. Producing such a large number of circuit elements on a limited chip area is also an increasing challenge to designers with increasing scaling (current advanced technology nodes in the order of 22 nm or less), but also the engine for the ongoing development of ever more complex manufacturing techniques.

Gemäß einer vielversprechenden Vorgehensweise in der VLSI oder ULSI werden komplexe Substrate gemäß einer SOI(„Silizium-auf-Isolator”)-Technik gebildet. Hierbei werden Schaltungselemente in und auf einer dünnen Halbleiterschicht hergestellt, die auf einem isolierenden Material angeordnet ist, wobei das isolierende Material herkömmlicherweise wiederum auf einem Trägersubstrat gebildet ist. Durch die auf dem isolierenden Material angeordnete dünne Halbleiterschicht werden gegenüber Substraten gemäß der sogenannten Vollsubstratkonfigurationen verschiedene Vorteile hinsichtlich der Schaltzeit und Leistungsaufnahme von Schaltungselementen erwartet, da z. B. auf einer isolierenden Schicht gebildete Transistoren gegenüber direkt auf einem Siliziumwafer gefertigten Transistoren eine geringere elektrische Kapazität aufweisen, da sich in Transistoren, die auf einer isolierenden Schicht gebildet sind, die zum Schalten benötigte Ladung verringert. Dadurch werden aufgrund von verringerten Schaltzeiten hier höhere Taktraten ermöglicht.According to a promising approach in VLSI or ULSI, complex substrates are formed according to an SOI ("silicon on insulator") technique. Here, circuit elements are manufactured in and on a thin semiconductor layer, which is arranged on an insulating material, wherein the insulating material is conventionally again formed on a carrier substrate. Due to the thin semiconductor layer disposed on the insulating material, various advantages in terms of switching time and power consumption of circuit elements are expected over substrates according to the so-called full substrate configurations, since z. For example, transistors formed on an insulating layer may have a smaller electrical capacitance than transistors made directly on a silicon wafer, since the charge required for switching is reduced in transistors formed on an insulating layer. As a result, higher clock rates are possible here due to reduced switching times.

Die Herstellung von SOI-Substraten umfasst entweder den Einsatz von Epitaxieverfahren zur Abscheidung von einkristallinen Halbleiterschichten auf einem isolierenden Material, Rekristallisationsschritte und spezielle Herstellungsverfahren, wie z. B. Verfahren, die auf Ionenimplantationen basieren (wie z. B. SIMOX), oder spezielle Schichttransfertechniken, wie beispielsweise „Smart Cut”. In SIMOX-Techniken werden beispielsweise Sauerstoffionen in einen Siliziumwafer implantiert, wobei es durch eine Ionenimplantation möglich ist, Tiefen bis zu wenigen 100 nm und Breiten bis ca. 50 nm zu erreichen, so dass Bereiche, in die Sauerstoffionen implantiert werden, entsprechend in einem Siliziumwafer gebildet werden können. Zur Erzeugung einer „vergrabenen” Siliziumoxidschicht wird ein Hochtemperaturschritt durchgeführt, bei dem Kristallschäden ausheilen und der eingebrachte Sauerstoff, der sich nach der Implantation hauptsächlich auf Zwischengitterplätzen befindet, mit dem Silizium des Siliziumwafers zur Reaktion gebracht wird und sich dadurch im Siliziumwafer eine isolierende Schicht aus Siliziumoxid bildet. Ähnliche Techniken sind auch unter Verwendung von Stickstoff oder Kohlenstoff anstelle von Sauerstoff bekannt. Im sogenannten Smart-Cut-Verfahren werden Wasserstoffionen in einen zuvor oxidierten Siliziumwafer eingebracht und der oxidierte Wafer wird durch Waferbonden mit einem nicht oxidierten Wafer verbunden. Anschließend wird bei Temperaturen von 500° Celsius oder mehr eine Spaltung im Implantationsbereich der Wasserstoffionen erzeugt, und durch ein Schleifen und Dünnen des gespaltenen Halbleitermaterials kann eine Halbleiterschicht mit gewünschter Dicke auf einer isolierenden Schicht hergestellt werden.The production of SOI substrates includes either the use of epitaxial deposition techniques for deposition of single crystal semiconductor layers on an insulating material, recrystallization steps, and special fabrication processes, such as. B. methods based on ion implantation (such as SIMOX), or special layer transfer techniques such as "Smart Cut". In SIMOX techniques, for example, oxygen ions are implanted in a silicon wafer, whereby it is possible by ion implantation to achieve depths of up to a few 100 nm and widths of up to about 50 nm, so that regions into which oxygen ions are implanted correspondingly in a silicon wafer can be formed. In order to produce a "buried" silicon oxide layer, a high-temperature step is carried out, in which crystal damage heals and the introduced oxygen, which is mainly located on interstitial sites after implantation, is reacted with the silicon of the silicon wafer and thereby an insulating layer of silicon oxide in the silicon wafer forms. Similar techniques are also known using nitrogen or carbon instead of oxygen. In the so-called smart-cut process, hydrogen ions are introduced into a previously oxidized silicon wafer, and the oxidized wafer is bonded by wafer bonding to a non-oxidized wafer. Subsequently, at temperatures of 500 ° C. or more, a cleavage is generated in the implantation region of the hydrogen ions, and by grinding and thinning the cleaved semiconductor material, a semiconductor layer having a desired thickness can be formed on an insulating layer.

Durch Anwendung der vorangehend beschriebenen bekannten Verfahren kann z. B. ein SOI-Substrat bereitgestellt werden, wie in 1a schematisch dargestellt und mit dem Bezugszeichen 100 bezeichnet ist. Hierin ist eine Halbleiterschicht 106 auf einer vergrabenen Oxidschicht („buried oxide” oder BOX-Schicht) 104, z. B. aus Siliziumdioxid, angeordnet, die zwischen die Halbleiterschicht 106 und einem darunter befindlichen Trägersubstrat 102 zwischengelegt ist. Typische Dicken für die Halbleiterschicht 106 liegen für sogenannte teilweise verarmte SOI-Substrate („partially depleted” SOI-Substrate oder PDSOI-Substrate) zwischen 50 nm und 100 nm, beispielsweise bei 70 nm, und für vollständig verarmte SOI-Substrate („fully depleted” SOI-Substrat oder FDSOI-Substrat) in der Größenordnung von 5 bis 10 nm. Die Dicke der BOX-Schicht 104 liegt für gewöhnlich bei 145 nm, kann im Falle von FDSOI-Substraten aber auch nur 10 bis 30 nm betragen, wobei im letzteren Fall von einer ultradünnen vergrabenen Oxidschicht (UTBOX-Schicht) gesprochen wird.By applying the previously described known methods can, for. For example, an SOI substrate may be provided as in 1a shown schematically and with the reference numeral 100 is designated. Here is a semiconductor layer 106 on a buried oxide layer ("buried oxide" or BOX layer) 104 , z. B. of silicon dioxide, disposed between the semiconductor layer 106 and an underlying support substrate 102 is interposed. Typical thicknesses for the semiconductor layer 106 are for so-called partially depleted SOI substrates (partially depleted SOI substrates or PDSOI substrates) between 50 nm and 100 nm, for example at 70 nm, and for fully depleted SOI substrates ("fully depleted" SOI substrate or FDSOI Substrate) in the order of 5 to 10 nm. The thickness of the BOX layer 104 is usually 145 nm, but in the case of FDSOI substrates, it can be only 10 to 30 nm, in the latter case an ultra-thin buried oxide layer (UTBOX layer).

Durch eine vollständige Verarmung können bei FDSOI-Substraten zusätzliche Dotierstofffluktuationen verringert werden. Dies ergibt eine gute Kontrolle sogenannter Kurzkanaleffekte, die an immer kleiner werdenden Technologieknoten von zunehmender Bedeutung sind. Trotz der zu erwartenden Vorteile der SOI-Technik ist es aus verschiedenen Gründen heraus wünschenswert, Vollsubstratkonfigurationen und SOI-Konfigurationen nebeneinander auf einen Chip zu integrieren. Dies ist z. B. wünschenswert bei Dioden und Kondensatoren, die einfacher auf ein Vollsubstrat zu integrieren sind.Full depletion can reduce additional dopant fluctuations in FDSOI substrates. This provides good control of so-called short channel effects, which are becoming increasingly important at ever smaller technology nodes. Despite the expected benefits of SOI technology, it is made up of different As a result, it is desirable to integrate full-substrate configurations and SOI configurations side-by-side on a single chip. This is z. B. desirable in diodes and capacitors, which are easier to integrate on a solid substrate.

Die Druckschrift US 2013/0087855 A1 zeigt eine Hybridsubstratstruktur mit einer SOI-Struktur und einer Bulkstruktur, die durch eine STI-Struktur getrennt sind. Dazu werden eine SOI-Schicht und eine vergrabene Oxidschicht zum Freilegen eines Bulksubstrats in einem durch die STI-Struktur abgegrenzten SOI-Substratgebiet entfernt. Anschließend werden Gateelektroden über der Hybridsubstratstruktur gebildet.The publication US 2013/0087855 A1 shows a hybrid substrate structure having an SOI structure and a bulk structure separated by an STI structure. For this purpose, an SOI layer and a buried oxide layer for exposing a bulk substrate are removed in an SOI substrate region delimited by the STI structure. Subsequently, gate electrodes are formed over the hybrid substrate structure.

Die Druckschrift US 2013/0264644 A1 beschreibt einen Prozess, wobei ein STI in einem SOI-Substrat gebildet wird und die SOI-Schicht mit dem vergrabenen Oxid an einer Seite des STI entfernt wird, um das Bulk freizulegen. Dabei wird ein Bulksubstratbereich gebildet, der von einem SOI-Substratbereich durch das STI getrennt ist. Anschließend werden Gateelektroden über dem SOI-Substratbereich und dem Bulksubstratbereich gebildet.The publication US 2013/0264644 A1 describes a process wherein an STI is formed in an SOI substrate and the buried oxide SOI layer on one side of the STI is removed to expose the bulk. In this case, a bulk substrate region is formed which is separated from an SOI substrate region by the STI. Subsequently, gate electrodes are formed over the SOI substrate region and the bulk substrate region.

Mit Bezug auf die 1a bis 1f wird ein herkömmliches Verfahren zur Integration von Halbleitervorrichtungsstrukturen über einem Substrat mit unterschiedlichen Substratkonfigurationen (Vollsubstrat und SOI) beschrieben.With reference to the 1a to 1f For example, a conventional method of integrating semiconductor device structures over a substrate having different substrate configurations (bulk and SOI) will be described.

In 1a ist ein Oberflächenabschnitt des SOI-Substrats 100 während einer frühen Herstellungsphase dargestellt, insbesondere bevor ein Substrat mit lokal unterschiedlichen Substratkonfigurationen bereitgestellt wird. Über dem SOI-Substrat 100 wird eine Maskenstruktur 110 gebildet, so dass ein Oberflächenbereich des SOI-Substrats 100 für die weitere Verarbeitung freiliegt, um einen Substratbereich mit Vollsubstratkonfiguration zu bilden. Auf die Maskenstruktur 110 wird ein Ätzprozess 112 angewendet, in welchem das SOI-Substrat 100 anisotrop geätzt wird.In 1a is a surface portion of the SOI substrate 100 during an early manufacturing stage, especially before providing a substrate with locally different substrate configurations. Above the SOI substrate 100 becomes a mask structure 110 formed, leaving a surface area of the SOI substrate 100 is exposed for further processing to form a substrate area with a full substrate configuration. On the mask structure 110 becomes an etching process 112 applied in which the SOI substrate 100 anisotropically etched.

1b stellt schematisch das SOI-Substrat 100 während einer weiter fortgeschrittenen Phase in der Verarbeitung dar, gemäß welcher durch die Maskenstruktur 110 eine Ausnehmung in das SOI-Substrat 100 geätzt wird, so dass eine obere Oberfläche des Substrats 102 bereichsweise freigelegt wird. Dabei werden in der Halbleiterschicht 106 und der vergrabenen Oxidschicht 104 Ausnehmungen gebildet und es entstehen in Entsprechung zu der Maskenstruktur 110 eine Halbleiterschicht 106' und eine vergrabene Oxidschicht 104' mit jeweils darin in Entsprechung zur Maskenstruktur 110 gebildeten Ausnehmungen. In einer durch den Ätzprozess 112 gebildeten Ausnehmung 114 liegt daher nun nach Durchführung des Ätzprozesses 112 der oberseitige Oberflächenbereich des Substrats 102 für die weitere Verarbeitung frei. 1b schematically represents the SOI substrate 100 during a more advanced stage of processing, according to which through the mask structure 110 a recess in the SOI substrate 100 is etched, leaving an upper surface of the substrate 102 partially exposed. In this case, in the semiconductor layer 106 and the buried oxide layer 104 Recesses formed and arise in accordance with the mask structure 110 a semiconductor layer 106 ' and a buried oxide layer 104 ' each in correspondence to the mask pattern 110 formed recesses. In one by the etching process 112 formed recess 114 is therefore now after performing the etching process 112 the top surface area of the substrate 102 free for further processing.

1c zeigt das SOI-Substrat 100 während einer weiter fortgeschrittenen Verarbeitungsphase, insbesondere nachdem eine Oxidschicht 116 und ein Nitridmaterial 118 (das Nitridmaterial 118 wurde nach seiner Abscheidung planarisiert, um Aushebungen zu kompensieren, so dass das Nitridmaterial 118 für nachfolgend durchzuführende Lithographien mit einer planaren Oberfläche bereitgestellt wird), z. B. Siliziumnitrid, gebildet wurden. Weiterhin wurden eine Oxidschicht 119 und eine Maskenstruktur 120, beispielsweise eine Hartmaske gebildet aus einem Nitridmaterial oder Kohlenstoffmaterial 122 und einem lithografisch strukturierten Material 124, über dem SOI-Substrat 100 gebildet. Die Maskenstruktur 120 ist zur Strukturierung einer Flachgrabenisolations(„shallow trench isolation”; STI)-Struktur ausgebildet, um einen Vollsubstratbereich im Substrat 100 von einem Substratbereich abzugrenzen, der die ausgenommene Halbleiterschicht 106' und die ausgenommene vergrabene Oxidschicht 104' umfasst. Nach Durchführung eines Prozesses 126, der ein anisotropes Ätzen zur Bildung von Gräben (nicht dargestellt) im Substrat 100 gemäß der Maskenstruktur 120 und ein Füllen der Gräben mit Siliziumoxid, umfasst, wird das in 1d dargestellte Substrat bereitgestellt. Gemäß der Darstellung in 1d wird eine Flachgraben- oder STI-Struktur 130 gebildet, die einen Bereich 140 mit einer Vollsubstratkonfiguration von einem Bereich 150 mit einer SOI-Konfiguration abgrenzt. Während des Prozesses 126 kann gemäß der Darstellung in 1d eine Ätzung in das Substrat 102 hinein erfolgen, so dass sich die STI-Struktur 130 in das Substrat 102 hinein erstreckt. 1c shows the SOI substrate 100 during a more advanced processing phase, especially after an oxide layer 116 and a nitride material 118 (the nitride material 118 After its deposition, it was planarized to compensate for leaching, leaving the nitride material 118 is provided for subsequent lithography with a planar surface), z. As silicon nitride have been formed. Furthermore, an oxide layer 119 and a mask structure 120 For example, a hard mask formed of a nitride material or carbon material 122 and a lithographically structured material 124 , above the SOI substrate 100 educated. The mask structure 120 is configured to pattern a shallow trench isolation (STI) structure to form a bulk substrate region in the substrate 100 from a substrate region delimiting the recessed semiconductor layer 106 ' and the recessed buried oxide layer 104 ' includes. After carrying out a process 126 anisotropic etching to form trenches (not shown) in the substrate 100 according to the mask structure 120 and filling the trenches with silica, that will be in 1d illustrated substrate provided. As shown in 1d becomes a shallow trench or STI structure 130 formed an area 140 with a bulk substrate configuration of one area 150 with an SOI configuration. During the process 126 can, as shown in 1d an etching in the substrate 102 into it, so that the STI structure 130 in the substrate 102 extends into it.

Mit Bezug auf 1e ist das Substrat in einer weiter fortgeschrittenen Fertigungsphase dargestellt, nachdem die STI-Struktur 130 in 1d weiter ausgenommen wurde, um darin Ausnehmungen 132 zu bilden. Die STI-Strukturen 130 werden auf das Niveau der Isolationsschicht 116 abgesenkt. Die Bildung der STI-Struktur 132 umfasst ein Auffüllen von Gräben, ein Zurückpolieren des aufgefüllten Materials auf das Nitridmaterial 118 und erst dann ein Absenken des STI-Füllmaterials. Nach Durchführung eines Nassentfernungsprozesses (nicht dargestellt) wird das Nitridmaterial 118 entfernt und die Oberflächen des Oxidmaterials 116 werden freigelegt, wie in 1f dargestellt ist. Als Folge wurde der Vorrichtungsbereich 140 mit Vollsubstratkonfiguration umgeben von der STI-Struktur 130 und den Vorrichtungsbereichen 150 mit der SOI-Konfiguration gebildet (d. h. das Substrat in den Vorrichtungsbereichen 150 wird durch das Halbleitersubstrat 102, die ausgenommene vergrabene Oxidschicht 104 und die ausgenommene Halbleiterschicht 106' gebildet). Im Folgenden wird im Vorrichtungsbereich 140 eine Halbleitervorrichtung gemäß der Vollsubstratkonfiguration gebildet, während in den Vorrichtungsbereichen 150 eine Halbleitervorrichtung gemäß der SOI-Konfiguration gebildet wird. Hierzu wird auf 1g Bezug genommen.Regarding 1e The substrate is shown in a more advanced manufacturing stage after the STI structure 130 in 1d was further excluded to recesses therein 132 to build. The STI structures 130 become the level of the insulation layer 116 lowered. The formation of the STI structure 132 includes filling trenches, back polishing the filled material onto the nitride material 118 and only then lowering the STI filler. After performing a wet-removal process (not shown), the nitride material becomes 118 removed and the surfaces of the oxide material 116 are exposed as in 1f is shown. As a result, the device area became 140 with solid substrate configuration surrounded by the STI structure 130 and the device areas 150 formed with the SOI configuration (ie the substrate in the device areas 150 is through the semiconductor substrate 102 , the recessed buried oxide layer 104 and the recessed semiconductor layer 106 ' educated). The following is in the device area 140 a semiconductor device according to the bulk substrate configuration Made while in the device areas 150 a semiconductor device according to the SOI configuration is formed. This is on 1g Referenced.

Gemäß der Darstellung in 1g ist die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase dargestellt, in der ein Gatematerial 160 und eine Nitriddeckschicht 162 über dem Oxidmaterial 116 abgeschieden werden. Das abgeschiedene Gatematerial 160 kann ein Gateelektrodenmaterial und optional ein High-k-Material zur Bildung von High-k-Metallgate-Strukturen umfassen. Über der abgeschiedenen Nitriddeckschicht 162 wird dann eine Maskenstruktur 142 zur Strukturierung eines Gates im Vorrichtungsbereich 140 und eine Maskenstruktur 144 zur Strukturierung eines Gates im Vorrichtungsbereich 150 gebildet. Hierzu werden bekannte Lithografie-Verfahren eingesetzt.As shown in 1g For example, the semiconductor device structure is shown in a more advanced manufacturing stage in which a gate material 160 and a nitride capping layer 162 over the oxide material 116 be deposited. The separated gate material 160 may comprise a gate electrode material and optionally a high-k material for forming high-k metal gate structures. Over the deposited nitride capping layer 162 then becomes a mask structure 142 for structuring a gate in the device area 140 and a mask structure 144 for structuring a gate in the device area 150 educated. For this purpose, known lithography methods are used.

1h zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, insbesondere nachdem ein anisotroper Ätzprozess, z. B. ein RIE-Prozess, durchgeführt wurde, um das abgeschiedene Gatematerial und die Nitriddeckschicht 160, 162 gemäß den Maskenstrukturen 142, 144 zu ätzen. Als Folge des anisotropen Ätzens des abgeschiedenen Gatematerials 160 und der abgeschiedenen Nitriddeckschicht 162 bildet sich insbesondere an den Flanken der STI-Struktur 130 zum Vorrichtungsbereich 140 hin eine Abstandshalterstruktur 164 aus verbleibenden Rückständen des Gatematerials 166 und des Nitridmaterials 168. Diese parasitären Abstandshalter 164 bedecken einen Bereich der freiliegenden Oberfläche des Oxidmaterials 116 im Vorrichtungsbereich 140 und beeinflussen nachfolgende Verarbeitungsschritte, insbesondere eine Implantation von Source- und Drainbereichen (nicht dargestellt) und eine Kontaktbildung zu den Source- und Drainbereichen (nicht dargestellt) und führen zu einer Erhöhung einer parasitären kapazitiven Kopplung von Source-Drainkontakten (nicht dargestellt) zu nachfolgend zu bildenden Gatekontakten (nicht dargestellt). 1h shows the semiconductor device structure in a more advanced manufacturing phase, in particular after an anisotropic etching process, for. An RIE process, was performed on the deposited gate material and the nitride cap layer 160 . 162 according to the mask structures 142 . 144 to etch. As a result of the anisotropic etching of the deposited gate material 160 and the deposited nitride capping layer 162 forms in particular on the flanks of the STI structure 130 to the device area 140 towards a spacer structure 164 from remaining residues of the gate material 166 and the nitride material 168 , These parasitic spacers 164 cover a portion of the exposed surface of the oxide material 116 in the device area 140 and affect subsequent processing steps, particularly implantation of source and drain regions (not shown) and contact formation to the source and drain regions (not shown), and result in an increase in parasitic capacitive coupling of source-drain contacts (not shown) to below forming gate contacts (not shown).

Desweiteren stellen die parasitären Abstandshalter 164 eine Gefahr für ein unerwünschtes Wachstum während (raised Source/Drain epitaktischem Wachstum) EPI- und (Nickel-Silizid-Formierungsprozess) NiSi-Aufwachsprozessen dar, da die parasitären Abstandshalter 164 leitfähig sind. Dies ist insbesondere für fortgeschrittene Halbleitervorrichtungen mit nebeneinander integrierten Halbleitervorrichtungen der Vollsubstratkonfiguration und SOI-Konfiguration von Bedeutung.Furthermore, make the parasitic spacers 164 risk of unwanted growth during (raised source / drain epitaxial growth) EPI and (nickel silicide formation) NiSi growth processes, as the parasitic spacers 164 are conductive. This is particularly important for advanced semiconductor devices with side-by-side semiconductor devices of full substrate configuration and SOI configuration.

Die vorangehenden Nachteile und Probleme werden in einem ersten Aspekt durch ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur gelöst. In einer beispielhaften Ausführungsform umfasst das Verfahren ein Bereitstellen eines SOI-Substrats mit einer vergrabenen isolierenden Schicht, die zwischen einem Halbleitersubstrat und einer Halbleiterschicht angeordnet ist, ein Bilden einer STI-Struktur im SOI-Substrat, wobei die STI-Struktur einen ersten Vorrichtungsbereich und einen zweiten Vorrichtungsbereich voneinander beabstandet, wobei der erste Vorrichtungsbereich und der zweite Vorrichtungsbereich in der Halbleiterschicht gebildet sind, ein Entfernen der Halbleiterschicht und der vergrabenen isolatierenden Schicht im ersten Vorrichtungsbereich nach Bildung der STI-Struktur und ein nachfolgendes Bilden einer ersten Gatestruktur über dem ersten Vorrichtungsbereich und einer zweiten Gatestruktur über dem zweiten Vorrichtungsbereich durch ein Abscheiden, Strukturieren und anisotropes Ätzen von Gatematerialien über dem ersten Vorrichtungsbereich und dem zweiten Vorrichtungsbereich. Das Verfahren umfasst ferner ein Anwenden eines Ätzprozesses auf die STI-Struktur nach dem Bilden der ersten Gatestruktur und der zweiten Gatestruktur, um an der STI-Struktur verbliebene Rückstände der Gatematerialien nach der Bildung der Gatestrukturen zu entfernen. Dadurch werden eventuell vorangehend gebildete Abstandshalter entfernt. Weiterhin wird eine die STI-Struktur wenigstens teilweise freilegende Maskenstruktur über der Halbleitervorrichtungsstruktur vor dem Ätzprozess gebildet, wobei die Maskenstruktur den ersten Vorrichtungsbereich und den zweiten Vorrichtungsbereich während des Ätzprozesses schützt. Dies stellt eine vorteilhafte Entfernung parasitärer Abstandshalter dar, während die Vorrichtungsbereiche und insbesondere die Gatestrukturen in den Vorrichtungsbereichen wirkungsvoll geschützt werden.The foregoing disadvantages and problems are solved in a first aspect by a method of manufacturing a semiconductor device structure. In an exemplary embodiment, the method includes providing an SOI substrate having a buried insulating layer disposed between a semiconductor substrate and a semiconductor layer, forming an STI structure in the SOI substrate, wherein the STI structure includes a first device region and a first device region second device region spaced apart, wherein the first device region and the second device region are formed in the semiconductor layer, removing the semiconductor layer and the buried isolating layer in the first device region after formation of the STI structure and then forming a first gate structure over the first device region and a second gate structure over the second device region by deposition, patterning, and anisotropic etching of gate materials over the first device region and the second device region. The method further includes applying an etching process to the STI structure after forming the first gate structure and the second gate structure to remove residual material of the gate materials remaining after the formation of the gate structures on the STI structure. This will eventually remove previously formed spacers. Furthermore, a mask structure at least partially exposing the STI structure is formed over the semiconductor device structure prior to the etching process, the mask structure protecting the first device region and the second device region during the etching process. This represents an advantageous removal of parasitic spacers while effectively protecting the device areas and in particular the gate structures in the device areas.

Die Erfinder haben erkannt, dass herkömmliche Verfahren, wie sie gemäß der 1a bis 1h vorangehend beschrieben sind, zu parasitären Abstandshaltern 164 führen, die an Flanken der STI-Struktur in dem Vorrichtungsbereich mit Vollsubstratkonfiguration gebildet werden. Diese Abstandshalter werden als Seitenwandabstandshalter an die STI-Struktur und auf der freiliegenden Oberfläche des Vorrichtungsbereichs gebildet. Damit bedecken sie einen Teil der freiliegenden Oberfläche im Vorrichtungsbereich. Demgegenüber wird im Rahmen der Erfindung vorgeschlagen, zuerst eine STI-Struktur in einem SOI-Substrat zu bilden und nach Bildung der STI-Struktur die Halbleiterschicht und die vergrabene isolatierende Schicht des SOI-Substrats aus einem Vorrichtungsbereich zu entfernen, so dass eine Bildung von Seitenwandabstandshaltern an der STI-Struktur im Vorrichtungsbereich vermieden wird.The inventors have recognized that conventional methods, such as those according to the 1a to 1h previously described, to parasitic spacers 164 lead, which are formed on flanks of the STI structure in the device area with full substrate configuration. These spacers are formed as sidewall spacers on the STI structure and on the exposed surface of the device area. In order to cover a part of the exposed surface in the device area. In contrast, it is proposed in the invention to first form an STI structure in an SOI substrate and to remove the semiconductor layer and the buried insulating layer of the SOI substrate from a device region after formation of the STI structure, so that formation of sidewall spacers at the STI structure in the device area is avoided.

In einer weiteren anschaulichen Ausführungsform umfasst das Entfernen der Halbleiterschicht und der vergrabenen Isolationsschicht im ersten Vorrichtungsbereich ein teilweises Ausnehmen der STI-Struktur zum ersten Vorrichtungsbereich hin. Dadurch wird eine Bildung parasitärer Abstandshalter an den Flanken der STI-Strukturen und auf freiliegenden Bereichen des Vorrichtungsbereichs verhindert.In another illustrative embodiment, removing the semiconductor layer and the buried insulating layer in the first device region includes partially excluding the STI structure from the first device region. This prevents the formation of parasitic spacers on the flanks of the STI structures and on exposed areas of the device region.

In einer vorteilhaften Ausgestaltung hierin wird lediglich die ausgenommene STI-Struktur zum ersten Vorrichtungsbereich hin bei Anwendung des Ätzprozesses dem Ätzprozess ausgesetzt.In an advantageous embodiment herein, only the recessed STI structure is exposed to the first device area when applying the etching process to the etching process.

Dadurch wird vorteilhaft sichergestellt, dass die parasitären Abstandshalter an der STI-Struktur entfernt werden, während der Vorrichtungsbereich geschützt ist.This advantageously ensures that the parasitic spacers on the STI structure are removed while the device area is protected.

In einer weiteren vorteilhaften Ausgestaltung bildet das teilweise Ausnehmen der STI-Struktur zwischen dem ersten Vorrichtungsbereich und dem zweiten Vorrichtungsbereich eine gestufte STI-Struktur. Dadurch wird sichergestellt, dass eventuell gebildete parasitäre Abstandhalter nicht in den Vorrichtungsbereich hineinragen.In a further advantageous embodiment, the partial removal of the STI structure between the first device region and the second device region forms a stepped STI structure. This ensures that any parasitic spacers that are formed do not protrude into the device area.

In einer weiteren anschaulichen Ausführungsform umfasst das Verfahren ferner ein Bilden eines Germanium aufweisenden Bereichs in der Halbleiterschicht vor dem Bilden der STI-Struktur. Dadurch wird auf einfache Weise eine Bildung von PMOS-Vorrichtungen im zweiten Vorrichtungsbereich ermöglicht.In another illustrative embodiment, the method further comprises forming a germanium-containing region in the semiconductor layer prior to forming the STI structure. This allows a simple way of forming PMOS devices in the second device area.

In einer vorteilhaften Ausgestaltung hierin grenzt das Bilden der STI-Struktur den Germanium aufweisenden Bereich lateral ein, so dass der lateral eingegrenzte Germanium aufweisende Bereich den zweiten Vorrichtungsbereich bildet.In an advantageous embodiment herein, forming the STI structure laterally adjoins the germanium-containing region so that the laterally confined germanium-containing region forms the second device region.

In einer weiteren vorteilhaften Ausgestaltung hierin umfasst das Bilden des Germanium aufweisenden Bereichs ein Bilden einer Germanium Bereich-Maskenstruktur. Weiterhin legt die Germanium-Bereich-Maskenstruktur einen Bereich der Halbleiterschicht frei, in dem der Germanium aufweisende Bereich nachfolgend gebildet wird.In a further advantageous embodiment herein, forming the germanium-containing region comprises forming a germanium region mask structure. Furthermore, the germanium region mask pattern exposes a portion of the semiconductor layer in which the germanium containing region is subsequently formed.

In einer weiteren vorteilhaften Ausgestaltung hierin umfasst das Verfahren ferner ein epitaktisches Aufwachsen einer Germanium aufweisenden Schicht auf der freiliegenden Halbleiterschicht und ein Durchführen einer thermischen Oxidation, bis Germanium aus der Germanium aufweisenden Schicht vollständig in die darunter liegende Halbleiterschicht eingetrieben wird und sich die erste Germanium aufweisende Schicht in eine Oxidschicht über der Halbleiterschicht umwandelt.In a further advantageous embodiment herein, the method further comprises epitaxially growing a germanium-containing layer on the exposed semiconductor layer and performing thermal oxidation until germanium from the germanium-containing layer is completely driven into the underlying semiconductor layer and the first germanium-containing layer converted into an oxide layer over the semiconductor layer.

In einer weiteren anschaulichen Ausführungsform umfasst das Bilden der STI-Struktur im SOI-Substrat ein Bilden von Gräben im SOI-Substrat, die Oberflächenbereiche des Halbleitersubstrats freilegen, und ein Füllen der Gräben mit einem STI-Material.In another illustrative embodiment, forming the STI structure in the SOI substrate includes forming trenches in the SOI substrate that expose surface areas of the semiconductor substrate and filling the trenches with an STI material.

In einer vorteilhaften Ausgestaltung hierin umfasst das Verfahren ferner ein Bilden einer STI-Maske über dem ersten Vorrichtungsbereich und dem zweiten Vorrichtungsbereich vor dem Entfernen der Halbleiterschicht im ersten Vorrichtungsbereich, wobei die STI-Maske die STI-Struktur teilweise bedeckt, so dass die den ersten Vorrichtungsbereich umgebende STI-Struktur freilegt, ein anisotropes Ätzen der STI-Struktur durch die STI-Maske, wobei in der freiliegenden STI-Struktur das STI-Material wenigstens teilweise ausgenommen und ein Graben gebildet wird, der sich bis in das Halbleitersubstrat hinein erstreckt, und ein Füllen des Grabens mit dem STI-Material. Dadurch wird eine vorteilhafte Isolierung von Vorrichtungsbereichen gemäß der Vollsubstratkonfiguration bereitgestellt.In an advantageous embodiment herein, the method further comprises forming an STI mask over the first device region and the second device region before removing the semiconductor layer in the first device region, wherein the STI mask partially covers the STI structure such that the first device region surrounding STI structure, an anisotropic etching of the STI structure by the STI mask, wherein in the exposed STI structure, the STI material is at least partially excluded and a trench is formed, which extends into the semiconductor substrate, and a Fill the trench with the STI material. This provides advantageous isolation of device regions according to the bulk substrate configuration.

Mit der Erfindung kann eine Halbleitervorrichtungsstruktur bereitgestellt werden, die ein SOI-Substrat mit einer vergrabenen Isolationsschicht, die zwischen einem Halbleitersubstrat und einer Halbleiterschicht angeordnet ist, eine erste Halbleitervorrichtung, die in einem ersten Vorrichtungsbereich der Halbleitervorrichtungsstruktur bereitgestellt ist, wobei die Halbleitervorrichtung eine aus Gatematerialien gebildete erste Gatestruktur umfasst, die auf dem Halbleitersubstrat angeordnet ist, eine zweite Halbleitervorrichtung, die in einem zweiten Vorrichtungsbereich der Halbleitervorrichtungsstruktur bereitgestellt ist, wobei die Halbleitervorrichtung eine aus den Gatematerialien gebildete zweite Gatestruktur umfasst, die auf der Halbleiterschicht angeordnet ist, und eine STI-Struktur umfasst, die die erste Halbleitervorrichtung von der zweiten Halbleitervorrichtung beabstandet, wobei die den ersten Vorrichtungsbereich umgebende STI-Struktur eine Ausnehmung aufweist.With the invention, there can be provided a semiconductor device structure including an SOI substrate having a buried insulating layer disposed between a semiconductor substrate and a semiconductor layer, a first semiconductor device provided in a first device region of the semiconductor device structure, wherein the semiconductor device comprises one of gate materials first gate structure disposed on the semiconductor substrate includes a second semiconductor device provided in a second device region of the semiconductor device structure, wherein the semiconductor device comprises a second gate structure formed of the gate materials disposed on the semiconductor layer and includes an STI structure spacing the first semiconductor device from the second semiconductor device, wherein the STI structure surrounding the first device region has a recess.

In einer weiteren anschaulichen Ausführungsform weist die Ausnehmung der den ersten Vorrichtungsbereich umgebenden STI-Struktur eine Stufung auf.In another illustrative embodiment, the recess of the STI structure surrounding the first device region has a step.

In einer vorteilhaften Ausgestaltung hierin weist die Stufung eine Stufenhöhe aus einem Bereich von 5 nm bis 50 nm und/oder eine Stufentiefe in einem Bereich von 10 nm bis 50 nm auf. Dadurch wird eine vorteilhafte Ausbildung der STI-Struktur bereitgestellt, die wirkungsvoll eine Bildung von parasitären Abstandshaltern im ersten Vorrichtungsbereich verhindert.In an advantageous embodiment herein, the grading has a step height from a range of 5 nm to 50 nm and / or a step depth in a range of 10 nm to 50 nm. This provides an advantageous embodiment of the STI structure that effectively prevents formation of parasitic spacers in the first device region.

Mit Bezug auf die Figuren werden verschiedene Aspekte und anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.With reference to the figures, various aspects and illustrative embodiments of the present invention will be described in more detail.

1a bis 1h zeigen schematisch in Querschnittansichten eine herkömmliche Integration von Halbleitervorrichtungen über einem Substrat mit verschiedenen Substratkonfigurationen. 1a to 1h show schematically in cross-sectional views a conventional integration of semiconductor devices over a substrate with different substrate configurations.

2a bis 2f zeigen schematisch in Querschnittansichten eine Bildung einer STI-Struktur gemäß einiger beispielhafter Ausführungsformen der vorliegenden Erfindung. 2a to 2f 12 schematically show, in cross-sectional views, formation of an STI structure according to some exemplary embodiments of the present invention.

3a bis 3c zeigen schematisch in Querschnittansichten eine weitere Verarbeitung der STI-Struktur aus den 2a bis 2f gemäß einiger beispielhafter Ausführungsformen der vorliegenden Erfindung. 3a to 3c show schematically in cross-sectional views a further processing of the STI structure from the 2a to 2f in accordance with some example embodiments of the present invention.

4a bis 4h zeigen schematisch in Querschnittansichten eine Integration von Vorrichtungen über einem Substrat mit unterschiedlichen Substratkonfigurationen gemäß einiger beispielhafter Ausführungsformen der Erfindung. 4a to 4h 12 schematically show, in cross-sectional views, integration of devices over a substrate having different substrate configurations according to some example embodiments of the invention.

2a zeigt ein SOI-Substrat 200, das in einer frühen Fertigungsphase in der Herstellung einer Halbleitervorrichtungsstruktur bereitgestellt wird. Das SOI-Substrat 200 umfasst eine Halbleiterschicht 206, die auf einer vergrabenen Isolationsschicht 204 angeordnet ist, welche zwischen der Halbleiterschicht 206 und dem Trägersubstrat 202 zwischengelegt ist. Das SOI-Substrat 200 kann gemäß einigen beispielhaften Ausführungsformen eine Dicke aus einem Bereich von 50 nm bis 100 nm aufweisen. Alternativ kann die Halbleiterschicht 206 gemäß anderer beispielhafter Ausführungsformen eine Dicke aus einem Bereich von 5 nm bis 20 nm oder 5 nm bis 10 nm aufweisen, wobei eine vollständig verarmte Konfiguration bereitgestellt wird. 2a shows an SOI substrate 200 which is provided in an early manufacturing stage in the manufacture of a semiconductor device structure. The SOI substrate 200 includes a semiconductor layer 206 lying on a buried isolation layer 204 is arranged, which between the semiconductor layer 206 and the carrier substrate 202 is interposed. The SOI substrate 200 For example, according to some example embodiments, it may have a thickness in the range of 50 nm to 100 nm. Alternatively, the semiconductor layer 206 According to other exemplary embodiments, have a thickness in the range of 5 nm to 20 nm or 5 nm to 10 nm, wherein a completely depleted configuration is provided.

In einigen anschaulichen Ausführungsformen liegt eine Dicke der vergrabenen Isolationsschicht 204 in einem Bereich von 100 bis 150 nm, alternativ kann die Dicke des vergrabenen Isolationsmaterials als ultradünnes vergrabenes Isolationsmaterial ausgeführt sein und eine Dicke aus einem Bereich von 10 bis 30 nm aufweisen. Gemäß einem anschaulichen Beispiel wird das vergrabene Isolationsmaterial aus einem Oxidmaterial gebildet, beispielsweise Siliziumoxid. Alternativ wird das vergrabene isolationsmaterial durch ein Nitridmaterial, beispielsweise Siliziumnitrid, oder durch ein Kohlenstoff aufweisendes Material gebildet.In some illustrative embodiments, a thickness of the buried insulating layer is 204 in a range of 100 to 150 nm, alternatively, the thickness of the buried insulating material may be embodied as an ultrathin buried insulating material and have a thickness in the range of 10 to 30 nm. According to one illustrative example, the buried insulating material is formed of an oxide material, for example, silicon oxide. Alternatively, the buried insulating material is formed by a nitride material, such as silicon nitride, or by a carbon-containing material.

In einigen beispielhaften Ausführungsformen ist die Halbleiterschicht eine ein-kristalline Halbleiterschicht, z. B. einkristallines Silizium. Dies stellt keine Beschränkung der vorliegenden Beschreibung dar und es wird angemerkt, dass ebenso ein Germanium aufweisendes Material für die Halbleiterschicht 206 verwendet werden kann, beispielsweise Silizium-Germanium. Das Trägersubstrat 202 kann ein Siliziumwafer oder ein anderes geeignetes Trägermaterial sein, wie aus dem Stand der Technik bekannt ist.In some example embodiments, the semiconductor layer is a single crystalline semiconductor layer, e.g. B. monocrystalline silicon. This is not a limitation of the present description, and it is noted that a germanium-containing material for the semiconductor layer as well 206 can be used, for example, silicon germanium. The carrier substrate 202 may be a silicon wafer or other suitable substrate, as known in the art.

Es ist die Bildung verschiedener Halbleitervorrichtungen (nicht dargestellt) in und auf einer oberseitigen Oberfläche des SOI-Substrats 200 beabsichtigt. Es kann z. B. vorgesehen sein, dass eine Halbleitervorrichtung gemäß einer Vollsubstratkonfiguration in einem Vorrichtungsbereich 210a des SOI-Substrats 200 gebildet wird, während Halbleitervorrichtungen der SOI-Konfiguration in benachbarten Vorrichtungsbereichen zu bilden sind, etwa in Vorrichtungsbereichen 210b, 210c. Gemäß einer beispielhaften Ausgestaltung ist im Vorrichtungsbereich 210b eine NMOS-Vorrichtung zu bilden, während im Vorrichtungsbereich 240c eine Vorrichtung vom P-Typ gebildet werden soll. Dies ist anhand der gestrichelten Linien in 2a angedeutet.It is the formation of various semiconductor devices (not shown) in and on a top surface of the SOI substrate 200 intended. It can, for. For example, it may be provided that a semiconductor device according to a bulk configuration in a device region 210a of the SOI substrate 200 while semiconductor devices of the SOI configuration are to be formed in adjacent device regions, such as device regions 210b . 210c , According to an exemplary embodiment is in the device area 210b to form an NMOS device while in the device area 240c a device of the P-type is to be formed. This is based on the dashed lines in 2a indicated.

Mit Bezug auf die 2b bis 2d wird schematisch ein Verfahren zur Bildung eines Germanium aufweisenden Bereichs in der Halbleiterschicht 206 beschrieben, wobei der Germanium aufweisende Bereich z. B. im Vorrichtungsbereich 210c gebildet wird. Dies stellt jedoch keine Beschränkung der vorliegenden Beschreibung dar und es wird angemerkt, dass alternativ auf die Verfahrensschritte, die in den 2b bis 2d dargestellt sind, verzichtet werden kann und stattdessen im Anschluss an 2a direkt zu der in 2e dargestellten Herstellungsphase übergegangen werden kann, ohne dass ein Germanium aufweisender Bereich im Vorrichtungsbereich 210c gebildet wird, wie nachfolgend beschrieben ist.With reference to the 2 B to 2d schematically, a method for forming a germanium-containing region in the semiconductor layer 206 described, wherein the germanium-containing region z. B. in the device area 210c is formed. However, this is not a limitation of the present description and it is noted that, alternatively, the method steps described in the 2 B to 2d can be dispensed with and instead following 2a directly to the in 2e can be transferred without having a germanium-containing area in the device area 210c is formed, as described below.

In der in 2b dargestellten Fertigungsphase wird über dem SOI-Substrat 200 eine Maskenstruktur 216 gebildet. Die Maskenstruktur 216 ist derart strukturiert, dass durch die Maskenstruktur 216 Bereiche über dem SOI-Substrat 200 ausspart werden, in denen ein Germanium aufweisender Bereich zu bilden ist. In einigen beispielhaften Ausführungsformen kann die Maskenstruktur 216 durch bekannte Lithografie-Techniken strukturiert werden. Gemäß der Darstellung in 2b wird eine Oxidschicht 214 gebildet, bevor die Maskenstruktur 216 gebildet wird. In einem anschaulichen Beispiel kann die Oxidschicht 214 durch Oxidieren eines oberen Bereichs der Halbleiterschicht 206 gebildet werden.In the in 2 B The production phase shown is above the SOI substrate 200 a mask structure 216 educated. The mask structure 216 is structured such that through the mask structure 216 Areas above the SOI substrate 200 be spared, in which a germanium-containing area is to be formed. In some example embodiments, the mask structure 216 be structured by known lithographic techniques. As shown in 2 B becomes an oxide layer 214 formed before the mask structure 216 is formed. In an illustrative example, the oxide layer 214 by oxidizing an upper portion of the semiconductor layer 206 be formed.

In einem anschaulichen Beispiel weist die Halbleiterschicht 206 eine anfängliche Dicke aus einem Bereich von 10 bis 15 nm auf, wobei 5 nm bis 8 nm der anfänglichen Halbleiterschicht 206 oxidiert werden, um die Oxidschicht 214 mit einer Dicke von 5 nm zu bilden. Dies stellt keine Beschränkung der vorliegenden Beschreibung dar und es wird angemerkt, dass abweichende Dicken ausgewählt werden können. Zusätzlich kann zwischen der Maskenstruktur 216 und der Oxidschicht 214 eine weitere dünne Oxidschicht vorgesehen werden, um eine Oxidhartmaske zu bilden.In one illustrative example, the semiconductor layer 206 an initial thickness ranging from 10 to 15 nm, with 5 nm to 8 nm of the initial semiconductor layer 206 be oxidized to the oxide layer 214 to form with a thickness of 5 nm. This is not a limitation of the present description, and it is noted that different thicknesses can be selected. In addition, between the mask structure 216 and the oxide layer 214 another thin oxide layer may be provided to form an oxide hard mask.

2c zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, nachdem ein anisotroper Ätzprozess durchgeführt wurde, um das Oxidmaterial 214 in Entsprechung mit der Maskenstruktur 216 zu ätzen und eine ausgenommene Oxidschicht 214' mit einer Ausnehmung 218 im Vorrichtungsbereich 210c zu bilden, wobei eine oberseitige Oberfläche der Halbleiterschicht 206 im Vorrichtungsbereich 210c freigelegt wird. Der Ätzprozess kann z. B. ein selektiver Ätzprozess sein, in dem das Oxidmaterial bezüglich des Halbleitermaterials der Halbleiterschicht 206 selektiv geätzt wird. Alternativ kann ein zeitgesteuertes Ätzen oder ein Ätzen unter Verwendung der Halbleiterschicht 206 als Ätzstopp durchgeführt werden. 2c FIG. 12 shows the semiconductor device structure in a more advanced manufacturing stage after an anisotropic etch process has been performed to remove the oxide material 214 in correspondence with the mask structure 216 to etch and a recessed oxide layer 214 ' with a recess 218 in the device area 210c forming an upper surface of the semiconductor layer 206 in the device area 210c is exposed. The etching process can, for. B. be a selective etching process in which the oxide material with respect to the semiconductor material of the semiconductor layer 206 is selectively etched. Alternatively, timed etching or etching may be performed using the semiconductor layer 206 be carried out as an etch stop.

Anschließend können ein Reinigungsschritt, beispielsweise unter Verwendung von HF und APM nach einer Nassentfernung der Maskenstruktur 216, und eine anschließende Abscheidung von einem Germanium aufweisenden Material durchgeführt werden, wie in 2c anhand der gestrichelten Linie dargestellt ist. Gemäß einer beispielhaften Ausführungsform hierin wird z. B. Silizium-Germanium über dem SOI-Substrat 200 abgeschieden.Subsequently, a cleaning step, for example using HF and APM after a wet removal of the mask structure 216 , and subsequent deposition of a germanium-containing material, as in 2c shown by the dashed line. According to an exemplary embodiment herein, e.g. B. silicon germanium over the SOI substrate 200 deposited.

Nachfolgend wird ein Prozess durchgeführt, um Germanium in der Halbleiterschicht 206 in Ausrichtung zur Ausnehmung 218 zu kondensieren. Dazu kann ein Ausheizprozess (nicht dargestellt) durchgeführt werden, wobei gemäß einer beispielhaften Ausführungsform hierin während des Ausheizprozess eine thermische Oxidationsbehandlung bei einer Temperatur von 900° bis 1200° Celsius, beispielsweise bei 1025° Celsius bis 1075° Celsius, etwa bei 1050° Celsius, durchgeführt wird, gefolgt von einer Wärmebehandlung unter einer Inertgasatmosphäre, beispielsweise in Stickstoffatmosphäre, optional gefolgt von einer weiteren thermischen Oxidationsbehandlung, optional gefolgt von einer weiteren Wärmebehandlung in einer Inertgas-Atmosphäre usw. Es können zum Beispiel thermische Oxidationsbehandlungen für eine Zeitdauer von 15 Minuten, eventuell gefolgt von 87 Minuten und eventuell gefolgt von weiteren 86 Minuten, durchgeführt werden, wobei diese thermischen Oxidationsbehandlungseinheiten durch thermische Wärmebehandlungen in einer Inertgasatmosphäre über eine Behandlungszeit von 2 Stunden jeweils unterbrochen sein können. Als Ergebnis kann dadurch ein Eintreiben von Germanium aus der abgeschiedenen Germanium aufweisenden Schicht in die Halbleiterschicht 206 und eine Bildung einer Oxidschicht über dem freiliegenden Germanium aufweisenden Bereich der Halbleiterschicht 206 gebildet werden. Der Grund ist, dass Silizium aufgrund seiner chemischen Affinität leichter oxidierbar ist als Germanium, welches in der Behandlung nicht oxidiert wird und stattdessen in die darunter liegende Halbleiterschicht diffundiert. Dabei unterstützen thermische Behandlungseinheiten in Inertgasatmosphäre ein eindiffundieren des Germaniums in die darunter liegende Halbleiterschicht und führen zu einer Vergleichmäßigung der Germaniumverteilung in der Halbleiterschicht 206 im Vorrichtungsbereich 210c. Während der thermischen Behandlung wird das in der Ausnehmung 218 abgeschiedene Germanium aufweisende Material vollständig verbraucht und in Oxidmaterial umgewandelt. In beispielhaften Ausführungsformen wird dadurch ein Germanium aufweisender Bereich 206c in der Halbleiterschicht 206 im Vorrichtungsbereich 210c erreicht, wie in 2d dargestellt ist, wobei über der Halbleiterschicht 206, und insbesondere über dem Germanium aufweisenden Bereich 206c die Oxidschicht 214 gebildet ist. Der Germanium aufweisende Bereich 206c weist beispielsweise einen Anteil von Germanium in einem Bereich von 15 bis 35 Massenprozent auf, in einem speziellen Beispiel liegt der Anteil von Germanium bei 30 Massenprozent.Subsequently, a process is performed to germanium in the semiconductor layer 206 in alignment with the recess 218 to condense. For this purpose, a bake process (not shown) may be performed, wherein according to an exemplary embodiment herein a thermal oxidation treatment at a temperature of 900 ° to 1200 ° Celsius, for example at 1025 ° Celsius to 1075 ° Celsius, approximately at 1050 ° Celsius, during the bakeout process, followed by a heat treatment under an inert gas atmosphere, for example, in a nitrogen atmosphere, optionally followed by another thermal oxidation treatment, optionally followed by another heat treatment in an inert gas atmosphere, etc. For example, thermal oxidation treatments may be performed for a period of 15 minutes followed by 87 minutes and possibly followed by an additional 86 minutes, wherein these thermal oxidation treatment units may be interrupted by thermal heat treatments in an inert gas atmosphere for a treatment time of 2 hours, respectively s. As a result, thereby driving in germanium from the deposited germanium-containing layer into the semiconductor layer 206 and forming an oxide layer over the exposed germanium region of the semiconductor layer 206 be formed. The reason is that silicon, because of its chemical affinity, is more readily oxidizable than germanium, which is not oxidized in the treatment and instead diffuses into the underlying semiconductor layer. In this case, thermal treatment units in an inert gas atmosphere assist in diffusing the germanium into the underlying semiconductor layer and lead to a homogenization of the germanium distribution in the semiconductor layer 206 in the device area 210c , During the thermal treatment that will be in the recess 218 deposited germanium-containing material completely consumed and converted into oxide material. In exemplary embodiments, this will be a germanium-containing region 206c in the semiconductor layer 206 in the device area 210c achieved as in 2d is shown, wherein over the semiconductor layer 206 , and in particular over the Germanium having area 206c the oxide layer 214 is formed. The germanium-containing area 206c has, for example, a proportion of germanium in a range of 15 to 35 mass%, in a specific example, the proportion of germanium is 30 mass%.

Im Anschluss an die Bildung des Germanium aufweisenden Bereichs 206c im Vorrichtungsbereich 210c, kann ein optionaler Reinigungsschritt (nicht dargestellt), beispielsweise unter Verwendung von DHF, durchgeführt werden, um die Oxidschicht 214 zu entfernen und es kann ein Abscheidungsschritt zur Bildung einer Oxidschicht auf der Halbleiterschicht 206 durchgeführt werden. Es wird angemerkt, dass obgleich nachfolgend die auf der Halbleiterschicht 206 gebildete Oxidschicht mit dem Bezugszeichen 214 weiterhin mit dem Bezugszeichen 214 bezeichnet wird, dies keine Beschränkung der vorliegenden Beschreibung darstellt und dabei auch eine Oxidschicht bezeichnet sein kann, die nach der in 2d dargestellten Herstellungsphase auf der Halbleiterschicht 206 gebildet wurde.Following the formation of the germanium-containing region 206c in the device area 210c , an optional cleaning step (not shown), for example using DHF, may be performed around the oxide layer 214 and it may be a deposition step for forming an oxide layer on the semiconductor layer 206 be performed. It is noted that, although hereinafter, those on the semiconductor layer 206 formed oxide layer with the reference numeral 214 furthermore with the reference number 214 This is not a limitation of the present description and it may also be referred to an oxide layer, which after the in 2d shown production phase on the semiconductor layer 206 was formed.

Es wird angemerkt, dass die Bildung des Germanium aufweisenden Bereichs 206c in der Halbleiterschicht 206 keine Beschränkung der vorliegenden Beschreibung darstellt und alternativ auf die Bildung des Germanium aufweisenden Bereichs 206c verzichtet werden kann, wobei auf die Durchführung der in den 2b bis 2d dargestellten Prozesse verzichtet wird und stattdessen die Verarbeitung im Anschluss an die Darstellung in 2a direkt mit der hinsichtlich der 2e und folgenden beschriebenen Verarbeitungen fortgesetzt sein kann, wobei der in den 2e und folgenden dargestellte Germanium aufweisende Bereich zu ignorieren ist.It is noted that the formation of the germanium-containing region 206c in the semiconductor layer 206 is not a limitation of the present description and, alternatively, to the formation of the germanium-containing region 206c can be waived, with the implementation of the in the 2 B to 2d is omitted and instead the processing following the representation in 2a directly with regard to the 2e and the following described processing may be continued, wherein in the 2e and ignoring the following illustrated germanium-containing region.

2e zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase nach der Bereitstellung des SOI-Substrats 200, wobei weiterhin eine Nitridschicht 222, eine Oxidschicht 224 und eine Maskenschicht 226 über dem SOI-Substrat 200 gebildet sind. Es wird angemerkt, dass wenigstens die Maskenschicht 226 Teil einer Maskenstruktur 220 sein kann, die gemäß beispielhafter Ausführungsformen lithografisch strukturiert wird, so dass nachfolgend im SOI-Substrat 200 Gräben 2301, 2302, 2303, 2304 (vgl. 2f) derart gebildet werden, dass eine oberseitige Oberfläche des Trägersubstrats 202 am Boden der Gräben 2301, 2302, 2303, 2304 freigelegt wird. Durch die Bildung der Gräben in Ausrichtung zur Maskenstruktur 220 werden in den entsprechenden Vorrichtungsbereichen 210a, 210b, 210c entsprechende SOI-Strukturen durch Halbleiterschichtbereiche 206a, 206b und Schichtbereiche des vergrabenen Isolationsmaterials 204a, 204b, 204c bereitgestellt. Die Bildung der Gräben 2301, 2302, 2303, 2304 kann gemäß beispielhafter Ausführungsformen in Entsprechung mit Ätzprozessen durchgeführt werden, die zur Bildung von Flachgrabenisolationsstrukturen im Stand der Technik bekannt sind. Nach der Entfernung der Maskenstruktur 220 und nach der Durchführung von Reinigungsschritten wird die Halbleiterschicht 206 freigelegt, optional gefolgt von einer Bildung eines Oxidliners 232, wie in 2f dargestellt ist. Der optionale Oxidliner 232 kann zum Schutz eines freiliegenden aktiven Halbleitermaterials über der Halbleitervorrichtungsstruktur gebildet werden. 2e shows the semiconductor device structure in a more advanced manufacturing stage after the provision of the SOI substrate 200 , wherein furthermore a nitride layer 222 , an oxide layer 224 and a mask layer 226 over the SOI substrate 200 are formed. It is noted that at least the mask layer 226 Part of a mask structure 220 which is lithographically patterned according to exemplary embodiments, so that subsequently in the SOI substrate 200 trenches 2301 . 2302 . 2303 . 2304 (see. 2f ) are formed such that an upper-side surface of the carrier substrate 202 at the bottom of the trenches 2301 . 2302 . 2303 . 2304 is exposed. By forming the trenches in alignment with the mask structure 220 be in the appropriate device areas 210a . 210b . 210c corresponding SOI structures through semiconductor layer regions 206a . 206b and layer regions of the buried insulating material 204a . 204b . 204c provided. The formation of the trenches 2301 . 2302 . 2303 . 2304 may be performed in accordance with exemplary embodiments in accordance with etching processes known in the art to form shallow trench isolation structures. After removing the mask structure 220 and after performing cleaning steps, the semiconductor layer 206 exposed, optionally followed by formation of an oxide liner 232 , as in 2f is shown. The optional oxide liner 232 can be formed over the semiconductor device structure to protect an exposed active semiconductor material.

Mit Bezug auf die 3a bis 3c wird eine weiter fortgeschrittene Verarbeitung der Halbleitervorrichtungsstruktur im Anschluss an die in der 2f dargestellte Herstellungsphase beschrieben. Die in den 3a bis 3c dargestellte und diesbezüglich beschriebene Verarbeitung stellt keine Beschränkung der vorliegenden Beschreibung dar und kann in einigen beispielhaften Ausführungsformen nicht vorgesehen sein, so dass nach der in 2f dargestellten Herstellungsphase und nach einem Auffüllen der in 2f dargestellten Gräben 2301, 2302, 2303, 2304 weitere Verarbeitungsprozesse durchgeführt werden können, wie hinsichtlich der 4a ff. dargestellt und weiter unten beschrieben sind.With reference to the 3a to 3c For example, a further advanced processing of the semiconductor device structure following the methods disclosed in U.S. Patent No. 5,376,875 is disclosed 2f described production phase described. The in the 3a to 3c The processing illustrated and described herein is not a limitation of the present description, and may not be provided in some example embodiments such that after processing described in US Pat 2f shown production phase and after refilling the in 2f shown trenches 2301 . 2302 . 2303 . 2304 Further processing can be carried out as regards the 4a ff. and are described below.

3a zeigt schematisch eine weiter fortgeschrittene Herstellungsphase, in der ein Hartmaskensystem 236 im Anschluss an die in 2f dargestellte Herstellungsphase gebildet wird. In einigen beispielhaften Ausführungsformen umfasst die Bildung des Hartmaskensystems 236 ein Aufschleudern einer Planarisierungsschicht 234, gefolgt von einem Aufschleudern einer Deckschicht, wie z. B. SiON (vgl. Bezugszeichen 235). Darüber wird mittels lithografischer Techniken eine Lithomaske 237 gebildet, die eine Struktur tiefer STI-Gräben umsetzt. Darstellungsgemäß können z. B. nur einige der in 2f dargestellten Gräben 2301, 2302, 2303, 2304 durch das Hartmaskensystem 236 hindurch geätzt und damit vergrößert werden. Zum Beispiel werden die Gräben 2311, 2312 und 2314 in 3a der weiteren Verarbeitung ausgesetzt, während der Graben 2313 durch das Hartmaskensystem 236 vor den nachfolgenden Verarbeitungsschritten geschützt ist. 3a schematically shows a more advanced manufacturing phase, in which a hardmask system 236 following the in 2f formed production phase is formed. In some example embodiments, the formation of the hardmask system includes 236 a spin-on of a planarization layer 234 , followed by spin coating a cover layer, such. B. SiON (see reference numerals 235 ). In addition, a litho mask is made by means of lithographic techniques 237 formed a structure of deep STI trenches. As shown, z. For example, only some of the 2f shown trenches 2301 . 2302 . 2303 . 2304 through the hardmask system 236 etched through and thus enlarged. For example, the trenches 2311 . 2312 and 2314 in 3a exposed to further processing while digging 2313 through the hardmask system 236 is protected from the subsequent processing steps.

3b zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase, insbesondere, nachdem ein anisotropes Flachgrabenätzen mit einem optionalen Reinigungsschritt und einer Entfernung des Hartmaskensystems 236 durchgeführt wurde. Es ergibt sich die in 3b dargestellte Grabenstruktur mit den Gräben 2321, 2322, 2323 und 2324. Der Graben 2323 entspricht dem in 2f dargestellten Graben 2303, insbesondere reicht der Graben 2323 nicht oder nur minimal in das Trägersubstrat 202b hinein. Dem gegenüber wurden die Gräben 2321, 2322 und 2324 tief in das Trägersubstrat 202 hineingeätzt, so dass sie sich tief in das Trägersubstrat 202 hineinstrecken und nahe einer oberseitigen Oberfläche des Trägersubstrats 202 Bereiche des Trägersubstrats 202a, 202b voneinander beabstanden. Die Gräben 2321, 2322 und 2324 können sich z. B. um mehr 10 nm in das Trägersubstrat hinein erstrecken. Zur leichteren Befüllbarkeit der Gräben können diese an ihrer Öffnung abgerundet und/oder etwas verbreitert sein. Gemäß beispielhafter Ausführungsformen können die Gräben eine Tiefe aus einem Bereich von 100 nm bis 400 nm, vorzugsweise aus einem Bereich von 150 nm bis 300 nm aufweisen. In weiteren beispielhaften Ausführungsformen können die Seitenwände der Gräben bezüglich einer Normalenrichtung zur Substratoberfläche einen Winkel von 20° oder weniger aufweisen. 3b Figure 12 shows the semiconductor device structure in a more advanced phase, particularly after anisotropic shallow trench etch with an optional cleaning step and removal of the hardmask system 236 was carried out. It results in the 3b illustrated trench structure with the trenches 2321 . 2322 . 2323 and 2324 , The ditch 2323 corresponds to the in 2f shown ditch 2303 , in particular, the trench reaches 2323 not or only minimally in the carrier substrate 202b into it. Opposite were the trenches 2321 . 2322 and 2324 deep into the carrier substrate 202 etched into it so that it extends deeply into the carrier substrate 202 in and near a top surface of the carrier substrate 202 Areas of the carrier substrate 202a . 202b spaced from each other. The trenches 2321 . 2322 and 2324 can z. B. extend more than 10 nm into the carrier substrate. For easier filling of the trenches, these can be rounded at their opening and / or slightly widened. According to exemplary embodiments, the trenches may have a depth from a range of 100 nm to 400 nm, preferably from a range of 150 nm to 300 nm. In further exemplary embodiments, the sidewalls of the trenches may be at an angle of 20 ° or less with respect to a normal direction to the substrate surface.

3c zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase, insbesondere, nachdem die Gräben 2321, 2322, 2323, 2324 mit einem STI-Material, wie z. B. Siliziumoxid, gefüllt wurden und eine über der Halbleiterschicht 206, insbesondere über den Halbleiterschichtbereichen 206a, 206b, 206c, angeordnetes Nitridmaterial entfernt wurde. Dies kann beispielsweise mittels eines Polierschritts im Rahmen eines CMP-Prozesses erreicht werden, in dem eine unter der Nitridschicht und über den Halbleiterschichtbereichen 206a, 206b, 206c angeordnetes Oxidmaterial als Polierstopp benutzt wird. Alternativ kann ein Nitridstripp-Prozess durchgeführt werden. Wie vorangehend erläutert, ist die Bildung von tiefen STI-Gräben optional und in beispielhaften Prozessflüssen kann von der Durchführung der in den 3a bis 3c dargestellten und diesbezüglich beschriebenen Verarbeitungsprozessen abgesehen werden. 3c shows the semiconductor device structure in a more advanced phase, especially after the trenches 2321 . 2322 . 2323 . 2324 with an STI material, such. As silicon oxide, have been filled and one over the semiconductor layer 206 , in particular over the semiconductor layer regions 206a . 206b . 206c , arranged nitride material was removed. This can be achieved, for example, by means of a polishing step in the context of a CMP process, in which one under the nitride layer and over the semiconductor layer regions 206a . 206b . 206c arranged oxide material is used as a polishing stop. Alternatively, a nitride stripping process may be performed. As explained above, the formation of deep STI trenches is optional, and in exemplary process flows, it may be different from the implementation of FIG 3a to 3c be omitted and described processing processes described in this regard.

Nach der Bildung einer STI-Struktur, wie z. B. einer in 4a dargestellten STI-Struktur 2341, 2342, 2343, 2344, umfassend tiefe STI-Bereiche 2341, 2342, 2344, wird ein Vorrichtungsbereich mit einer Vollsubstratkonfiguration gebildet, wie nachfolgend beschrieben wird. Die tiefen STI-Bereiche 2341, 2342, 2344 stellen keine Beschränkung der vorliegenden Beschreibung dar und alternativ können STI-Bereiche entsprechend dem STI-Bereich 2343 anstelle der tiefen STI-Bereiche 2341, 2342, 2344 vorgesehen sein, wie vorangehend beschrieben ist. Gemäß einiger beispielhafter Ausführungsformen ist liegt eine Breite der STI-Bereich 2341, 2342, 2344 in einem Bereich von 50 nm bis 150 nm, vorzugsweise in einem Bereich von 60 nm bis 120 nm.After the formation of an STI structure such. B. a in 4a illustrated STI structure 2341 . 2342 . 2343 . 2344 , comprising deep STI areas 2341 . 2342 . 2344 , a device region is formed with a bulk substrate configuration as described below. The deep STI areas 2341 . 2342 . 2344 are not a limitation of the present description and, alternatively, STI ranges corresponding to the STI range 2343 instead of the deep STI areas 2341 . 2342 . 2344 be provided as described above. According to some example embodiments, there is a width of the STI range 2341 . 2342 . 2344 in a range of 50 nm to 150 nm, preferably in a range of 60 nm to 120 nm.

4a zeigt die Halbleitervorrichtungsstruktur in einer Herstellungsphase nach der Bildung der STI-Bereiche, wobei in der dargestellten Fertigungsphase eine Maskenstruktur 250, beispielsweise eine Hartmaske, umfassend eine Nitridschicht 252 und eine Lithoschicht 254, über dem SOI-Substrat gebildet wird. Die Maskenstruktur 250 ist derart ausgebildet, dass ein Vorrichtungsbereich 240a für die weitere Verarbeitung freigelegt wird, während andere Vorrichtungsbereiche durch die Maskenstruktur 250 vor der weiteren Verarbeitung geschützt werden. Die Maskenstruktur 250 weist z. B. eine Ausnehmung 241 auf, deren Kanten über den STI-Bereichen 2341, 2342 angeordnet sind. Dies bedeutet, dass Dimensionen der Ausnehmung 241 entlang Längs- und Breitenrichtungen der Ausnehmung 241 größer sind als entsprechende Abmessungen des Halbleiterschichtbereichs 206a. Gemäß einigen beispielhaften Ausführungsformen wird die Hälfte einer oberseitigen Oberfläche 2342O des STI-Bereichs 2342 oder mehr durch die Maskenstruktur 250 freigelegt. In einigen beispielhaften Ausführungsformen liegt mindestens 50% der oberen Oberfläche des STI-Bereichs 2342 frei. Alternativ liegt zumindest soviel von der oberen Oberfläche des STI-Bereichs 2342 frei, dass ein in einem nachfolgenden Schritt an Seitenwänden der STI-Bereiche gebildeter parasitärer Abstandshalter gänzlich durch die Ausnehmung 241 aufgenommen wird, z. B. kann eine Stufentiefe aus einem Bereich von 10 nm bis 50 nm, vorzugsweise von 20 nm bis 40 nm, beispielsweise 30 nm, aufweisen. Entsprechendes kann auch für den STI-Bereich 2341 gelten. Es wird angemerkt, dass vorzugsweise mehr als die Hälfte einer oberseitigen Oberfläche eines STI-Bereichs durch die Maskenstruktur 250 freigelegt und der weiteren Verarbeitung ausgesetzt wird, nachdem die Nitridschicht 252 der Maskenstruktur 250 gemäß der dargestellten Hartmaskenstruktur mittels eines RIE-Schritts geöffnet wird. 4a shows the semiconductor device structure in a manufacturing phase after the formation of the STI regions, wherein in the illustrated manufacturing phase, a mask structure 250 For example, a hard mask comprising a nitride layer 252 and a litho layer 254 , is formed over the SOI substrate. The mask structure 250 is formed such that a device area 240a for further processing, while other device areas through the mask structure 250 be protected from further processing. The mask structure 250 has z. B. a recess 241 on, their edges over the STI areas 2341 . 2342 are arranged. This means that dimensions of the recess 241 along the longitudinal and width directions of the recess 241 are larger than corresponding dimensions of the semiconductor layer region 206a , According to some example embodiments, half of a top surface becomes 2342O of the STI area 2342 or more through the mask structure 250 exposed. In some example embodiments, at least 50% is the upper surface of the STI region 2342 free. Alternatively, there is at least as much of the upper surface of the STI area 2342 free, that a parasitic spacer formed on sidewalls of the STI regions in a subsequent step entirely through the recess 241 is recorded, z. B. may have a step depth of a range of 10 nm to 50 nm, preferably from 20 nm to 40 nm, for example, 30 nm. The same can also be said for the STI area 2341 be valid. It is noted that preferably more than half of a top surface of an STI region passes through the mask structure 250 exposed and exposed to further processing after the nitride layer 252 the mask structure 250 is opened according to the illustrated hardmask structure by means of a RIE step.

4b zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, insbesondere nachdem die Lithoschicht 254 entfernt, ein anisotroper Ätzschritt entsprechend der geöffneten Nitridschicht 252 durchgeführt, die Nitridschicht 252 in einem Nassstrippprozess entfernt und eine Streuoxidschicht 264 über der Halbleitervorrichtungsstruktur gebildet wurde. In einigen beispielhaften Ausführungsformen kann der anisotrope Ätzschritt durch die Nitridschicht 252 aus zwei Ätzsequenzen bestehen, wobei in einer ersten Ätzsequenz ein selektives Ätzen von Oxidmaterial bezüglich des Materials des Halbleiterschichtbereichs 206a durchgeführt wurde, um den Halbleiterschichtbereich 206a freizulegen, anschließend der freiliegende Halbleiterschichtbereich 206a in einem selektiven Ätzprozess bezüglich des darunter liegenden Isolationsmaterials des vergrabenen Isolationsschichtbereichs 204a geätzt wurde, um den vergrabenen Isolationsschichtbereich 204a freizulegen und der freiliegende vergrabene Isolationsschichtbereich 204a in einer weiteren Ätzsequenz selektiv bezüglich des darunter liegenden Materials des Trägersubstratbereichs 202a geätzt wurde, um den Trägersubstratbereich 202a im Vorrichtungsbereich 240a freizulegen. Hinsichtlich 4b ergibt sich, dass eine Vollsubstratkonfiguration im Vorrichtungsbereich 240a gebildet wird, während in den Vorrichtungsbereichen 240b, 240c die anfängliche SOI-Konfiguration beibehalten wird. Weiterhin ist der Vorrichtungsbereich 240a gegenüber benachbarten Vorrichtungsbereichen mit SOI-Konfiguration, wie z. B. die Vorrichtungsbereiche 240b, 240c, durch die tiefen STI-Bereiche 2341, 2342 zuverlässig isoliert. Die abgeschiedene Streuoxidschicht 264 ist optional und wird im Bereich 240a gebildet, sofern Wannenimplantationen vorgesehen sind. Nach Durchführung der optionalen Wannenimplantation wird die Streuoxidschicht 264 entfernt. 4b shows the semiconductor device structure in a more advanced manufacturing stage, especially after the litho layer 254 an anisotropic etching step corresponding to the opened nitride layer 252 performed, the nitride layer 252 removed in a wet stripping process and a litter oxide layer 264 was formed over the semiconductor device structure. In some example embodiments, the anisotropic etch step may be through the nitride layer 252 consist of two etching sequences, wherein in a first etching sequence, a selective etching of oxide material with respect to the material of the semiconductor layer region 206a was performed to the semiconductor layer region 206a then exposing the exposed semiconductor layer region 206a in a selective etching process with respect to the underlying insulating material of the buried insulating layer region 204a was etched to the buried isolation layer area 204a expose and the exposed buried isolation layer area 204a in a further etching sequence, selectively with respect to the underlying material of the carrier substrate region 202a was etched to the carrier substrate area 202a in the device area 240a expose. Regarding 4b it turns out that a bulk substrate configuration in the device area 240a while in the device areas 240b . 240c maintaining the initial SOI configuration. Furthermore, the device area 240a to adjacent device areas with SOI configuration, such as. B. the device areas 240b . 240c through the deep STI areas 2341 . 2342 reliably isolated. The deposited litter oxide layer 264 is optional and will be in range 240a formed, provided tub implantations are provided. After performing the optional well implantation, the scattering oxide layer becomes 264 away.

Die gemäß der vorangehenden Verarbeitung gebildeten STI-Bereiche 2341, 2342 weisen eine gestufte Gestalt und am Übergang vom Vorrichtungsbereich 240a zu benachbarten Bereichen eine Stufung mit einer Stufenhöhe auf, die einer Höhe der vergrabenen isolierenden Schicht 204 und der Halbleiterschicht 206 entspricht. Gemäß beispielhafter Ausführungsformen kann die Stufenhöhe in einem Bereich von 5 nm bis 50 nm liegen.The STI areas formed according to the preceding processing 2341 . 2342 have a stepped shape and at the transition from the device area 240a to adjacent areas, a gradation with a step height, the height of the buried insulating layer 204 and the semiconductor layer 206 equivalent. According to exemplary embodiments, the step height may be in a range of 5 nm to 50 nm.

4c zeigt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, in der Gatematerialien 265 über der Halbleitervorrichtungsstruktur abgeschieden werden. Die Gatematerialien 265 können gemäß der dargestellten Ausführungsform ein Gatedielektrikum 267, beispielsweise ein High-k-Material, etwa Hafniumoxid oder dergleichen, und/oder ein Oxidmaterial, etwa Siliziumoxid, ein Gateelektrodenmaterial 268, z. B. Polysilizium oder amorphes Silizium oder ein Gatemetall, und eine Gatedeckschicht 269, z. B. ein Nitridmaterial, umfassen. Es wird angemerkt, dass ein austrittsarbeitseinstellendes Material, wie z. B. TiN, zwischen dem Gatedielektrikum 267 und dem Gateelektrodenmaterial 268 bereitgestellt werden kann. In einigen beispielhaften Ausführungsformen liegt eine Breite des abgeschiedenen Gatematerials 265 in einem Bereich von höchstens 40 nm, z. B. bei 30 nm. In einigen Beispielen hierin liegt eine Breite der abgeschiedenen Hartmaske im gleichen Bereich wie das abgeschiedene Gatematerialebenfalls. 4c shows the semiconductor device structure in a more advanced manufacturing stage, in the gate materials 265 deposited over the semiconductor device structure. The gate materials 265 For example, according to the illustrated embodiment, a gate dielectric may be used 267 For example, a high-k material, such as hafnium oxide or the like, and / or an oxide material, such as silicon oxide, a gate electrode material 268 , z. Polysilicon or amorphous silicon or a gate metal, and a gate cap layer 269 , z. A nitride material. It is noted that a work function adjusting material, such. B. TiN, between the gate dielectric 267 and the gate electrode material 268 can be provided. In some example embodiments, a width of the deposited gate material is 265 in a range of at most 40 nm, e.g. At 30 nm. In some examples herein, a width of the deposited hard mask is in the same range as the deposited gate material.

4d zeigt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, in der Maskenstrukturen 270a, 270b, 270c über den Vorrichtungsbereichen 240a, 240b, 240c zur Strukturierung von Gatestrukturen über den Vorrichtungsbereichen 240a, 240b, 240c gebildet wurden. Die Maskenstrukturen 270a, 270b, 270c können gemäß einiger beispielhafter Ausführungsformen lithografisch strukturierte Hartmaskenstrukturen darstellen, die gemäß einiger beispielhafter Ausführungsformen eine Breite aufweisen können, die im gleichen Bereich wie die Breite des abgeschiedenen Gatematerials 265 liegt, z. B. gleich der Dicke des abgeschiedenen Gatematerials 265 ist. 4d schematically shows the semiconductor device structure in a more advanced manufacturing stage, in the mask structures 270a . 270b . 270c over the device areas 240a . 240b . 240c for structuring gate structures over the device areas 240a . 240b . 240c were formed. The mask structures 270a . 270b . 270c For example, in accordance with some exemplary embodiments, lithographically patterned hard mask patterns may be present that may have a width that is in the same range as the width of the deposited gate material, in accordance with some example embodiments 265 lies, z. B. equal to the thickness of the deposited gate material 265 is.

4e zeigt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Fertigungsphase, in der die Gatematerialien 265 in Entsprechung mit den Maskenstrukturen 270a, 270b, 270c zur Bildung von Gatestrukturen 280a, 280b, 280c geätzt wurden und die Maskenstrukturen 270a, 270b, 270c entfernt und optional ein Reinigungsprozess durchgeführt wurde. Die Gatestrukturen 280a, 280b, 280c weisen Gatedielektrikumsschichten 282a, 282b, 282c, Gateelektrodenschichten 284a, 284b, 284c und Gatedeckschichten 286a, 286b, 286c auf. In einigen beispielhaften Ausführungsformen können die Gatestrukturen 280b, 280c zusätzliche Gateoxidschichten 281b, 281c aufweisen. 4e schematically shows the semiconductor device structure in a more advanced manufacturing stage, in which the gate materials 265 in correspondence with the mask structures 270a . 270b . 270c for the formation of gate structures 280a . 280b . 280c were etched and the mask structures 270a . 270b . 270c removed and optionally a cleaning process was performed. The gate structures 280a . 280b . 280c have gate dielectric layers 282a . 282b . 282c , Gate electrode layers 284a . 284b . 284c and gate jacket layers 286a . 286b . 286c on. In some example embodiments, the gate structures may be 280b . 280c additional gate oxide layers 281b . 281c exhibit.

Aufgrund der Flanken der STI-Bereiche 2341, 2342 an der Stufung zu dem Vorrichtungsbereich 240a benachbarten Vorrichtungsbereichen hin bilden sich bei der Ätzung der Gatestruktur 280a Abstandshalter 290 an den Flanken 261 der STI-Bereiche 2341, 2342 und an einer mit einer oberseitigen Oberfläche des Trägersubstratbereichs 202a bündigen Oberfläche 263 der STI-Bereiche 2341, 2342 durch den Verbleib von Rückständen der Gatematerialien an den Flanken 261. Es wird angemerkt, dass die Rückstände der Gatematerialien 290, die sich als parasitäre Abstandshalter an den Oberflächen 261, 263 der STI-Bereiche 2341, 2342 bilden, nicht mit dem Trägersubstratbereich 202a in Kontakt stehen. Insbesondere wird ein für die Kontaktierung zur Verfügung stehender Raum im Vorrichtungsbereich 240a durch die Rückstände der Gatematerialien 290 nicht verringert. Gemäß einiger beispielhafter Ausführungsformen weisen die parasitären Abstandshalter eine Breite aus einem Bereich von 10 nm bis 50 nm, vorzugsweise aus einem Bereich von 20 nm bis 40 nm auf.Due to the flanks of the STI areas 2341 . 2342 at the step to the device area 240a adjacent device areas are formed during the etching of the gate structure 280a spacer 290 on the flanks 261 the STI areas 2341 . 2342 and at one with a top surface of the carrier substrate region 202a flush surface 263 the STI areas 2341 . 2342 by leaving residues of the gate materials on the flanks 261 , It is noted that the residues of the gate materials 290 , posing as parasitic spacers on the surfaces 261 . 263 the STI areas 2341 . 2342 form, not with the carrier substrate area 202a stay in contact. In particular, a space available for the contacting is in the device area 240a due to the residues of the gate materials 290 not reduced. According to some exemplary embodiments, the parasitic spacers have a width in the range of 10 nm to 50 nm, preferably in the range of 20 nm to 40 nm.

4f zeigt die Halbleitervorrichtungsstruktur in einer fortgeschrittenen Fertigungsphase nach der in 4e dargestellten Herstellungsphase, wobei die Rückstände der Gatematerialien 290 in den STI-Bereichen 2341, 2342 gemäß der anhand der 4f und folgenden beschriebenen Verarbeitung entfernt werden. Hierbei wird eine Maske 292 über der Halbleitervorrichtungsstruktur gebildet, wobei die Maske 292 die Vorrichtungsbereiche 240a, 240b, 240c und insbesondere freiliegende Oberflächenbereiche der Halbleiterschichtbereiche 206b, 206c und freiliegende Oberflächenbereiche des Trägersubstratbereichs 202a im Vorrichtungsbereich 204a bedeckt, so dass lediglich die STI-Bereiche 2341, 2342, die die Rückstände der Gatematerialien aufweisen, der weiteren Verarbeitung ausgesetzt werden. Es wird hierzu ein Ätzschritt 294 durchgeführt, in dem die Rückstände der Gatematerialien 290 entfernt werden, die nach der Bildung der Gatestrukturen 280a, 280b, 280c an den STI-Bereichen 2341, 2342 verblieben sind. 4f shows the semiconductor device structure in an advanced manufacturing stage after the in 4e illustrated production phase, wherein the residues of the gate materials 290 in the STI areas 2341 . 2342 according to the 4f and following described processing. This will be a mask 292 formed over the semiconductor device structure, wherein the mask 292 the device areas 240a . 240b . 240c and in particular exposed surface areas of the semiconductor layer areas 206b . 206c and exposed surface areas of the carrier substrate area 202a in the device area 204a covered, leaving only the STI areas 2341 . 2342 containing the residues of the gate materials being subjected to further processing. It becomes an etching step 294 carried out in which the residues of the gate materials 290 removed after the formation of the gate structures 280a . 280b . 280c at the STI areas 2341 . 2342 remain.

4g zeigt schematisch die Halbleitervorrichtungsstruktur in einer fortgeschrittenen Fertigungsphase, nachdem der Ätzprozess 294 abgeschlossen wurde. Darstellungsgemäß sind die Flanken 262 der STI-Bereiche 2341, 2342 von sämtlichen Rückständen der Gatematerialien befreit, die nach Bildung der Gatestrukturen 280a, 280b, 280c an den STI-Bereichen 2341, 2342 verblieben. 4g schematically shows the semiconductor device structure in an advanced manufacturing stage after the etching process 294 was completed. As shown, the flanks 262 the STI areas 2341 . 2342 freed from all residues of the gate materials after forming the gate structures 280a . 280b . 280c at the STI areas 2341 . 2342 remained.

4h stellt die Halbleitervorrichtung schematisch in einer weiter fortgeschrittenen Fertigungsphase dar, in der die Maske 292 entfernt wurde. In der in 4h dargestellten Fertigungsphase kann die konventionelle FEOL-Verarbeitung fortgesetzt werden, beispielsweise durch Bildung von Abstandshaltern an den Gateelektroden 280a, 280b, 280c und Bildung von Source/Drainbereichen in den Halbleiterschichtbereichen 206b, 206c und im Trägersubstratbereich 202a. 4h schematically illustrates the semiconductor device in a more advanced manufacturing stage, in which the mask 292 was removed. In the in 4h the manufacturing phase described can be continued conventional FEOL processing, for example by forming spacers on the gate electrodes 280a . 280b . 280c and forming source / drain regions in the semiconductor layer regions 206b . 206c and in the carrier substrate area 202a ,

Die in den 4f bis 4g dargestellte Entfernung der verbliebenen Gatematerialien 290 an den STI-Bereichen 2341, 2342 ist vorteilhaft, jedoch kann in einigen beispielhaften Ausführungsformen der Erfindung nicht vorgesehen sein. Es wird angemerkt, dass alternativ die konventionelle FEOL-Verarbeitung direkt im Anschluss an die in 4e dargestellte Fertigungsphase durchgeführt werden kann.The in the 4f to 4g illustrated removal of the remaining gate materials 290 at the STI areas 2341 . 2342 is advantageous, but may not be provided in some exemplary embodiments of the invention. It is noted that alternatively the conventional FEOL processing directly following the in 4e shown manufacturing phase can be performed.

Es wird angemerkt, dass gemäß verschiedener beispielhafter Ausführungsformen der vorliegenden Erfindung Fertigungsprozesse zur Bildung von Vorrichtungsbereichen mit Vollsubstratkonfiguration und SOI-Konfiguration bereitgestellt werden, wobei vor der Bildung der Bereiche mit Vollsubstratkonfiguration eine STI-Struktur gebildet wird. Bei der Bildung von Bereichen mit Vollsubstratkonfiguration werden STI-Bereiche im Übergang zwischen Bereichen mit Vollsubstratkonfiguration und Bereichen mit SOI-Konfiguration ausgenommen, so dass Rückstände von Gatematerialien, die sich an Flanken von STI-Bereichen als parasitäre Abstandshalter bilden, lediglich über STI-Materialien gebildet werden, und ein verfügbarer Raum für die nachfolgende Kontaktbildung und Bildung von Source/Drainbereichen nicht durch die parasitären Rückstände beeinträchtigt wird. Dies ist insbesondere für die Herstellung von FDSOI-Vorrichtungen von Vorteil, die neben Vorrichtungen gemäß der Vollsubstratkonfiguration integriert sind. Außerdem werden die Rückstände, die sich als parasitäre Abstandshalter an STI-Bereichen bilden, mittels eines Ätzprozesses entfernt. Dadurch wird die Gefahr eines unerwünschten und unkontrollierten Epiwachstums und/oder NiSi-Wachstums vermieden.It is noted that, in accordance with various exemplary embodiments of the present invention, fabrication processes for forming device regions having a full substrate configuration and SOI configuration are provided wherein an STI structure is formed prior to the formation of the solid substrate configuration regions. In the formation of full substrate configuration regions, STI regions are excluded in the transition between full substrate configuration regions and SOI configuration regions, so that residues of gate materials that form parasitic spacers on sidewalls of STI regions are formed only via STI materials and an available space for the subsequent contact formation and formation of source / drain regions is not affected by the parasitic residues. This is particularly advantageous for the fabrication of FDSOI devices that are integrated with devices in accordance with the bulk configuration. In addition, the residues which form as parasitic spacers on STI regions are removed by means of an etching process. This avoids the risk of unwanted and uncontrolled epi-growth and / or NiSi growth.

Claims (10)

Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur, das Verfahren umfassend: ein Bereitstellen eines SOI-Substrats (200) mit einer vergrabenen Isolationsschicht (204), die zwischen einem Halbleitersubstrat (202) und einer Halbleiterschicht (206) angeordnet ist; ein Bilden einer STI-Struktur (2341, 2342, 2343, 2344) im SOI-Substrat (200), wobei die STI-Struktur (2341, 2342, 2343, 2344) einen ersten Vorrichtungsbereich (240a) und einen zweiten Vorrichtungsbereich (240b; 240c) voneinander beabstandet, wobei der erste Vorrichtungsbereich (240a) und der zweite Vorrichtungsbereich (240b; 240c) in der Halbleiterschicht (206) gebildet sind; ein Entfernen der Halbleiterschicht (206) und der vergrabenen Isolationsschicht (204) im ersten Vorrichtungsbereich (240a) nach Bildung der STI-Struktur (2341, 2342, 2343, 2344); und nachfolgend ein Bilden einer ersten Gatestruktur (280a) über dem ersten Vorrichtungsbereich (240a) und einer zweiten Gatestruktur (280b; 280c) über dem zweiten Vorrichtungsbereich (240b; 240c) durch ein Abscheiden, Strukturieren und anisotropes Ätzen von Gatematerialien (68) über dem ersten Vorrichtungsbereich (240a) und dem zweiten Vorrichtungsbereich (240b; 240c), wobei das Verfahren ferner ein Anwenden eines Ätzprozesses (294) auf die STI-Struktur (2341, 2342, 2343, 2344) nach dem Bilden der ersten Gatestruktur (280a) und der zweiten Gatestruktur (280b; 280c) umfasst, um an der STI-Struktur (2341, 2342, 2343, 2344) verbliebene Rückstände der Gatematerialien (265) nach der Bildung der Gatestrukturen zu entfernen, und wobei vor dem Ätzprozess (294) über der Halbleitervorrichtungsstruktur eine die STI-Struktur (2341, 2342, 2343, 2344) wenigstens teilweise freilegende Maskenstruktur (292) gebildet wird, die den ersten Vorrichtungsbereich (240a) und den zweiten Vorrichtungsbereich (240b; 240c) während des Ätzprozesses (294) schützt.A method of fabricating a semiconductor device structure, the method comprising: providing an SOI substrate ( 200 ) with a buried insulation layer ( 204 ) between a semiconductor substrate ( 202 ) and a semiconductor layer ( 206 ) is arranged; forming an STI structure ( 2341 . 2342 . 2343 . 2344 ) in the SOI substrate ( 200 ), the STI structure ( 2341 . 2342 . 2343 . 2344 ) a first device area ( 240a ) and a second device area ( 240b ; 240c ), wherein the first device region ( 240a ) and the second device area ( 240b ; 240c ) in the semiconductor layer ( 206 ) are formed; a removal of the semiconductor layer ( 206 ) and the buried insulation layer ( 204 ) in the first device area ( 240a ) after formation of the STI structure ( 2341 . 2342 . 2343 . 2344 ); and subsequently forming a first gate structure ( 280a ) over the first device area ( 240a ) and a second gate structure ( 280b ; 280c ) over the second device area ( 240b ; 240c ) by depositing, structuring and anisotropic etching of gate materials ( 68 ) over the first device area ( 240a ) and the second device area ( 240b ; 240c ), the method further comprising applying an etching process ( 294 ) on the STI structure ( 2341 . 2342 . 2343 . 2344 ) after forming the first gate structure ( 280a ) and the second gate structure ( 280b ; 280c ) to participate in the STI structure ( 2341 . 2342 . 2343 . 2344 ) Residues of the gate materials ( 265 ) after the formation of the gate structures, and wherein before the etching process ( 294 ) over the semiconductor device structure the STI structure ( 2341 . 2342 . 2343 . 2344 ) at least partially exposing mask structure ( 292 ) forming the first device region ( 240a ) and the second device area ( 240b ; 240c ) during the etching process ( 294 ) protects. Verfahren nach Anspruch 1, wobei das Entfernen der Halbleiterschicht (206) und der vergrabenen Isolationsschicht (204) im ersten Vorrichtungsbereich (240a) ein teilweises Ausnehmen der STI-Struktur (2341, 2342) zum ersten Vorrichtungsbereich (240a) hin umfasst.The method of claim 1, wherein removing the semiconductor layer ( 206 ) and the buried insulation layer ( 204 ) in the first device area ( 240a ) a partial exclusion of the STI structure ( 2341 . 2342 ) to the first device area ( 240a ) includes. Verfahren nach Anspruch 2, wobei bei Anwendung des Ätzprozesses (294) lediglich die ausgenommene STI-Struktur zum ersten Vorrichtungsbereich (240a) hin dem Ätzprozess (294) ausgesetzt wird.Method according to claim 2, wherein when using the etching process ( 294 ) only the excluded STI structure to the first device area ( 240a ) to the etching process ( 294 ) is suspended. Verfahren nach Anspruch 2 oder 3, wobei das teilweise Ausnehmen der STI-Struktur (2341, 2342) zwischen dem ersten Vorrichtungsbereich (240a) und dem zweiten Vorrichtungsbereich (240b; 240c) eine gestufte STI-Struktur (2341, 2342) bildet.Method according to claim 2 or 3, wherein the partial removal of the STI structure ( 2341 . 2342 ) between the first device area ( 240a ) and the second device area ( 240b ; 240c ) a staged STI structure ( 2341 . 2342 ). Verfahren nach einem der Ansprüche 1 bis 4, ferner umfassend ein Bilden eines Germanium aufweisenden Bereichs (206c) in der Halbleiterschicht (206) vor dem Bilden der STI-Struktur (2341, 2342, 2343, 2344).The method of any of claims 1 to 4, further comprising forming a germanium-containing region ( 206c ) in the semiconductor layer ( 206 ) before forming the STI structure ( 2341 . 2342 . 2343 . 2344 ). Verfahren nach Anspruch 5, wobei das Bilden der STI-Struktur (2341, 2342, 2343, 2344) den Germanium aufweisenden Bereich (206c) lateral eingrenzt, so dass der lateral eingegrenzte Germanium aufweisende Bereich (206c) den zweiten Vorrichtungsbereich (240c) bildet.The method of claim 5, wherein forming the STI structure ( 2341 . 2342 . 2343 . 2344 ) germanium-containing region ( 206c ) laterally bounded so that the laterally confined germanium-containing region ( 206c ) the second device area ( 240c ). Verfahren nach Anspruch 5 oder 6, wobei das Bilden des Germanium aufweisenden Bereichs (206c) ein Bilden einer Germaniumbereich-Maskenstruktur (216) umfasst und die Germaniumbereich-Maskenstruktur (216) einen Bereich der Halbleiterschicht (206) freilegt, in dem der Germanium aufweisende Bereich (206c) nachfolgend gebildet wird.A method according to claim 5 or 6, wherein said forming germanium-containing region ( 206c ) forming a germanium region mask structure ( 216 ) and the germanium region mask structure ( 216 ) a region of the semiconductor layer ( 206 ) in the germanium-containing region ( 206c ) is formed below. Verfahren nach Anspruch 7, ferner umfassend ein epitaktisches Aufwachsen einer Germanium aufweisenden Schicht auf der freiliegenden Halbleiterschicht und ein Durchführen einer thermischen Oxidation, bis Germanium aus der Germanium aufweisenden Schicht vollständig in die darunterliegende Halbleiterschicht eingetrieben wird und sich die erste Germanium aufweisende Schicht in eine Oxidschicht über der Halbleiterschicht umwandelt.The method of claim 7, further comprising epitaxially growing a germanium-containing layer on the exposed semiconductor layer and performing thermal oxidation until germanium from the germanium-containing layer is completely driven into the underlying semiconductor layer and the germanium-containing layer becomes an oxide layer the semiconductor layer converts. Verfahren nach einem der Ansprüche 1 bis 8, wobei das Bilden der STI-Struktur im SOI-Substrat (200) ein Bilden von Gräben (2301, 2302, 2303, 2304) im SOI-Substrat (200), die Oberflächenbereiche des Halbleitersubstrats (202) freilegen, und ein Füllen der Gräben (2301, 2302, 2303, 2304) mit einem STI-Material umfasst.The method of any of claims 1 to 8, wherein forming the STI structure in the SOI substrate ( 200 ) forming trenches ( 2301 . 2302 . 2303 . 2304 ) in the SOI substrate ( 200 ), the surface areas of the semiconductor substrate ( 202 ) and filling the trenches ( 2301 . 2302 . 2303 . 2304 ) with an STI material. Verfahren nach Anspruch 9, ferner umfassend ein Bilden einer STI-Maske (236) über dem ersten Vorrichtungsbereich (240a) und dem zweiten Vorrichtungsbereich (240b, 240c) vor dem Entfernen der Halbleiterschicht (206) im ersten Vorrichtungsbereich (240a), wobei die STI-Maske (236) die STI-Struktur teilweise bedeckt, so dass eine den ersten Vorrichtungsbereich (240a) umgebende STI-Struktur (2311, 2312) freiliegt, ein anisotropes Ätzen der STI-Struktur durch die STI-Maske, wobei in der den ersten Vorrichtungsbereich (240a) umgebenden freiliegenden STI-Struktur (2311, 2312) das STI-Material wenigstens teilweise ausgenommen und ein Graben (2321, 2322) gebildet wird, der sich bis in das Halbleitersubstrat (202) hinein erstreckt, und ein Füllen des Grabens (2321, 2322) mit dem STI-Material.The method of claim 9, further comprising forming an STI mask ( 236 ) over the first device area ( 240a ) and the second device area ( 240b . 240c ) before removing the semiconductor layer ( 206 ) in the first device area ( 240a ), the STI mask ( 236 ) partially covers the STI structure so that a first device region ( 240a ) surrounding STI structure ( 2311 . 2312 ), an anisotropic etching of the STI Structure through the STI mask, wherein in the first device area ( 240a ) surrounding exposed STI structure ( 2311 . 2312 ) at least partially excluded the STI material and digging ( 2321 . 2322 ), which extends into the semiconductor substrate ( 202 ) and filling the trench ( 2321 . 2322 ) with the STI material.
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