DE102014111232A1

DE102014111232A1 - Treiberschaltkreis für ein Paar von Halbleiterschaltern in einem Schenkel einer Drei-Pegel-Inverterhalbbrücke

Info

Publication number: DE102014111232A1
Application number: DE102014111232.6A
Authority: DE
Inventors: Raghavan Nagarajan
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-09-30
Filing date: 2014-08-07
Publication date: 2015-04-02
Also published as: US20150092467A1; CN104518700A

Abstract

Ein Drei-Pegel Treiberschaltkreis für eine Inverterhalbbrücke weist eine Ausgangsinverterhalbbrücke auf, die vier Schalter in Reihe besitzt. Die Schalter werden durch Signale von einer Schaltersteuerung gesteuert, die über Gatetreiber angelegt werden. Zur Vermeidung von Kurzschlüssen werden bei der Auslegung der der Schaltkonstellationen der Schalter Schaltverzögerungszeiten berücksichtigt.

Description

TECHNISCHES GEBIET
Die Offenbarung betrifft einen Gatetreiber für ein Paar von Halbleiterschaltern in einem Schenkel einer Drei-Pegel-Inverterhalbbrücke, insbesondere einer Drei-Pegel-Inverterhalbbrücke, die in einer Leistungsanwendung eingesetzt wird.
HINTERGRUND
Leistungswandler werden allgemein dazu eingesetzt, elektrische Energie zu wandeln, beispielsweise von einer hohen Spannung zu einer niedrigen Spannung und umgekehrt, oder von einem Wechselstrom (AC) in einen Gleichstrom (DC) und umgekehrt. DC-nach-DC-Wandler enthalten Kombinationen von DC-nach-AC- und AC-nach-DC-Wandlern und können eine relativ geringe Gleichspannung in eine relativ hohe Gleichspannung oder umgekehrt wandeln. Wie viele andere Leistungsschaltkreise verwenden Leistungswandler Halbbrücken, die als Zwei-Pegel-, Drei-Pegel- oder Multi-Pegel-Inverterhalbbrücken klassifiziert werden können. Die Zwei-Pegel-Inverterhalbbrücke stellt den einfachsten Typ dar und bezieht seinen Namen von der Tatsache, dass die Spannung am AC-Ausgang zwischen zwei diskreten Spannungspegeln geschaltet wird, z.B. entsprechend den elektrischen Potentialen der positiven und negativen DC-Terminals. Wenn der obere Schalter in einer Phase geschaltet ist, ist das AC-Ausgangsterminal mit dem positiven DC-Terminal verbunden, was zu einer Ausgangsspannung führt, die in Bezug auf das Mittelabgriffspotential des Wandlers dem positiven DC-Potential entspricht. Umgekehrt, wenn der niedrigere der beiden Schalter in der Phase eingeschaltet ist, ist das AC-Ausgangsterminal mit dem negativen DC-Terminal verbunden, was zu einer Ausgangsspannung führt, die dem negativen DC-Potential entspricht. Beide mit einer Phase korrespondierenden Schalter dürfen niemals simultan eingeschaltet sein, da dies zu einer ernsthaften Beschädigung des Wandlers führen würde. Die einfachste Wellenform, die mit einem Zwei-Pegel-Wandler erzeugt werden kann, ist eine Rechteckwelle; allerdings würde dies höhere Grade von harmonischen Verzerrungen erzeugen, die in hohen Schaltverlusten und hohen Pegeln von elektromagnetischer Störstrahlung resultieren. Die Fähigkeit, drei Pegel zu verwenden, besitzt den Vorteil, dass zusätzlich zur Bereitstellung höherer Ausgangsspannungen mit Leistungsschaltern, die eine geringere Nennspannung aufweisen, eine Ausgangsspannung mit geringerer harmonischer Verzerrung erzeugt wird.
Bei dem Bemühen, das mangelhafte harmonische Verhalten von Zwei-Pegel-Inverterhalbbrücken zu verbessern, werden Drei-Pegel-, Mehrfach-Pegel-Halbbrücken verwendet, die drei oder mehr anstelle der beiden diskreten Spannungspegel an dem AC-Terminal jeder Phase entsprechend dem positiven DC-Potential, dem negativen DC-Potential und dem Mittelabgriffspotential synthetisieren können. Drei-Pegel-Halbbrücken verwenden vier Schalter, deren Laststrecken in Reihe geschaltet sind. Beispielsweise werden die beiden oberen Schalter eingeschaltet, um eine positive Ausgangsspannung zu erhalten, werden die beiden unteren Schalter eingeschaltet, um eine negative Ausgangsspannung zu erhalten, und die beiden mittleren Schalter werden eingeschaltet, um eine vergleichbare Ausgangsspannung zu erhalten.
Wie erkennbar ist, benötigen Drei-Pegel- und Mehrfach-Pegel-Halbbrücken eine anspruchsvollere Schaltersteuerung als Zwei-Pegel-Halbbrücken. Deshalb erzeugt die Schaltersteuerung üblicherweise alle vier oder mehr Signale, die erforderlich sind, um die entsprechenden vier oder mehr Schalter über die betreffenden vier oder mehr Gatetreiber zu steuern. Gatetreiber, wie sie in Leistungsschaltkreisen wie beispielsweise Wandlern verwendet werden, sind Leistungsverstärkerschaltkreise mit Spannungsisolation, die Niederleistungseingangssignale von der Schaltersteuerung (z.B. einem Mikrocontroller, ASIC, etc.) tolerieren und die einen isolierten Hochstromtreiberausgang für die Gates der Schalter bereitstellen; die Schalter sind beispielsweise Solartransistoren mit isoliertem Gate (IGBTs), Metalloxid-Halbleiterfeldeffekttransistoren (MOSFETs), integrierte gate-kommutierte Thyristoren (IGCTs), Bipolartransistoren (BJTs), oder Sperrschicht-Feldeffekttransistoren (JFETs), die aus jedem Halbleitermaterial wie beispielsweise Si, SiC, GaN, GaA, etc. hergestellt sein können. Allerdings erfordert die Erzeugung aller Schaltersteuerungssignale bei der Schaltersteuerung vom Hersteller des Leistungswandlers zusätzliche Entwicklungsarbeit; es ist zu hoffen, dass diese reduziert werden kann.
ÜBERBLICK
Ein Gatetreiberschaltkreis für ein Transistorpaar in einem Schenkel einer Drei-Pegel-Inverterhalbbrücke enthält einen Treibereingang, der dazu ausgebildet ist, ein Zwei-Pegel-Eingangssignal zu empfangen, der wenigstens einen vorgegebenen Puls mit einer vorgegebenen Pulsdauer erhält, während der das Eingangssignal einen der beiden Pegel annimmt. Ein erster Treiberausgang ist dazu ausgebildet, ein Steuersignal für einen Schalter des Schalterpaares bereitzustellen. Ein zweiter Treiberausgang ist dazu ausgebildet, ein Steuersignal für den anderen Schalter des Schalterpaares bereitzustellen. Ein Signalverarbeitungsschaltkreis weist einen Eingangszweig auf, sowie zwei Ausgangszweige. Der Eingangszweig ist mit dem Treibereingang gekoppelt, der erste Ausgangszweig ist dem ersten Treiberausgang gekoppelt, und der zweite Ausgangszweig ist mit dem zweiten Treiberausgang gekoppelt. Der erste Ausgangszweig ist dazu ausgebildet, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen ersten Puls mit einer ersten Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; der zweite Ausgangszweig ist dazu ausgebildet, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen zweiten Puls mit einer zweiten Pulsdauer enthält, während der das zweite Ausgangssignal einen der beiden Pegel annimmt. Die erste Länge ist kleiner oder gleich der vorgegebenen Länge und die zweite Länge ist kleiner als die erste Länge. Der zweite Puls tritt während des Auftretens des ersten Pulses auf.
Eine Drei-Pegel-Inverterhalbbrücke weist ein Transistorpaar in jedem Halbbrückenschenkel auf, sowie zwei Treiberschaltkreise, die an die Steuereingänge des Schalterpaares angeschlossen sind. Jedes Transistorpaar enthält eine Reihenschaltung der Laststrecken von einem inneren Schalter, der mit einem Inverterausgang verbunden ist, und einem äußeren Schalter, der mit einer Inverterstromzuführung verbunden ist. Ein jeder der Treiberschaltkreise enthält einen Treibereingang, der dazu ausgebildet ist, ein Zwei-Pegel-Eingangssignal zu empfangen, das wenigstens einen vorgegebenen Puls mit einer vorgegebenen Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; ein erster Treiberausgang ist dazu ausgebildet, ein Steuersignal für den äußeren Schalter des Transistorpaares bereitzustellen; ein zweiter Treiberausgang ist dazu ausgebildet, ein Steuersignal für den inneren Schalter des Transistorpaares bereitzustellen; und ein Signalverarbeitungsschaltkreis, der einen Eingangszweig, einen ersten Ausgangszweig und einen zweiten Ausgangszweig aufweist. Der Eingangszweig ist mit dem Treibereingang gekoppelt, der erste Ausgangszweig ist mit dem ersten Treiberausgang gekoppelt und der zweite Ausgangszweig ist mit dem zweiten Treiberausgang gekoppelt. Der Ausgangszweig ist dazu ausgebildet, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen ersten Puls mit einer ersten Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; der zweite Ausgangszweig ist dazu ausgebildet, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen zweiten Puls mit einer zweiten Pulsdauer enthält, während der das zweite Ausgangssignal einen der beiden Pegel annimmt. Die erste Länge ist kleiner oder gleich der vorgegebenen Länge und die zweite Länge ist kleiner als die erste Länge; der zweite Puls tritt während des Auftretens des ersten Pulses auf.
Andere Schaltkreise, Verfahren, Merkmale und Vorteile sind oder werden für den Fachmann bei der Durchsicht der nachfolgenden Figuren und der ausführlichen Beschreibung erkennbar. Es ist beabsichtigt, dass alle derartigen zusätzlichen Systeme, Verfahren, Merkmale und Vorteile in dieser Beschreibung enthalten sind, innerhalb des Bereiches der Erfindung liegen und durch die nachfolgenden Ansprüche geschützt sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Der Schaltkreis kann unter Bezugnahme auf die nachfolgende Beschreibung und die Zeichnungen besser verstanden werden. Die Elemente in den Figuren sind nicht notwendigerweise maßstäblich, vielmehr wurde Wert darauf gelegt, die Prinzipien der Erfindung zu veranschaulichen. Weiterhin bezeichnen in den Figuren gleiche Bezugszeichen in den verschiedenen Ansichten durchgängig entsprechende Teile.
1 ist ein Blockschaltbild, das die Schaltersteuerungsstruktur einer Drei-Pegel-Inverterhalbbrücke mit vier Steuersignalen veranschaulicht, die von einem Steuerschaltkreis erzeugt werden.
2 ist ein Blockschaltbild, das die Struktur der Schaltersteuerung einer Drei-Pegel-Inverterhalbbrücke mit zwei Treibereingangssignalen, die von einem Steuerschaltkreis erzeugt werden, und vier Treiberausgangssignalen, die von einem Treiberschaltkreis erzeugt werden, veranschaulicht.
3 ist ein Diagramm, das die Treiberausgangssignale in einer Inverterhalbbrücke und das Ausgangssignal der Inverterhalbbrücke gemäß 2 über der Zeit veranschaulicht.
4 ist ein Diagramm, das die Treibereingangssignale der Drei-Pegel-Inverterhalbbrücke gemäß 2 über der Zeit veranschaulicht.
5 ist ein Blockschaltbild, das den Treiberschaltkreis zur Bereitstellung von zwei Zwei-Pegel-Steuersignalen für einen Schenkel einer Drei-Pegel-Inverterhalbbrücke aus einem Zwei-Pegel-Eingangssignal veranschaulicht.
6 ist ein Blockdiagramm, das ein erstes Beispiel einer galvanisch isolierenden Signalsplitterstruktur veranschaulicht, die bei dem Treiberschaltkreis gemäß 5 einsetzbar ist.
7 ist ein Blockdiagramm, das ein zweites Beispiel einer galvanisch isolierenden Signalsplitterstruktur veranschaulicht, die bei dem Treiberschaltkreis gemäß 5 einsetzbar ist.
8 ist ein Blockdiagramm, das ein drittes Beispiel einer galvanisch isolierenden Signalsplitterstruktur veranschaulicht, die bei dem Treiberschaltkreis gemäß 5 einsetzbar ist.
9 ist ein Blockdiagramm, das ein viertes Beispiel einer galvanisch isolierenden Signalsplitterstruktur veranschaulicht, die bei dem Treiberschaltkreis gemäß 5 einsetzbar ist.
10 ist ein Blockdiagramm, das ein fünftes Beispiel einer galvanisch isolierenden Signalsplitterstruktur veranschaulicht, die bei dem Treiberschaltkreis gemäß 5 einsetzbar ist.
11 ist ein Blockschaltbild, das ein erstes Beispiel einer Signalverarbeitungsstruktur veranschaulicht, die bei der Signalsplitterstruktur des Gatetreiberschaltkreises gemäß 5 einsetzbar ist.
12 ist ein Blockschaltbild, das ein zweites Beispiel einer Signalverarbeitungsstruktur veranschaulicht, die bei der Signalsplitterstruktur des Gatetreiberschaltkreises gemäß 5 einsetzbar ist.
13 ist ein Blockschaltbild, das ein drittes Beispiel einer Signalverarbeitungsstruktur veranschaulicht, die bei der Signalsplitterstruktur des Gatetreiberschaltkreises gemäß 5 einsetzbar ist.
14 ist ein Blockschaltbild, das ein viertes Beispiel einer Signalverarbeitungsstruktur veranschaulicht, die bei der Signalsplitterstruktur des Gatetreiberschaltkreises gemäß 5 einsetzbar ist.
15 ist ein Blockschaltbild, das ein fünftes Beispiel einer Signalverarbeitungsstruktur veranschaulicht, die bei der Signalsplitterstruktur des Gatetreiberschaltkreises gemäß 5 einsetzbar ist.
AUSFÜHRLICHE BESCHREIBUNG
Bei einem Drei-Pegel Treiberschaltkreis für eine Inverterhalbbrücke, wie sie in 1 gezeigt ist, weist die Gleichspannungsversorgung drei Spannungspegel auf: einen positiven Pegel DC+, einen neutralen Pegel N, und einen negativen Pegel DC–. Der Drei-Pegel-AC-Treiber enthält eine Ausgangsumrichterhalbbrücke, die vier Schalter T1–T4 in Reihe aufweist; eine Ausgangswechselspannung AC kommt von einem Abgriff zwischen den Schaltern T2 und T3. Die oberen beiden in Reihe geschalteten Schalter T1 und T2 sind an den positiven Bus DC+ angeschlossen und verhalten sich wie ein einziger Schalter, allerdings können sie nicht zur selben Zeit ein- und ausgeschaltet werden. Der Schalter ganz oben, der Schalter T1, wird nach dem anderen Schalter des oberen Paars, dem Schalter T2, eingeschaltet und/oder vor diesem ausgeschaltet. Die beiden unteren Schalter T3 und T4 sind an den negativen Bus DC– angeschlossen. Der Schalter ganz unten, der Schalter T4, muss nach dem anderen Schalter des unteren Paars, Schalter T3, eingeschaltet und/oder vor diesem ausgeschaltet werden. Die Schalter werden durch Signale von der Schaltersteuerung CTR1 gesteuert, die über Gatetreiber G1–G4 angelegt werden.
Wenn der Umrichter gemäß 1 als Schalter T1–T4 IGBTs verwendet, ist jedes Anregungssteuerungssignal eine Spannung, die zwischen ein Gate und einen Emitter des betreffenden IGBTs angelegt wird; wenn es sich bei den Schaltern um FETs handelt, ist jedes Anregungssteuerungssignal eine Spannung, die zwischen ein Gate und eine Source des betreffenden FETs angelegt wird; und wenn es sich bei den Schaltern um BJTs handelt, ist das Anregungssteuerungssignal ein Strom, der zwischen eine Basis und einen Emitter des betreffenden BJTs angelegt wird. Bei dem Umrichter gemäß 1 werden Dioden D1–D4 antiparallel zu den Emitter-Kollektor-(Last-)-Strecken der als Schalter T1–T4 verwendeten IGBTs geschaltet. Die Diode D5 ist zwischen den Neutralpunkt N und den Abgriff zwischen den Schaltern T1 und T2 geschaltet, und die Diode D6 ist zwischen den Neutralpunkt N und den Abgriff zwischen den Schaltern T3 und T4 geschaltet; beide Dioden D5 und D6 klemmen die betreffenden Abgriffe an den Neutralpunkt, wenn sich einer der Schalter T2 oder T3 im leitenden Zustand befindet, und sich der betreffende andere Schalter T1 oder T4 in einem nicht-leitenden Zustand befindet.
Verglichen mit dem Treiberschaltkreis gemäß 1 weist ein Drei-Pegel-Treiberschaltkreis mit einer Inverterhalbbrücke, wie in 2 gezeigt, einen Zweifachausgangstreiber GD1 und GD2 anstelle einzelner Ausgangstreiber G1–G4 auf. Die Zweifachausgangstreiber GD1 und GD2 beschaffen aus einem einzelnen Eingangssignal, d.h. einem der von der Schaltersteuerung CTR2 bereitgestellten Zwei-Pegel-Signale, zwei Signale, um das betreffende Schalterpaar T1, T2 oder T3, T4 zu steuern. Ein Synchronisationssignal SYNC wird zwischen den Zweifachausgangstreibern GD1 und GD2 gewechselt, um ein geringfügig unterschiedliches Signalverarbeitungsverhalten zwischen den Treibern, das dazu führen kann, dass beide Schenkel der Halbbrücke zur gleichen Zeit einschalten, zu berücksichtigen. Das Synchronisationssignal SYNC kann es dem Treiber, der den betreffenden Schenkel schaltet, ermöglichen, den anderen Treiber zu deaktivieren, um zu verhindern, dass der andere Schenkel einschaltet und umgekehrt. Weiterhin kann, wenn zwischen den Schenkeln umgeschaltet wird, über das Synchronisationssignal SYNC eine Verzögerungszeit eingeführt werden, wobei jeweils maximal ein Schenkel eingeschaltet ist.
Bei der Drei-Pegel-Inverterhalbbrücke gemäß 2 sind die Schalter T1–T4 ausgebildet und werden so angesteuert, dass sie, wie in 3 veranschaulicht, im Verlauf der Zeit t während vier unterschiedlicher Phasen I–IV die folgenden Zustände annehmen:

I) T1 und T2 sind ein, T3 und T4 sind aus;
II) T2 ist ein, T1, T3 und T4 sind aus;
III) T1 und T2 sind aus, T3 und T4 sind ein;
IV) T3 ist ein, T1, T2 und T4 sind aus.

Da bei der Inverterhalbbrücke gemäß 2 IGBTs als Schalter T1–T4 verwendet werden, bedeutet „ein“, dass die Emitter-Kollektor-(Last)-Strecke leitend ist und sich das betreffende Steuersignal am Gate des betreffenden IGBTs auf einem High-Pegel befindet; „aus“ bedeutet, dass die Emitter-Kollektor-(Last)-Strecke nicht-leitend ist und sich das betreffende Steuersignal auf einem Low-Pegel L befindet. Dieses Schaltschema führt zu einer Ausgangsspannung AC, die in Phase I positiv (DC+) ist, in Phase III negativ (DC–), und neutral (N) in den Phasen II und IV. Im vorliegenden Fall können die Eingangssignale der Zweifachausgangstreiber GD1 und GD2 identisch sein mit den Steuersignalen der Schalter T2 und T3, wie in 4 gezeigt, allerdings kann jede andere Beziehung zwischen den Eingangs- und Ausgangssignalen ebenso eingesetzt werden, vorausgesetzt, dass beide Eingangssignale der Zweifachausgangstreiber GD1 und GD2 relativ zueinander eine 180-Grad-Phasenverschiebung aufweisen (mit einer Verzögerung an Schaltflanken).
Daher wird das Paar von (z.B. pulsweitenmodulierten) Zwei-Pegel-Treibersignalen von dem Controller CTR2 in den beiden Zweifachausgangstreibern GD1 und GD2 verarbeitet, um die Drei-Pegel-Inverterhalbbrücke zu steuern. Dies wird dadurch erreicht, dass in einem Treiber das Zwei-Pegel-Eingangssignal zerlegt wird in zwei zeitlich koordinierte Drei-Pegel-Steuerausgangssignale, wie sie die Inverterhalbbrücke erfordert, wobei die Position des betreffenden Schalters der Mehrfach-Pegel-Inverterhalbbrücke sowie Verzögerungszeiten eines Schalters beim Einschalten und/oder Ausschalten zu berücksichtigen sind. Obgleich bei dem vorliegenden Beispiel die Schalter T1 und T2 oder T3 und T4 zur selben Zeit eingeschaltet werden, können sie zu separaten Zeiten eingeschaltet oder zur selben Zeit ausgeschaltet werden anstelle, wie gezeigt, zu separaten Zeiten ausgeschaltet werden, vorausgesetzt, der Überlapp der beiden Pulse ist geringer als hundert Prozent und der kürzere Puls tritt während des Auftretens der längeren Pulses auf.
Bezug nehmend auf 5 können die Zweifachausgangstreiber GD1 und GD2 einen Schutz- und Überwachungsschaltkreis PMC enthalten, der, beispielsweise, die Ausgangsspannung oder den Ausgangsstrom der Zweifachausgangstreiber GD1 und GD2 überwacht und der die isolierte Versorgungsspannungsquelle ISS für interne einzelne Ausgangs-Gatetreiber G5 und G6 steuert, um eine Zerstörung aufgrund von Überspannung und/oder Überstrom und/oder Übertemperatur zu verhindern. Der Schutz- und Überwachungsschaltkreis PMC kann auch die Spannung über dem betreffenden Schalter überwachen oder einen Schaltkreis zum Feststellen eines Überlastzustands enthalten, der einen Überlastzustand durch Vergleichen der überwachten Spannung oder des überwachten Stromes des betreffenden Schalters in einem eingeschalteten Zustand mit einem Schwellwertpegel (beides nicht gezeigt). Die Zweifachausgangstreiber GD1 und GD2 können außerdem einen Signalsplitterschaltkreis SSC enthalten, der aus einem der beiden von der Schaltersteuerung CTR2 bereitgestellten Zwei-Pegel-Steuersignalen zwei Steuersignale für einen Schenkel einer Drei-Pegel-Inverterhalbbrücke erzeugt. Der Signalsplitterschaltkreis SSC kann auch ein Interface für das Synchronisationssignal SYNC bilden.
Hinsichtlich der Bereitstellung einer galvanisch isolierten Steuerung für eine Inverterhalbbrücke wird nachfolgend in Verbindung mit den 6–10 eine Vielzahl von Beispielen eines Signalsplitterschaltkreises SSC beschrieben. Darin verwendete Signalverarbeitungsschaltkreise SP1–SP14 können jede Art von adäquater Schaltung wie beispielsweise Analog-, Digital-, Mischsignal-, Mikrocontroller-, Signalprozessor-, frei programmierbare Gate-Array-(FPGA)-Schaltkreise und jede Art von Speicherschaltkreisen aufweisen. Die 11–15 veranschaulichen typische Signalverarbeitungsstrukturen, in denen zum Zwecke der Erläuterung jegliche galvanisch isolierten Signalstrecken weggelassen wurden. Allerdings können die in den 6–10 und 11–15 gezeigten Strukturen miteinander gemischt werden, so dass Signalverarbeitungsschaltkreise SP1–SP14 der 6–10 Elemente repräsentieren können, die in Verbindung mit den in den 11–15 gezeigten Strukturen beschrieben sind.
Bei dem in 6 gezeigten Signalsplitterschaltkreis SSC empfängt der Signalverarbeitungsschaltkreis SP1 von dem Controller CTR2 ein Zwei-Pegel-Steuersignal als Eingangssignal und splittet das einzelne Zwei-Pegel-Eingangssignal in zwei Drei-Pegel-Ausgangssignale oder ein entsprechendes Vorgängersignal, die dann über galvanisch isolierte Übertragungsschaltkreise TF1 und TF2, z.B. Transformatoren, kapazitive Koppler, optoelektronische Koppler oder dergleichen, zur weiteren Verarbeitung und zur Ausgabe der Steuersignale über Gatetreiber G5 und G6 an das betreffende Schalterpaar T1, T2 oder T3, T4 an weitere Signalverarbeitungseinheiten SP2 bzw. SP3 übertragen werden. Der Signalverarbeitungsschaltkreis SP1 kann auch mit dem Synchronisationssignal SYNC beaufschlagt werden.
Bezug nehmend auf 7 empfängt der Signalverarbeitungsschaltkreis SP4 von der Schaltersteuerung CTR2 ein Zwei-Pegel-Steuersignal als Eingangssignal und verteilt dieses Signal über zwei galvanisch isolierte Übertragungsschaltkreise TF3, TF4 an weitere Signalverarbeitungseinheiten SP5 bzw. SP6 zur weiteren Verarbeitung und zur Ausgabe der Steuersignale über Gatetreiber G5 und G6 an das betreffende Schalterpaar T1, T2 oder T3, T4. Der Signalverarbeitungsschaltkreis SP4 kann auch mit dem Synchronisationssignal SYNC beaufschlagt werden.
8 veranschaulicht einen Signalsplitterschaltkreis SSC, bei dem zwei Signalverarbeitungsschaltkreise SP8 und SP9 von der Schaltersteuerung CTR2 das Zwei-Pegel-Steuersignal über den Signalverarbeitungsschaltkreis SP7 und einen galvanisch isolierten Übertragungsschaltkreis TF5 als Eingangssignale erhalten, um zwei Drei-Pegel-Signale zu erzeugen, von denen eines über einen galvanisch isolierten Übertragungsschaltkreis TF3 an den Treiber G5 übertragen wird und das andere direkt an den Treiber G6 übertragen wird. Der Signalverarbeitungsschaltkreis SP7 kann auch mit dem Synchronisationssignal SYNC beaufschlagt werden.
9 veranschaulicht einen Signalsplitterschaltkreis SSC, bei dem ein Signalverarbeitungsschaltkreis SP10 von der Schaltersteuerung CTR2 über einen Signalverarbeitungsschaltkreis SP11 und einen galvanisch isolierten Übertragungsschaltkreis TF5 das Zwei-Pegel-Steuersignal als Eingangssignal erhält, um zwei Drei-Pegel-Signale zu erzeugen, von denen eines über einen galvanisch isolierten Übertragungsschaltkreis TF6 an den Treiber G5 übertragen wird und das andere über einen Signalverarbeitungsschaltkreis SP12 an den Treiber G6 übertragen wird. Der Signalverarbeitungsschaltkreis SP11 kann auch mit dem Synchronisationssignal SYNC beaufschlagt werden.
10 veranschaulicht einen Signalsplitterschaltkreis SSC, bei dem ein Signalverarbeitungsschaltkreis SP13 von der Schaltersteuerung CTR2 über einen Signalverarbeitungsschaltkreis SP14 und einen galvanisch isolierten Übertragungsschaltkreis TF9 das Zwei-Pegel-Steuersignal als Eingangssignal empfängt, um zwei Drei-Pegel-Signale zu erzeugen, von denen eines über einen galvanisch isolierten Übertragungsschaltkreis TF8 an den Treiber T5 übertragen wird und das andere über einen galvanisch isolierten Übertragungsschaltkreis TF10 an den Treiber G6 übertragen wird. Der Signalverarbeitungsschaltkreis SP14 kann auch ein Interface für das Synchronisationssignal SYNC bilden.
Bezug nehmend auf 11 kann der Signalsplitterschaltkreis SSC eine Signalverarbeitungsstruktur aufweisen, bei der das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 sowohl zu dem Treiber G6 umgeleitet als auch dem Frequenzvervielfacher FM1 zugeführt wird, der bei dem vorliegenden Beispiel die Frequenz des Zwei-Pegel-Steuersignals von der Schaltersteuerung CTR2 verdoppelt und der auch die Amplitude des Zwei-Pegel-Steuersignals verändern kann. Der Ausgang des Frequenzvervielfachers FM1 und das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 werden einem UND-Gatter AG1 zugeführt, dessen Ausgangssignal dem Treiber G5 zugeführt wird. Anstelle des UND-Gatters AG1 kann jede andere Art von Gatter oder logischem Schaltkreis verwendet werden, der eine geeignete logische Verknüpfung bereitstellt. Der Frequenzvervielfacher FM1 kann einen Phasenregelschleifenschaltkreis, einen Phasenschieber mit Multiplizierer, etc. enthalten.
Ein dem Schaltkreis gemäß 11 ähnlicher Ansatz wird bei dem beispielhaften Signalsplitterschaltkreis SSC gemäß 12 verwendet. Das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 wird sowohl einem Eingang eines UND-Gatters AG1 und einem Frequenzteiler FD1 zugeführt, der bei dem vorliegenden Beispiel die Frequenz des Zwei-Pegel-Steuersignals von der Schaltersteuerung CTR2 durch zwei teilt und der auch die Amplitude des Zwei-Pegel-Steuersignals verändern kann. Die Ausgänge des UND-Gatters AG2 und des Frequenzteilers FD1 werden den Treibern G5 und G6 zugeführt. Anstelle des UND-Gatters AG1 kann jede andere Art von Gate oder logischem Schaltkreis, der eine geeignete logische Verknüpfung bereitstellt, verwendet werden.
Bei dem beispielhaften Signalsplitterschaltkreis SSC gemäß 13 wird das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 einem Frequenzvervielfacher FM2 zugeführt, der die Frequenz des Zwei-Pegel-Steuersignals von der Schaltersteuerung CTR2 bei dem vorliegenden Beispiel um n erhöht. Das Ausgangssignal des Frequenzvervielfachers FM1 wird sowohl einem Frequenzteiler FD2 zugeführt, der die Frequenz seines Eingangssignals um n/2 teilt, als auch einem Frequenzteiler FD3, der die Frequenz seines Eingangssignals um n teilt. Die Ausgangssignale der Frequenzteiler FD3 und FD4 werden mit einem UND-Gatter AG3 zugeführt, das den Frequenzteilern FD3 und FD4 nachgelagert angeschlossen ist. Die Ausgänge des UND-Gatters AG3 und des Frequenztreibers FD3 werden den Treibern G5 und G6 zugeführt. Bei dem Signalsplitterschaltkreis SSC gemäß 13 ist ein Frequenzvervielfacher FM2 insbesondere dann einsetzbar, wenn im Hinblick auf sein Eingangssignal kein synchrones Ausgangssignal obligatorisch ist.
Bezug nehmend auf 14 kann der Signalsplitterschaltkreis SSC eine Signalverarbeitungsstruktur aufweisen, bei der das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 sowohl an den Treiber G6 umgeleitet als auch einem Phasenschieber einschließlich eines Integrators INT und eines Komparators CMP zugeführt wird, der bei dem vorliegenden Beispiel dazu ausgebildet ist, das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 um 90 Grad phasenverschoben bereitzustellen, allerdings kann jede andere Phasenverschiebung ebenso verwendet werden. Das Ausgangssignal des Komparators CMP und das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 wird einem UND-Gatter AG4 zugeführt, dessen Ausgangssignal dem Treiber G5 zugeführt wird.
Bei dem beispielhaften Signalsplitterschaltkreis SSC gemäß 15 wird das Zwei-Pegel-Steuersignal von der Schaltersteuerung CTR2 sowohl an den Treiber G6 umgeleitet, als auch einem Frequenzauswerteschaltkreis FE und einem steuerbaren monostabilen Flip-Flop MF zugeführt, dessen Ausgangssignal dem Treiber G5 zugeführt wird. Das monostabile Flip-Flop MF wird derart durch den Frequenzauswerteschaltkreis FE gesteuert, dass die Pulsdauer mit zunehmender/abnehmender Frequenz des Zwei-Pegel-Steuersignals von der Schaltersteuerung CTR2 sich erhöht/verringert, wobei die Pulsdauer in jedem Fall kürzer ist als die halbe Periode des Zwei-Pegel-Steuersignals von der Schaltersteuerung CTR2. Anstelle des Frequenzauswerteschaltkreises FE kann ein Schaltkreis zur Pulsdauerabschätzung (nicht gezeigt) oder eine festgelegte Pulsdauer verwendet werden.
Während verschiedene Ausführungsformen der Erfindung beschrieben worden sind, ist es für Fachleute offensichtlich, dass viele weitere Ausführungsformen und Anwendungen innerhalb des Bereiches der Erfindung möglich sind. Demgemäß ist die Erfindung, ausgenommen vor dem Hintergrund der beigefügten Ansprüche und deren Äquivalente, nicht zu beschränken.

Claims

Ein Treiberschaltkreis für ein Paar von Schaltern in einem Schenkel einer Drei-Pegel-Inverterhalbbrücke, der aufweist: einen Treibereingang, der dazu ausgebildet ist, ein Zwei-Pegel-Eingangssignal zu empfangen, der wenigstens einen vorgegebenen Puls mit einer vorgegebenen Pulsdauer erhält, während der das Eingangssignal einen der beiden Pegel annimmt; einen ersten Treiberausgang, der dazu ausgebildet ist, ein Steuersignal für einen Schalter des Schalterpaares bereitzustellen; einen zweiten Treiberausgang, der dazu ausgebildet ist, ein Steuersignal für den anderen Schalter des Schalterpaares bereitzustellen; einen Signalverarbeitungsschaltkreis, der einen Eingangszweig aufweist, sowie zwei Ausgangszweige, bei dem: der Eingangszweig mit dem Treibereingang gekoppelt ist, der erste Ausgangszweig mit dem ersten Treiberausgang gekoppelt ist, und der zweite Ausgangszweig mit dem zweiten Treiberausgang gekoppelt ist; der erste Ausgangszweig dazu ausgebildet ist, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen ersten Puls mit einer ersten Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; der zweite Ausgangszweig dazu ausgebildet ist, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen zweiten Puls mit einer zweiten Pulsdauer enthält, während der das zweite Ausgangssignal einen der beiden Pegel annimmt; die erste Länge kleiner oder gleich der vorgegebenen Länge ist und die zweite Länge kleiner ist als die erste Länge; und der zweite Puls während des Auftretens des ersten Pulses auftritt.
Treiberschaltkreis gemäß Anspruch 1, bei dem von dem Eingangszweig, dem ersten Ausgangszweig und dem zweiten Ausgangszweig wenigstens einer einen galvanisch isolierenden Koppler aufweist.
Treiberschaltkreis gemäß Anspruch 1 oder 2, bei dem jeder Ausgangszweig einen Ausgangstreiber aufweist, der mit dem betreffenden Treiberausgang und mit einer Spannungsversorgungsquelle gekoppelt ist, die dazu ausgebildet ist, eine oder mehr Versorgungsspannungen für die Ausgangstreiber bereitzustellen.
Treiberschaltkreis gemäß Anspruch 3, bei dem die Spannungsversorgungsquelle dazu ausgebildet ist, eine oder mehr galvanisch getrennte Versorgungsspannungen bereitzustellen.
Treiberschaltkreis gemäß Anspruch 3 oder 4, der weiterhin einen Schutzschaltkreis aufweist, der von den Parametern Ausgangsstrom, Ausgangsspannung und Temperatur der Gatetreiber wenigstens einen auswertet und der die Ausgangsspannung der Spannungsversorgungsquelle reduziert oder abschaltet.
Treiberschaltkreis gemäß einem der Ansprüche 1–5, bei dem der Signalverarbeitungsschaltkreis dazu ausgebildet ist, den (die) ersten Puls(e) zu verzögern oder phasenzuverschieben und den (die) ersten Puls(e) mit dem verzögerten/phasenverschobenen ersten Puls(en) zu verUNDen, um den (die) zweiten Puls(e) bereitzustellen.
Treiberschaltkreis gemäß einem der Ansprüche 1–6, bei dem der zweite Ausgangszweig ein monostabiles Flip-Flop enthält, das dazu ausgebildet ist, einen zweiten Puls mit einer zweiten Pulsdauer zu erzeugen, die kürzer ist als die erste Pulsdauer.
Treiberschaltkreis gemäß Anspruch 7, bei dem das monostabile Flip-Flop dazu ausgebildet ist, einen zweiten Puls mit einer steuerbaren zweiten Pulsdauer bereitzustellen.
Treiberschaltkreis gemäß einem der Ansprüche 1–8, bei dem: das Eingangssignal eine Pulsfolge mit mehreren aufeinanderfolgenden Pulsen bei einer vorgegebenen Frequenz ist; der Signalverarbeitungsschaltkreis dazu ausgebildet ist, an den Ausgangszweigen zwei Ausgangspulsfolgen mit voneinander verschiedenen Frequenzen bereitzustellen; die Ausgangsfolge mit der geringeren Frequenz das erste Ausgangssignal des Gatetreiberschaltkreises bildet; und der Signalverarbeitungsschaltkreis außerdem dazu ausgebildet ist, die beiden Ausgangsfolgen zu verUNDen, um das zweite Ausgangssignal bereitzustellen.
Treiberschaltkreis gemäß Anspruch 9, bei dem der Signalverarbeitungsschaltkreis außerdem einen Frequenzvervielfacher aufweist, der in den Eingangszweig geschaltet ist.
Eine Drei-Pegel-Inverterhalbbrücke mit einem Transistorpaar in jedem Halbbrückenschenkel und zwei Treiberschaltkreisen, die an die Steuereingänge des Transistorpaars angeschlossen sind, wobei: jedes Transistorpaar eine Reihenschaltung der Laststrecken eines inneren Schalters, der mit einem Inverterausgang verbunden ist, und eines äußeren Schalters, der mit einer Inverterstromzuführung verbunden ist, aufweist; und jeder der Treiberschaltkreise aufweist: einen Treibereingang, der dazu ausgebildet ist, ein Zwei-Pegel-Eingangssignal zu empfangen, das wenigstens einen vorgegebenen Puls mit einer vorgegebenen Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; ein erster Treiberausgang dazu ausgebildet ist, ein Steuersignal für den äußeren Schalter des Transistorpaares bereitzustellen; ein zweiter Treiberausgang ist dazu ausgebildet, ein Steuersignal für den inneren Schalter des Transistorpaares bereitzustellen; ein Signalverarbeitungsschaltkreis, der einen Eingangszweig und zwei Ausgangszweige aufweist, wobei: der Eingangszweig mit dem Treibereingang gekoppelt ist, der erste Ausgangszweig mit dem ersten Treiberausgang gekoppelt ist und der zweite Ausgangszweig mit dem zweiten Treiberausgang gekoppelt ist; der erste Ausgangszweig dazu ausgebildet ist, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen ersten Puls mit einer ersten Pulsdauer enthält, während der das Eingangssignal einen der beiden Pegel annimmt; der zweite Ausgangszweig dazu ausgebildet ist, ein Zwei-Pegel-Ausgangssignal bereitzustellen, das wenigstens einen zweiten Puls mit einer zweiten Pulsdauer enthält, während der das zweite Ausgangssignal einen der beiden Pegel annimmt; die erste Länge kleiner oder gleich der vorgegebenen Länge ist und die zweite Länge kleiner ist als die erste Länge; und der zweite Puls während des Auftretens des ersten Pulses auftritt.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 11, bei der von dem Eingangszweig, dem ersten Ausgangszweig und dem zweiten Ausgangszweig wenigstens einer einen galvanisch isolierenden Koppler aufweist.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 11 oder 12, bei der jeder Ausgangszweig einen Ausgangstreiber aufweist, der mit dem betreffenden Treiberausgang und mit einer Spannungsversorgungsquelle gekoppelt ist, die dazu ausgebildet ist, eine oder mehr Versorgungsspannungen für die Ausgangstreiber bereitzustellen.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 13, bei der die Spannungsversorgungsquelle dazu ausgebildet ist, eine oder mehr galvanisch getrennte Versorgungsspannungen bereitzustellen.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 13 oder 14, die weiterhin einen Schutzschaltkreis aufweist, der von den Parametern Ausgangsstrom, Ausgangsspannung und Temperatur der Gatetreiber wenigstens einen auswertet und der die Ausgangsspannung der Spannungsversorgungsquelle reduziert oder abschaltet.
Drei-Pegel-Inverterhalbbrücke gemäß einem der Ansprüche 11–15, bei der der Signalverarbeitungsschaltkreis dazu ausgebildet ist, den (die) ersten Puls(e) zu verzögern oder phasenzuverschieben und den (die) ersten Puls(e) mit dem verzögerten/phasenverschobenen ersten Puls(en) zu verUNDen, um den (die) zweiten Puls(e) bereitzustellen.
Drei-Pegel-Inverterhalbbrücke gemäß einem der Ansprüche 11–16, bei der der zweite Ausgangszweig ein monostabiles Flip-Flop enthält, das dazu ausgebildet ist, einen zweiten Puls mit einer zweiten Pulsdauer zu erzeugen, die kürzer ist als die erste Pulsdauer.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 17, bei der das monostabile Flip-Flop dazu ausgebildet ist, einen zweiten Puls mit einer steuerbaren zweiten Pulsdauer bereitzustellen.
Drei-Pegel-Inverterhalbbrücke gemäß einem der Ansprüche 11–18, bei der: das Eingangssignal eine Pulsfolge mit mehreren aufeinanderfolgenden Pulsen bei einer vorgegebenen Frequenz ist; der Signalverarbeitungsschaltkreis dazu ausgebildet ist, an den Ausgangszweigen zwei Ausgangspulsfolgen mit voneinander verschiedenen Frequenzen bereitzustellen; die Ausgangsfolge mit der geringeren Frequenz das erste Ausgangssignal des Gatetreiberschaltkreises bildet; und der Signalverarbeitungsschaltkreis außerdem dazu ausgebildet ist, die beiden Ausgangsfolgen zu verUNDen, um das zweite Ausgangssignal bereitzustellen.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 19, bei der der Signalverarbeitungsschaltkreis außerdem einen Frequenzvervielfacher aufweist, der in den Eingangszweig geschaltet ist.
Drei-Pegel-Inverterhalbbrücke gemäß Anspruch 19, bei der die Treiberschaltkreise für die Halbbrückenschenkel mittels eines Synchronisationssignals derart synchronisiert sind, dass jeweils nur einer der Schenkel der Halbbrücke eingeschaltet ist.