Bezugnahme auf eine verwandte AnmeldungReference to a related application
Die vorliegende Anmeldung nimmt die Priorität der am 30. April 2012 eingereichten vorläufigen U.S.-Anmeldung Nr. 61/640,433 in Anspruch, welche hier in ihrer Gesamtheit durch Bezugnahme einbezogen ist.The present application claims priority to U.S. Provisional Application No. 61 / 640,433 filed April 30, 2012, which is incorporated herein by reference in its entirety.
Gebiet der OffenbarungArea of the revelation
Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Konfigurieren einer Phasenregelschleife (Phase Locked Loop, PLL) und insbesondere auf ein Verfahren zum Konfigurieren einer Phasenregelschleife, welche einen Frequenzmultiplikator umfasst.The present disclosure relates to a method of configuring a phase locked loop (PLL), and more particularly to a method of configuring a phase locked loop that includes a frequency multiplier.
Hintergrundbackground
Um Übertragungen mit höherer Datenrate zu erreichen, werden in letzter Zeit in elektrischen Produkten, wie beispielsweise tragbaren Geräten, drahtlosen Cloud-Anwendungen, Personal-Computern und anderen, häufig serielle Hochgeschwindigkeitsschnittstellen verwendet. Beim Betrieb bei hohen Frequenzen, wie beispielsweise 3 GHz oder mehr, leiden die elektrischen Ströme und Spannungen in dem Schaltkreis häufig an elektromagnetischer Interferenz (EMI). Ein Frequenzspreizungstaktgeber (Spread Spectrum Clock Generator, SSCG) ist ein effektives Mittel, um die Frequenzmodulation zur Reduzierung der elektromagnetischen Interferenz zu nutzen. Die fraktionale N-Typ-Phasenregelschleife mit einem Sigma-Delta-Modulator (SDM) ist eine Art Frequenzspreizungstaktgeber, welcher eine hohe Auflösung bei einer hohen Betriebsfrequenz erreicht. Die fraktionale N-Typ-Phasenregelschleife mit dem Sigma-Delta-Modulator erzeugt jedoch SDM-Quantisierungsrauschen, welches die Jitter-Leistungsfähigkeit verschlechtert.In order to achieve higher data rate transmissions, electrical high-speed serial interfaces have recently been used in electrical products such as portable devices, wireless cloud applications, personal computers, and others. When operating at high frequencies, such as 3 GHz or more, the electrical currents and voltages in the circuit often suffer from electromagnetic interference (EMI). A spread spectrum clock generator (SSCG) is an effective means of using frequency modulation to reduce electromagnetic interference. The fractional N-type phase locked loop with a sigma-delta modulator (SDM) is a type of frequency spread clock that achieves high resolution at a high operating frequency. However, the fractional N-type phase locked loop with the sigma-delta modulator generates SDM quantization noise, which degrades the jitter performance.
Ein Phasenregelschleifenschaltkreis mit einer Phasenregelschleife mit fraktionalem N, welcher ein Frequenzmultiplikator vorgeschaltet ist, ist in der Anmeldeschrift WO 2011/087552 A1 beschrieben.A phase locked loop circuit having a fractional N phase locked loop preceded by a frequency multiplier is disclosed in the application WO 2011/087552 A1 described.
Ein Phasenregelschleifenschaltkreis für Anwendungen auf mikroelektromechanische Systeme ist aus der Patentschrift US 7,453,324 B2 bekannt.A phase locked loop circuit for applications on microelectromechanical systems is known from the patent US 7,453,324 B2 known.
Ein Phasenregelschleifenschaltkreis mit einer auswählbaren Frequenzschaltzeit ist aus Patentschrift US 5,420,545 A bekannt.A phase-locked loop circuit with a selectable frequency switching time is known from patent US 5,420,545 A known.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
1A ein Blockdiagramm einer Phasenregelschleife gemäß einiger Ausführungsformen. 1A a block diagram of a phase locked loop according to some embodiments.
1B ist ein Blockdiagramm einer fraktionalen N-Typ-Phasenregelschleife der Phasenregelschleife in 1A gemäß einiger Ausführungsformen. 1B is a block diagram of a fractional N-type phase locked loop of the phase locked loop in FIG 1A according to some embodiments.
2 ist ein Diagramm des Jitters der Phasenregelschleife in Abhängigkeit vom Bandbreitenverhältnis der Phasenregelschleife 100 in 1A und der fraktionalen N-Typ-Phasenregelschleife in 1B gemäß einiger Ausführungsformen. 2 Fig. 12 is a diagram of the phase locked loop jitter versus the bandwidth ratio of the phase locked loop 100 in 1A and the fractional N-type phase locked loop in FIG 1B according to some embodiments.
3A ist ein schematisches Diagramm eines Ladungspumpenschaltkreises zum Erzeugen eines Ladungspumpenstroms gemäß einiger Ausführungsformen. 3A FIG. 10 is a schematic diagram of a charge pump circuit for generating a charge pump current according to some embodiments. FIG.
3B ist ein schematisches Diagramm eines spannungsgesteuerten Oszillatorschaltkreises (Voltage-Controlled Oscillator, VCO) zum Feineinstellen einer VCO-Verstärkung gemäß einiger Ausführungsformen. 3B FIG. 10 is a schematic diagram of a voltage controlled oscillator (VCO) circuit for fine tuning a VCO gain in accordance with some embodiments.
3C ist ein schematisches Diagramm eines Schleifenfilterschaltkreises zum Erzeugen einer effektiven Kapazität und eines effektiven Widerstands gemäß einiger Ausführungsformen. 3C FIG. 10 is a schematic diagram of a loop filter circuit for generating an effective capacitance and an effective resistance according to some embodiments. FIG.
4A ist ein Blockdiagramm, welches eine weitere Phasenregelschleife gemäß einiger Ausführungsformen veranschaulicht. 4A FIG. 10 is a block diagram illustrating another phase locked loop according to some embodiments. FIG.
4B ist ein Blockdiagramm eines Schaltkreises, welches eine Phasenregelschleife in 4A gemäß einiger Ausführungsformen verwendet. 4B is a block diagram of a circuit which includes a phase locked loop in FIG 4A used according to some embodiments.
4C ist ein Blockdiagramm eines weiteren Schaltkreises, welches die Phasenregelschleife der 4A gemäß einiger Ausführungsformen verwendet. 4C FIG. 12 is a block diagram of another circuit which includes the phase locked loop of FIG 4A used according to some embodiments.
5 zeigt ein Flussdiagramm eines Verfahrens zum Konfigurieren einer Phasenregelschleife gemäß einiger Ausführungsformen. 5 FIG. 12 shows a flowchart of a method of configuring a phase locked loop according to some embodiments.
Detaillierte BeschreibungDetailed description
Die Erfindung bezieht sich auf ein Verfahren zum Konfigurieren einer Phasenschleife gemäß Anspruch 1. Das Herstellen und Verwenden der Ausführungsformen der in der Offenbarung zur Erläuterung beschriebenen Beispiele werden nachfolgend in Einzelheiten beschrieben. Es sollte jedoch beachtet werden, dass die Ausführungsformen viele anwendbare erfinderische Merkmale umfassen, welche in einer großen Vielzahl spezifischer Zusammenhänge ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen dienen der Veranschaulichung und beschränken nicht den Umfang der Offenbarung.The invention relates to a method of configuring a phase loop according to claim 1. The production and use of the embodiments of the examples described in the disclosure for purposes of explanation will be described in detail below. It should be noted, however, that the embodiments encompass many applicable inventive features that can be embodied in a wide variety of specific contexts. The specific embodiments discussed are illustrative and do not limit the scope of the disclosure.
Einige Ausführungsformen haben eines oder eine Kombination der nachfolgenden Merkmale und/oder Vorteile. Eine Phasenregelschleife umfasst zwei Stufen von Schaltkreisen zwischen einem Eingangstaktsignal und einem Ausgangstaktsignal. Die erste Stufe des Schaltkreises umfasst einen Frequenzmultiplikator, und die zweite Stufe des Schaltkreises umfasst eine Phasenregelschleife mit fraktionalem N. In einigen Ausführungsformen ist die Jitter-Leistungsfähigkeit verbessert, wenn die Schleifenbandbreite des Schaltkreises der ersten Stufe kleiner ist als die Schleifenbandbreite des Schaltkreises der zweiten Stufe. Some embodiments have one or a combination of the following features and / or advantages. A phase locked loop comprises two stages of circuitry between an input clock signal and an output clock signal. The first stage of the circuit includes a frequency multiplier, and the second stage of the circuit includes a fractional N phase locked loop. In some embodiments, the jitter performance is improved if the loop bandwidth of the first stage circuit is less than the loop bandwidth of the second stage circuit ,
Ein Phasenregelschleifenschaltkreis gemäß einem Beispiel zur Erläuterung der Erfindung umfasst einen Frequenzmultiplikator mit einem ersten Takteingang und einem ersten Taktausgang und eine Phasenregelschleife mit fraktionalem N mit einem zweiten Takteingang und einem zweiten Taktausgang, wobei der erste Taktausgang des Frequenzmultiplikators elektrisch mit dem zweiten Takteingang der Phasenregelschleife mit fraktionalem N verbunden ist und eine Schleifenbandbreite des Frequenzmultiplikators geringer ist als eine Schleifenbandbreite der Phasenregelschleife mit fraktionalem N. Der Frequenzmultiplikator und/oder die Phasenregelschleife mit fraktionalem N umfassen einstellbare Optionen, welche dazu eingerichtet sind, die Schleifenbandbreite des Frequenzmultiplikators bzw. der Phasenregelschleife mit fraktionalem N anzupassen.A phase locked loop circuit according to an example for explaining the invention comprises a frequency multiplier having a first clock input and a first clock output and a fractional N phase locked loop having a second clock input and a second clock output, wherein the first clock output of the frequency multiplier is electrically connected to the second clock input of the fractional phase locked loop N and a loop bandwidth of the frequency multiplier is less than a loop bandwidth of the fractional-N phase-locked loop. The fractional-N frequency multiplier and / or phase-locked loop comprise adjustable options adapted to match the loop bandwidth of the fractional-N frequency multiplier ,
In einer bevorzugten Ausführungsform umfasst der Frequenzmultiplikator ferner eine Phasenregelschleife mit ganzzahligem N, welche einen Takteingang und einen Taktausgang aufweist, wobei der Takteingang der Phasenregelschleife mit ganzzahligem N elektrisch mit dem ersten Takteingang verbunden ist und der Taktausgang der Phasenregelschleife mit ganzzahligem N elektrisch mit dem ersten Taktausgang verbunden ist.In a preferred embodiment, the frequency multiplier further comprises an integer N phase locked loop having a clock input and a clock output, the clock input of the integer N phase locked loop electrically connected to the first clock input, and the clock output of the integer N phase locked loop electrically connected to the first clock output connected is.
In einer bevorzugten Ausführungsform umfassen der Frequenzmultiplikator und/oder die Phasenregelschleife mit fraktionalem N ferner eine Ladungspumpe und/oder einen spannungsgesteuerten Oszillator und/oder ein Schleifenfilter, wobei die einstellbaren Optionen eingerichtet sind, um die elektrischen Eigenschaften der Ladungspumpe und/oder des spannungsgesteuerten Oszillators und/oder des Schleifenfilters anzupassen.In a preferred embodiment, the frequency multiplier and / or the fractional-N phase locked loop further comprise a charge pump and / or a voltage controlled oscillator and / or a loop filter, the adjustable options being arranged to control the electrical properties of the charge pump and / or the voltage controlled oscillator and / or adapt the loop filter.
In einer bevorzugten Ausführungsform umfassen die einstellbaren Optionen einstellbare Pins, wobei logische Werte für die einstellbaren Pins vorbestimmt sind.In a preferred embodiment, the adjustable options include adjustable pins, with logical values for the adjustable pins being predetermined.
Vorzugsweise umfasst die Phasenregelschleife mit fraktionalem N ferner einen Phasen- und Frequenzdetektor sowie eine Ladungspumpe, wobei eine Ausgangstaktfrequenz des Frequenzmultiplikators geringer ist als eine Betriebsfrequenz des Phasen- und Frequenzdetektors und der Ladungspumpe der Phasenregelschleife mit fraktionalem N.Preferably, the fractional N phase locked loop further comprises a phase and frequency detector and a charge pump, wherein an output clock frequency of the frequency multiplier is less than an operating frequency of the phase and frequency detector and the charge pump of the fractional N phase locked loop.
In einem zweiten Aspekt ist ein Beispiel zur Erläuterung der Erfindung gerichtet auf einen Phasenregelschleifenschaltkreis mit einer ersten Phasenregelschleife mit fraktionalem N, welche einen ersten Takteingang und einen ersten Taktausgang aufweist, und einer zweiten Phasenregelschleife mit fraktionalem N, welche einen zweiten Takteingang und einen zweiten Taktausgang aufweist, sowie mit einem Frequenzmultiplikator, welcher einen dritten Takteingang und einen dritten Taktausgang aufweist, wobei der dritte Taktausgang des Frequenzmultiplikators elektrisch mit dem ersten Takteingang der ersten Phasenregelschleife mit fraktionalem N verbunden ist, um eine erste Phasenregelschleife auszubilden, und der dritte Taktausgang des Frequenzmultiplikators elektrisch mit dem zweiten Takteingang der zweiten Phasenregelschleife mit fraktionalem N verbunden ist, um eine zweite Phasenregelschleife auszubilden, und ein vierter Taktausgang der ersten Phasenregelschleife elektrisch mit dem ersten Taktausgang der ersten Phasenregelschleife mit fraktionalem N verbunden ist und ein fünfter Taktausgang der zweiten Phasenregelschleife elektrisch mit dem zweiten Taktausgang der zweiten Phasenregelschleife mit fraktionalem N verbunden ist, wobei eine Schleifenbandbreite des Frequenzmultiplikators geringer ist als eine Schleifenbandbreite jeder der Phasenregelschleifen mit fraktionalem N in der ersten und zweiten Phasenregelschleife.In a second aspect, an example for explaining the invention is directed to a phase locked loop circuit having a first fractional N phase locked loop having a first clock input and a first clock output and a second fractional N phase locked loop having a second clock input and a second clock output and a frequency multiplier having a third clock input and a third clock output, wherein the third clock output of the frequency multiplier is electrically connected to the first clock input of the first fractional N phase locked loop to form a first phase locked loop, and the third clock output of the frequency multiplier is electrically connected the second clock input of the second phase locked loop is connected to fractional N to form a second phase locked loop, and a fourth clock output of the first phase locked loop is electrically connected to the first clock a fifth clock output of the second phase locked loop is electrically connected to the second clock output of the second fractional N phase locked loop, wherein a loop bandwidth of the frequency multiplier is less than a loop bandwidth of each of the fractional N phase locked loops in the first and second phase locked loop.
In einer bevorzugten Ausführungsform umfasst der Frequenzmultiplikator ferner eine Phasenregelschleife mit ganzzahligem N, welche einen Takteingang und einen Taktausgang aufweist, wobei der Takteingang der Phasenregelschleife mit ganzzahligem N elektrisch mit dem dritten Takteingang verbunden ist und der Taktausgang der Phasenregelschleife mit ganzzahligem N elektrisch mit dem dritten Taktausgang verbunden ist.In a preferred embodiment, the frequency multiplier further comprises an integer N phase locked loop having a clock input and a clock output, the clock input of the integer N phase locked loop electrically connected to the third clock input, and the clock output of the integer N phase locked loop electrically connected to the third clock output connected is.
Vorzugsweise weisen der Frequenzmultiplikator und/oder die erste Phasenregelschleife mit fraktionalem N und/oder die zweite Phasenregelschleife mit fraktionalem N einstellbare Optionen auf, welche dazu eingerichtet sind, die Schleifenbandbreite des Frequenzmultiplikators bzw. der ersten Phasenregelschleife mit fraktionalem N bzw. der zweiten Phasenregelschleife mit fraktionalem N zu bestimmen.Preferably, the frequency multiplier and / or the first fractional-N phase-locked loop and / or the second fractional-N phase-locked loop have tunable options adapted to the loop bandwidth of the fractional N first frequency-locked loop and the second fractional-phase phase locked loop, respectively N to determine.
In einer bevorzugten Ausführungsform umfasst der Frequenzmultiplikator und/oder die erste Phasenregelschleife mit fraktionalem N und/oder die zweite Phasenregelschleife mit fraktionalem N ferner eine Ladungspumpe und/oder einen spannungsgesteuerten Oszillator und/oder ein Schleifenfilter, wobei die einstellbaren Operationen eingerichtet sind, um die Ladungspumpe und/oder den spannungsgesteuerten Oszillator und/oder das Schleifenfilter in dem Frequenzmultiplikator und/oder der ersten Phasenregelschleife mit fraktionalem N und/oder der zweiten Phasenregelschleife mit fraktionalem N anzupassen.In a preferred embodiment, the frequency multiplier and / or the first fractional N phase locked loop and / or the second fractional N phase locked loop further comprise a charge pump and / or a voltage controlled oscillator and / or a loop filter, wherein the adjustable operations are arranged to match the charge pump and / or the voltage controlled oscillator and / or the loop filter in the frequency multiplier and / or the first fractional N phase locked loop and / or the second fractional N phase locked loop.
In einer bevorzugten Ausführungsform umfassen die einstellbaren Optionen einstellbare Pins, wobei logische Werte für die einstellbaren Pins vorbestimmt sind.In a preferred embodiment, the adjustable options include adjustable pins, with logical values for the adjustable pins being predetermined.
Vorzugsweise sind die einstellbaren Pins elektrisch mit Datenausgängen nichtflüchtiger Speicher verbunden.Preferably, the adjustable pins are electrically connected to data outputs of nonvolatile memory.
In einer bevorzugten Ausführungsform ist der vierte Taktausgang elektrisch mit einer ersten Gruppe von Schaltkreisen verbunden, und der fünfte Taktausgang ist elektrisch mit einer zweiten Gruppe von Schaltkreisen verbunden.In a preferred embodiment, the fourth clock output is electrically connected to a first group of circuits, and the fifth clock output is electrically connected to a second group of circuits.
In einer bevorzugten Ausführungsform sind der vierte Taktausgang und der fünfte Taktausgang elektrisch mit einer ersten Gruppe von Schaltkreisen verbunden.In a preferred embodiment, the fourth clock output and the fifth clock output are electrically connected to a first group of circuits.
Die Erfindung bezieht sich auf ein Verfahren zum Konfigurieren einer Phasenregelschleife mit den Schritten des Berechnens eines Teilerverhältnisses eines Rückkopplungszweigs eines Schaltkreises einer ersten Stufe der Phasenregelschleife, des Berechnens eines Teilerverhältnisses eines Rückkopplungszweigs eines Schaltkreises einer zweiten Stufe der Phasenregelschleife, des Bestimmens eines Ladungspumpenstromes und/oder einer Verstärkung eines spannungsgesteuerten Oszillators und/oder einer Schleifenfilterkapazität des Schaltkreises der ersten Stufe und/oder des Schaltkreises der zweiten Stufe der Phasenregelschleife, so dass ein Bandbreitenverhältnis der Phasenregelschleife geringer als 1 ist, und des Anpassens einstellbarer Optionen des Ladungspumpenstromes und/oder der Verstärkung des spannungsgesteuerten Oszillators und/oder des Schleifenfilters des Schaltkreises der ersten Stufe und/oder des Schaltkreises der zweiten Stufe der Phasenregelschleife, so dass ein Bandbreitenverhältnis der Phasenregelschleife weiterhin kleiner als 1 ist.The invention relates to a method of configuring a phase-locked loop comprising the steps of calculating a divider ratio of a feedback loop of a first-stage circuit of the phase locked loop, calculating a divider ratio of a feedback loop of a second stage circuit of the phase locked loop, determining a charge pump current, and / or Amplifying a voltage controlled oscillator and / or a loop filter capacitance of the first stage circuit and / or the second stage circuit of the phase locked loop such that a bandwidth ratio of the phase locked loop is less than one, and adjusting adjustable options of the charge pump current and / or gain of the voltage controlled one Oscillator and / or the loop filter of the first stage circuit and / or the circuit of the second stage of the phase locked loop, so that a Bandbreitenverh is ltnis the phase-locked loop further less than 1.
In einer bevorzugten Ausführungsform umfasst der Schaltkreis der ersten Stufe der Phasenregelschleife eine Phasenregelschleife mit ganzzahligem N, wobei ein Takteingang der Phasenregelschleife mit ganzzahligem N elektrisch mit einem Takteingang des Schaltkreises der ersten Stufe der Phasenregelschleife verbunden ist und ein Taktausgang der Phasenregelschleife mit ganzzahligem N elektrisch mit einem Taktausgang des Schaltkreises der ersten Stufe der Phasenregelschleife verbunden ist.In a preferred embodiment, the first stage circuit of the phase locked loop comprises an integer N phase locked loop, wherein a clock input of the integer N phase locked loop is electrically connected to a clock input of the first stage circuit of the phase locked loop and a clock output of the integer N phase locked loop is electrically connected to one Clock output of the circuit of the first stage of the phase locked loop is connected.
Vorzugsweise umfasst der Schaltkreis der zweiten Stufe ferner einen Phasen- und Frequenzdetektor sowie eine Ladungspumpe, wobei eine Ausgangstaktfrequenz des Schaltkreises der ersten Stufe geringer ist als eine Betriebsfrequenz des Phasen- und Frequenzdetektors und der Ladungspumpe des Schaltkreises der zweiten Stufe.Preferably, the second stage circuit further comprises a phase and frequency detector and a charge pump, wherein an output clock frequency of the first stage circuit is less than an operating frequency of the phase and frequency detector and the charge pump of the second stage circuit.
In einer bevorzugten Ausführungsform umfasst der Schaltkreis der zweiten Stufe der Phasenregelschleife eine Phasenregelschleife mit fraktionalem N, wobei ein Takteingang der Phasenregelschleife mit fraktionalem N elektrisch mit einem Takteingang des Schaltkreises der zweiten Stufe der Phasenregelschleife verbunden ist und ein Taktausgang der Phasenregelschleife mit fraktionalem N elektrisch mit einem Taktausgang des Schaltkreises der zweiten Stufe der Phasenregelschleife verbunden ist.In a preferred embodiment, the second stage circuit of the phase locked loop comprises a fractional N phase locked loop, wherein a clock input of the fractional N phase locked loop is electrically connected to a clock input of the second stage circuit of the phase locked loop and a clock output of the fractional N phase locked loop is electrically connected to one Clock output of the circuit of the second stage of the phase locked loop is connected.
Vorzugsweise umfassen die einstellbaren Optionen einstellbare Pins, wobei logische Werte der einstellbaren Pins vorbestimmt sind.Preferably, the adjustable options include adjustable pins, wherein logical values of the adjustable pins are predetermined.
In einer bevorzugten Ausführungsform sind die einstellbaren Pins mit Datenausgängen nichtflüchtiger Speicher verbunden.In a preferred embodiment, the adjustable pins are connected to data outputs of nonvolatile memory.
1A ist ein Blockdiagramm einer Phasenregelschleife 100 gemäß einiger beispielhafter Ausführungsformen. Die Phasenregelschleife 100 umfasst zwei Stufen von Schaltkreisen zwischen einem Eingangstaktsignal Fin 130 und einem Ausgangstaktsignal Fout 140. Der Schaltkreis der ersten Stufe der Phasenregelschleife 100 umfasst einen Frequenzmultiplikator 110, und der Schaltkreis der zweiten Stufe der Phasenregelschleife 100 umfasst eine fraktionale N-Typ-Phasenregelschleife 120. Der Frequenzmultiplikator 110 empfängt ein Eingangstaktsignal Fin 130 und erzeugt ein internes Taktsignal Finternal 115 mit einer Taktfrequenz, welche ein ganzzahliges Vielfaches der Taktfrequenz des Eingangstaktsignals Fin 130 ist. Das interne Taktsignal Finternal 115 dient als ein Eingangstaktsignal der fraktionalen N-Typ-Phasenregelschleife 120. Die fraktionale N-Typ-Phasenregelschleife 120 erzeugt einen Ausgangstakt bei dem Ausgangstaktsignal Fout 140. In einigen Ausführungsformen ist die Taktfrequenz bei dem Ausgangstaktsignal Fout 140 größer als die Taktfrequenz bei dem internen Taktsignal Finternal 115. In einigen Ausführungsformen ist die Taktfrequenz bei dem internen Taktsignal Finternal 115 größer als die Taktfrequenz bei dem Eingangstaktsignal Fin 130. 1A is a block diagram of a phase locked loop 100 according to some example embodiments. The phase locked loop 100 comprises two stages of circuits between an input clock signal F in 130 and an output clock signal F out 140 , The first stage circuit of the phase locked loop 100 includes a frequency multiplier 110 , and the second stage circuit of the phase locked loop 100 includes a fractional N-type phase locked loop 120 , The frequency multiplier 110 receives an input clock signal F in 130 and generates an internal clock signal F internal 115 with a clock frequency which is an integer multiple of the clock frequency of the input clock signal F in 130 is. The internal clock signal F internal 115 serves as an input clock signal of the fractional N-type phase locked loop 120 , The fractional N-type phase locked loop 120 generates an output clock at the output clock signal Fout 140 , In some embodiments, the clock frequency at the output clock signal is F out 140 greater than the clock frequency at the internal clock signal F internal 115 , In some embodiments, the clock frequency is at the internal clock signal F internal 115 greater than the clock frequency at the input clock signal F in 130 ,
Die Ausgangstaktfrequenz des Frequenzmultiplikators 110 bei dem Signal Finternal 115 ist dazu eingerichtet, niedriger zu sein als die maximale Betriebsfrequenz eines Phasen- und Frequenzdetektors (Phase and Frequency Detector, PFD) und einer Ladungspumpe (Charge Pump, CP) der Phasenregelschleife mit fraktionalem N 120. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 110 eine Phasenregelschleife mit ganzzahligem N. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 110 eine weitere Phasenregelschleife mit fraktionalem N, welche dazu eingerichtet ist, ein ähnliches Verhalten wie die Phasenregelschleife mit ganzzahligem N zu zeigen, um eine bessere Jitter-Leistungsfähigkeit zu erreichen. In solchen Ausführungsformen ist der Sigma-Delta-Modulator der weiteren Phasenregelschleife mit fraktionalem N ausgeschaltet, um zu verhindern, dass der Sigma-Delta-Modulator ein zusätzliches Quantisierungsrauschen erzeugt.The output clock frequency of the frequency multiplier 110 at the signal F internal 115 is set to be lower than the maximum operating frequency of a phase and Frequency detector (Phase and Frequency Detector, PFD) and a charge pump (Charge Pump, CP) of the phase-locked loop with fractional N 120 , In some embodiments, the frequency multiplier includes 110 an integer N phase locked loop. In some embodiments, the frequency multiplier comprises 110 another fractional-N phase-locked loop designed to exhibit similar behavior to the integer-N phase-locked loop to achieve better jitter performance. In such embodiments, the sigma-delta modulator of the further fractional-N phase-locked loop is turned off to prevent the sigma-delta modulator from generating additional quantization noise.
1B ist ein Blockdiagramm einer Phasenregelschleife mit fraktionalem N 120 gemäß einiger Ausführungsformen. Die Phasenregelschleife mit fraktionalem N 120 wurde in verschiedenen bestehenden Ansätzen verwendet. Die Phasenregelschleife mit fraktionalem N 120 umfasst einen Phasen- und Frequenzdetektor (Phase and Frequency Detector, PFD) 160, eine Ladungspumpe (Charge Pump, CP) 162, ein Schleifenfilter (Loop Filter, LF) 164, einen spannungsgesteuerten Oszillator (Voltage-Controlled Oscillator, VCO) 166, einen Teiler (Divider, DIV) 168 und einen Sigma-Delta-Modulator (Sigma Delta Modulator, SDM) 170. Der Phasen- und Frequenzdetektor 160 empfängt zwei Eingänge, ein Quellentaktsignal 190 und ein lokales Taktsignal 186, welches eine geteilte Version eines Ausgangstakts des spannungsgesteuerten Oszillators 166 an der elektrischen Verbindung 195 ist. Der Phasen- und Frequenzdetektor 160 bestimmt den relativen Phasenunterschied zwischen dem Quellentaktsignal 190 und dem lokalen Taktsignal 186 und gibt ein Signal aus, welches dem Phasenunterschied proportional ist und durch die elektrische Verbindung 180 in die Ladungspumpe 162 eingespeist wird. Die Ladungspumpe 162 wandelt das Eingangssignal in eine analoge Spannung um und speist diese analoge Spannung durch eine elektrische Verbindung 182 in das Schleifenfilter 164 ein. Das Schleifenfilter 164 ist ein Tiefpassfilter, welches die Hochfrequenzkomponenten in der analogen Spannung entfernt und durch die elektrische Verbindung 184 eine Steuerspannung an den spannungsgesteuerten Oszillator 166 ausgibt. Der spannungsgesteuerte Oszillator 166 erhöht oder vermindert die Frequenz des Ausgangstaktes an der elektrischen Verbindung 195 gemäß der entsprechenden erhöhten oder verminderten Steuerspannung. Der Teiler 168 empfängt den Ausgangstakt an der elektrischen Verbindung 195 und stellt das lokale Taktsignal 186 an den Phasen- und Frequenzdetektor 160 bereit. Die Frequenz des lokalen Taktsignals 186 wird in einem vorbestimmten Verhältnis von der Frequenz des Ausgangstaktes an der elektrischen Verbindung 195 geteilt. Der Sigma-Delta-Modulator 170 wird zum Erzeugen eines pseudozufälligen Bitmusters 188 verwendet, um das Teilungsverhältnis des Teilers 168 zwischen zwei Teilungen zu schalten. Auf diese Weise kann ein fraktionales Teilungsverhältnis erreicht werden. In der in 1A gezeigten Anwendung empfängt die Phasenregelschleife 120 darüber hinaus das interne Taktsignal Finternal 115 als das Quellentaktsignal 190 und erzeugt das Ausgangstaktsignal Fout 140 an der elektrischen Verbindung 195. 1B is a block diagram of a fractional N phase locked loop 120 according to some embodiments. The phase locked loop with fractional N 120 was used in various existing approaches. The phase locked loop with fractional N 120 includes a phase and frequency detector (PFD) 160 , a charge pump (charge pump, CP) 162 , a loop filter (Loop Filter, LF) 164 , a voltage controlled oscillator (Voltage Controlled Oscillator, VCO) 166 , a divider (Divider, DIV) 168 and a sigma-delta modulator (Sigma Delta Modulator, SDM) 170 , The phase and frequency detector 160 receives two inputs, one source clock signal 190 and a local clock signal 186 , which is a divided version of an output clock of the voltage controlled oscillator 166 at the electrical connection 195 is. The phase and frequency detector 160 determines the relative phase difference between the source clock signal 190 and the local clock signal 186 and outputs a signal which is proportional to the phase difference and through the electrical connection 180 in the charge pump 162 is fed. The charge pump 162 converts the input signal into an analog voltage and feeds this analog voltage through an electrical connection 182 into the loop filter 164 one. The loop filter 164 is a low pass filter which removes the high frequency components in the analog voltage and through the electrical connection 184 a control voltage to the voltage controlled oscillator 166 outputs. The voltage controlled oscillator 166 increases or decreases the frequency of the output clock at the electrical connection 195 according to the corresponding increased or decreased control voltage. The divider 168 receives the output clock at the electrical connection 195 and sets the local clock signal 186 to the phase and frequency detector 160 ready. The frequency of the local clock signal 186 is at a predetermined ratio of the frequency of the output clock at the electrical connection 195 divided. The sigma-delta modulator 170 is used to generate a pseudorandom bit pattern 188 used the dividing ratio of the divider 168 to switch between two divisions. In this way, a fractional division ratio can be achieved. In the in 1A The application shown receives the phase locked loop 120 In addition, the internal clock signal F internal 115 as the source clock signal 190 and generates the output clock signal Fout 140 at the electrical connection 195 ,
2 ist ein Diagramm der Jitter-Leistungsfähigkeit der Phasenregelschleife in Abhängigkeit eines Bandbreitenverhältnisses der Phasenregelschleife 100 in 1A und eine Phasenregelschleife mit fraktionalem N, wie der Phasenregelschleife 120 in 1B. Die Y-Achse zeigt die PLL-Jitter-Leistungsfähigkeiten an. Ein kleinerer Wert an der Y-Achse zeigt eine bessere Jitter-Leistungsfähigkeit an. Die X-Achse zeigt ein Bandbreitenverhältnis der Schleifenbandbreite des Schaltkreises der ersten Stufe 110 der Phasenregelschleife 100 zu der Schleifenbandbreite des Schaltkreises der zweiten Stufe 120 der Phasenregelschleife 100 an. Die Kurve 220 entspricht der Phasenregelschleife 100 in 1. Die Kurve 210 entspricht der Phasenregelschleife mit fraktionalem N 120 in 1B. Die Phasenregelschleife 120 in 1B ist ein Schaltkreis mit einer Stufe, so dass für die Phasenregelschleife 120 kein Bandbreitenverhältnis existiert. Die Jitter-Leistungsfähigkeit der Phasenregelschleife mit fraktionalem N wird dennoch in der Kurve 210 als eine konstante Linie unabhängig vom Bandbreitenverhältnis dargestellt, um einen visuellen Vergleich zwischen den Leistungsfähigkeiten der Phasenregelschleife 100 und der Phasenregelschleife 120 allein zu erleichtern. Wie veranschaulichend in 2 gezeigt ist, ist die Jitter-Leistungsfähigkeit, welche durch die Kurve 220 dargestellt wird, kleiner als die Jitter-Leistungsfähigkeit, welche durch die Kurve 210 dargestellt wird, wenn das Bandbreitenverhältnis in der X-Achse kleiner als 1 ist. Als Ergebnis ist die Jitter-Leistungsfähigkeit der Phasenregelschleife 100 in 1A besser als diejenige einiger anderer bestehender Ansätze, wenn das Bandbreitenverhältnis kleiner als 1 ist. Wenn die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 der Phasenregelschleife 100 in 1A kleiner als die Schleifenbandbreite des Schaltkreises der zweiten Stufe 120 der Phasenregelschleife 100 in 1A ist, ist das Bandbreitenverhältnis der Phasenregelschleife 100 kleiner als 1. Gemäß dem Diagramm in 2 ist die Jitter-Leistungsfähigkeit der Phasenregelschleife 100 in 1A besser, wenn das Bandbreitenverhältnis kleiner als 0,6 ist. Als Ergebnis wird in einigen Ausführungsformen ein Bandbreitenverhältnis von ungefähr 0,6 oder weniger für die Phasenregelschleife 100 gewählt. Andere Werte für das Bandbreitenverhältnis liegen jedoch innerhalb des Umfangs verschiedener Ausführungsformen. Jeder Wert des Bandbreitenverhältnisses für eine bestimmte Phasenregelschleife und/oder Technologie wird gewählt, indem ein entsprechendes Diagramm, wie es veranschaulichend in 2 gezeigt ist, analysiert wird. 2 Figure 12 is a graph of the jitter performance of the phase locked loop versus a bandwidth ratio of the phase locked loop 100 in 1A and a fractional N phase locked loop such as the phase locked loop 120 in 1B , The Y axis indicates the PLL jitter capabilities. A smaller value on the Y axis indicates better jitter performance. The X-axis shows a bandwidth ratio of the loop bandwidth of the first-stage circuit 110 the phase locked loop 100 to the loop bandwidth of the second stage circuit 120 the phase locked loop 100 at. The curve 220 corresponds to the phase locked loop 100 in 1 , The curve 210 corresponds to the fractional N phase locked loop 120 in 1B , The phase locked loop 120 in 1B is a circuit with a stage, so that for the phase locked loop 120 no bandwidth ratio exists. The jitter efficiency of the fractional N phase locked loop still becomes in the curve 210 as a constant line independent of the bandwidth ratio, to provide a visual comparison between the capabilities of the phase locked loop 100 and the phase locked loop 120 alone to facilitate. As illustrated in FIG 2 is the jitter performance which is shown by the curve 220 less than the jitter efficiency, which is represented by the curve 210 is shown when the bandwidth ratio in the X-axis is less than 1. As a result, the jitter performance of the phase locked loop is 100 in 1A better than some other existing approaches if the bandwidth ratio is less than one. When the loop bandwidth of the first stage circuit 110 the phase locked loop 100 in 1A smaller than the loop bandwidth of the second stage circuit 120 the phase locked loop 100 in 1A is, is the bandwidth ratio of the phase locked loop 100 less than 1. According to the diagram in 2 is the jitter efficiency of the phase locked loop 100 in 1A better if the bandwidth ratio is less than 0.6. As a result, in some embodiments, a bandwidth ratio of about 0.6 or less for the phase locked loop 100 selected. However, other bandwidth ratio values are within the scope of various embodiments. Each value of the bandwidth ratio for one certain phase-locked loop and / or technology is chosen by providing a corresponding diagram as illustrated in FIG 2 shown is analyzed.
Die Schleifenbandbreiten des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 der Phasenregelschleife in 1A werden gemäß der nachfolgenden Gleichung bestimmt. Schleifenbandbreite Fbw = (Ip × Kvco × Reff)/(2π × Ceff × Nf), (1) wobei Ip einen Ladungspumpenstrom darstellt, Kvco eine Verstärkung des spannungsgesteuerten Oszillators darstellt, Reff und Ceff einen entsprechenden effektiven Widerstandswert bzw. effektiven Kapazitätswert in dem Schleifenfilter darstellen und Nf ein Teilerverhältnis eines Rückkopplungszweigs darstellt.The loop bandwidths of the first stage circuit 110 and the second stage circuit 120 the phase locked loop in 1A are determined according to the following equation. Loop bandwidth F bw = (I p × K vco × R eff ) / (2π × C eff × N f ), (1) where I p represents a charge pump current , K vco represents a gain of the voltage controlled oscillator, R eff and C eff represent a corresponding effective resistance value in the loop filter and N f represents a divider ratio of a feedback branch.
Gemäß der vorangehenden Gleichung werden verschiedene Parameter zum Bestimmen der Schleifenbandbreite des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 der Phasenregelschleife 100 in 1A verwendet. Beispielhafte Parameter umfassen den Ladungspumpenstrom, die Verstärkung des spannungsgesteuerten Oszillators, die Kapazität des Schleifenfilters, das Teilungsverhältnis des Rückkopplungspfades usw. In einigen Ausführungsformen werden sowohl die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 auf der Grundlage der Gleichung (1) und durch Einstellen eines oder einer Kombination der Parameter bestimmt, so dass die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 geringer als die Schleifenbandbreite des Schaltkreises der zweiten Stufe 120 ist. Mit anderen Worten werden die Parameter derart eingestellt, dass das Bandbreitenverhältnis der Phasenregelschleife 100 geringer als 1 ist. In einigen Ausführungsformen ist die Schleifenbandbreite dem Ladungspumpenstrom und der Verstärkung des spannungsgesteuerten Oszillators direkt proportional. Im Gegensatz dazu ist die Schleifenbandbreite den Kapazitäten des Schleifenfilters und dem Teilerverhältnis des Rückkopplungszweigs umgekehrt proportional. In einigen Ausführungsformen werden diese Parameter bestimmt und eingestellt, bevor Dies, welche die Phasenregelschleife in 1A umfassen, unter Berücksichtigung der Designspezifikationen einschließlich der Die-Flächen, Leistungsaufnahme, Leistungsfähigkeit usw. hergestellt werden. Beispielsweise wird nach dem Bestimmen der Schleifenbandbreiten des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 der Kapazitätswert des Schleifenfilters des Schaltkreises der ersten Stufe 110 der Phasenregelschleife 100 in 1A erhöht, so dass die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 der Phasenregelschleife 100 in 1A kleiner ist. Andererseits wird der Kapazitätswert des Schleifenfilters des Schaltkreises der ersten Stufe 110 der Phasenregelschleife 100 in 1A herabgesetzt, so dass die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 der Phasenregelschleife in 1A größer ist. Als Ergebnis werden der Ladungspumpenstrom, die Verstärkung des spannungsgesteuerten Oszillators, der Kapazitätswert des Schleifenfilters und/oder das Teilerverhältnis des Rückkopplungszweigs in Abhängigkeit ihrer jeweiligen Beziehung zu der Schleifenbandbreite bestimmt und/oder eingestellt, um die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 zu erhöhen oder herabzusetzen. In ähnlicher Weise werden der Ladungspumpenstrom, die Verstärkung des spannungsgesteuerten Oszillators, der Kapazitätswert des Schleifenfilters und/oder das Teilerverhältnis des Rückkopplungszweigs bestimmt und/oder eingestellt, um die Schleifenbandbreite des Schaltkreises der zweiten Stufe 120 zu erhöhen oder herabzusetzen. Während des Verfahrens des Bestimmens und Einstellens der Schleifenbandbreite des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 wird die Schleifenbandbreite des Schaltkreises der ersten Stufe 110 kleiner gehalten als die Schleifenbandbreite des Schaltkreises der zweiten Stufe 120. In einigen Ausführungsformen werden den entsprechenden Parametern vorbestimmte Toleranzen hinzufügt, um Variationen der Vorrichtungsmodelle und des Verfahrens auszugleichen. Die vorbestimmten Toleranzen variieren in Abhängigkeit vom Schaltkreisdesign, dem Layout und den Technologieknoten. Ein Beispiel einer vorbestimmten Toleranz ist 15%. Andere Toleranzen liegen innerhalb des Umfangs unterschiedlicher Ausführungsformen.According to the above equation, various parameters are determined for determining the loop bandwidth of the first-stage circuit 110 and the second stage circuit 120 the phase locked loop 100 in 1A used. Exemplary parameters include the charge pump current, the gain of the voltage controlled oscillator, the capacitance of the loop filter, the dividing ratio of the feedback path, etc. In some embodiments, both the loop bandwidth of the first stage circuit 110 and the second stage circuit 120 on the basis of equation (1) and by adjusting one or a combination of the parameters so that the loop bandwidth of the first stage circuit 110 less than the loop bandwidth of the second stage circuit 120 is. In other words, the parameters are set such that the bandwidth ratio of the phase locked loop 100 is less than 1. In some embodiments, the loop bandwidth is directly proportional to the charge pump current and the gain of the voltage controlled oscillator. In contrast, the loop bandwidth is inversely proportional to the capacitances of the loop filter and the divider ratio of the feedback branch. In some embodiments, these parameters are determined and set before that which the phase locked loop in 1A include, taking into account design specifications including die areas, power consumption, performance, etc. For example, after determining the loop bandwidths of the first stage circuit 110 and the second stage circuit 120 the capacitance value of the loop filter of the first stage circuit 110 the phase locked loop 100 in 1A increases, so that the loop bandwidth of the circuit of the first stage 110 the phase locked loop 100 in 1A is smaller. On the other hand, the capacitance value of the loop filter of the first stage circuit becomes 110 the phase locked loop 100 in 1A lowered, so that the loop bandwidth of the circuit of the first stage 110 the phase locked loop in 1A is larger. As a result, the charge pump current, the gain of the voltage controlled oscillator, the capacitance value of the loop filter, and / or the divider ratio of the feedback branch are determined and / or adjusted depending on their respective relationship to the loop bandwidth, around the loop bandwidth of the first stage circuit 110 increase or decrease. Similarly, the charge pump current, the gain of the voltage controlled oscillator, the capacitance value of the loop filter and / or the divider ratio of the feedback branch are determined and / or adjusted to the loop bandwidth of the second stage circuit 120 increase or decrease. During the process of determining and adjusting the loop bandwidth of the first stage circuit 110 and the second stage circuit 120 becomes the loop bandwidth of the first stage circuit 110 kept smaller than the loop bandwidth of the second stage circuit 120 , In some embodiments, predetermined tolerances are added to the respective parameters to compensate for variations of the device models and the method. The predetermined tolerances vary depending on the circuit design, layout, and technology node. An example of a predetermined tolerance is 15%. Other tolerances are within the scope of different embodiments.
In einigen Ausführungsformen umfassen Schaltkreise der Ladungspumpe, des spannungsgesteuerten Oszillators und/oder des Schleifenfilters der Phasenregelschleife 100 in 1A einstellbare Optionen. Im Ergebnis können der Ladungspumpenstrom, die Verstärkung des spannungsgesteuerten Oszillators, die Kapazitätswerte des Schleifenfilters usw. weiter feineingestellt werden, nachdem Dies mit der Phasenregelschleife 100 hergestellt wurden. In einigen Ausführungsformen umfasst wenigstens die Ladungspumpe oder der spannungsgesteuerte Oszillator oder das Schleifenfilter in wenigstens dem Schaltkreis der ersten Stufe 110 oder dem Schaltkreis der zweiten Stufe 120 der Phasenregelschleife 100 einstellbare Optionen.In some embodiments, circuits of the charge pump, the voltage controlled oscillator, and / or the loop filter include the phase locked loop 100 in 1A adjustable options. As a result, the charge pump current, the gain of the voltage controlled oscillator, the capacitance values of the loop filter, etc., can be further fine-tuned after this with the phase locked loop 100 were manufactured. In some embodiments, at least the charge pump or the voltage controlled oscillator or loop filter in at least the first stage circuit comprises 110 or the second stage circuit 120 the phase locked loop 100 adjustable options.
3A ist ein schematisches Diagramm eines Ladungspumpenschaltkreises 300A mit einstellbaren Optionen, um gemäß einiger beispielhafter Ausführungsformen einen Ladungspumpenstrom zu erzeugen. Der Ladungspumpenschaltkreis 300A ist in dem Schaltkreis der ersten Stufe 110 und in dem Schaltkreis der zweiten Stufe 120, die in 1A dargestellt sind, verwendbar. Der Ladungspumpenschaltkreis 300A umfasst einen Stromspiegelschaltkreis 310 und einen Pumpenstromerzeugungsschaltkreis 320. Der Stromspiegelschaltkreis 310 umfasst einen Referenzstrom Iref 312. Der Pumpenstromerzeugungsschaltkreis 320 umfasst PMOS-Transistoren 331, 332, 333, 334, 335 und 336 und NMOS-Transistoren 341, 342, 343, 344, 345 und 346. Die Transistorgröße der Transistoren 332 und 342 ist der Transistorgröße der Transistoren 314 und 316 in dem Stromspiegelschaltkreis 310 ähnlich. Die Transistorgröße der Transistoren 334 und 344 ist zweimal größer als die Transistorgröße der Transistoren 314 und 316 in dem Stromspiegelschaltkreis 310. Die Transistorgröße (messbar als Gate-Breite × Gate-Länge) der Transistoren 336 und 346 ist viermal größer als die Transistorgröße der Transistoren 314 und 316 in dem Stromspiegelschaltkreis 310. Der Pumpenstromerzeugungsschaltkreis 320 umfasst einen Ausgangsstrom Iout 322. 3A FIG. 10 is a schematic diagram of a charge pump circuit. FIG 300A with adjustable options to generate a charge pump current according to some example embodiments. The charge pump circuit 300A is in the first stage circuit 110 and in the second stage circuit 120 , in the 1A are shown, usable. Of the Charge pump circuit 300A includes a current mirror circuit 310 and a pump power generation circuit 320 , The current mirror circuit 310 comprises a reference current I ref 312 , The pump power generation circuit 320 includes PMOS transistors 331 . 332 . 333 . 334 . 335 and 336 and NMOS transistors 341 . 342 . 343 . 344 . 345 and 346 , The transistor size of the transistors 332 and 342 is the transistor size of the transistors 314 and 316 in the current mirror circuit 310 similar. The transistor size of the transistors 334 and 344 is twice larger than the transistor size of the transistors 314 and 316 in the current mirror circuit 310 , The transistor size (measurable as the gate width × gate length) of the transistors 336 and 346 is four times larger than the transistor size of the transistors 314 and 316 in the current mirror circuit 310 , The pump power generation circuit 320 comprises an output current I out 322 ,
In einigen Ausführungsformen sind einstellbare Pins S0, S1, S2 mit Datenausgängen nichtflüchtiger Speicher, wie beispielsweise Flash-Speicher, elektrisch verbunden oder gekoppelt oder von ihnen angesteuert. Die Datenausgänge der Speicher stellen Signale bereit, welche an den einstellbaren Pins S0, S1, S2 logische Werte setzen. In einigen Ausführungsformen werden die Inhalte der Speicher, welche den einstellbaren Pins S0, S1, S2 entsprechen, in einem Verfahren der Chip-Herstellung, beispielsweise der Wafer-Teststufe oder der End-Teststufe o. ä., bestimmt. Einmal bestimmt, werden die Werte der einstellbaren Pins in den nichtflüchtigen Speichern gespeichert, und die Werte werden ausgelesen und an die einstellbaren Pins angelegt, wenn das System hochgefahren wird. Mit anderen Worten haben die einstellbaren Pins S0, S1, S2 entsprechende logische Werte beim Hochfahren des Systems.In some embodiments, adjustable pins S0, S1, S2 are electrically coupled or coupled to or driven by nonvolatile memory data outputs, such as flash memory. The data outputs of the memory provide signals which set logical values on the adjustable pins S0, S1, S2. In some embodiments, the contents of the memories corresponding to the adjustable pins S0, S1, S2 are determined in a method of chip fabrication, for example, the wafer test stage or the end test stage or the like. Once determined, the values of the adjustable pins are stored in the nonvolatile memories and the values are read out and applied to the adjustable pins when the system is powered up. In other words, the adjustable pins S0, S1, S2 have corresponding logical values at start-up of the system.
Der einstellbare Pin S0B ist eine logische Inversion des einstellbaren Pins S0. Der einstellbare Pin S1B ist eine logische Inversion des einstellbaren Pins S1. Der einstellbare Pin S2B ist eine logische Inversion des einstellbaren Pins S2. Wenn S0, S1, S2 auf 1, 0, 0 eingestellt sind, sind S0B, S1B, S2B auf 0, 1, 1 eingestellt. Die Transistoren 331 und 341 in dem Pumpenstromerzeugungsschaltkreis 320 werden eingeschaltet, und die Transistoren 333, 335, 343 und 345 in dem Pumpenstromerzeugungsschaltkreis 320 werden ausgeschaltet. Der Ausgangsstrom Iout 322 ist dem Referenzstrom Iref 312 in dem Stromspiegelschaltkreis 310 ähnlich. Wenn S0, S1, S2 auf 0, 1, 0 eingestellt sind, sind S0B, S1B, S2B auf 1, 0, 1 eingestellt. Die Transistoren 333 und 343 in dem Pumpenstromerzeugungsschaltkreis 320 werden eingeschaltet, und die Transistoren 331, 335, 341 und 345 in dem Pumpenstromerzeugungsschaltkreis 320 werden ausgeschaltet. Der Ausgangsstrom Iout 322 ist dem Zweifachen des Referenzstroms Iref 312 in dem Stromspiegelschaltkreis 310 ähnlich. Wenn S0, S1, S2 auf 0, 0, 1 eingestellt sind, sind S0B, S1B, S2B auf 1, 1, 0 eingestellt. Die Transistoren 335 und 345 in dem Pumpenstromerzeugungsschaltkreis 320 sind eingeschaltet, und die Transistoren 331, 333, 341 und 343 in dem Pumpenstromerzeugungsschaltkreis 320 sind ausgeschaltet. Der Ausgangsstrom Iout 322 ist dem Vierfachen des Referenzstroms Iref 312 in dem Stromspiegelschaltkreis 310 ähnlich. Auf diese Weise kann der Ausgangsstrom Iout 322 weiter feineingestellt werden, nachdem die Dies hergestellt wurden.The adjustable pin S0B is a logical inversion of the adjustable pin S0. The adjustable pin S1B is a logical inversion of the adjustable pin S1. The adjustable pin S2B is a logical inversion of the adjustable pin S2. When S0, S1, S2 are set to 1, 0, 0, S0B, S1B, S2B are set to 0, 1, 1. The transistors 331 and 341 in the pump power generation circuit 320 are turned on, and the transistors 333 . 335 . 343 and 345 in the pump power generation circuit 320 are turned off. The output current I out 322 is the reference current I ref 312 in the current mirror circuit 310 similar. When S0, S1, S2 are set to 0, 1, 0, S0B, S1B, S2B are set to 1, 0, 1. The transistors 333 and 343 in the pump power generation circuit 320 are turned on, and the transistors 331 . 335 . 341 and 345 in the pump power generation circuit 320 are turned off. The output current I out 322 is twice the reference current I ref 312 in the current mirror circuit 310 similar. When S0, S1, S2 are set to 0, 0, 1, S0B, S1B, S2B are set to 1, 1, 0. The transistors 335 and 345 in the pump power generation circuit 320 are turned on, and the transistors 331 . 333 . 341 and 343 in the pump power generation circuit 320 are off. The output current I out 322 is four times the reference current I ref 312 in the current mirror circuit 310 similar. In this way, the output current I out 322 be fine tuned after the dies have been made.
3B ist ein schematisches Diagramm eines spannungsgesteuerten Oszillatorschaltkreises 300B mit einstellbaren Optionen zum Feineinstellen einer Verstärkung des spannungsgesteuerten Oszillators gemäß einiger beispielhafter Ausführungsformen. Der spannungsgesteuerte Oszillatorschaltkreis 300B umfasst einen Stromspiegelschaltkreis 350, einen einstellbaren Schaltkreis 360 und einen Ringoszillator 354. Der Stromspiegelschaltkreis 350 umfasst einen Referenzstrom Iref 352. Der einstellbare Schaltkreis 360 umfasst PMOS-Transistoren 361 und 362. Die Transistorgröße des Transistors 361 ist der Transistorgröße des Transistors 351 in dem Stromspiegelschaltkreis 350 ähnlich. Der Transistor 362 ist zweimal größer als der Transistor 351 in dem Stromspiegelschaltkreis 350. Der Ringoszillator 354 empfängt einen Eingangsstrom Iring 353 und erzeugt eine Ausgangsfrequenz Fout 355. Die Frequenz Fout 355 ist dem Strom Iring 353 direkt proportional, so dass die Ausgangsfrequenz Fout 355 höher ist, wenn der Strom Iring 353 größer ist. Die Verstärkung des spannungsgesteuerten Oszillatorschaltkreises 300B ist dem Verhältnis des Stromes Iring 353 zu dem Referenzstrom Iref 352 direkt proportional, so dass die Verstärkung des spannungsgesteuerten Oszillatorschaltkreises 300B größer ist, wenn der Strom Iring 353 größer ist. 3B FIG. 10 is a schematic diagram of a voltage controlled oscillator circuit. FIG 300B with adjustable options for finely adjusting gain of the voltage controlled oscillator according to some example embodiments. The voltage controlled oscillator circuit 300B includes a current mirror circuit 350 , an adjustable circuit 360 and a ring oscillator 354 , The current mirror circuit 350 comprises a reference current I ref 352 , The adjustable circuit 360 includes PMOS transistors 361 and 362 , The transistor size of the transistor 361 is the transistor size of the transistor 351 in the current mirror circuit 350 similar. The transistor 362 is twice larger than the transistor 351 in the current mirror circuit 350 , The ring oscillator 354 receives an input current I ring 353 and generates an output frequency F out 355 , The frequency F out 355 is the current I ring 353 directly proportional, so that the output frequency F out 355 is higher when the current I ring 353 is larger. The gain of the voltage controlled oscillator circuit 300B is the ratio of the current I ring 353 to the reference current I ref 352 directly proportional, so that the gain of the voltage controlled oscillator circuit 300B is greater when the current I ring 353 is larger.
Der Gate-Eingang des Transistors 361 wird gemäß einem logischen Wert an einem einstellbaren Pin P0 zwischen einem Punkt 363a und einem Punkt 363b geschaltet. Wenn P0 auf 1 gesetzt ist, wird der Gate-Eingang des Transistors 361 elektrisch mit dem Punkt 363a verbunden. Wenn P0 auf 0 gesetzt ist, wird der Gate-Eingang des Transistors 361 elektrisch mit dem Punkt 363b verbunden. Der Gate-Eingang des Transistors 362 wird gemäß einem logischen Wert an einem einstellbaren Pin P1 zwischen einem Punkt 363c und einem Punkt 363d geschaltet. Wenn P1 auf 1 eingestellt ist, wird der Gate-Eingang des Transistors 362 elektrisch mit dem Punkt 363c verbunden. Wenn P1 auf 0 eingestellt ist, wird der Gate-Eingang des Transistors 362 elektrisch mit dem Punkt 363d verbunden.The gate input of the transistor 361 becomes a logical value on an adjustable pin P0 between a point 363a and one point 363b connected. When P0 is set to 1, the gate input of the transistor becomes 361 electrically with the point 363a connected. When P0 is set to 0, the gate input of the transistor becomes 361 electrically with the point 363b connected. The gate input of the transistor 362 becomes a logical value on an adjustable pin P1 between a point 363c and one point 363d connected. When P1 is set to 1, the gate input of the transistor becomes 362 electrically with the point 363c connected. When P1 is set to 0, the gate input of the transistor becomes 362 electrically with the point 363d connected.
In einigen Ausführungsformen sind die einstellbaren Pins P0, P1 elektrisch mit Datenausgängen nichtflüchtiger Speicher, wie beispielsweise Flash-Speicher, verbunden oder von ihnen gesteuert. Die Datenausgänge der Speicher stellen Signale bereit, welche logische Werte an den einstellbaren Pins P0, P1 setzen. In einigen Ausführungsformen werden die Inhalte der Speicher, welche den einstellbaren Pins P0, P1 entsprechen, in einem Verfahren der Chip-Herstellung, beispielsweise der Wafer-Teststufe oder End-Teststufe o. ä., bestimmt. Einmal bestimmt, werden die Werte der einstellbaren Pins in den nichtflüchtigen Speichern gespeichert, und die Werte werden ausgelesen und an die einstellbaren Pins angelegt, wenn das System hochgefahren wird. Mit anderen Worten haben die einstellbaren Pins P0 und P1 entsprechende logische Werte beim Hochfahren des Systems.In some embodiments, the adjustable pins P0, P1 are electrically connected to data outputs of nonvolatile memory, such as Flash memory, connected or controlled by them. The data outputs of the memories provide signals which set logical values on the adjustable pins P0, P1. In some embodiments, the contents of the memories corresponding to the adjustable pins P0, P1 are determined in a method of chip fabrication, for example, the wafer test stage or end test stage or the like. Once determined, the values of the adjustable pins are stored in the nonvolatile memories and the values are read out and applied to the adjustable pins when the system is powered up. In other words, the adjustable pins P0 and P1 have corresponding logical values at start-up of the system.
Wenn P0, P1 auf 0, 0 gesetzt sind, sind die Transistoren 361 und 362 in dem einstellbaren Schaltkreis 360 ausgeschaltet. Der Strom Iring 353 ist dem Referenzstrom Iref 352 ähnlich. Wenn P0, P1 auf 1, 0 eingestellt sind, ist der Transistor 361 in dem einstellbaren Schaltkreis 360 eingeschaltet, und der Transistor 362 in dem einstellbaren Schaltkreis 360 ist ausgeschaltet. Der Strom Iring 353 ist dem Zweifachen des Referenzstroms Iref 352 in dem Stromspiegelschaltkreis 350 ähnlich. Wenn P0, P1 auf 0, 1 eingestellt sind, ist der Transistor 361 in dem einstellbaren Schaltkreis 360 ausgeschaltet, und der Transistor 362 in dem einstellbaren Schaltkreis 360 ist eingeschaltet. Der Strom Iring 353 ist dem Dreifachen des Referenzstroms Iref 352 in dem Stromspiegelschaltkreis 350 ähnlich. Auf diese Weise kann die Verstärkung des spannungsgesteuerten Oszillatorschaltkreises 300B weiter feineingestellt werden, nachdem die Dies hergestellt wurden.When P0, P1 are set to 0, 0, the transistors are 361 and 362 in the adjustable circuit 360 switched off. The current I ring 353 is the reference current I ref 352 similar. When P0, P1 are set to 1, 0, the transistor is 361 in the adjustable circuit 360 turned on, and the transistor 362 in the adjustable circuit 360 is switched off. The current I ring 353 is twice the reference current I ref 352 in the current mirror circuit 350 similar. When P0, P1 are set to 0, 1, the transistor is 361 in the adjustable circuit 360 turned off, and the transistor 362 in the adjustable circuit 360 is on. The current I ring 353 is three times the reference current I ref 352 in the current mirror circuit 350 similar. In this way, the gain of the voltage controlled oscillator circuit 300B be fine tuned after the dies have been made.
3C ist ein schematisches Diagramm eines Schleifenfilterschaltkreises 300C mit einstellbaren Optionen zum Erzeugen einer effektiven Kapazität gemäß einiger beispielhafter Ausführungsformen. Der Schleifenfilterschaltkreis 300C umfasst Schalter 380, 381, 382, 383, 384 und 385. Der Schleifenfilterschaltkreis 300C umfasst ferner Widerstände 370, 371, 372 und Kapazitäten 373, 374, 375, 376, 377 und 378. Die Schalter 380 und 383 werden durch einen einstellbaren Pin Q0 gesteuert. Die Schalter 381 und 384 werden durch einen einstellbaren Pin Q1 gesteuert. Die Schalter 382 und 385 werden durch einen einstellbaren Pin Q2 gesteuert. Wenn Q0 auf 1 gesetzt wird, werden die Schalter 380 und 383 eingeschaltet, so dass die Kapazitäten 373, 376 und der Widerstand 370 wirksam werden. Wenn Q0 auf 0 eingestellt wird, werden die Schalter 380 und 383 ausgeschaltet, so dass die Kapazitäten 373, 376 und der Widerstand 370 nicht wirksam werden. Wenn Q1 auf 1 eingestellt wird, werden die Schalter 381 und 384 eingeschaltet, so dass die Kapazitäten 374, 377 und der Widerstand 371 wirksam werden. Wenn Q1 auf 0 gesetzt wird, werden die Schalter 381 und 384 ausgeschaltet, so dass die Kapazitäten 374, 377 und der Widerstand 371 nicht wirksam werden. Wenn Q2 auf 1 gesetzt wird, werden die Schalter 382 und 385 eingeschaltet, so dass die Kapazitäten 375, 378 und der Widerstand 372 wirksam werden. Wenn Q2 auf 0 gesetzt wird, werden die Schalter 382 und 385 ausgeschaltet, so dass die Kapazitäten 375, 378 und der Widerstand 372 nicht wirksam werden. 3C Fig. 10 is a schematic diagram of a loop filter circuit 300C with adjustable options for generating effective capacity according to some example embodiments. The loop filter circuit 300C includes switches 380 . 381 . 382 . 383 . 384 and 385 , The loop filter circuit 300C also includes resistors 370 . 371 . 372 and capacities 373 . 374 . 375 . 376 . 377 and 378 , The switches 380 and 383 are controlled by an adjustable pin Q0. The switches 381 and 384 are controlled by an adjustable pin Q1. The switches 382 and 385 are controlled by an adjustable pin Q2. When Q0 is set to 1, the switches become 380 and 383 turned on, so the capacity 373 . 376 and the resistance 370 be effective. When Q0 is set to 0, the switches become 380 and 383 turned off, so the capacity 373 . 376 and the resistance 370 not be effective. When Q1 is set to 1, the switches become 381 and 384 turned on, so the capacity 374 . 377 and the resistance 371 be effective. When Q1 is set to 0, the switches become 381 and 384 turned off, so the capacity 374 . 377 and the resistance 371 not be effective. When Q2 is set to 1, the switches become 382 and 385 turned on, so the capacity 375 . 378 and the resistance 372 be effective. When Q2 is set to 0, the switches become 382 and 385 turned off, so the capacity 375 . 378 and the resistance 372 not be effective.
In einigen Ausführungsformen sind die einstellbaren Pins Q0, Q1, Q2 mit Datenausgängen nichtflüchtiger Speicher, wie beispielsweise Flash-Speicher, elektrisch gekoppelt oder werden von ihnen gesteuert. Die Datenausgänge der Speicher stellen Signale bereit, welche logische Werte an den einstellbaren Pins Q0, Q1, Q2 setzen. In einigen Ausführungsformen werden die Inhalte der Speicher, welche den einstellbaren Pins Q0, Q1, Q2 entsprechen, in einem Verfahren der Chip-Herstellung, beispielsweise der Wafer-Teststufe, der End-Teststufe o. ä., bestimmt. Einmal bestimmt, werden die Werte der einstellbaren Pins in den nichtflüchtigen Speichern gespeichert, und die Werte werden ausgelesen und an die einstellbaren Pins angelegt, wenn das System hochgefahren wird. Mit anderen Worten haben die einstellbaren Pins Q0, Q1 und Q2 entsprechende logische Werte beim Hochfahren des Systems.In some embodiments, the adjustable pins Q0, Q1, Q2 are electrically coupled to or controlled by data outputs of nonvolatile memory, such as flash memory. The data outputs of the memories provide signals which set logical values on the adjustable pins Q0, Q1, Q2. In some embodiments, the contents of the memories corresponding to the adjustable pins Q0, Q1, Q2 are determined in a method of chip fabrication, such as the wafer test stage, the end test stage, or the like. Once determined, the values of the adjustable pins are stored in the nonvolatile memories and the values are read out and applied to the adjustable pins when the system is powered up. In other words, the adjustable pins Q0, Q1 and Q2 have corresponding logical values at power up of the system.
Wenn Q0, Q1, Q2 auf 1, 0, 0 eingestellt sind, werden die Kapazitäten 373, 376 und der Widerstand 370 wirksam. In diesem Fall ist die effektive Kapazität im Wesentlichen gleich einer Funktion von C1a, C2a und Ra. Wenn S0, S1, S2 auf 0, 1, 0 eingestellt sind, werden die Kapazitäten 374, 377 und der Widerstand 371 wirksam. In diesem Fall ist die effektive Kapazität im Wesentlichen gleich einer Funktion von C1b, C2b und Rb. Wenn S0, S1, S2 auf 0, 0, 1 eingestellt sind, werden die Kapazitäten 375, 378 und der Widerstand 372 wirksam. In diesem Fall ist die effektive Kapazität im Wesentlichen gleich einer Funktion von C1c, C2c und Rc. Auf diese Weise kann die effektive Kapazität des Schleifenfilters 300C weiter feineingestellt werden, nachdem die Dies hergestellt wurden.When Q0, Q1, Q2 are set to 1, 0, 0, the capacities become 373 . 376 and the resistance 370 effective. In this case, the effective capacity is substantially equal to a function of C1a, C2a and Ra. When S0, S1, S2 are set to 0, 1, 0, the capacities become 374 . 377 and the resistance 371 effective. In this case, the effective capacitance is substantially equal to a function of C1b, C2b and Rb. When S0, S1, S2 are set to 0, 0, 1, the capacities become 375 . 378 and the resistance 372 effective. In this case, the effective capacitance is substantially equal to a function of C1c, C2c and Rc. In this way, the effective capacity of the loop filter 300C be fine tuned after the dies have been made.
4A ist ein Blockdiagramm einer Phasenregelschleife 400A gemäß einiger weiterer Ausführungsformen. Die Phasenregelschleife 400A umfasst einen Frequenzmultiplikator 410 und mehrere Phasenregelschleifen mit fraktionalem N 420 und 428. Der Frequenzmultiplikator 410 weist ein Referenztakteingangssignal 440 und ein Ausgangstaktsignal 430 auf. Das Ausgangstaktsignal 430 wird auch Taktsignal Finternal genannt und ist elektrisch mit dem Eingang jeder der mehreren Phasenregelschleifen mit fraktionalem N 420 und 428 gekoppelt. Jede der mehreren Phasenregelschleifen mit fraktionalem N 420 und 428 weist ihren eigenen Taktausgang an getrennten Signalen auf. Beispielsweise bilden der Frequenzmultiplikator 410 und die Phasenregelschleife mit fraktionalem N 420 zusammen eine erste Phasenregelschleife und weisen einen Taktausgang bei einem Signal 450 auf. In ähnlicher Weise bilden der Frequenzmultiplikator 410 und die Phasenregelschleife mit fraktionalem N 428 eine zweite Phasenregelschleife und weisen einen Taktausgang bei einem Signal 460 auf. 4A is a block diagram of a phase locked loop 400A according to some other embodiments. The phase locked loop 400A includes a frequency multiplier 410 and a plurality of fractional N phase locked loops 420 and 428 , The frequency multiplier 410 has a reference clock input signal 440 and an output clock signal 430 on. The output clock signal 430 is also called clock signal F internal and is electrically connected to the input of each of the plurality of fractional N phase locked loops 420 and 428 coupled. Each of the plurality of fractional N phase locked loops 420 and 428 has its own clock output on separate signals. For example, the frequency multiplier form 410 and the fractional N phase locked loop 420 together a first phase locked loop and have a clock output a signal 450 on. Similarly, the frequency multiplier 410 and the fractional N phase locked loop 428 a second phase locked loop and have a clock output at a signal 460 on.
Die Taktfrequenz des Signals Finternal 430 ist kleiner als die maximale Betriebsfrequenz der Phasenregelschleifen und der Ladungspumpen der mehreren Phasenregelschleifen mit fraktionalem N 420. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine Phasenregelschleife mit ganzzahligem N. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine weitere Phasenregelschleife mit fraktionalem N, welche dazu eingerichtet ist, ein ähnliches Verhalten wie eine Phasenregelschleife mit ganzzahligem N aufzuweisen, um eine bessere Jitter-Leistungsfähigkeit zu erzielen. In diesen Ausführungsformen ist der Sigma-Delta-Modulator der Phasenregelschleife mit fraktionalem N deaktiviert, damit der Sigma-Delta-Modulator kein zusätzliches Quantisierungsrauschen erzeugt.The clock frequency of the signal F internal 430 is less than the maximum operating frequency of the phase locked loops and the charge pumps of the plurality of fractional N phase locked loops 420 , In some embodiments, the frequency multiplier includes 410 an integer N phase locked loop. In some embodiments, the frequency multiplier comprises 410 another fractional-N phase-locked loop designed to exhibit a similar behavior to an integer-N phase-locked loop to achieve better jitter performance. In these embodiments, the sigma-delta modulator of the fractional-N phase-locked loop is deactivated so that the sigma-delta modulator does not generate additional quantization noise.
In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400A kleiner als die Schleifenbandbreite aller Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400A. Effektiv sind die Bandbreitenverhältnisse der ersten und zweiten Phasenregelschleife alle kleine als 1. In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400A kleiner als die Schleifenbandbreite wenigstens einer der Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400A. Effektiv ist dann das Bandbreitenverhältnis wenigstens einer der ersten und zweiten Phasenregelschleifen kleiner als 1.In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400A less than the loop bandwidth of all phase locked loops with fractional N 420 and 428 in the phase locked loop 400A , Effectively, the bandwidth ratios of the first and second phase-locked loops are all smaller than 1. In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400A smaller than the loop bandwidth of at least one of the fractional N phase locked loops 420 and 428 in the phase locked loop 400A , Effectively, then, the bandwidth ratio of at least one of the first and second phase locked loops is less than one.
In einigen Ausführungsformen werden die Signale 450 und 460 in 4A elektrisch mit derselben Gruppe von Schaltkreisen, wie beispielsweise einer zentralen Verarbeitungseinheit (CPU), einer Graphikverarbeitungseinheit (Graphic Processing Unit, GPU) o. ä., verbunden. 4B ist ein Blockdiagramm eines Schaltkreises 400B, welcher die Phasenregelschleife 400A in 4A verwendet, um gemäß einiger Ausführungsformen die Signale 450 und 460 mit derselben Gruppe von Schaltkreisen zu verbinden. In dem Schaltkreis 400B sind der Frequenzmultiplikator 410 und die mehreren Phasenregelschleifen mit fraktionalem N 420 und 428 ähnlich den entsprechenden Elementen in 4A. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine Phasenregelschleife mit ganzzahligem N. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine weitere Phasenregelschleife mit fraktionalem N, welche dazu eingerichtet ist, ein ähnliches Verhalten wie eine Phasenregelschleife mit ganzzahligem N zu zeigen, um eine bessere Jitter-Leistungsfähigkeit aufzuweisen. In diesen Ausführungsformen ist der Sigma-Delta-Modulator der Phasenregelschleife mit fraktionalem N deaktiviert, um zu verhindern, dass der Sigma-Delta-Modulator ein zusätzliches Quantisierungsrauschen erzeugt.In some embodiments, the signals 450 and 460 in 4A electrically connected to the same group of circuits, such as a central processing unit (CPU), a graphic processing unit (GPU), or the like. 4B is a block diagram of a circuit 400B , which the phase locked loop 400A in 4A used to signal according to some embodiments 450 and 460 to connect to the same group of circuits. In the circuit 400B are the frequency multiplier 410 and the plurality of fractional N phase locked loops 420 and 428 similar to the corresponding elements in 4A , In some embodiments, the frequency multiplier includes 410 an integer N phase locked loop. In some embodiments, the frequency multiplier comprises 410 another fractional-N phase-locked loop designed to exhibit similar behavior to an integer-N phase-locked loop to have better jitter performance. In these embodiments, the sigma-delta modulator of the fractional-N phase locked loop is disabled to prevent the sigma-delta modulator from generating additional quantization noise.
In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400B kleiner als die Schleifenbandbreite aller Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400B. Effektiv sind die Bandbreitenverhältnisse der ersten und zweiten Phasenregelschleifen alle kleiner als 1. In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400B kleiner als die Schleifenbandbreite wenigstens einer der Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400B. Effektiv ist das Bandbreitenverhältnis wenigstens einer der ersten und zweiten Phasenregelschleifen kleiner als 1.In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400B less than the loop bandwidth of all phase locked loops with fractional N 420 and 428 in the phase locked loop 400B , Effectively, the bandwidth ratios of the first and second phase locked loops are all less than 1. In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400B smaller than the loop bandwidth of at least one of the fractional N phase locked loops 420 and 428 in the phase locked loop 400B , Effectively, the bandwidth ratio of at least one of the first and second phase locked loops is less than one.
Die Signale 450 und 460 sind elektrisch mit demselben Schaltkreis verbunden, wie beispielsweise einer CPU 470. Die CPU 470 umfasst Taktbäume, um die Taktsignale von einem gemeinsamen Punkt an einem CPU-Eingangsanschluss an Elemente in der CPU 470, welche das Taktsignal benötigen, zu verteilen. Die Länge der Taktbäume ist der Anzahl der Elemente, welche das Taktsignal in der CPU 470 benötigen, direkt proportional. In 4B sind die Taktbäume in der CPU 470 verkürzt, weil jedes der Signale 450 und 460 mit der Hälfte der Elemente, welche das Taktsignal in der CPU 470 benötigen, in Verbindung steht. Die von den Taktbäumen hervorgerufenen Variationen, Leistungsaufnahme und Jitter werden gleichfalls reduziert, weil die Variationen, Leistungsaufnahme und Jitter der Länge der Taktbäume direkt proportional sind. Im Ergebnis werden die Geschwindigkeit, die Fläche und die Leistungsfähigkeit der CPU 470 verbessert.The signals 450 and 460 are electrically connected to the same circuit, such as a CPU 470 , The CPU 470 includes clock trees to connect the clock signals from a common point on a CPU input port to elements in the CPU 470 who need the clock signal to distribute. The length of the clock trees is the number of elements that the clock signal in the CPU 470 need, directly proportional. In 4B are the clock trees in the CPU 470 shortened, because each of the signals 450 and 460 with half of the elements containing the clock signal in the CPU 470 need, communicates. The variations, power consumption and jitter caused by the timing trees are also reduced because the variations, power consumption and jitter are directly proportional to the length of the timing trees. As a result, the speed, the area and the performance of the CPU 470 improved.
In einigen Ausführungsformen werden die Signale 450 und 460 in 4A elektrisch mit unterschiedlichen Gruppen von Schaltkreisen, beispielsweise unterschiedlichen Kanälen von Speichern mit doppelter Datenrate (Double Date Rate Memories, DDR) o. ä., verbunden. 4C ist ein weiteres Blockdiagramm eines Schaltkreises 400C, welcher die Phasenregelschleife 400A in 4A verwendet, um gemäß einiger Ausführungsformen die Signale 450 und 460 mit unterschiedlichen Gruppen von Schaltkreisen zu verbinden. In der Phasenregelschleifenstruktur 400C sind der Frequenzmultiplikator 410 und die mehreren Phasenregelschleifen mit fraktionalem N 420 und 428 den entsprechenden Elementen in 4A ähnlich. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine Phasenregelschleife mit ganzzahligem N. In einigen Ausführungsformen umfasst der Frequenzmultiplikator 410 eine weitere Phasenregelschleife mit fraktionalem N, welche dazu eingerichtet ist, ein ähnliches Verhalten wie eine Phasenregelschleife mit ganzzahligem N zu zeigen, um eine bessere Jitter-Leistungsfähigkeit zu erreichen. In diesen Ausführungsformen ist der Sigma-Delta-Modulator der Phasenregelschleife mit fraktionalem N deaktiviert, damit der Sigma-Delta-Modulator kein zusätzliches Quantisierungsrauschen erzeugt.In some embodiments, the signals 450 and 460 in 4A electrically connected to different groups of circuits, for example different channels of double data rate memories (DDR) or the like. 4C is another block diagram of a circuit 400C , which the phase locked loop 400A in 4A used to signal according to some embodiments 450 and 460 to connect with different groups of circuits. In the phase locked loop structure 400C are the frequency multiplier 410 and the plurality of fractional N phase locked loops 420 and 428 the corresponding elements in 4A similar. In some embodiments, the frequency multiplier includes 410 an integer N phase locked loop. In some embodiments, the frequency multiplier comprises 410 another fractional-N phase-locked loop designed to exhibit similar behavior to an integer-N phase-locked loop to achieve better jitter performance. In these embodiments, the sigma-delta modulator of the fractional-N phase-locked loop is deactivated so that the sigma-delta modulator does not generate additional quantization noise.
In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400C kleiner als die Schleifenbandbreite all der Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400C. Effektiv sind die Bandbreitenverhältnisse der ersten und zweiten Phasenregelschleifen alle kleine als 1. In einigen Ausführungsformen ist die Schleifenbandbreite des Frequenzmultiplikators 410 in der Phasenregelschleife 400C kleiner als die Schleifenbandbreite wenigstens einer der Phasenregelschleifen mit fraktionalem N 420 und 428 in der Phasenregelschleife 400C. Effektiv ist dann das Bandbreitenverhältnis wenigstens einer der ersten und zweiten Phasenregelschleifen kleiner als 1.In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400C less than the loop bandwidth of all the phase locked loops with fractional N 420 and 428 in the phase locked loop 400C , Effectively, the bandwidth ratios of the first and second phase locked loops are all smaller than 1. In some embodiments, the loop bandwidth is the frequency multiplier 410 in the phase locked loop 400C smaller than the loop bandwidth of at least one of the fractional N phase locked loops 420 and 428 in the phase locked loop 400C , Effectively, then, the bandwidth ratio of at least one of the first and second phase locked loops is less than one.
Das Signal 450 ist elektrisch mit einem Schaltkreis, beispielsweise einem ersten Kanal von DDR-Speichern, verbunden, und das Signal 460 ist elektrisch mit einem anderen Schaltkreis, beispielsweise einem zweiten Kanal von DDR-Speichern, verbunden. In dem ersten Kanal und dem zweiten Kanal der DDR-Speicher werden Taktbäume von einer Taktquelle zu Elemente, welche den Takt benötigen, verteilt. In einigen Ausführungsformen ist die Taktquelle ein Ausgang einer Phasenregelschleife. Die Länge der Taktbäume ist der Anzahl der Elemente in dem ersten Kanal und dem zweiten Kanal der DDR-Speicher, welcher den Takt benötigen, direkt proportional. Die Taktbäume für den ersten Kanal und den zweiten Kanal der DDR-Speicher sind verkürzt, da für jeden der ersten und zweiten Kanäle der DDR-Speicher getrennte Taktbäume vorliegen. Die von den Taktbäumen hervorgerufenen Variationen, Leistungsaufnahme und Jitter sind vermindert, da die Variationen, Leistungsaufnahme und Jitter der Länge der Taktbäume direkt proportional sind. Im Ergebnis sind die Geschwindigkeit, die Fläche und die Leistungsfähigkeit der Kanäle der DDR-Speicher verbessert.The signal 450 is electrically connected to a circuit, for example a first channel of DDR memories, and the signal 460 is electrically connected to another circuit, for example a second channel of DDR memories. In the first channel and the second channel of the DDR memories, clock trees are distributed from a clock source to elements requiring the clock. In some embodiments, the clock source is an output of a phase locked loop. The length of the clock trees is directly proportional to the number of elements in the first channel and the second channel of the DDR memory which need the clock. The clock trees for the first channel and the second channel of the DDR memory are shortened, since there are separate clock trees for each of the first and second channels of the DDR memory. The variations, power consumption and jitter caused by the timing trees are reduced because the variations, power consumption and jitter are directly proportional to the length of the timing trees. As a result, the speed, the area and the performance of the channels of DDR memory are improved.
5 veranschaulicht ein Flussdiagramm 500 eines Verfahrens zum Konfigurieren der Phasenregelschleife 100 in 1A gemäß einiger beispielhafter Ausführungsformen. Die Phasenregelschleife 100 wird als ein Beispiel zum Zwecke der Veranschaulichung verwendet. Das Verfahren ist auf andere offenbarte Phasenregelschleifen und Schaltkreise anwendbar, wie beispielsweise die Phasenregelschleife 400A in 4A, die Phasenregelschleife 400B in 4B oder die Phasenregelschleife 400C in 4C. 5 illustrates a flowchart 500 a method for configuring the phase locked loop 100 in 1A according to some example embodiments. The phase locked loop 100 is used as an example for purposes of illustration. The method is applicable to other disclosed phase locked loops and circuits, such as the phase locked loop 400A in 4A , the phase locked loop 400B in 4B or the phase locked loop 400C in 4C ,
In Schritt 510 werden das Teilerverhältnis des Rückkopplungszweigs der Schaltkreise der ersten Stufe und das Teilerverhältnis des Rückkopplungszweigs der Schaltkreise der zweiten Stufe der Phasenregelschleife 100 in 1A berechnet. Die Eingangstaktfrequenz und die Ausgangstaktfrequenz der Phasenregelschleife 100 in 1A werden bestimmt. Das Teilerverhältnis des Rückkopplungszweigs der Schaltkreise der ersten Stufe und der zweiten Stufe der Phasenregelschleife 100 in 1A werden auf der Grundlage der folgenden Gleichung berechnet. Teilerverhältnis des Rückkopplungszweigs = Ausgangstaktfrequenz / Eingangstaktfrequenz In step 510 are the divider ratio of the feedback branch of the first stage circuits and the divider ratio of the feedback branch of the second stage circuits of the phase locked loop 100 in 1A calculated. The input clock frequency and the output clock frequency of the phase locked loop 100 in 1A be determined. The divider ratio of the feedback branch of the first stage and second stage circuits of the phase locked loop 100 in 1A are calculated based on the following equation. Divider ratio of the feedback branch = output clock frequency / input clock frequency
In Schritt 520 werden der Ladungspumpenstrom, die Verstärkung des spannungsgesteuerten Oszillators und die Kapazitäten der Schleifenfilter der Schaltkreise der ersten Stufe und der zweiten Stufe der Phasenregelschleife 100 in 1A bestimmt. In einigen Ausführungsformen werden vorbestimmte Toleranzen, beispielsweise eine Toleranz von 15%, zu diesen Parametern hinzugefügt, um Variationen der Vorrichtungsmodelle und Verfahrensvariationen auszugleichen. Auf der Grundlage von Gleichung (1) werden diese Parameter eingestellt, so dass die Schleifenbandbreite des Schaltkreises der ersten Stufe der Phasenregelschleife 100 in 1A kleiner ist als die Schleifenbandbreite des Schaltkreises der zweiten Stufe der Phasenregelschleife 100 in 1A.In step 520 the charge pump current, the gain of the voltage controlled oscillator and the capacitances of the loop filters of the first stage and second stage circuits of the phase locked loop 100 in 1A certainly. In some embodiments, predetermined tolerances, for example, a tolerance of 15%, are added to these parameters to compensate for variations in device models and method variations. Based on equation (1), these parameters are adjusted so that the loop bandwidth of the first stage circuit of the phase locked loop 100 in 1A is smaller than the loop bandwidth of the second stage circuit of the phase locked loop 100 in 1A ,
In Schritt 530 werden die einstellbaren Optionen der Ladungspumpen, der spannungsgesteuerten Oszillatoren und/oder der Schleifenfilter des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 der Phasenregelschleife 100 in 1A eingestellt, nachdem die Dies hergestellt wurden, so dass das Schleifenbandbreitenverhältnis des Schaltkreises der ersten Stufe 110 und des Schaltkreises der zweiten Stufe 120 weiterhin kleiner als 1 ist.In step 530 become the adjustable options of the charge pumps, the voltage controlled oscillators and / or the loop filter of the first stage circuit 110 and the second stage circuit 120 the phase locked loop 100 in 1A after the dies have been made, so that the loop bandwidth ratio of the first stage circuit 110 and the second stage circuit 120 still less than 1.
In einigen Ausführungsformen umfasst ein Schaltkreis einer Phasenregelschleife einen Frequenzmultiplikator und eine Phasenregelschleife mit fraktionalem N. Der Frequenzmultiplikator umfasst einen ersten Takteingang und einen ersten Taktausgang. Die Phasenregelschleife mit fraktionalem N umfasst einen zweiten Takteingang und einen zweiten Taktausgang. Der erste Taktausgang des Frequenzmultiplikators ist mit dem zweiten Takteingang der Phasenregelschleife mit fraktionalem N elektrisch verbunden. Eine Schleifenbandbreite des Frequenzmultiplikators ist kleiner als eine Schleifenbandbreite der Phasenregelschleife mit fraktionalem N.In some embodiments, a phase locked loop circuit includes a frequency multiplier and a fractional N phase locked loop. The frequency multiplier includes a first clock input and a first clock output. The fractional N phase locked loop includes a second clock input and a second clock output. The first clock output of the frequency multiplier is electrically connected to the second clock input of the fractional-N phase-locked loop. A loop bandwidth of the frequency multiplier is smaller than a loop bandwidth of the phase-locked loop with fractional N.
In einigen Ausführungsformen umfasst ein Schaltkreis der Phasenregelschleife einen Frequenzmultiplikator, eine erste Phasenregelschleife mit fraktionalem N und eine zweite Phasenregelschleife mit fraktionalem N. Die erste Phasenregelschleife mit fraktionalem N umfasst einen ersten Takteingang und einen ersten Taktausgang. Die zweite Phasenregelschleife mit fraktionalem N umfasst einen zweiten Takteingang und einen zweiten Taktausgang. Der Frequenzmultiplikator umfasst einen dritten Takteingang und einen dritten Taktausgang. Der dritte Taktausgang des Frequenzmultiplikators ist elektrisch mit dem ersten Takteingang der ersten Phasenregelschleife mit fraktionalem N verbunden, um eine erste Phasenregelschleife auszubilden. Und der dritte Taktausgang des Frequenzmultiplikators ist elektrisch mit dem zweiten Takteingang der zweiten Phasenregelschleife mit fraktionalem N verbunden, um eine zweite Phasenregelschleife auszubilden. Ein vierter Taktausgang der ersten Phasenregelschleife ist elektrisch mit dem ersten Taktausgang der ersten Phasenregelschleife mit fraktionalem N verbunden. Ein fünfter Taktausgang der zweiten Phasenregelschleife ist elektrisch mit dem zweiten Taktausgang der zweiten Phasenregelschleife mit fraktionalem N verbunden. Die Schleifenbandbreite des Frequenzmultiplikators ist geringer als die Schleifenbandbreite der Phasenregelschleife mit fraktionalem N in den ersten und zweiten Phasenregelschleifen.In some embodiments, a phase locked loop circuit includes a frequency multiplier, a first fractional N phase locked loop, and a second fractional N phase locked loop. The first fractional N phase locked loop includes a first clock input and a first clock output. The second fractional N phase locked loop comprises a second clock input and a second clock output. The frequency multiplier includes a third clock input and a third clock output. The third clock output of the frequency multiplier is electrically connected to the first clock input of the first fractional N phase locked loop to form a first phase locked loop. And the third clock output of the frequency multiplier is electrically connected to the second clock input of the second fractional N phase locked loop to form a second phase locked loop. A fourth clock output of the first phase locked loop is electrically connected to the first clock output of the first fractional N phase locked loop. A fifth clock output of the second phase locked loop is electrically connected to the second clock output of the second fractional N phase locked loop. The loop bandwidth of the frequency multiplier is less than the loop bandwidth of the fractional N phase locked loop in the first and second phase locked loops.
In einigen Ausführungsformen umfasst ein Verfahren zum Konfigurieren einer Phasenregelschleife das Errechnen der Teilerverhältnisse eines Rückkopplungszweigs eines Schaltkreises einer ersten Stufe und eines Schaltkreises einer zweiten Stufe der Phasenregelschleife. Das Verfahren umfasst auch das Bestimmen wenigstens der Ladungspumpenströme und/oder der Verstärkungen des spannungsgesteuerten Oszillators und/oder der Schleifenfilterkapazitäten der Schaltkreise der ersten Stufe und der Schaltkreise der zweiten Stufe der Phasenregelschleife, so dass das Bandbreitenverhältnis der Phasenregelschleife geringer als 1 ist. Das Verfahren umfasst ferner das Einstellen der konfigurierbaren Optionen wenigstens einer der Ladungspumpen, spannungsgesteuerten Oszillatoren und/oder Schleifenfilter des Schaltkreises der ersten Stufe und des Schaltkreises der zweiten Stufe der Phasenregelschleife, so dass das Bandbreitenverhältnis der Phasenregelschleife kleiner als 1 ist.In some embodiments, a method of configuring a phase locked loop includes calculating the divider ratios of a feedback branch of a first stage circuit and a second stage circuit of the phase locked loop. The method also includes determining at least one of the charge pumping currents and / or the voltage controlled oscillator gains and / or the loop filter capacitances of the first stage circuits and the second stage circuits of the phase locked loop such that the bandwidth ratio of the phase locked loop is less than one. The method further includes adjusting the configurable options of at least one of the charge pumps, voltage controlled oscillators, and / or loop filters of the first stage circuit and the second stage circuit of the phase locked loop such that the bandwidth ratio of the phase locked loop is less than one.
Während die Offenbarung beispielhaft und anhand der bevorzugten Ausführungsbeispiele beschrieben wurde, versteht sich, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Im Gegenteil sollen unterschiedliche Modifikationen und ähnliche Konfigurationen, wie sie dem Fachmann offensichtlich erscheinen, umfasst sein. Der Umfang der nachfolgenden Ansprüche sollte daher möglichst breit ausgelegt werden, so dass alle solche Modifikationen und ähnliche Konfigurationen umfasst sind.While the disclosure has been described by way of example and with reference to the preferred embodiments, it will be understood that the invention is not limited to the disclosed embodiments. On the contrary, various modifications and similar configurations will occur, as would appear obvious to those skilled in the art. The scope of the following claims should therefore be construed as broadly as possible so that all such modifications and similar configurations are included.
