DE102012016610A1 - Echtzeit-Schaltungssimulation - Google Patents

Abstract

Bei der Implementierung einer Echtzeit-Schaltungssimulation als parallele digitale Logik erfolgt eine strukturelle Trennung in ein lineares und in ein nichtlineares Teilmodell, wobei das lineare Teilmodell durch ein zeitdiskretes Zustandsraummodell durch eine Transitionsmatrix0, eine Eingangsmatrix H0, eine Ausgangsmatrix C0 und eine Durchgangsmatrix D0 beschrieben wird xk = Φ0·xk + H0·uk yk = C0·xk + D0·uk und das nichtlineare Teilmodell durch eine veränderliche Leitwertmatrix G~ k mit der die Ausgangsgröße yk des Zustandsraummodells auf dessen Eingangsgröße uk zurückgekoppelt wird, womit sich bei einer Eingangsgröße uk eine implizite Gleichung yk = D0·(u~ k + G~ k·yk) + C0·xk hinsichtlich der Ausgangsgröße yk ergibt.

Description

• Die Erfindung betrifft Implementierung einer Echtzeit-Schaltungssimulation als parallele digitale Logik, bei der eine strukturelle Trennung in ein lineares und in ein nichtlineares Teilmodell erfolgt, wobei das lineare Teilmodell durch ein zeitdiskretes Zustandsraummodell durch eine Transitionsmatrix Φ₀, eine Eingangsmatrix H₀, eine Ausgangsmatrix C₀ und eine Durchgangsmatrix D₀ beschrieben wird x_k = Φ₀·x_k + H₀·u_k y_k = C₀·x_k + D₀·u_k und das nichtlineare Teilmodell durch eine veränderliche Leitwertmatrix G ~_k mit der die Ausgangsgröße y_k des Zustandsraummodells auf dessen Eingangsgröße u_k zurückgekoppelt wird, womit sich bei einer Eingangsgröße u_k eine implizite Gleichung y_k = D₀·(u ~_k + G ~_k·y_k) + C₀·x_k hinsichtlich der Ausgangsgröße y_k ergibt.
• In modernen Kraftfahrzeugen, wie z. B. Hybridfahrzeugen, werden heute verstärkt leistungselektronische Wandler, bspw. bei geregelten Elektromotoren eingesetzt, für deren Ansteuerung elektronische Steuergeräte entwickelt und getestet werden müssen. Für die Entwicklung der Steuergeräte hat sich die Hardware-in-the-Loop-Simulation, HIL, als Grundlage für automatisierte Tests etabliert. Bei der HIL-Simulation wird eine reale Strecke durch eine in Echtzeit simulierte Strecke ersetzt. Entsprechend sind für die HIL-Simulation leistungselektronischer Schaltungen echtzeitfähige Simulationsmodelle notwendig, die sich nur mit Hilfe von schneller, aufwendiger Verfahren realisieren lassen.
• Über die Automobilindustrie hinaus sind Simulationen wie HIL-Simulationen von leistungselektronischen Schaltungen auch in anderen Bereichen wie der elektrischen Antriebstechnik, bei leistungselektronischen Komponenten für regenerative Energien, der Schaltnetzteilentwicklung, dem Spezialmaschinen- und -anlagenbau, Mittelspannungsumrichtern oder der Avionik von Interesse.
• Solche Schaltungen der Leistungselektronik bestehen neben rein passiven Komponenten wie Induktivitäten, Kapazitäten und Widerständen aus schaltenden Leistungshalbleitern wie Dioden und Transistoren. Das Schalten führt dazu, dass sich das ansonsten näherungsweise lineare System strukturell ändert. In der Simulation kann dies z. B. durch Umschaltung zwischen mehreren, unterschiedlichen mathematischen Modellen berücksichtigt werden, die die einzelnen Schaltzustände beschreiben. 1 verdeutlicht dies anhand einer Beispielschaltung. Abhängig von der Spannung über die Diode D ergeben sich unterschiedliche Ersatzschaltbilder, bei denen der leitende Zustand durch den Widerstand R_on und der sperrende Zustand durch R_off repräsentiert wird. Die Grenzfälle sind dabei R_on = 0, ideal leitend, und R_off → ∞, ideal sperrend.
• Für die HIL-Simulation werden echtzeitfähige Modelle derzeit üblicherweise auf μ-Prozessoren implementiert. Die Abtastzeit, der zeitlicher Abstand zweier aufeinanderfolgender Simulationsschritte, kann dabei auf minimal etwa 10 μs reduziert werden, was beispielsweise für mechanische Systeme mehr als ausreichend ist. Wegen der erheblich höheren Dynamik ist diese Vorgehensweise bei elektrischen Systemen, wie leistungselektronischen Schaltungen, nur eingeschränkt möglich, da hier Abtastzeiten im Bereich unter einer μ-Sekunde notwendig sind.
• Abtastzeiten im Bereich von einigen hundert Nanosekunden sind möglich, wenn die Modelle direkt als digitale elektronische Hardware-Strukturen, Logik-Gatter, Register, usw. implementiert werden, so dass die Abtastzeiten nur durch die Gatterlaufzeiten limitiert werden. Diese Technik ist im Folgenden als „Hardware-basierte Echtzeitsimulation” bezeichnet.
• Als reale Implementierungsplattformen können die Modelle z. B. auf CPLD, Complexe Programable Logic Device, FPGA, Field Programable Gate Array, oder ASIC, Application Specific Integrated Circuit, implementiert werden, wobei geeignete Tools notwendig sind, um die Implementierung z. B. auf Grundlage einer grafischen Schaltungsrepräsentation weitgehend automatisiert, effizient und zuverlässige durchzuführen.
• Es ist bekannt, bei der Echtzeit-Schaltungssimulation die voranstehend erläuterte strukturelle Trennung in ein dynamisches Teilmodell für die linearen Komponenten der Schaltung und in ein statisches Teilmodell für die nichtlinearen bzw. schaltenden Komponenten vorzunehmen, vgl. 2
• Die zeitdiskret formulierten Modellteile müssen für jeden Simulationsschritt, dem Schritt zur Ermittlung der jeweils zeitlich folgenden Modellwerte, erneut berechnet werden. Dabei kann die beschriebene Struktur nicht direkt implementiert werden, da die Rückkopplung des nichtlinearen Teilmodells direkt und ohne Verzögerung auf den Eingang des linearen Teilmodells wirkt und eine algebraische Schleife hervorruft. Dies bedeutet, dass das System einen impliziten algebraischen Zusammenhang enthält, der im Folgenden näher erläutert wird:
  Das lineare Teilmodell kann durch ein zeitdiskretes Zustandsraummodell mit der Transitionsmatrix Φ₀, der Eingangsmatrix H₀, der Ausgangsmatrix C₀ und der Durchgangsmatrix D₀ beschrieben werden, während das nichtlineare Teilmodell lediglich aus der veränderlichen Leitwertmatrix G ~_k und der steuernden Schaltlogik besteht. Die Leitwertmatrix G ~_k beinhaltet die Kehrwerte der Ersatzwiderstände nach 1, die sich entsprechend der Schaltzustände über die Logik ergeben.
• Die Ausgangsgröße y_k ergibt sich damit in Abhängigkeit der Leitwertmatrix G ~_k und der Durchgangsmatrix D₀ mit der impliziten Gleichung y_k = D₀·(u ~_k + G ~_k·y_k) + C₀·x_k (1)
• Diese Gleichung kann durch digitale elektronische Hardware-Strukturen nicht zeit- und ressourceneffizient nach y_k aufgelöst werden. Während iterative, numerische Verfahren zu rechen- bzw. ressourcenintensiv sind, führt die analytische Auflösung auf ein Zustandsraummodell, dessen Matrizen Φ_k, H_k, C_k, D_k abhängig von den Schaltzuständen und der aktuellen Matrix G ~_k sind.
• Da die Matrizen Φ_k, H_k, C_k, D_k nicht zur Simulationszeit berechnet werden können, werden sie vielfach vorab berechnet, gespeichert und während der Simulation ausgewählt, wobei erhebliche Hardwareressourcen benötigt werden.
• Andere bekannte Verfahren vermeiden die algebraische Schleife durch eine Verzögerung um eine Abtastzeit und Maßnahmen zur Verbesserung der numerischen Genauigkeit. Hierdurch erhalten diese Verfahren deutlich schlechtere Stabilitätseigenschaften.
• Bei weiteren Verfahren wird die Problematik durch Verwendung spezieller Schaltermodelle umgangen, die aber keine realitätsnahe, den physikalischen Werten entsprechende Parametrierung der Schaltermodelle zulassen.
• Ein weiterer impliziter Zusammenhang resultiert aus der Schaltlogik, die ebenfalls vom Ausgang direkt auf den Eingang des linearen Teilmodells zurückwirkt. Diese algebraische Schleife kann im Allgemeinen nicht vermieden werden, weshalb üblicherweise die Schaltzustände des jeweils vorangegangenen Simulationsschritts verwendet werden. Nachteilig ist dabei, dass insbesondere abhängige Schaltereignisse verzögert berücksichtigt werden, was je nach Abtastzeit zu erheblich Abweichungen der Simulationsergebnisse von den realen Verläufen führen kann.
• Die hieraus resultierende, grundlegende Problemstellung besteht darin, dass das Modell bei der Hardware-basierten Echtzeitsimulation so umgesetzt werden muss, dass die Ressourcen der Plattform optimal genutzt werden und die gewünschten niedrigen Abtastzeiten wirklich erreicht werden. Hier unterscheidet sich die Implementierung als parallele Hardware-Strukturen erheblich von einer Prozessor-basierten HIL-Simulation mit sequenzieller Abarbeitung. Bei der Prozessor-basierten HIL-Simulation ergibt sich die minimal mögliche Abtastzeit aufgrund der Rechenleistung und des gegebenen Rechenaufwands. Bei der Implementierung als parallelen Hardware-Strukturen können hingegen alle Ressourcen der Plattform wie Gatter, Speicher, DSP, usw. nur einmal im Algorithmus verwendet werden, zumindest wenn aus Gründen der Rechengeschwindigkeit auf eine teilweise sequenzielle Bearbeitung verzichtet werden soll.
• Gelöst wird diese technische Problematik durch die kennzeichnenden Merkmale des Anspruch 1. Die Unteransprüche stellen vorteilhafte Ausgestaltungen dieser Technik dar.
• Das erfindungsgemäße Verfahren zur Implementierung einer Hardware-basierte Echtzeitsimulation von leistungselektronischen Schaltungen weist eine Vielzahl von Vorteilen auf. So werden die Ressourcen der Plattform wie z. B. FPGA optimal genutzt, bleiben unerwünschte Latenzen gering und sind damit sehr kleine Abtastzeiten realisierbar.
• Dabei werden die Maßnehmen der bekannten Verfahren vermieden, durch die die numerische Stabilität und die Genauigkeit reduziert werden, wie z. B. Totzeitglieder zum Aufbrechen algebraischer Schleifen
• Das erfindungsgemäße Verfahren beinhaltet im Einzelnen eine geeignete strukturelle Aufteilung der Hardware-basierten Echtzeitsimulation in die Substrukturen
• – Vorberechnung der Schalterspannungen,
• – Berechnung der Schalterspannungen,
• – Auswertung der Schalterspannungen und
• – Berechnung des linearen Teilmodells, sowie
• – eine geeignet iterative Ausführung von Teilberechnungen auf Substrukturen mit Steuerung der Abläufe mittels eines Hardware-Schedulers.
• Das Verfahren nach der Erfindung wird nachstehend weiter erläutert.
• Für die geeignete strukturelle Aufteilung sind die das Modell gem. 2 beschreibenden Systemgleichungen in eine alternative Darstellung (2) zu überführen:

  
• Die Aufspaltung in die Untermatrizen von Transitionsmatrix Φ₀, Eingangsmatrix H₀, Ausgangsmatrix C₀ und Durchgangsmatrix D₀ sowie die Aufspaltung der Leitwertmatrix G ~_k in die Unterleitwertmatrix G_k ergibt sich im Detail aus der Anzahl der schaltenden Elemente, der Ordnung der Unterleitwertmatrix G_k, und den Eingangsgrößen der linearen Komponente, der Zeilenanzahl des Teileingangsvektors u_L,k.
• Wegen der zahlreichen Untermatrizen mit Nulleinträgen lässt sich o. a. zweite Gleichung effizient als Einzelgleichungen (3, 4, 5) schreiben: x_k+1 = Φ₀·x_k + H_0,1·u_L,k + H_0,2·G_k·v_NL,k y_L,k = C_{0 , 1}·x_k + D_{0 , 11}·u_L,k + D_0,12·G_k·v_NL,k v_NL,k = C_0,2·x_k + D_0,21·u_{L , k} + D_0,22·G_k·v_NL,k
• Bei der strukturellen Aufteilung muss zunächst die einzig verbliebene implizite, letzte Gleichung für den Schalterspannungsvektor v_Nl,k gelöst werden, die nach algebraischer Umformung als (6)

  

  mit (7) v * / NL,k = C_0,2·x_k + D_0,21·u_{L , k} geschrieben werden kann. Die zusammengefasste Matrix kann als Korrekturmatrix Q_k und v * / NL,k als prädizierter Schalterspannungsvektor aufgefasst werden. Die Simulation umfasst entsprechend der vier Substrukturen nach 3 vier Schritte, die in jedem Simulationsschritt wiederholt durchgeführt werden:
• Schritt 1 „Vorberechnung der Schalterspannungen”:
• Im Schritt 1 wird nach Erfassung der Eingangsgrößen u_L,k über die in den Koeffizienten konstante letzte Gleichung (7) der prädizierter Schalterspannungsvektor v * / NL,k berechnet.
• Schritt 2 „Berechnung der Schalterspannungen”:
• Im Schritt 2 werden aus v * / NL,k über die vorletzte Gleichung (6) der Schalterspannungsvektor v_NL,k berechnet, wobei die Korrekturmatrix Q_k vom Schaltzustand abhängig ist. Hierbei wird zunächst Q_k aus dem vorhergehenden Simulationsschritt verwendet.
• Schritt 3 „Auswertung der Schalterspannungen”:
• Im Schritt 3 werden durch die Schaltlogik aus den Schalterspannungen in v_NL,k die Schaltzustände und damit die aktuelle bzw. zukünftige Unterleitwertmatrix G_k und Korrekturmatrix Q_k+1 bestimmt.
• Schritt 4 „Berechnung des linearen Teilmodells”:
• Im Schritt 4 werden die Gleichungen (3) und (4) parallel berechnet, um die neuen Zustandsgrößen x_k+1 und die Ausgangsgrößen y_L,k zu bestimmen.
• Wie an sich bekannt werden die Matrizen Q_k und G_k nicht zur Simulationszeit sondern vorab berechnet und abgelegt. Von Vorteil gegenüber den bekannten Verfahren ist jedoch, dass mit den Matrizen Q_k und G_k lediglich zwei anstatt vier sowie deutlich kleinere und schwach besetzte Matrizen abgelegt werden müssen, was erhebliche Hardware-Ressourcen einspart.
• Die Unterleitwertmatrix G_k ist sogar nur auf der Hauptdiagonale besetzt, so dass auch nur diese Elemente in Form eines Vektors gespeichert werden müssen. Gegenüber bekannten Verfahren wird in Schritt 4 bereits eine aktualisierte Unterleitwertmatrix G_k verwendet, sodass die aus der Schaltlogik resultierende algebraische Schleife zumindest für einen Teil der Berechnung vermieden wird.
• Die aus der Schaltlogik resultierende algebraische Schleife bewirkt bei bekannten Verfahren, dass insbesondere abhängige Schaltereignisse unberücksichtigt bleiben. Bei abhängigen Schaltereignissen erfolgt der Wechsel eines Schalterzustands unmittelbar und unverzögert als Folge eines anderen Schaltereignisses, z. B. bei einer Transistor-Diode-Kombination. Als Folge treten in der Simulation zwischenzeitlich inkorrekte Schaltzustände auf, die meist physikalisch unvereinbar sind und zu erheblichen Abweichungen der Simulationsergebnisse von den realen Verläufen führen.
• Die implizite Abhängigkeit kann durch mehrfach iterative Auswertung der Ausgangsgleichung und der Schaltlogik in einem Simulationsschritt numerisch gelöst werden, wodurch insbesondere abhängige Schaltereignisse berücksichtigt werden. Dies bedingt bei den bekannten Verfahren die mehrfache Ausführung der vollständigen Ausgangsgleichung, was zu einer signifikanten Erhöhung der Rechenzeit pro Simulationsschritt führt.
• Bei dem Verfahren nach der Erfindung ist es hingegen ausreichend, die Schritte 2 und 3 als Teilberechnungen mehrfach iterativ auszuführen, vgl. 3 und 4. Dabei werden lediglich Gleichung (6) und die Schaltlogik wiederholt ausgewertet, während Gleichungen (3), (4) und (7) lediglich einmal pro Simulationsschritt berechnet werden.
• Für physikalisch sinnvolle Systeme konvergiert das Verfahren und kann als spezielle Form der Fixpunktiteration interpretiert werden.
• Das Vorgehen ist in 4 mit zwei Iterationen als Beispiel dargestellt. Der Ablauf der einzelnen Berechnungsschritte, einschließlich der Iterationen, wird für die als Substrukturen in Hardware realisierten Funktionen durch einen Hardware-Scheduler gesteuert.

Claims (5)

1. Implementierung einer Echtzeit-Schaltungssimulation als parallele digitale Logik, bei der eine strukturelle Trennung in ein lineares und in ein nichtlineares Teilmodell erfolgt, wobei das lineare Teilmodell durch ein zeitdiskretes Zustandsraummodell durch eine Transitionsmatrix Φ₀, eine Eingangsmatrix H₀, eine Ausgangsmatrix C₀ und eine Durchgangsmatrix D₀ beschrieben wird x_k = Φ₀·x_k + H₀·u_k y_k = C₀·x_k + D₀·u_k und das nichtlineare Teilmodell durch eine veränderliche Leitwertmatrix G ~_k mit der die Ausgangsgröße y_k des Zustandsraummodells auf dessen Eingangsgröße u_k zurückgekoppelt wird, womit sich bei einer Eingangsgröße u_k eine implizite Gleichung y_k = D₀·(u ~_k + G ~_k·y_k) + C₀·x_k hinsichtlich der Ausgangsgröße y_k ergibt, dadurch gekennzeichnet, dass nach Aufspaltung der Matrizen in Untermatrizen und deren Implementierung sowie nach der Erfassung einer Eingangsgröße u_{L , k} ein prädizierter Schalterspannungsvektor v^* _NL,k in einer ersten hardwaremäßig implementierten Substruktur berechnet wird, dass aus einer Multiplikation des prädizierten Schalterspannungsvektors v*_NL,k mit einer von dem Schaltzustand des nichtlinearen Teilmodells abhängigen Korrekturmatrix Q_k der Schalterspannungsvektor v_NL,k in einer zweiten hardwaremäßig implementierten Substruktur berechnet wird, dass in einer dritten Substruktur aus dem Schalterspannungsvektor v_NL,k die aktuellen Schaltzustände ermittelt werden und hieraus die durch die Schaltlogik bestimmte aktuelle Unterleitwertmatrix G_k und die künftige Korrekturmatrix Q_k+1, deren Werte vor Beginn der Simulation abgespeichert wurden, und dass nachfolgend in einer vierten Substruktur eine parallele Berechnung der Ausgangsgröße y_L,k und einer neuen Zustandsgröße x_k+1 aus den Gleichungen x_k+1 = Φ₀·x_k + H_0,1·u_L,k + H_0,2·G_k·v_NL,k und y_L,k = C_{0 , 1}·x_k + D_{0 , 11}·u_L,k + D_0,12·G_k·v_NL,k erfolgt.
2. Schaltungssimulation nach Anspruch 1, dadurch gekennzeichnet, dass bei der Berechnung des Schalterspannungsvektors v_NL,k in einem ersten Rechenschritt eine Multiplikation des prädizierten Schalterspannungsvektors v*_NL,k mit der Korrekturmatrix Q_k erfolgt.
3. Schaltungssimulation nach Anspruch 2, dadurch gekennzeichnet, dass die aktuell mit dem prädizierten Schalterspannungsvektors v*_NL,k zu multiplizierende Korrekturmatrix Q_k durch Iteration bestimmt wird.
4. Schaltungssimulation nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Unterleitwertmatrix G_k in Form eines Vektors abgespeichert wird.
5. Schaltungssimulation nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Substukturen als parallele Logik von einem Hardware-Scheduler gesteuert werden.

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