DE102008046724B4 - Semiconductor device - Google Patents

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Masato Nakamura
Satoshi Matsuyoshi
Koji Sasaki
Shinji Hiramitsu
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Hitachi Power Semiconductor Device Ltd
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Abstract

Halbleitervorrichtung mit einem Halbleiterelement (1), das auf einem Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung angeordnet ist, und mit einem ersten Verbindungsabschnitt (2), der den Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung mit dem Halbleiterelement (1) verbindet, wobei der erste Verbindungsabschnitt (2) umfaßt: eine erste Schicht (11) auf Ni-Basis auf dem Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung; eine erste intermetallische Verbindungsschicht (10) auf der ersten Schicht (11) auf Ni-Basis, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält; und eine Schicht (9) aus einem Lot auf Sn-Basis zwischen der ersten intermetallischen Verbindungsschicht (10) und dem Halbleiterelement (1), dadurch gekennzeichnet, daß die Cu-Ni-Sn-Verbindung in der ersten intermetallischen Verbindungsschicht (10) durch ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni in der Lot-Schicht (9) erhalten ist, das auskristallisiert, ausfällt oder sich zu der ersten Schicht (11) auf Ni-Basis bewegt.Semiconductor device with a semiconductor element (1) which is arranged on a component (4; 102; 107; 109; 110; 113) of the semiconductor device, and with a first connection section (2) which the component (4; 102; 107; 109 ; 110; 113) of the semiconductor device to the semiconductor element (1), the first connecting portion (2) comprising: a first Ni-based layer (11) on the component (4; 102; 107; 109; 110; 113) the semiconductor device; a first intermetallic compound layer (10) on the first Ni-based layer (11) containing a Cu-Ni-Sn compound as a main component; and a layer (9) made of an Sn-based solder between the first intermetallic compound layer (10) and the semiconductor element (1), characterized in that the Cu-Ni-Sn compound in the first intermetallic compound layer (10) by a Sn solder with (1-10) mass% Cu and (0.05-0.5) mass% Ni is contained in the solder layer (9), which crystallizes out, precipitates or becomes the first layer (11 ) moved on a Ni base.

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, bei der zum Auflöten von Elementen ein bleifreies Lot verwendet wird. Insbesondere betrifft die vorliegende Erfindung eine Halbleitervorrichtung für eine Hochtemperaturumgebung wie zum Beispiel eine Halbleitervorrichtung, die dazu verwendet wird, den von einem in einem Fahrzeug angeordneten Wechselstromgenerator (Drehstromgenerator) erzeugten Wechselstrom in einen Gleichstrom umzuwandeln.The present invention relates to a semiconductor device in which a lead-free solder is used for soldering elements. More particularly, the present invention relates to a semiconductor device for a high-temperature environment such as a semiconductor device used to convert the AC power generated by a vehicle-mounted alternator into a DC power.

Hinsichtlich einer Halbleitervorrichtung für einen Betrieb bei hohen Temperaturen, etwa einer Halbleitervorrichtung, die dazu verwendet wird, den von dem in einem Fahrzeug befindlichen Wechselstromgenerator mit einem vom Motor des Fahrzeugs in Drehung versetzten Anker erzeugten Wechselstrom in einen Gleichstrom umzuwandeln, ist ein Aufbau bekannt, bei dem darauf geachtet wird, die thermischen Spannungen aufgrund des Unterschieds zwischen dem thermischen Ausdehnungskoeffizient eines Halbleiterelements und dem einer Elektrode zu verringern, damit das Halbleiterelement Temperaturzyklen mit stark wechselnden Temperaturen aushält ( JP H 07-221235 A , JP H 07-161877 A , JP 2002-142424 A , JP 2002-261210 A , JP 2002-359328 A ). Da die Halbleitervorrichtung in der Nähe des Motors untergebracht ist, muß sie einer Temperatur von 200°C widerstehen können. Zum Kontaktieren des Halbleiterelements wird daher zum Beispiel hoch bleihaltiges Lot mit einer Soliduslinie bei etwa 300°C verwendet (zum Beispiel eine Pb-Sn-Legierung mit einer Soliduslinie bei 300°C und einer Liquiduslinie bei 314°C, die 95 Gew.-% Pb und 5 Gew.-% Sn enthält).With respect to a semiconductor device for high temperature operation, such as a semiconductor device used to convert the alternating current generated by the on-vehicle alternator and an armature rotated by the engine of the vehicle into direct current, a structure is known Care is taken to reduce the thermal stresses due to the difference between the coefficient of thermal expansion of a semiconductor element and that of an electrode, so that the semiconductor element can withstand temperature cycles with rapidly changing temperatures ( JP H 07-221235 A . JP H 07-161877 A . JP 2002-142424 A . JP 2002-261210 A . JP 2002-359328 A ). Since the semiconductor device is located near the motor, it must be able to withstand a temperature of 200 ° C. Therefore, for example, high-lead solder having a solidus line at about 300 ° C is used to contact the semiconductor element (for example, a Pb-Sn alloy having a solidus line at 300 ° C and a liquidus line at 314 ° C containing 95% by weight. Pb and 5 wt .-% Sn).

Aus Umweltschutzgründen werden jedoch Halbleitervorrichtungen bevorzugt, bei denen das Verbindungsmaterial kein Blei enthält, das die Umwelt stark belastet. Es gibt zwar bleifreies Lot mit einem Schmelzpunkt in der Nähe des Schmelzpunktes eines hoch bleihaltigen Lots, es sind dies Lote auf Goldbasis wie Au-20Sn (eutektisch, 280°C), Au-12Ge (eutektisch, 356°C), Au-3,15Si (eutektisch, 363°C). Diese Lote sind jedoch extrem teuer. Au-20Sn mit dem kleinsten Goldgehalt ist ein Hartlot und daher nicht dafür geeignet, Spannungen auszugleichen, wenn ein Halbleiterelement mit einer großen Fläche befestigt wird, so daß die Gefahr besteht, daß das Halbleiterelement bricht.For environmental reasons, however, semiconductor devices are preferred in which the bonding material contains no lead, which pollutes the environment. While there is a lead-free solder with a melting point near the melting point of a high-lead solder, these are gold-based solders such as Au-20Sn (eutectic, 280 ° C), Au-12Ge (eutectic, 356 ° C), Au-3 , 15Si (eutectic, 363 ° C). These solders are extremely expensive. Au-20Sn with the smallest gold content is a brazing alloy and therefore not suitable for equalizing stress when a semiconductor element having a large area is fixed, so that there is a danger that the semiconductor element will break.

Zum Anbringen von Bauteilen auf einem Substrat wird oft ein Lot auf Sn-Basis für mittlere Temperaturen verwendet, das einen Schmelzpunkt von 200°C oder darüber aufweist. In einer Umgebung mit Temperaturen bis zu 150°C ergibt sich damit eine zuverlässige Verbindung. Wenn sich ein derart angelötetes Bauteil im Betrieb für längere Zeit in einer Umgebung mit einer Temperatur von 200°C und mehr befindet, treten jedoch an der Verbindungsfläche Grenzflächenreaktionen auf, und die Zuverlässigkeit der Verbindung nimmt durch das Entstehen von Hohlräumen, dem Entstehen von intermetallischen Verbindungen und dergleichen ab. Es ist bekannt, daß in Hochleistungsmodulen wie LEDs und dergleichen das Entstehen von Hohlräumen an der Grenzfläche aufgrund der Wärmeerzeugung durch den fließenden Strom die Zuverlässigkeit der Verbindung herabsetzt.For mounting components on a substrate, Sn-based solder is often used for medium temperatures having a melting point of 200 ° C or above. In an environment with temperatures up to 150 ° C, this results in a reliable connection. However, when a component soldered in this way is in an environment of a temperature of 200 ° C. or more for a long time, interfacial reactions occur on the connection surface, and the reliability of the connection decreases due to the generation of voids, the formation of intermetallic compounds and the like. It is known that in high power modules such as LEDs and the like, the generation of voids at the interface due to heat generation by the flowing current degrades the reliability of the connection.

Zum Unterdrücken der Grenzflächenreaktionen bei einem Lot auf Sn-Basis schlägt die japanische Patentschrift JP H 03-152945 A vor, ein Lot auf Sn-Basis mit 0,1 bis 2 Gew.-% Cu, 0,002 bis 1 Gew.-% Ni und dem Rest Sn zu verwenden. Durch das Hinzufügen von Cu wird die Cu-Korrosion in dem mit dem Lot verbundenen Material unterdrückt und mit der Zugabe von Ni das Entstehen von intermetallischen Verbindungen wie Cu6Sn5 oder Cu3Sn an der Verbindungsfläche. In der JP 2002-280417 A wird vorgeschlagen, beim Ausbilden von Lötkontakthöckern an der Oberfläche des anzulötenden Materials zwei Arten von Metallschichten vorzusehen, die durch eine Reaktion mit dem Lot auf Sn-Basis eine intermetallische Verbindung ausbilden, und die Lotkugeln auf Sn-Basis mit den Metallschichten zu verbinden, um so an der Verbindungsfläche eine dünne intermetallische Verbindungsschicht entstehen zu lassen, die aus zwei oder drei Elementen einschließlich dem Sn besteht und die weitere Grenzflächenreaktionen verhindert.For suppressing the interfacial reactions in an Sn-based solder, Japanese Patent Publication JP H 03-152945 A to use a Sn-based solder with 0.1 to 2 wt% Cu, 0.002 to 1 wt% Ni, and the rest Sn. The addition of Cu suppresses Cu corrosion in the material associated with the solder and, with the addition of Ni, the formation of intermetallic compounds such as Cu6Sn5 or Cu3Sn at the bonding surface. In the JP 2002-280417 A For example, in forming solder bumps on the surface of the material to be soldered, it is proposed to provide two kinds of metal layers which form an intermetallic compound by reaction with the Sn-based solder and to bond the Sn-based solder balls to the metal layers so as to form an intermetallic compound to form at the interface a thin intermetallic compound layer consisting of two or three elements including the Sn and preventing further interfacial reactions.

Bei diesen bekannten Vorgehensweisen ergeben sich jedoch die im folgenden angeführten Nachteile, weshalb die jeweiligen Anordnungen nicht für Halbleitervorrichtungen geeignet sind, die in einer Umgebung mit hoher Temperatur betrieben werden oder die aufgrund des Erzeugens von Wärme durch den durch die Halbleitervorrichtung fließenden Strom sehr heiß werden. Insbesondere sind die bekannten Anordnungen nicht für Halbleitervorrichtungen oder Hochleistungsmodule geeignet, die in einem in einem Fahrzeug angeordneten Wechselstromgenerator (Drehstromgenerator) verwendet werden.However, in these prior art methods, there are the drawbacks mentioned below, and therefore, the respective arrangements are not suitable for semiconductor devices which are operated in a high-temperature environment or which become very hot due to the generation of heat by the current flowing through the semiconductor device. In particular, the known arrangements are not suitable for semiconductor devices or high-power modules used in an on-vehicle alternator (alternator).

Bei der Anordnung nach der japanischen Patentschrift JP H 03-152945 A steht das Cu6Sn5 oder Cu3Sn mit dem Cu enthaltenden Lot auf Sn-Basis in Kontakt, so daß bei hohen Temperaturen von 200°C und mehr trotz der Zugabe von Ni eine Cu-Sn-Verbindung entsteht, die die Gefahr erhöht, daß die Zuverlässigkeit der Halbleitervorrichtung nicht mehr gegeben ist.In the arrangement according to the Japanese Patent JP H 03-152945 A is the Cu6Sn5 or Cu3Sn with the Cu-containing Sn-based in contact, so that at high temperatures of 200 ° C and more, despite the addition of Ni, a Cu-Sn compound is formed, which increases the risk that the reliability of Semiconductor device is no longer present.

Im Falle der JP 2002-280417 A bildet die erste intermetallische Verbindungsschicht unmittelbar unter dem Lot auf Sn-Basis eine Sperrschicht zwischen dem Lot und der zweiten Metallschicht, wodurch Grenzflächenreaktionen gut unterbunden werden. Durch die erforderlichen zwei Arten von Metallschichten steigt jedoch die Anzahl der Metallisierungsschritte an, wodurch auch die Kosten für das selektive lokale Metallisieren ansteigen. An den Stellen, an denen die Metallschichten ausgebildet sind, können keine Elektroden vorgesehen werden. Wenn die äußere Metallschicht dick ist, kann es sein, daß zum Zeitpunkt des Ausbildens der Verbindung der äußerste Teil der Metallschicht nicht mit dem Lot auf Sn-Basis reagiert, so daß die Gefahr besteht, daß der Sperreffekt nicht ausreichend ist, und folglich lange gewartet werden muß, bis die Reaktion die äußere Metallschicht vollständig durchsetzt hat. Wenn die äußere Metallschicht dagegen dünn ist, ist auch die Sperrschicht zum Unterdrücken von Grenzflächenreaktionen dünn, so daß die Möglichkeit besteht, daß bei einer Temperatur von 200°C oder mehr die Grenzflächenreaktionen nicht ausreichend unterdrückt werden. In case of JP 2002-280417 A The first intermetallic compound layer immediately under the Sn-based solder forms a barrier layer between the solder and the second metal layer, thereby well inhibiting interfacial reactions. However, the required two types of metal layers increase the number of metallization steps, thereby increasing the cost of selective local metallization. At the locations where the metal layers are formed, no electrodes can be provided. If the outer metal layer is thick, at the time of forming the connection, the outermost part of the metal layer may not react with the Sn-based solder, so that there is a fear that the barrier effect will be insufficient and thus long-term maintenance must be until the reaction has completely penetrated the outer metal layer. On the other hand, when the outer metal layer is thin, the barrier layer for suppressing interfacial reactions is also thin, so that there is a possibility that at a temperature of 200 ° C or more, the interfacial reactions are not sufficiently suppressed.

Wenn wie im Fall einer Drehstromgeneratordiode durch diese beim Schalten des elektrischen Stroms ein Strom von einigen zehn Ampere fließt, entstehen im Verbindungsabschnitt des Halbleiterelements Hohlräume der in der 1 der Zeichnung gezeigten Art. Es wird angenommen, daß diese Hohlräume dadurch entstehen, daß durch die vom elektrischen Strom erzeugte Wärme und dem sich dadurch im Verbindungsabschnitt ergebenden Temperaturgradienten und den davon entstehenden Spannungen eine der Verbindungen im Verbindungsabschnitt sich bewegt, wodurch lokal Poren entstehen, die, wenn sie größer werden und sich zusammenschließen, zu den Hohlräumen führen.When, as in the case of a three-phase generator diode, a current of several tens of amperes flows therethrough when the electric current is switched, voids are formed in the connecting portion of the semiconductor element 1 It is assumed that these cavities are formed by the fact that the heat generated by the electric current and thereby resulting in the connecting portion temperature gradient and the resulting voltages one of the compounds in the connecting portion moves, creating locally pores, which as they grow larger and join together, lead to the cavities.

JP 2006 066 716 A offenbart eine Halbleitervorrichtung gemäß dem Oberbegriff der vorliegenden Ansprüche 1 und 7. JP 2006 066 716 A discloses a semiconductor device according to the preamble of the present claims 1 and 7.

JP 2005 236 019 A , DE 10 2004 030 056 A1 , DE 10 2005 042 780 A1 und DE 10 2005 049 575 A1 beschreiben Halbleitervorrichtungen mit Lötschichten auf Basis von Cu-Ni-Sn-Legierungen. JP 2005 236 019 A . DE 10 2004 030 056 A1 . DE 10 2005 042 780 A1 and DE 10 2005 049 575 A1 describe semiconductor devices with solder layers based on Cu-Ni-Sn alloys.

EP 1 065 916 A2 und US 2006 0151 889 A1 offenbaren Halbleiteraufbauten mit Wärmesenken, die eine Plattierung aus Nickel aufweisen. In US 2003 0132 271 A1 ist eine solche Ni-Plattierung auch für Elektrodenanschlüsse auf Leiterplatten beschrieben. EP 1 065 916 A2 and US 2006 0151 889 A1 disclose semiconductor devices with heat sinks having nickel plating. In US 2003 0132 271 A1 Such Ni plating is also described for electrode connections on printed circuit boards.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung mit einem bleifreien Lot zu schaffen, das keine großen Umweltprobleme verursacht, bei dem die Zuverlässigkeit der Verbindungen hoch ist, auch wenn die Halbleitervorrichtung für lange Zeit bei einer hohen Temperatur von 200°C und mehr verwendet wird, und das mit geringeren Kosten hergestellt werden kann als im Stand der Technik. Es sollen zudem keine Hohlräume im Verbindungsabschnitt eines Halbleiterelements der Halbleitervorrichtung entstehen, wenn ein großer elektrischer Strom fließt.The object of the present invention is to provide a lead-free solder semiconductor device which does not cause great environmental problems in which the reliability of the connections is high even when the semiconductor device is used for a long time at a high temperature of 200 ° C and more , and that can be produced at a lower cost than in the prior art. Moreover, no voids are to be formed in the connecting portion of a semiconductor element of the semiconductor device when a large electric current flows.

Diese Aufgabe wird mit der Halbleitervorrichtung nach Patentanspruch 1 bzw. 7 gelöst. Die Unteransprüche beschreiben vorteilhafte Ausgestaltungen der erfindungsgemäßen Halbleitervorrichtung.This object is achieved with the semiconductor device according to claim 1 or 7. The subclaims describe advantageous embodiments of the semiconductor device according to the invention.

Ausführungsformen der Erfindung werden im folgenden anhand der Zeichnungen näher erläutert. Es zeigen:Embodiments of the invention are explained below with reference to the drawings. Show it:

1 eine Schnittansicht des Verbindungsabschnitts eines Halbleiterelements nach einem thermischen Ermüdungstest; 1 a sectional view of the connecting portion of a semiconductor element after a thermal fatigue test;

2 eine schematische Schnittansicht des erfindungsgemäßen Löt-Verbindungsabschnitts; 2 a schematic sectional view of the solder connection portion according to the invention;

3 die Beziehungen zwischen der Verweilzeit bei 200°C und der Dicke der Ni-Schicht bei verschiedenen Arten von Loten; 3 the relationships between the residence time at 200 ° C and the thickness of the Ni layer in various kinds of solders;

4 die Beziehungen zwischen der Anzahl von Zyklen in einem thermischen Ermüdungstest und der Anzahl der entstehenden Hohlräume im Verbindungsabschnitt eines Halbleiterelements bei verschiedenen Arten von Loten; 4 the relationships between the number of cycles in a thermal fatigue test and the number of resulting voids in the connecting portion of a semiconductor element in various kinds of solders;

5(a) bis 5(c) schematische Schnittansichten des Verbindungsabschnitts des Halbleiterelements nach dem thermischen Ermüdungstest; 5 (a) to 5 (c) schematic sectional views of the connecting portion of the semiconductor element after the thermal fatigue test;

5 eine schematische Schnittansicht der Zustands der erfindungsgemäßen Lötverbindung; 5 a schematic sectional view of the state of the solder joint according to the invention;

7 eine schematische Schnittansicht des Verbindungszustands, wie er bei der Anordnung der JP 2002-280417 A aussehen kann; 7 a schematic sectional view of the connection state, as in the arrangement of JP 2002-280417 A can look like;

8 eine schematische Schnittansicht des Verbindungszustands, wie er bei der Anordnung der JP 2002-280417 A aussehen kann; 8th a schematic sectional view of the connection state, as in the arrangement of JP 2002-280417 A can look like;

9 den Elastizitätsmodul und die Fließspannung für verschiedene Materialien, die als Ausgleichsmaterialien für die Unterschiede im thermischen Ausdehnungskoeffizienten verwendet werden können; 9 the modulus of elasticity and the yield stress for various materials that can be used as compensating materials for the differences in the thermal expansion coefficient;

10 eine schematische Schnittansicht für den Löt-Verbindungsabschnitt bei Verwendung einer erfindungsgemäßen Lötpaste; 10 a schematic sectional view of the solder joint portion when using a solder paste according to the invention;

11 eine schematische Schnittansicht für den Löt-Verbindungsabschnitt bei Verwendung eines erfindungsgemäßen Lötdrahtes; 11 a schematic sectional view of the solder connection portion when using a solder wire according to the invention;

12 eine erste Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 12 a first embodiment of the semiconductor device according to the invention;

13 eine Modifikation der ersten Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 13 a modification of the first embodiment of the semiconductor device according to the invention;

14 eine zweite Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 14 a second embodiment of the semiconductor device according to the invention;

15 eine dritte Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 15 a third embodiment of the semiconductor device according to the invention;

16 eine vierte Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 16 a fourth embodiment of the semiconductor device according to the invention;

17 eine fünfte Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 17 a fifth embodiment of the semiconductor device according to the invention;

18 eine sechste Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; 18 a sixth embodiment of the semiconductor device according to the invention;

19 eine schematische Schnittansicht, wie sich an einer Verbindungs-Grenzfläche ein Hohlraum ausbildet; 19 a schematic sectional view of how forms at a connection interface, a cavity;

20 eine schematische Schnittansicht, wie sich an einer Verbindungs-Grenzfläche ein Hohlraum ausbildet; und 20 a schematic sectional view of how forms at a connection interface, a cavity; and

21 eine Schnittansicht einer Verbindungs-Grenzfläche nach einem Hochtemperaturtest. 21 a sectional view of a connection interface after a high-temperature test.

Zuerst soll nun der Aufbau des Löt-Verbindungsabschnitts erläutert werden, der ein wesentliches Merkmal der beschriebenen Halbleitervorrichtung darstellt.First, the structure of the solder joint portion will be explained, which is an essential feature of the described semiconductor device.

Wie in der 2 gezeigt, besteht der Löt-Verbindungsabschnitt 2 der beschriebenen Halbleitervorrichtung aus einer Schicht 11 auf Ni-Basis, die durch ein Abscheideverfahren, etwa ein galvanisches Verfahren, auf dem anzuschließenden Material 12 ausgebildet wird. Auf der Schicht 11 auf Ni-Basis wird eine Verbindungsschicht 10 ausgebildet, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält, und darauf eine Schicht 9 aus einem Lot auf Sn-Basis. Bei diesem Aufbau bildet die Verbindungsschicht 10, die als Hauptkomponente die Cu-Ni-Sn-Verbindung enthält, eine Sperrschicht zwischen der Schicht 11 auf Ni-Basis und der Schicht 9 aus einem Lot auf Sn-Basis. Auch wenn der Löt-Verbindungsabschnitt 2 einer hohen Temperatur ausgesetzt ist, treten daher keine Grenzflächenreaktionen auf, so daß die Verbindungsschicht an der Grenzfläche nicht weiterwächst und sich keine Hohlräume bilden, die durch das Wachsen der Verbindungsschicht entstehen. Der Löt-Verbindungsabschnitt 2 kann mittels einer Lötfolie 17 ausgebildet werden, die eine Cu-Ni-Sn-Verbindungsphase enthält, um die zu verbindenden Materialien 12 über die Schichten auf Ni-Basis miteinander zu verbinden.Like in the 2 As shown, there is the solder joint portion 2 the described semiconductor device of a layer 11 Ni-based, by a deposition method, such as a galvanic process, on the material to be connected 12 is trained. On the shift 11 Ni-based becomes a bonding layer 10 formed as a main component containing a Cu-Ni-Sn compound, and thereon a layer 9 from a Sn-based solder. In this structure, the connection layer forms 10 containing, as a main component, the Cu-Ni-Sn compound, a barrier layer between the layer 11 Ni-based and the layer 9 from a Sn-based solder. Even if the solder joint section 2 is exposed to a high temperature, therefore, no interfacial reactions occur, so that the bonding layer does not grow at the interface and no voids formed by the growth of the bonding layer. The solder joint section 2 can by means of a solder foil 17 formed containing a Cu-Ni-Sn compound phase to the materials to be joined 12 to connect with each other via the Ni-based layers.

Es wird nun die optimale Zusammensetzung für den Löt-Verbindungsabschnitt 2 erläutert.It now becomes the optimum composition for the solder joint section 2 explained.

Die 3 zeigt die Beziehungen zwischen der Verweilzeit bei einer Temperatur von 200°C und der Zunahme der Dicke der Ni-Schicht bei verschiedenen Arten von bleifreien Loten (Sn-3Ag-0,5Cu, Sn, Sn-3Cu, Sn-5Cu, Sn-7Cu). Mit der Verweilzeit des Lotes bei hoher Temperatur steigt die Dicke der Ni-Schicht bei dem Lot Sn-3Ag-0,5Cu stark an; wenn jedoch die Cu-Konzentration 5 Massen-% oder mehr beträgt, tritt auch bei einer Temperatur von 200°C kaum noch eine Grenzflächenreaktion auf.The 3 Fig. 10 shows the relationships between the residence time at a temperature of 200 ° C and the increase in the thickness of the Ni layer in various kinds of lead-free solders (Sn-3Ag-0.5Cu, Sn, Sn-3Cu, Sn-5Cu, Sn-7Cu ). With the retention time of the solder at a high temperature, the thickness of the Ni layer in the solder Sn-3Ag-0.5Cu greatly increases; however, when the Cu concentration is 5 mass% or more, hardly any interfacial reaction occurs even at a temperature of 200 ° C.

Um bei der Ausbildung der Lötverbindung eine gute Benetzbarkeit zu erhalten, ist es vorteilhaft, ein Lot mit einer Zusammensetzung zu wählen, deren Liquiduslinientemperatur gleich der Verbindungstemperatur ist oder darunter liegt. Wenn jedoch die Cu-Konzentration im Lot größer ist als 10 Massen-%, liegt die Liquiduslinientemperatur bei 450°C und mehr, so daß die Gefahr besteht, daß ein aufzubringendes Halbleiterelement beim Herstellen der Verbindung Schaden nimmt. Wenn dagegen die Cu-Konzentration im Lot kleiner ist als 1 Massen-%, wird auf der Ni-Schicht keine Diffusions-Sperrschicht ausgebildet, so daß wie bei dem in der 3 gezeigten Fall von Sn-3Ag-0,5Cu die Möglichkeit besteht, daß bei der Temperatur von 200°C eine starke Grenzflächenreaktion auftritt. In order to obtain good wettability in the formation of the solder joint, it is advantageous to select a solder having a composition whose liquidus line temperature is equal to or below the bonding temperature. However, when the Cu concentration in the solder is larger than 10 mass%, the liquidus line temperature is 450 ° C and more, so that there is a fear that a semiconductor element to be applied will be damaged in making the connection. In contrast, if the Cu concentration in the solder is less than 1 mass%, no diffusion barrier layer is formed on the Ni layer, so that as in the 3 In the case of Sn-3Ag-0.5Cu shown, there is the possibility that a strong interfacial reaction occurs at the temperature of 200 ° C.

Unter dem Gesichtspunkt der Zunahme der Dicke der Ni-Schicht liegt für die optimale Lotzusammensetzung zum Ausbilden des Löt-Verbindungsabschnitts die Cu-Konzentration daher im Bereich von größer 1 Massen-% und kleiner 10 Massen-%. Vorzugsweise liegt die Cu-Konzentration im Bereich von 5 bis 10 Massen-%.Therefore, from the viewpoint of increasing the thickness of the Ni layer, for the optimum solder composition for forming the solder joint portion, the Cu concentration is in the range of greater than 1 mass% and less than 10 mass%. Preferably, the Cu concentration is in the range of 5 to 10 mass%.

Die 4 zeigt die Beziehungen zwischen der Anzahl von Zyklen eines thermischen Ermüdungstests und der Anzahl der erzeugten Hohlräume in einem Halbleiterelement-Verbindungsabschnitt bei verschiedenen Arten von bleifreien Loten (Sn-3Ag-0,5Cu, Sn, Sn-5Cu, Sn-5Cu-0,15Ni). Bei dem thermischen Ermüdungstest wird ein Halbleiterelement wiederholt durch Zuführen eines elektrischen Stroms von 35 A auf eine Temperatur von 200°C aufgeheizt und durch Unterbrechen des Stroms wieder auf eine Temperatur von 30°C abgekühlt.The 4 FIG. 12 shows the relationships between the number of cycles of a thermal fatigue test and the number of cavities formed in a semiconductor element connecting portion in various kinds of lead-free solders (Sn-3Ag-0.5Cu, Sn, Sn-5Cu, Sn-5Cu-0.15Ni ). In the thermal fatigue test, a semiconductor element is repeatedly heated by supplying an electric current of 35 A to a temperature of 200 ° C and cooled by interrupting the current again to a temperature of 30 ° C.

Wie in der 4 gezeigt, entstehen so gut wie keine Hohlräume, wenn reines Sn verwendet wird. Wenn ein Lot auf Sn-Cu-Basis oder auf Sn-Ag-Cu-Basis verwendet wird, steigt die Anzahl der Hohlräume mit der Anzahl der Zyklen an. Die Hohlräume entstehen durch die Bewegung einer Verbindungsphase innerhalb des Löt-Verbindungsabschnitts während des thermischen Ermüdungstests. Bei einem Lot auf Sn-Cu-Basis werden während des thermischen Ermüdungstests um so mehr Hohlräume erzeugt, je größer der Anteil der Cu5Sn5-Phase im Lot ist. Wenn jedoch der Anteil der Cu6Sn5-Phase im Lot klein ist, ergibt sich nur eine dünne Diffusions-Sperrschicht auf der Ni-Beschichtung, so daß die Hochtemperaturfestigkeit bei Temperaturen von 200°C gering ist. Die Zugabe von Ni bewirkt eine Unterdrückung des Entstehens von Hohlräumen während des thermischen Ermüdungstests bei 200°C, ohne daß dazu der Anteil der Cu6Sn5-Phase verringert werden muß. Wie in der 4 zu sehen ist, verringert sich die Geschwindigkeit der Hohlraumentstehung auf etwa 2/3 der Geschwindigkeit bei dem Lot auf Sn-Cu-Basis, wenn zu diesem Lot Ni hinzugegeben wird.Like in the 4 As shown, virtually no voids are formed when pure Sn is used. When a Sn-Cu-based or Sn-Ag-Cu-based solder is used, the number of cavities increases with the number of cycles. The cavities are created by movement of a bonding phase within the solder joint portion during the thermal fatigue test. With a Sn-Cu-based solder, the larger the proportion of the Cu5Sn5 phase in the solder, the more voids are generated during the thermal fatigue test. However, if the proportion of the Cu6Sn5 phase in the solder is small, only a thin diffusion barrier layer is formed on the Ni coating, so that the high-temperature strength is low at temperatures of 200 ° C. The addition of Ni suppresses the generation of voids during the thermal fatigue test at 200 ° C without needing to reduce the amount of Cu6Sn5 phase. Like in the 4 As can be seen, the rate of voiding decreases to about two-thirds that of the Sn-Cu based solder when Ni is added to this solder.

Die 5(a) zeigt eine Querschnitt-Mikrophotographie der Verbindungs-Grenzfläche auf der Seite des Halbleiterelements bei der Verwendung eines Lots auf Sn-Cu-Basis, die 5(b) eine Querschnitt-Mikrophotographie der Verbindungs-Grenzfläche nach einem thermischen Ermüdungstest mit 900 Zyklen und die 5(c) eine Querschnitt-Mikrophotographie der Verbindungs-Grenzfläche auf der Seite des Halbleiterelements bei der Verwendung eines Lots auf Sn-Cu-Ni-Basis nach einem thermischen Ermüdungstest mit 900 Zyklen. Bei dem Lot auf Sn-Cu-Basis wird die an der Verbindungs-Grenzfläche auf der Seite des Halbleiterelements ausgebildete Cu-Sn-Verbindungsschicht (5(a)) nach 900 Zyklen durch das Wandern der Verbindung dünner, und in der Umgebung der Cu-Sn-Verbindungsschicht entstehen Hohlräume (5(b)). Bei dem Lot auf Sn-Cu-Ni-Basis bleibt dagegen die Verbindungsschicht erhalten, und es entstehen nur wenige Hohlräume (5(c)). Durch die Zugabe des Ni steigt somit die Stabilität der Verbindungsschicht bei dem thermischen Ermüdungstest an, und die Verbindung bewegt sich so gut wie gar nicht. Es entstehen auch keine Hohlräume in den Verbindungsabschnitten außerhalb des Halbleiterelement-Verbindungsabschnitts. Wenn weniger als 0,05 Massen-% Ni zugegeben wird, ist der Hohlraumentstehungs-Unterdrückungseffekt nur gering. Wenn mehr als 0,5 Massen-% Ni zugegeben werden, steigt die Liquiduslinientemperatur auf 450°C und mehr, so daß die Halbleiterelementelektrode beim Herstellen der Verbindung korrodiert. Durch die vom Lot hervorgerufene Korrosion des Halbleiterelements an sich besteht die Gefahr, daß das Halbleiterelement ausfällt.The 5 (a) FIG. 12 is a cross-sectional photomicrograph of the bonding interface on the semiconductor element side using a Sn-Cu based solder; FIG 5 (b) a cross-sectional photomicrograph of the bonding interface after a thermal fatigue test with 900 cycles and the 5 (c) FIG. 4 is a cross-sectional photomicrograph of the compound interface on the side of the semiconductor element when using a Sn-Cu-Ni based solder after a 900 cycle thermal fatigue test. In the Sn-Cu-based solder, the Cu-Sn compound layer formed at the bonding interface on the side of the semiconductor element (FIG. 5 (a) ) after 900 cycles by the migration of the compound thinner, and in the vicinity of the Cu-Sn compound layer arise cavities ( 5 (b) ). In the case of the Sn-Cu-Ni-based solder, on the other hand, the bonding layer is retained and only a few voids are formed ( 5 (c) ). The addition of Ni thus increases the stability of the bonding layer in the thermal fatigue test, and the bond hardly moves. Also, no voids are formed in the connection portions outside the semiconductor element connection portion. If less than 0.05 mass% of Ni is added, the voiding generation suppression effect is small. When more than 0.5 mass% of Ni is added, the liquidus line temperature rises to 450 ° C and more, so that the semiconductor element electrode corrodes when the connection is made. Due to the solder caused by the corrosion of the semiconductor element itself, there is a risk that the semiconductor element fails.

Durch die Zugabe von Ni zu der optimalen Zusammensetzung des Lots zum Ausbilden des Löt-Verbindungsabschnitts kann somit das Entstehen von Hohlräumen unterdrückt werden. Vorzugsweise liegt die Ni-Konzentration im Bereich von 0,05 Massen-% bis 0,5 Massen-%.Thus, by adding Ni to the optimum composition of the solder for forming the solder joint portion, the generation of voids can be suppressed. Preferably, the Ni concentration is in the range of 0.05 mass% to 0.5 mass%.

Es reicht dabei aus, auf dem anzuschließenden Material nur die Schicht auf Ni-Basis aus Ni, Ni-P, Ni-B und dergleichen durch Beschichten, etwa Galvanisieren, aufzubringen. Es ist somit nicht nötig, wie im Fall der eingangs genannten JP 2002-280417 A zwei Arten von Metallschichten auszubilden, so daß die beschriebene Halbleitervorrichtung mit einer minimalen Anzahl von Schritten hergestellt werden kann.It suffices to apply to the material to be connected only the Ni-based Ni, Ni-P, Ni-B and the like layer by coating such as electroplating. It is therefore not necessary, as in the case of the aforementioned JP 2002-280417 A form two kinds of metal layers, so that the described semiconductor device can be manufactured with a minimum number of steps.

Bei der in der JP 2002-280417 A beschriebenen Vorgehensweise wird eine Cu-Schicht auf die Ni-Schicht 11 aufgebracht, die auf dem anzuschließenden Material 12 ausgebildet wird. Die Verbindungsschicht entsteht durch eine Reaktion mit dem Lot auf Sn-Basis. Wie in der 7 gezeigt, verbleibt dadurch außerhalb des Löt-Verbindungsabschnitts 2 eine Cu-Schicht 15, so daß das Lot bei hoher Temperatur oxidiert und aufgrund von Feuchtigkeit korrodiert. Es ist daher schwierig, einen guten Verbindungsabschnitt zu erhalten. Auch wenn die Cu-Schicht durch eine lokale Beschichtung ausgebildet wird, breitet sich das Lot durch Benetzen auf Bereiche aus, in denen es keine Cu-Schicht gibt, so daß ein Bereich 16 entsteht, in dem die Ni-Beschichtung und das Lot auf Sn-Basis direkt miteinander reagieren können, wie es in der 8 gezeigt ist. In diesem Fall ergibt sich in den Bereichen, in denen es keine Sperrschicht aus einer Cu-Ni-Sn-Verbindung gibt, bei hoher Temperatur eine Grenzflächenreaktion, so daß aufgrund der volumetrischen Veränderungen dabei Hohlräume entstehen.When in the JP 2002-280417 A The procedure described is a Cu layer on the Ni layer 11 applied on the material to be connected 12 is trained. The connection layer is formed by a reaction with the Sn-based solder. Like in the 7 thereby remains outside of the solder joint portion 2 a Cu layer 15 so that the solder oxidizes at high temperature and corrodes due to moisture. It is therefore difficult to obtain a good connection portion. Even if the Cu layer is formed by a local coating, the solder spreads by wetting on areas in which there is no Cu layer, so that an area 16 is formed, in which the Ni coating and the Sn-based solder can react directly with each other, as in the 8th is shown. In this case, in the regions where there is no barrier layer of a Cu-Ni-Sn compound, an interfacial reaction occurs at a high temperature, resulting in voids due to volumetric changes.

Wie in der 6 gezeigt, kristallisiert dagegen bei der erfindungsgemäßen Halbleitervorrichtung an der Verbindungs-Grenzfläche, die mit dem Lot benetzt wird, in dem Lot auf Sn-Basis eine Cu-Ni-Sn-Verbindung aus, die an der Schicht 11 auf Ni-Basis ausfällt oder dahin wandert und somit eine Cu-Ni-Sn-Verbindungsschicht 10 erzeugt, die eine Sperrschicht zwischen der Schicht 11 auf Ni-Basis und der Schicht 2 aus einem Lot auf Sn-Basis bildet. Es ist daher nicht erforderlich, eine Anzahl von einzelnen Metallschichten auf dem anzuschließenden Material 12 auszubilden, so daß auch keine solchen Metallschichten in Bereichen freiliegen können, in denen nach dem Herstellen der Verbindung keine Verbindungsschicht ausgebildet wird. Es wird somit ein Löt-Verbindungsabschnitt mit ausgezeichneter Zuverlässigkeit erhalten.Like in the 6 On the other hand, in the semiconductor device of the present invention, at the connection interface wetted with the solder, in the Sn-based solder, a Cu-Ni-Sn compound attached to the layer crystallizes 11 Ni precipitates or migrates there, and thus a Cu-Ni-Sn compound layer 10 creates a barrier between the layer 11 Ni-based and the layer 2 made of a Sn-based solder. It is therefore not necessary to have a number of individual metal layers on the material to be connected 12 form, so that no such metal layers can be exposed in areas where no connecting layer is formed after making the connection. Thus, a solder joint portion having excellent reliability is obtained.

Durch das Auskristallisieren, Ausfällen oder Bewegen der Cu-Ni-Sn-Verbindung in dem Lot auf Sn-Basis zum Ausbilden der Sperrschicht hängt die Dicke der Sperrschicht vom Anteil der Verbindung im Lot ab, so daß durch geeignetes Einstellen des Verbindungsanteils leicht eine Sperrschicht mit einer optimalen Dicke hergestellt werden kann.By crystallizing, precipitating or moving the Cu-Ni-Sn compound in the Sn-based solder to form the barrier layer, the thickness of the barrier layer depends on the proportion of the compound in the solder, so that by appropriately adjusting the junction ratio, a barrier layer is liable to be involved an optimum thickness can be produced.

Das Lot kann nicht nur durch das Auflegen der Lötfolie 17 zugeführt werden. Der Löt-Verbindungsabschnitt 2 der 2 kann auch wie in der 10 gezeigt durch das Aufbringen einer Lötpaste 18 oder wie in der 11 mittels eines Lötdrahts 19 hergestellt werden. In Abhängigkeit von der herzustellenden Verbindung können verschiedene Zuführverfahren für das Lot angewendet werden.The solder can not only by placing the solder foil 17 be supplied. The solder joint section 2 of the 2 can also like in the 10 shown by the application of a solder paste 18 or as in the 11 by means of a solder wire 19 getting produced. Depending on the connection to be made, different methods of feeding the solder may be used.

Es wird nun eine erste Ausführungsform der erfindungsgemäßen Halbleitervorrichtung mit einem Löt-Verbindungsabschnitt der beschriebenen Art erläutert.A first embodiment of the semiconductor device according to the invention with a solder connection section of the type described will now be explained.

Wie der 12 zu entnehmen ist, ist die erste Ausführungsform auf eine Halbleitervorrichtung für einen Wechselstromgenerator gerichtet, der in einem Fahrzeug verwendet werden soll. Auf einem mit Ni beschichteten Elektrodenkörper 4 befindet sich ein Sn-Lot, das (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni enthält. Auf dem Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni befinden sich ein mit Ni beschichtetes Ausgleichsmaterial 5 (eine Cu-Mo-Legierung oder ein Cu/Invar/Cu-Verbundmaterial) zum Ausgleichen der thermischen Ausdehnungskoeffizienten, ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni, ein mit Ni-P beschichtetes Halbleiterelement 1, ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni, ein mit Ni beschichtetes Ausgleichsmaterial 6 (Mo) zum Ausgleichen der thermischen Ausdehnungskoeffizienten, ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni sowie eine Cu-Zuleitungselektrode 7 aus mit Ni beschichtetem Cu.Again 12 2, the first embodiment is directed to a semiconductor device for an alternator to be used in a vehicle. On a Ni coated electrode body 4 There is a Sn solder containing (1-10) mass% Cu and (0.05-0.5) mass% Ni. On the Sn solder with (1-10) mass% Cu and (0.05-0.5) mass% Ni, there is a Ni coated balance material 5 (a Cu-Mo alloy or a Cu / Invar / Cu composite material) for compensating the thermal expansion coefficients, an Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni, a Ni-P coated semiconductor element 1 , a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni, a Ni-coated balance material 6 (Mo) for compensating the coefficients of thermal expansion, a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni, and a Cu lead electrode 7 made of Ni coated Cu.

Das Sri-Lot kann jeweils von einer Lötfolie gebildet werden. Zur Ausbildung der Verbindungen werden die Lötfolien und die obigen Elemente in der beschriebenen Reihenfolge in eine Positionierlehre eingesetzt. In einem Ofen werden bei einer Temperatur von 380°C für 4 Minuten in einer reduzierenden Atmosphäre, bei der zu Stickstoff 50% Wasserstoff zugemischt wird, die Elemente des Stapels miteinander verbunden. Dann wird am Umfang des Verbindungsabschnitts Silikongummi 8 injiziert und ausgehärtet, um so die Halbleitervorrichtung mit den Löt-Verbindungsabschnitten 2, 3 der 12 herzustellen.The Sri-Lot can each be formed by a solder foil. To form the connections, the solder foils and the above elements are inserted into a positioning jig in the order described. In an oven at a temperature of 380 ° C for 4 minutes in a reducing atmosphere in which 50% hydrogen is added to nitrogen, the elements of the stack are connected together. Then, at the periphery of the connecting portion, silicone rubber becomes 8th injected and cured, so the semiconductor device with the solder connection portions 2 . 3 of the 12 manufacture.

An jedem Löt-Verbindungsabschnitt 2, 3 zwischen den einzelnen mit Ni-P oder Ni beschichteten Elementen und dem Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni kristallisiert wie in der 2 gezeigt die Cu-Ni-Sn-Verbindung 10 aus, fällt aus oder bewegt sich zu der Schicht auf Ni-Basis, so daß auf der Schicht auf Ni-Basis eine Verbindungsschicht entsteht, die als Hauptkomponente die Cu-Ni-Sn-Verbindung enthält. Da die Verbindungsschicht 10 zwischen der Schicht 9 aus einem Lot auf Sn-Basis und der Schicht 11 auf Ni-Basis eine Sperrschicht bildet, kann eine Halbleitervorrichtung mit einem Löt-Verbindungsabschnitt erhalten werden, dessen Zuverlässigkeit auch dann erhalten bleibt, wenn die Halbleitervorrichtung für eine lange Zeit bei einer Temperatur von 200°C und mehr betrieben wird. Es wird zwar neben der Cu-Ni-Sn-Verbindung an der Grenzfläche im Löt-Verbindungsschritt auch eine Cu-Sn-Verbindung ausgebildet, hinsichtlich der Unterdrückung des Entstehens von Hohlräumen wirkt jedoch die Cu-Ni-Sn-Verbindungsschicht auf der Schicht auf Ni-Basis als Sperrschicht, so daß sich daraus kein Nachteil ergibt.At each solder joint section 2 . 3 between the individual elements coated with Ni-P or Ni and the Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni crystallized as in 2 shown the Cu-Ni-Sn compound 10 from, precipitates or moves to the Ni-based layer, so that a compound layer containing the Cu-Ni-Sn compound as a main component is formed on the Ni-based layer. Because the connection layer 10 between the layer 9 made of a Sn-based solder and the layer 11 Ni-base forms a junction layer, a semiconductor device with a solder joint portion, the reliability of which is maintained even when the semiconductor device is operated for a long time at a temperature of 200 ° C and more. Although, in addition to the Cu-Ni-Sn compound at the interface in the solder joining step, a Cu-Sn compound is also formed with respect to However, suppressing the generation of voids, the Cu-Ni-Sn compound layer on the Ni-based layer acts as a barrier layer, so that there is no disadvantage.

Bei der ersten Ausführungsform der 12 weisen alle Löt-Verbindungsabschnitte 2, 3 den in der 2 gezeigten Aufbau auf. Der in der 2 gezeigte Löt-Verbindungsabschnitt ist wenigstens bei den Verbindungen mit dem Halbleiterelement 1 vorgesehen, während bei anderen Verbindungen ein Lot auf Sn-Basis verwendet werden kann, das im Temperaturbereich von der Raumtemperatur bis zu 200°C eine Cu6Sn5-Phase enthält. Da durch Ausfallen und dergleichen der Cu6Sn5-Phase im Lot an der Schicht auf Ni-Basis eine Cu-Sn-Schicht ausgebildet wird, kann die Verbindung hohe Temperaturen aushalten und eine Verteilung der Schicht auf Ni-Basis unterdrücken, so daß solche Verbindungen dort ausgebildet werden können, wo das Entstehen von Hohlräumen keine so große Bedeutung hat.In the first embodiment of the 12 all have solder joint sections 2 . 3 in the 2 shown construction. The Indian 2 shown solder joint portion is at least in the connections to the semiconductor element 1 provided, while other compounds, a Sn-based solder can be used, which contains a Cu6Sn5 phase in the temperature range from room temperature up to 200 ° C. Since a Cu-Sn layer is formed by precipitation and the like of the Cu6Sn5 phase in the solder on the Ni-based layer, the compound can withstand high temperatures and suppress a distribution of the Ni-based layer, so that such compounds are formed there can be where the formation of cavities is not so important.

Wenn bei dem Verbindungsabschnitt des Halbleiterelements ein Sn-Lot mit (1–10) Massen-% Cu und (0,05 bis 0,5) Massen-% Ni verwendet wird, in dem auch bei großen elektrischen Strömen so gut wie keine Hohlräume entstehen, und für die anderen Verbindungsabschnitte ein Lot auf Sn-Basis verwendet wird, das einen großen Anteil an Cu6-Sn5-Phase enthält, etwa die in der 3 gezeigte Sn-5Cu-Verbindung, die bei 200°C eine hohe Temperaturfestigkeit aufweist, kann eine Halbleitervorrichtung geschaffen werden, bei der am äußeren Verbindungsabschnitt der Halbleitervorrichtung durch den großen elektrischen Strom keine Hohlräume entstehen und an der Grenzfläche keine Reaktionen auftreten, auch wenn die Halbleitervorrichtung bei einer Temperatur von 200°C betrieben wird.When an Sn solder having (1-10) mass% of Cu and (0.05 to 0.5) mass% of Ni is used in the connecting portion of the semiconductor element in which virtually no voids are formed even at large electric currents , and for the other connecting portions, a Sn-based solder containing a large amount of Cu6-Sn5 phase, such as those in U.S.P. 3 As shown Sn-5Cu compound having high temperature resistance at 200 ° C, a semiconductor device can be provided in which at the outer connecting portion of the semiconductor device by the large electric current no voids are formed and no reactions occur at the interface, even if the semiconductor device is operated at a temperature of 200 ° C.

Bei der vorliegenden Ausführungsform wurde die ganze Struktur in einem Zug hergestellt. Die Struktur kann jedoch auch in einzelne Teile aufgeteilt werden. Wenn im Temperaturbereich von Raumtemperatur bis 200°C sowohl Lot auf Sn-Basis, das die Cu6Sn5-Phase enthält, als auch das Sn-Lot mit (1–10) Massen-% Cu und (0,05 bis 0,5) Massen-% Ni verwendet werden, wird der Verbindungsprozeß vorteilhaft im Temperaturbereich von 220°C bis 450°C und in einer reduzierenden Atmosphäre oder einer inerten Atmosphäre ausgeführt. Dadurch wird die bevorzugte Verbindung erhalten, ohne daß ein Fließen auftritt. Wenn die Verbindung in einer inerten Atmosphäre erhalten wird, kann eine Oxidation des Lots und der einzelnen Bauteile verhindert werden, so daß eine gute Verbindung entsteht.In the present embodiment, the whole structure was made in one go. However, the structure can also be divided into individual parts. In the temperature range from room temperature to 200 ° C, both Sn-based solder containing the Cu6Sn5 phase and Sn solder having (1-10) mass% Cu and (0.05 to 0.5) masses % Ni are used, the bonding process is advantageously carried out in the temperature range of 220 ° C to 450 ° C and in a reducing atmosphere or an inert atmosphere. Thereby, the preferred compound is obtained without a flow occurs. If the compound is obtained in an inert atmosphere, oxidation of the solder and the individual components can be prevented, so that a good connection is formed.

Bei der vorliegenden Ausführungsform wurde zwischen dem Halbleiterelement 1 und dem Elektrodenkörper 4 das Ausgleichsmaterial 5 vorgesehen und zwischen dem Halbleiterelement 1 und der Zuleitungselektrode 7 das Ausgleichsmaterial 6. Das Ausgleichsmaterial 5, 6 kann jedoch auch weggelassen werden. In der 13 ist nur das Ausgleichsmaterial 5 zwischen dem Halbleiterelement 1 und dem Elektrodenkörper 4 vorgesehen. Das Ausgleichsmaterial kann jedoch auch vollständig weggelassen werden. Durch das Ausgleichsmaterial werden die Spannungen aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten des Halbleiterelements 1 und des Elektrodenkörpers 4 verringert, so daß verhindert wird, daß das Halbleiterelement Schaden nimmt, auch wenn ein Lot auf Sn-Basis verwendet wird, das härter ist als ein Lot mit hohem Bleigehalt. Das Ausgleichsmaterial 6 zwischen dem Halbleiterelement 1 und der Zuleitungselektrode 7 verringert die Spannungen durch die verschiedenen thermischen Ausdehnungskoeffizienten zwischen diesen Teilen und auch die auf das Lot und das Halbleiterelement wirkenden Spannungen, so daß eine Halbleitervorrichtung mit einer guten Zuverlässigkeit der Verbindungen erhalten wird.In the present embodiment, between the semiconductor element 1 and the electrode body 4 the balancing material 5 provided and between the semiconductor element 1 and the lead electrode 7 the balancing material 6 , The balancing material 5 . 6 but can also be omitted. In the 13 is just the balancing material 5 between the semiconductor element 1 and the electrode body 4 intended. However, the compensation material can also be completely omitted. By the compensation material, the voltages due to the different thermal expansion coefficients of the semiconductor element 1 and the electrode body 4 is reduced, so that the semiconductor element is prevented from being damaged, even if a Sn-based solder is used, which is harder than a solder with a high lead content. The balancing material 6 between the semiconductor element 1 and the lead electrode 7 reduces the stresses due to the different coefficients of thermal expansion between these parts and also the voltages acting on the solder and the semiconductor element, so that a semiconductor device with a good reliability of the connections is obtained.

Für das Augleichsmaterial 5, 6 wird ein Metall mit einer kleinen Fließspannung verwendet, das sich leicht plastisch verformen läßt. Dadurch werden die Spannungen herabgesetzt, die im Verbindungsabschnitt beim Abkühlen nach dem Herstellen der Verbindung und beim Ändern der thermischen Belastung aufgrund der Unterschiede im thermischen Ausdehnungskoeffizienten der miteinander verbundenen Materialien entstehen. Es kann dazu eines der Metalle Al, Mg, Ag, Zn, Cu und Ni verwendet werden. Wie in der 9 gezeigt, können die Spannungen nicht ausreichend ausgeglichen werden, wenn die Fließspannung 100 MPa oder mehr beträgt, so daß die Gefahr besteht, daß das Halbleiterelement beschädigt wird. Vorzugsweise liegt die Fließspannung bei 75 MPa oder weniger. Die Dicke des Ausgleichsmaterials liegt vorzugsweise im Bereich von 30 bis 500 μm. Wenn die Dicke kleiner ist als 30 μm, können die Spannungen nicht ausreichend ausgeglichen werden, so daß Risse im Halbleiterelement und in der intermetallischen Verbindung entstehen können. Andererseits sollte die Dicke des Ausgleichsmaterials 500 μm nicht übersteigen, da Al, Mg, Ag und Zn einen thermischen Ausdehnungskoeffizienten aufweisen, der größer ist als der thermische Ausdehnungskoeffizient einer Elektrode aus Cu, wodurch die Zuverlässigkeit der Verbindung abnimmt.For the counterfeit material 5 . 6 a metal with a low yield stress is used, which can easily be plastically deformed. This reduces the stresses that occur in the connecting portion upon cooling after connection and when changing the thermal load due to differences in the coefficient of thermal expansion of the interconnected materials. It can be used to one of the metals Al, Mg, Ag, Zn, Cu and Ni. Like in the 9 As shown, the voltages can not be sufficiently balanced when the yield stress is 100 MPa or more, so that there is a fear that the semiconductor element will be damaged. Preferably, the yield stress is 75 MPa or less. The thickness of the balance material is preferably in the range of 30 to 500 μm. When the thickness is smaller than 30 μm, the stress can not be sufficiently balanced so that cracks may be generated in the semiconductor element and in the intermetallic compound. On the other hand, the thickness of the balance material should not exceed 500 μm, because Al, Mg, Ag and Zn have a thermal expansion coefficient larger than the thermal expansion coefficient of an electrode of Cu, whereby the reliability of the connection decreases.

Als thermisches Ausgleichsmaterial 5, 6 kann auch ein Cu/Invar/Cu-Verbundmaterial, ein Cu/Cu2O-Verbundmaterial, eine Cu-Mo-Legierung, Ti, Mo oder W verwendet werden. Auch in diesem Fall sollte die Dicke des Ausgleichsmaterials nicht kleiner sein als 30 μm, da sonst die Spannungen nicht ausreichend ausgeglichen werden können und Risse im Halbleiterelement und der intermetallischen Verbindung auftreten können. Die Dicke des Ausgleichsmaterials sollte daher zu 30 μm oder mehr gewählt werden.As thermal compensation material 5 . 6 For example, a Cu / Invar / Cu composite, a Cu / Cu 2 O composite, a Cu-Mo alloy, Ti, Mo, or W may also be used. Also in this case, the thickness of the compensation material should not be smaller than 30 microns, otherwise the voltages are not sufficiently balanced and cracks can occur in the semiconductor element and the intermetallic compound. The thickness of the balance material should therefore be chosen to be 30 μm or more.

Die in der 14 gezeigte zweite Ausführungsform ist auf eine Halbleitervorrichtung gerichtet, bei der sich auf einer gedruckten Leiterplatte 102 ein Oberflächenbauteil 101, ein Chip 103 und ein Einsetzbauteil 104 befinden. Durch Ausbilden einer Schicht auf Ni-Basis auf den Elektroden, Zuleitungselementen und dergleichen auf der gedruckten Leiterplatte 102 und durch Ausführen der Verbindungen mit einem Sn-Lot mit (1–10) Massen-% Cu und (0,05 bis 0,5) Massen-% Ni oder mit (5–10) Massen-% Cu und (0,05 bis 0,5) Massen-% Ni können Löt-Verbindungsabschnitte wie in der 2 gezeigt ausgebildet werden, so daß es möglich ist, eine Halbleitervorrichtung zu schaffen, die auch in einer Umgebung mit hohen Temperaturen eine gute Verbindungszuverlässigkeit aufweist. Das Lot kann mit einem beliebigen Verfahren aufgebracht werden, etwa durch eine Nivellierbehandlung der gedruckten Leiterplatte, Eintauchen der Teile oder Aufdrucken. Bei der vorliegenden Ausführungsform wird ein Beispiel beschrieben, bei dem der Löt-Verbindungsabschnitt der 2 bei allen Verbindungen angewendet wird. Der Löt-Verbindungsabschnitt kann jedoch auch nur bei einigen der Verbindungen angewendet werden.The in the 14 The second embodiment shown is directed to a semiconductor device which is mounted on a printed circuit board 102 a surface component 101 , a chip 103 and an insertion component 104 are located. By forming a Ni-based layer on the electrodes, lead members, and the like on the printed circuit board 102 and by making the compounds with a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni or with (5-10 mass% Cu and (0.05 to 0.5)% by mass of Ni can solder joint sections as in the 2 can be formed, so that it is possible to provide a semiconductor device having a good connection reliability even in a high-temperature environment. The solder may be applied by any method, such as leveling the printed circuit board, dipping the parts, or printing. In the present embodiment, an example will be described in which the solder joint portion of the 2 is applied to all connections. However, the solder joint portion may be applied only to some of the joints.

Die in der 15 gezeigte dritte Ausführungsform ist auf ein Leistungsmodul gerichtet, das zum Beispiel in einem Fahrzeug zur Motorsteuerung verwendet wird. Das Leistungsmodul besteht aus einem Halbleiterelement 1, einer Kupferschiene 107, die über einen Draht 105 aus Cu, Al und dergleichen mit einer Elektrode des Halbleiterelements 1 verbunden ist und die sich auf der einen Oberfläche einer Keramikplatte 106 befindet, einer Kupferplatte 108 auf der anderen Oberfläche der Keramikplatte 106 und aus einem Basissubstrat 109, das mit der Kupferplatte 106 verbunden ist. Bei dieser Ausführungsform wird die Löt-Verbindungsstruktur der 2 bei der Verbindung zwischen dem Halbleiterelement 1 und der Keramikplatte 106, auf der die Cu-Schiene 107 ausgebildet ist, sowie bei der Verbindung zwischen der Cu-Platte 108 und dem Basissubstrat 109 angewendet.The in the 15 The third embodiment shown is directed to a power module used in, for example, a motor control vehicle. The power module consists of a semiconductor element 1 , a copper rail 107 that over a wire 105 of Cu, Al and the like with an electrode of the semiconductor element 1 is connected and resting on the one surface of a ceramic plate 106 located, a copper plate 108 on the other surface of the ceramic plate 106 and from a base substrate 109 that with the copper plate 106 connected is. In this embodiment, the solder connection structure of 2 at the connection between the semiconductor element 1 and the ceramic plate 106 on which the Cu rail 107 is formed, as well as in the connection between the Cu plate 108 and the base substrate 109 applied.

Durch das Anwenden der Löt-Verbindungsstruktur bei der Verbindung des Halbleiterelements wird bei der vorliegenden Ausführungsform eine Grenzflächenreaktion in einer Umgebung, die sich auf hoher Temperatur befindet, verhindert und das Entstehen von Hohlräumen im Verbindungsabschnitt durch die Wärme, die der fließende Strom erzeugt, unterdrückt. Es reicht dabei aus, wenn die Löt-Verbindungsstruktur der 2 nur zwischen dem Halbleiterelement 1, das beim Zuführen von Strom sehr heiß wird, und der Keramikplatte 106 angewendet wird, auf der die Kupferschiene 107 ausgebildet ist. Für die Verbindung der Kupferplatte 108 mit dem Basissubstrat 108 kann ein anderes Lot auf Sn-Basis verwendet werden.By adopting the solder connection structure in the connection of the semiconductor element, in the present embodiment, an interface reaction in a high-temperature environment is prevented, and the generation of voids in the connection portion is suppressed by the heat generated by the flowing current. It suffices if the solder connection structure of the 2 only between the semiconductor element 1 , which gets very hot when supplying electricity, and the ceramic plate 106 is applied on the copper rail 107 is trained. For the connection of the copper plate 108 with the base substrate 108 another Sn-based solder may be used.

Die vierte Ausführungsform der Halbleitervorrichtung ist wie in der 16 gezeigt auf eine LED gerichtet. Die LED besteht aus einem Photohalbleiterelement 1, einem Leiterrahmen 110, der durch einen Draht 105 aus Cu, Al und dergleichen elektrisch mit einer Elektrode des Photohalbleiterelements 1 verbunden ist, einem Gehäuse 111, in dem sich das Photohalbleiterelement 1 befindet, und aus einem lichtdurchlässigen Kunstharz 112, der den Raum um das Photohalbleiterelement 1 ausfüllt. Wie bei der dritten Ausführungsform wird die Löt-Verbindungsstruktur der 2 auf die Bauteilverbindung des Halbleiterelements 1 mit dem Leiterrahmen 110 angewendet. Bei der vorliegenden Ausführungsform kann auf die gleiche Weise wie bei der dritten Ausführungsform das Entstehen von Hohlräumen im Verbindungsabschnitt durch die beim Zuführen von Strom entstehende Wärme verhindert werden, und es treten bei hoher Temperatur keine Grenzflächenreaktionen auf, so daß die LED eine hohe Verbindungszuverlässigkeit aufweist.The fourth embodiment of the semiconductor device is as in FIG 16 pointed towards an LED. The LED consists of a photo semiconductor element 1 , a ladder frame 110 that by a wire 105 made of Cu, Al and the like electrically with an electrode of the photo semiconductor element 1 connected to a housing 111 in which the photo semiconductor element 1 is located, and made of a translucent synthetic resin 112 holding the space around the photo semiconductor element 1 fills. As in the third embodiment, the solder connection structure of 2 on the component connection of the semiconductor element 1 with the ladder frame 110 applied. In the present embodiment, in the same manner as in the third embodiment, the generation of voids in the connection portion can be prevented by the heat generated by supplying current, and no interface reactions occur at high temperature, so that the LED has a high connection reliability.

Außer bei den beschriebenen Ausführungsformen kann der Löt-Verbindungsabschnitt, der mit der eine Cu-Ni-Sn-Verbindung als Hauptkomponente enthaltenden Verbindung eine Sperrschicht zwischen der Schicht aus einem Lot auf Sn-Basis und der Schicht auf Ni-Basis bildet, auch bei verschiedenen anderen Halbleitervorrichtungen angewendet werden. Zum Beispiel kann bei der Halbleitervorrichtung der 17, die in Kunstharz 115 eingebettet ist, der Löt-Verbindungsabschnitt für die Verbindung des Halbleiterelements 1 mit dem Leiterrahmen 113 verwendet werden, die miteinander über die Zuleitung 114 und den Draht 105 verbunden sind, oder der Löt-Verbindungsabschnitt kann wie in der 18 gezeigt für die Verbindungen zwischen einer gedruckten Leiterplatte 102 mit Kontakthöckern 116 und einem Oberflächenbauteil 101, dem Halbleiterelement 1 und einem Chip 103 verwendet werden. Der beschriebene Löt-Verbindungsabschnitt kann auch bei einem Leistungstransistor, einem Leistungs-IC, einem IGBT-Substrat, einem Eingangsmodul wie einem Hochfrequenzmodul und dergleichen angewendet werden.Except in the described embodiments, the solder joint portion composing the compound containing a Cu-Ni-Sn compound as the main component may form a barrier layer between the Sn-based solder layer and the Ni-based layer, even at various other semiconductor devices are used. For example, in the semiconductor device, the 17 made in synthetic resin 115 is embedded, the solder connection portion for the connection of the semiconductor element 1 with the ladder frame 113 be used with each other via the supply line 114 and the wire 105 can be connected, or the solder joint portion as in the 18 shown for the connections between a printed circuit board 102 with bumps 116 and a surface component 101 , the semiconductor element 1 and a chip 103 be used. The described solder joint portion may also be applied to a power transistor, a power IC, an IGBT substrate, an input module such as a high frequency module, and the like.

Bei allen Ausführungsformen kann die Schicht auf Ni-Basis aus Ni, Ni-P oder Ni-B bestehen, und auf der Schicht auf Ni-Basis kann sich wenigstens eine weitere Schicht aus Au, Ag oder Pd befinden. Das Au, Ag oder Pd diffundiert bei der Herstellung der Lötverbindung vollständig in das Lot, so daß die Benetzbarkeit erhöht wird, ohne daß die Ausbildung der Verbindungsschicht auf der Schicht auf Ni-Basis davon beeinträchtigt wird.In all embodiments, the Ni-based layer may be Ni, Ni-P or Ni-B, and at least one further layer of Au, Ag or Pd may be on the Ni-based layer. The Au, Ag or Pd completely diffuses into the solder in the preparation of the solder joint, so that the wettability is increased without impairing the formation of the compound layer on the Ni-based layer thereof.

In der Tabelle 1 sind die Ergebnisse hinsichtlich der Zuverlässigkeit des Löt-Verbindungsabschnitts an experimentellen Beispielen und Vergleichsbeispielen aufgelistet, wobei die Verbindungsfestigkeit zwischen dem Halbleiterelement und dem jeweils damit verbundenen Bestandteil der Halbleitervorrichtung nach einem Temperaturzyklustest und nach einer bestimmen Verweilzeit bei hoher Temperatur an der Halbleitervorrichtung der ersten Ausführungsform gemessen wurden. Wenn die Verbindungsfestigkeit nach dem Test 80% oder mehr der Verbindungsfestigkeit vor dem Test entspricht, wird sie mit ”G” für ”Gut” bezeichnet, und wenn die Verbindungsfestigkeit nach dem Test weniger als 80% beträgt, wird sie mit ”B” für ”Bad” oder ”Schlecht” bezeichnet. Hinsichtlich des thermischen Ermüdungstests wird die thermische Widerstandsfluktuation, wenn sie 200% oder weniger der thermischen Widerstandsfluktuation zu Beginn beträgt, mit ”G” bezeichnet, und wenn die thermische Widerstandsfluktuation größer ist als 200% der thermischen Widerstandsfluktuation zu Beginn, wird sie mit ”B” bezeichnet.In Table 1, the results concerning the reliability of the solder joint portion on experimental examples and comparative examples are listed, wherein the bonding strength between the semiconductor element and the respectively associated constituent of the semiconductor device after a temperature cycle test and after a certain high temperature residence time at the semiconductor device first embodiment were measured. If the bond strength after the test is 80% or more of the bond strength before the test, it is called "G" for "good", and if the bond strength after the test is less than 80%, it is labeled "B" for " Bad or Bad. With regard to the thermal fatigue test, the thermal resistance fluctuation when it is 200% or less of the initial thermal resistance fluctuation is referred to as "G", and when the thermal resistance fluctuation is larger than 200% of the initial thermal resistance fluctuation, it is denoted by "B" designated.

Figure DE102008046724B4_0002
Figure DE102008046724B4_0002

Experimentelle Beispiele 1 bis 4:Experimental Examples 1 to 4:

In den experimentellen Beispielen 1 bis 4 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Auch nach einer Verweilzeit von 1000 Stunden bei 200°C weisen alle Halbleitervorrichtungen der Beispiele 1 bis 4 eine Verbindungsfestigkeit auf, die 80% oder mehr der Verbindungsfestigkeit zu Beginn beträgt. Die thermische Widerstandsfluktuation vor dem Test und nach dem Test liegt im Bereich von 10%. Nach dem thermischen Ermüdungstest, bei dem das Halbleiterelement durch Zuführen eines elektrischen Stroms von 35 A auf 200°C aufgeheizt und durch Abschalten des elektrischen Stroms wieder auf 50°C abgekühlt wird und der 10.000 mal wiederholt wird, liegt die thermische Widerstandsfluktuation innerhalb von 200% der thermischen Widerstandsfluktuation zu Beginn.In Experimental Examples 1 to 4, after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, it was found that the soldering Connecting portion has a connection strength that is 80% or more of the bond strength at the beginning of the investigation. Even after a residence time of 1000 hours at 200 ° C, all the semiconductor devices of Examples 1 to 4 have a bonding strength which is 80% or more of the bonding strength at the beginning. The thermal resistance fluctuation before the test and after the test is in the range of 10%. After the thermal fatigue test in which the semiconductor element is heated by supplying an electric current of 35 A to 200 ° C and cooled by switching off the electric current to 50 ° C and repeated 10,000 times, the thermal resistance fluctuation is within 200%. the thermal resistance fluctuation at the beginning.

Experimentelle Beispiele 5 bis 8:Experimental Examples 5 to 8:

In den experimentellen Beispielen 5 bis 8 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, ebenfalls festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Auch nach einer Verweilzeit von 1000 Stunden bei 200°C weisen alle Halbleitervorrichtungen der Beispiele 5 bis 8 eine Verbindungsfestigkeit auf, die 80% oder mehr der Verbindungsfestigkeit zu Beginn beträgt. Die thermische Widerstandsfluktuation vor dem Test und nach dem Test liegt im Bereich von 10%. Nach dem thermischen Ermüdungstest, bei dem das Halbleiterelement durch Zuführen eines elektrischen Stroms von 35 A auf 200°C aufgeheizt und durch Abschalten des elektrischen Stroms wieder auf 50°C abgekühlt wird und der 10.000 mal wiederholt wird, liegt die thermische Widerstandsfluktuation innerhalb von 200% der thermischen Widerstandsfluktuation zu Beginn.In Experimental Examples 5 to 8, after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, it was also found that the solder joint portion has a bonding strength. which is 80% or more of the bond strength at the beginning of the test. Even after a residence time of 1000 hours at 200 ° C, all the semiconductor devices of Examples 5 to 8 have a bonding strength which is 80% or more of the bonding strength at the beginning. The thermal resistance fluctuation before the test and after the test is in the range of 10%. After the thermal fatigue test in which the semiconductor element is heated by supplying an electric current of 35 A to 200 ° C and cooled by switching off the electric current to 50 ° C and repeated 10,000 times, the thermal resistance fluctuation is within 200%. the thermal resistance fluctuation at the beginning.

Experimentelles Beispiel 9:Experimental Example 9:

In dem experimentellen Beispiel 9 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, auch festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Auch nach einer Verweilzeit von 1000 Stunden bei 200°C weist die Halbleitervorrichtung des Beispiels 9 eine Verbindungsfestigkeit auf, die 80% oder mehr der Verbindungsfestigkeit zu Beginn beträgt. Die thermische Widerstandsfluktuation vor dem Test und nach dem Test liegt im Bereich von 10%. Nach dem thermischen Ermüdungstest, bei dem das Halbleiterelement durch Zuführen eines elektrischen Stroms von 35 A auf 200°C aufgeheizt und durch Abschalten des elektrischen Stroms wieder auf 50°C abgekühlt wird und der 10.000 mal wiederholt wird, liegt die thermische Widerstandsfluktuation innerhalb von 200% der thermischen Widerstandsfluktuation zu Beginn.In Experimental Example 9, after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, it was also found that the solder joint portion had a bonding strength of 80 % or more of bond strength at the beginning of the test. Even after a residence time of 1000 hours at 200 ° C, the semiconductor device of Example 9 has a bonding strength which is 80% or more of the bonding strength at the beginning. The thermal resistance fluctuation before the test and after the test is in the range of 10%. After the thermal fatigue test in which the semiconductor element is heated by supplying an electric current of 35 A to 200 ° C and cooled by switching off the electric current to 50 ° C and repeated 10,000 times, the thermal resistance fluctuation is within 200%. the thermal resistance fluctuation at the beginning.

Experimentelle Beispiele 10 bis 12:Experimental Examples 10 to 12:

In den experimentellen Beispielen 10 bis 12 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, wiederum festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Auch nach einer Verweilzeit von 1000 Stunden bei 200°C weisen alle Halbleitervorrichtungen der Beispiele 10 bis 12 eine Verbindungsfestigkeit auf, die 80% oder mehr der Verbindungsfestigkeit zu Beginn beträgt. Die thermische Widerstandsfluktuation vor dem Test und nach dem Test liegt im Bereich von 10%. Nach dem thermischen Ermüdungstest, bei dem das Halbleiterelement durch Zuführen eines elektrischen Stroms von 35 A auf 200°C aufgeheizt und durch Abschalten des elektrischen Stroms wieder auf 50°C abgekühlt wird und der 10.000 mal wiederholt wird, liegt die thermische Widerstandsfluktuation innerhalb von 200% der thermischen Widerstandsfluktuation zu Beginn.In Experimental Examples 10 to 12, after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, it was again found that the solder joint portion has a bonding strength. which is 80% or more of the bond strength at the beginning of the test. Even after a residence time of 1000 hours at 200 ° C, all the semiconductor devices of Examples 10 to 12 have a bonding strength that is 80% or more of the bonding strength at the beginning. The thermal resistance fluctuation before the test and after the test is in the range of 10%. After the thermal fatigue test in which the semiconductor element is heated by supplying an electric current of 35 A to 200 ° C and cooled by switching off the electric current to 50 ° C and repeated 10,000 times, the thermal resistance fluctuation is within 200%. the thermal resistance fluctuation at the beginning.

Vergleichsbeispiele 1 bis 3:Comparative Examples 1 to 3:

In den Vergleichsbeispielen 1 bis 3 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Nach einer Verweilzeit von 1000 Stunden bei 200°C wird an den Vergleichsbeispielen 1 und 2 jedoch festgestellt, daß die Verbindungsfestigkeit des Löt-Verbindungsabschnitts weniger als 80% der Verbindungsfestigkeit zu Beginn beträgt. Bei einer Untersuchung des Verbindungsquerschnitts wurde festgestellt, daß sich an der Grenzfläche zwischen der Lotschicht und der intermetallischen Verbindungsschicht 13 wie in der 19 gezeigt Hohlräume 14 bilden, und daß sich an der Grenzfläche zwischen dem Ausgleichsmaterial für die thermische Ausdehnung (Cu oder eine Cu-Mo-Legierung oder Cu/Invar/Cu) und dem Elektrodenkörper oder der Zuleitungselektrode ebenfalls Hohlräume 14 bilden, wie es in der 20 gezeigt ist. Es wird angenommen, daß während der Verweilzeit der Halbleitervorrichtung bei einer hohen Temperatur eine Grenzflächenreaktion stattfindet, bei der sich das Ni der Ni-Schicht verteilt und das Cu der Untergrundschicht korrodiert, so daß sich durch die volumetrischen Änderungen aufgrund des Wachstums der Verbindungsschicht Hohlräume bilden, die die Verbindungsfestigkeit herabsetzen. Die 21 zeigt einen Querschnitt durch die Verbindung, wenn eine Probe mit einer Verbindung aus einem Sn-3Ag-0,5Cu-Lot für 1000 Stunden bei einer Temperatur von 200°C gehalten wird. Da keine Sperrschicht aus einer Cu-Sn-Verbindung ausgebildet wird, reagieren das Sn und das Ni miteinander, und die Ni-Schicht verschwindet vollständig. Außerdem reagiert das Cu aus der Untergrundschicht ebenfalls mit dem Sn und bildet eine dicke Cu-Sn-Verbindungsschicht. Im Ergebnis tritt eine große volumetrische Änderung auf, durch die Hohlräume entstehen, die die Verbindung schwächen. Beim thermischen Ermüdungstest fluktuiert der thermische Widerstand stark, da im Verbindungsabschnitt des Halbleiterelements eine große Anzahl von Hohlräumen entsteht, wie es in der 1 gezeigt ist.In Comparative Examples 1 to 3, after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, it was found that the solder joint portion had a bonding strength of 80 % or more of bond strength at the beginning of the test. However, after a residence time of 1000 hours at 200 ° C, it is found from Comparative Examples 1 and 2 that the joining strength of the solder joint portion is less than 80% of the bonding strength at the beginning. In a study of the cross-section of the connection, it was found that at the interface between the solder layer and the intermetallic compound layer 13 like in the 19 shown cavities 14 and at the interface between the thermal expansion compensating material (Cu or a Cu-Mo alloy or Cu / Invar / Cu) and the electrode body or the lead electrode are also cavities 14 form as it is in the 20 is shown. It is believed that during the residence time of the semiconductor device at a high temperature, an interfacial reaction occurs in which the Ni of the Ni layer is distributed and the Cu of the undercoat layer corrodes to form voids due to the volumetric changes due to growth of the interconnection layer, which reduce the connection strength. The 21 shows a cross-section through the compound when a sample is held with a compound of an Sn-3Ag-0.5Cu solder for 1000 hours at a temperature of 200 ° C. Since no barrier layer of a Cu-Sn compound is formed, the Sn and the Ni react with each other, and the Ni layer disappears completely. In addition, the Cu from the background layer also reacts with the Sn to form a thick Cu-Sn compound layer. As a result, a large volumetric change occurs, creating voids that weaken the connection. In the thermal fatigue test, the thermal resistance largely fluctuates because a large number of voids are formed in the connecting portion of the semiconductor element, as shown in FIG 1 is shown.

Vergleichsbeispiele 4 und 5:Comparative Examples 4 and 5:

In den Vergleichsbeispielen 4 und 5 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, sowie nach einer Verweilzeit von 1000 Stunden bei 200°C festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Nach einer 10.000-fachen Wiederholung des Zyklusses des thermischen Ermüdungstests steigt jedoch die thermische Widerstandsfluktuation auf einen Wert an, der über 200% der thermischen Widerstandsfluktuation zu Beginn liegt. Es wird angenommen, daß die Wärmefestigkeit wegen der Erzeugung einer großen Anzahl von Hohlräumen im Verbindungsabschnitt des Halbleiterelements im thermischen Ermüdungstest wie in der 5 gezeigt so stark schwankt.In Comparative Examples 4 and 5, after the temperature cycle test in which a temperature cycle of -40 ° C (30 minutes) and 200 ° C (30 minutes) was repeated 500 times, and after a residence time of 1000 hours at 200 ° C, in that the solder joint portion has a bonding strength which is 80% or more of the bonding strength at the beginning of the test. However, after a 10,000-fold repetition of the thermal fatigue test cycle, the thermal resistance fluctuation increases to more than 200% of the initial thermal resistance fluctuation. It is considered that the heat resistance due to the generation of a large number of voids in the connecting portion of the semiconductor element in the thermal fatigue test as in FIG 5 shown fluctuates so much.

Vergleichsbeispiel 6:Comparative Example 6:

Im Vergleichsbeispiel 6 wurde nach dem Temperaturzyklustest, bei dem ein Temperaturzyklus von –40°C (30 min) und 200°C (30 min) 500 mal wiederholt wurde, sowie nach einer Verweilzeit von 1000 Stunden bei 200°C festgestellt, daß der Löt-Verbindungsabschnitt eine Verbindungsfestigkeit aufweist, die 80% oder mehr der Verbindungsfestigkeit zu Beginn der Untersuchung beträgt. Nach einer 10.000-fachen Wiederholung des Zyklusses des thermischen Ermüdungstests steigt jedoch die thermische Widerstandsfluktuation auf einen Wert an, der über 200% der thermischen Widerstandsfluktuation zu Beginn liegt. Es wird angenommen, daß die Wärmefestigkeit wegen der Erzeugung einer großen Anzahl von Hohlräumen im Verbindungsabschnitt des Halbleiterelements im thermischen Ermüdungstest wie in der 5 gezeigt so stark schwankt.In Comparative Example 6, it was found after the temperature cycle test in which a temperature cycle of -40 ° C (30 min) and 200 ° C (30 min) was repeated 500 times, and after a residence time of 1000 hours at 200 ° C that the solder Connecting portion has a joint strength, which is 80% or more of the bond strength at the beginning of the investigation. However, after a 10,000-fold repetition of the thermal fatigue test cycle, the thermal resistance fluctuation increases to more than 200% of the initial thermal resistance fluctuation. It is considered that the heat resistance due to the generation of a large number of voids in the connecting portion of the semiconductor element in the thermal fatigue test as in FIG 5 shown fluctuates so much.

Wie beschrieben kann somit eine Halbleitervorrichtung erhalten werden, die eine gute Zuverlässigkeit ihrer Verbindungen aufweist, auch wenn sie bei einer Temperatur betrieben wird, die knapp unter dem Schmelzpunkt des Lots auf Sn-Basis liegt, bei der die Diffusionsgeschwindigkeit hoch ist, da eine Verbindungsschicht ausgebildet wird, die über der Schicht auf Ni-Basis liegt und die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält. Diese Verbindungsschicht bildet eine Sperrschicht zwischen dem Lot auf Sn-Basis und der Ni-Beschichtung, so daß, wenn große Ströme fließen und sich das Halbleiterelement stark erwärmt, die Verbindung an der Grenzfläche nicht wächst und das Entstehen von Hohlräumen im Verbindungsabschnitt des Halbleiterelements vermieden wird.Thus, as described, a semiconductor device having good reliability of its interconnections can be obtained even when operated at a temperature just below the melting point of the Sn-based solder in which the diffusion speed is high since a bonding layer is formed which overlies the Ni-based layer and which contains as a main component a Cu-Ni-Sn compound. This compound layer forms a barrier layer between the Sn-based solder and the Ni coating, so that when large currents flow and the semiconductor element heats up strongly, the bond at the interface does not grow and the generation of voids in the connection portion of the semiconductor element is avoided ,

Claims (15)

Halbleitervorrichtung mit einem Halbleiterelement (1), das auf einem Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung angeordnet ist, und mit einem ersten Verbindungsabschnitt (2), der den Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung mit dem Halbleiterelement (1) verbindet, wobei der erste Verbindungsabschnitt (2) umfaßt: eine erste Schicht (11) auf Ni-Basis auf dem Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung; eine erste intermetallische Verbindungsschicht (10) auf der ersten Schicht (11) auf Ni-Basis, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält; und eine Schicht (9) aus einem Lot auf Sn-Basis zwischen der ersten intermetallischen Verbindungsschicht (10) und dem Halbleiterelement (1), dadurch gekennzeichnet, daß die Cu-Ni-Sn-Verbindung in der ersten intermetallischen Verbindungsschicht (10) durch ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni in der Lot-Schicht (9) erhalten ist, das auskristallisiert, ausfällt oder sich zu der ersten Schicht (11) auf Ni-Basis bewegt.Semiconductor device with a semiconductor element ( 1 ) based on a component ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device, and having a first connecting portion (FIG. 2 ), which is the constituent ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device with the semiconductor element ( 1 ), wherein the first connection section ( 2 ) comprises: a first layer ( 11 ) based on Ni on the component ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device; a first intermetallic compound layer ( 10 ) on the first layer ( 11 Ni-based compound containing as a main component a Cu-Ni-Sn compound; and a layer ( 9 ) of a Sn-based solder between the first intermetallic compound layer ( 10 ) and the semiconductor element ( 1 ), Characterized in that the Cu-Ni-Sn compound (in the first intermetallic compound layer 10 by a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni in the solder layer ( 9 ), which crystallizes, precipitates or becomes the first layer ( 11 ) is moved on Ni base. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung, auf dem das Halbleiterelement (1) angeordnet ist, ein Elektrodenkörper (4) ist. Semiconductor device according to Claim 1, characterized in that the component ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device on which the semiconductor element ( 1 ), an electrode body ( 4 ). Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Verbindungsabschnitt (2) ein Ausgleichsmaterial (5) aus Al, Mg, Ag, Zn, Cu, Ni, einem Cu/Invar/Cu-Verbund, einem Cu/Keramik/Cu-Verbund, einem Cu/Cu2O-Verbund, einer Cu-Mo-Legierung, Ti, Mo oder W enthält.Semiconductor device according to Claim 2, characterized in that the first connecting section ( 2 ) a compensating material ( 5 ) of Al, Mg, Ag, Zn, Cu, Ni, a Cu / Invar / Cu composite, a Cu / ceramic / Cu composite, a Cu / Cu 2 O composite, a Cu-Mo alloy, Ti, Contains Mo or W. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Oberfläche des Halbleiterelements (1), die der Oberfläche des Halbleiterelements (1) gegenüberliegt, die mit dem Elektrodenkörper (4) verbunden ist, mit einer Zuleitungselektrode (7) verbunden ist, und daß ein zweiter Verbindungsabschnitt (2) die Zuleitungselektrode (7) und das Halbleiterelement (1) verbindet; wobei der zweite Verbindungsabschnitt (2) umfaßt: eine zweite Schicht (11) auf Ni-Basis auf der Zuleitungselektrode (7); eine zweite intermetallische Verbindungsschicht (10) auf der zweiten Schicht (11) auf Ni-Basis, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält; und eine Schicht (9) aus einem Lot auf Sn-Basis zwischen der zweiten intermetallischen Verbindungsschicht (10) und dem Halbleiterelement (1).Semiconductor device according to Claim 2, characterized in that the surface of the semiconductor element ( 1 ), the surface of the semiconductor element ( 1 ) which is in contact with the electrode body ( 4 ) is connected to a supply electrode ( 7 ) and that a second connecting section ( 2 ) the feed electrode ( 7 ) and the semiconductor element ( 1 ) connects; the second connecting section ( 2 ) comprises: a second layer ( 11 ) based on Ni on the supply electrode ( 7 ); a second intermetallic compound layer ( 10 ) on the second layer ( 11 Ni-based compound containing as a main component a Cu-Ni-Sn compound; and a layer ( 9 ) of a Sn-based solder between the second intermetallic compound layer ( 10 ) and the semiconductor element ( 1 ). Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite Verbindungsabschnitt (2) durch Verbinden der zweiten Schicht (11) auf Ni-Basis auf der Zuleitungselektrode (7) und des Halbleiterelements (1) mit einem Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni erhalten ist.Semiconductor device according to Claim 4, characterized in that the second connecting section ( 2 ) by bonding the second layer ( 11 ) based on Ni on the supply electrode ( 7 ) and the semiconductor element ( 1 ) with a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite Verbindungsabschnitt (2) ein Ausgleichsmaterial (6) aus Al, Mg, Ag, Zn, Cu, Ni, einem Cu/Invar/Cu-Verbund, einem Cu/Keramik/Cu-Verbund, einem Cu/Cu2O-Verbund, einer Cu-Mo-Legierung, Ti, Mo oder W enthält.Semiconductor device according to Claim 4, characterized in that the second connecting section ( 2 ) a compensating material ( 6 ) of Al, Mg, Ag, Zn, Cu, Ni, a Cu / Invar / Cu composite, a Cu / ceramic / Cu composite, a Cu / Cu 2 O composite, a Cu-Mo alloy, Ti, Contains Mo or W. Halbleitervorrichtung mit einem Halbleiterelement (1); einem Elektrodenkörper (4), der über ein erstes Ausgleichsmaterial (5) mit einer ersten Oberfläche des Halbleiterelements (1) verbunden ist; und mit einer Zuleitungselektrode (7), die über ein zweites Ausgleichsmaterial (6) mit einer zweiten Oberfläche des Halbleiterelements (1) verbunden ist; wobei ein erster Verbindungsabschnitt (2), der die erste Oberfläche des Halbleiterelements (1) mit dem ersten Ausgleichsmaterial (5) verbindet, umfaßt: eine erste Schicht (11) auf Ni-Basis auf der ersten Oberfläche des Halbleiterelements (1); eine erste intermetallische Verbindungsschicht (10) auf der ersten Schicht (11) auf Ni-Basis, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält; und eine Schicht (9) aus einem Lot auf Sn-Basis zwischen der ersten intermetallischen Verbindungsschicht (10) und dem ersten Ausgleichsmaterial (5), dadurch gekennzeichnet, daß die Cu-Ni-Sn-Verbindung in der ersten intermetallischen Verbindungsschicht (10) durch ein Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni in der Lot-Schicht (9) erhalten ist, das auskristallisiert, ausfällt oder sich zu der ersten Schicht (11) auf Ni-Basis bewegt.Semiconductor device with a semiconductor element ( 1 ); an electrode body ( 4 ), which has a first balancing material ( 5 ) with a first surface of the semiconductor element ( 1 ) connected is; and with a feed electrode ( 7 ), which have a second compensating material ( 6 ) with a second surface of the semiconductor element ( 1 ) connected is; wherein a first connecting section ( 2 ), which covers the first surface of the semiconductor element ( 1 ) with the first compensating material ( 5 ) comprises: a first layer ( 11 Ni-based on the first surface of the semiconductor element ( 1 ); a first intermetallic compound layer ( 10 ) on the first layer ( 11 Ni-based compound containing as a main component a Cu-Ni-Sn compound; and a layer ( 9 ) of a Sn-based solder between the first intermetallic compound layer ( 10 ) and the first compensation material ( 5 ), characterized in that the Cu-Ni-Sn compound in the first intermetallic compound layer ( 10 by a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni in the solder layer ( 9 ), which crystallizes, precipitates or becomes the first layer ( 11 ) is moved on Ni base. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der zweite Verbindungsabschnitt (2), der die zweite Oberfläche des Halbleiterelements (1) mit dem zweiten Ausgleichsmaterial (6) verbindet, umfaßt: eine zweite Schicht (11) auf Ni-Basis auf der zweiten Oberfläche des Halbleiterelements (1); eine zweite intermetallische Verbindungsschicht (10) auf der zweiten Schicht (11) auf Ni-Basis, die als Hauptkomponente eine Cu-Ni-Sn-Verbindung enthält; und eine Schicht (9) aus einem Lot auf Sn-Basis zwischen der zweiten intermetallischen Verbindungsschicht (10) und dem zweiten Ausgleichsmaterial (6).Semiconductor device according to Claim 7, characterized in that the second connecting section ( 2 ), the second surface of the semiconductor element ( 1 ) with the second compensating material ( 6 ) comprises: a second layer ( 11 Ni-based on the second surface of the semiconductor element ( 1 ); a second intermetallic compound layer ( 10 ) on the second layer ( 11 Ni-based compound containing as a main component a Cu-Ni-Sn compound; and a layer ( 9 ) of a Sn-based solder between the second intermetallic compound layer ( 10 ) and the second compensating material ( 6 ). Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der zweite Verbindungsabschnitt (2) durch Verbinden der zweiten Schicht (11) auf Ni-Basis auf der zweiten Oberfläche des Halbleiterelements (1) und des zweiten Ausgleichsmaterials (6) mit einem Sn-Lot mit (1–10) Massen-% Cu und (0,05–0,5) Massen-% Ni erhalten ist.Semiconductor device according to Claim 8, characterized in that the second connecting section ( 2 ) by bonding the second layer ( 11 Ni-based on the second surface of the semiconductor element ( 1 ) and second balancing material ( 6 ) with a Sn solder having (1-10) mass% Cu and (0.05-0.5) mass% Ni. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Verbindungsabschnitt (2) des Elektrodenkörpers (4) und das erste Ausgleichsmaterial (5) mit einem Lot auf Sn-Basis verbunden sind, das bei einer Temperatur von 200°C eine Cu6Sn5-Phase enthält. Semiconductor device according to Claim 7, characterized in that the connecting section ( 2 ) of the electrode body ( 4 ) and the first compensation material ( 5 ) are bonded to a Sn-based solder containing a Cu6Sn5 phase at a temperature of 200 ° C. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Verbindungsabschnitt (2) der Zuleitungselektrode (7) und das erste Ausgleichsmaterial (5) mit einem Lot auf Sn-Basis verbunden sind, das bei einer Temperatur von 200°C eine Cu6Sn5-Phase enthält.Semiconductor device according to Claim 7, characterized in that the connecting section ( 2 ) of the feed electrode ( 7 ) and the first compensation material ( 5 ) are bonded to a Sn-based solder containing a Cu6Sn5 phase at a temperature of 200 ° C. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung (1) mit dem Halbleiterelement ein Basissubstrat (109) ist.Semiconductor device according to Claim 1, characterized in that the component ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device ( 1 ) with the semiconductor element a base substrate ( 109 ). Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der erste Verbindungsabschnitt (2) ein Ausgleichsmaterial (5) aus Al, Mg, Ag, Zn, Cu, Ni, einem Cu/Invar/Cu-Verbund, einem Cu/Keramik/Cu-Verbund, einem Cu/Cu2O-Verbund, einer Cu-Mo-Legierung, Ti, Mo oder W enthält.Semiconductor device according to Claim 12, characterized in that the first connecting section ( 2 ) a compensating material ( 5 ) of Al, Mg, Ag, Zn, Cu, Ni, a Cu / Invar / Cu composite, a Cu / ceramic / Cu composite, a Cu / Cu 2 O composite, a Cu-Mo alloy, Ti, Contains Mo or W. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Bestandteil (4; 102; 107; 109; 110; 113) der Halbleitervorrichtung mit dem Halbleiterelement ein Leiterrahmen (110) ist, der elektrisch mit dem Halbleiterelement (1) verbunden ist.Semiconductor device according to Claim 1, characterized in that the component ( 4 ; 102 ; 107 ; 109 ; 110 ; 113 ) of the semiconductor device with the semiconductor element, a lead frame ( 110 ) electrically connected to the semiconductor element ( 1 ) connected is. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht (11) auf Ni-Basis aus Ni, Ni-P oder Ni-B ist.Semiconductor device according to Claim 1, characterized in that the first layer ( 11 Ni-based Ni, Ni-P or Ni-B.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110605B (en) * 2009-12-24 2012-06-06 北大方正集团有限公司 Method and device for manufacturing insulated gate bipolar transistor (IGBT) chip
TWI476878B (en) * 2012-05-10 2015-03-11 Univ Nat Chiao Tung Electric connecting structure comprising preferred oriented cu5sn5 grains and method of fabricating the same
JP5938390B2 (en) * 2012-12-25 2016-06-22 三菱マテリアル株式会社 Power module
EP2940719B1 (en) 2012-12-25 2019-01-30 Mitsubishi Materials Corporation Power module
US9676047B2 (en) 2013-03-15 2017-06-13 Samsung Electronics Co., Ltd. Method of forming metal bonding layer and method of manufacturing semiconductor light emitting device using the same
DE102017119344A1 (en) 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Carrier and component with buffer layer and method for producing a component
DE102017119346A1 (en) 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Component with buffer layer and method for producing a component
JP7180392B2 (en) 2019-01-11 2022-11-30 株式会社デンソー Semiconductor device and its manufacturing method

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152945A (en) * 1989-11-09 1991-06-28 Fuji Electric Co Ltd Wire bonding of semiconductor chip
JPH07161877A (en) * 1993-12-08 1995-06-23 Sanken Electric Co Ltd Semiconductor device
JPH07221235A (en) * 1994-02-04 1995-08-18 Sanken Electric Co Ltd Semiconductor device
EP1065916A2 (en) * 1999-06-28 2001-01-03 Hitachi, Ltd. Resin sealed electronic device
JP2002142424A (en) * 2000-11-02 2002-05-17 Hitachi Ltd Alternator for vehicle
JP2002261210A (en) * 2001-02-28 2002-09-13 Hitachi Ltd Semiconductor device
JP2002280417A (en) * 2001-01-15 2002-09-27 Nec Corp Semiconductor device, its manufacturing method, and its manufacturing equipment
JP2002359328A (en) * 2001-03-29 2002-12-13 Hitachi Ltd Semiconductor device
US20030132271A1 (en) * 2001-12-28 2003-07-17 Cheng-Heng Kao Method for controlling the formation of intermetallic compounds in solder joints
DE102004030056A1 (en) * 2003-06-23 2005-01-20 Denso Corp., Kariya A molded semiconductor device and a method of manufacturing the same
JP2005236019A (en) * 2004-02-19 2005-09-02 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor device
DE102005042780A1 (en) * 2004-09-08 2006-03-09 Denso Corp., Kariya A tin-based solder layer semiconductor device and method of manufacturing the same
JP2006066716A (en) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd Semiconductor device
DE102005049575A1 (en) * 2004-10-18 2006-04-20 Denso Corp., Kariya Semiconductor device with aluminum electrode and metal electrode
US20060151889A1 (en) * 2005-01-07 2006-07-13 Ryouichi Kajiwara Semiconductor apparatus and manufacturing method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0985486B1 (en) * 1998-03-26 2004-07-21 Nihon Superior Sha Co., Ltd Leadless solder
JP3036636B1 (en) * 1999-02-08 2000-04-24 日本アルミット株式会社 Lead-free solder alloy
JP2003303842A (en) * 2002-04-12 2003-10-24 Nec Electronics Corp Semiconductor device and manufacturing method therefor
JP4034107B2 (en) * 2002-04-17 2008-01-16 株式会社ルネサステクノロジ Semiconductor device
JP4275005B2 (en) * 2004-05-24 2009-06-10 株式会社日立製作所 Semiconductor device
JP4569423B2 (en) * 2005-08-31 2010-10-27 株式会社日立製作所 Manufacturing method of semiconductor device

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152945A (en) * 1989-11-09 1991-06-28 Fuji Electric Co Ltd Wire bonding of semiconductor chip
JPH07161877A (en) * 1993-12-08 1995-06-23 Sanken Electric Co Ltd Semiconductor device
JPH07221235A (en) * 1994-02-04 1995-08-18 Sanken Electric Co Ltd Semiconductor device
EP1065916A2 (en) * 1999-06-28 2001-01-03 Hitachi, Ltd. Resin sealed electronic device
JP2002142424A (en) * 2000-11-02 2002-05-17 Hitachi Ltd Alternator for vehicle
JP2002280417A (en) * 2001-01-15 2002-09-27 Nec Corp Semiconductor device, its manufacturing method, and its manufacturing equipment
JP2002261210A (en) * 2001-02-28 2002-09-13 Hitachi Ltd Semiconductor device
JP2002359328A (en) * 2001-03-29 2002-12-13 Hitachi Ltd Semiconductor device
US20030132271A1 (en) * 2001-12-28 2003-07-17 Cheng-Heng Kao Method for controlling the formation of intermetallic compounds in solder joints
DE102004030056A1 (en) * 2003-06-23 2005-01-20 Denso Corp., Kariya A molded semiconductor device and a method of manufacturing the same
JP2005236019A (en) * 2004-02-19 2005-09-02 Fuji Electric Holdings Co Ltd Manufacturing method of semiconductor device
JP2006066716A (en) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd Semiconductor device
DE102005042780A1 (en) * 2004-09-08 2006-03-09 Denso Corp., Kariya A tin-based solder layer semiconductor device and method of manufacturing the same
DE102005049575A1 (en) * 2004-10-18 2006-04-20 Denso Corp., Kariya Semiconductor device with aluminum electrode and metal electrode
US20060151889A1 (en) * 2005-01-07 2006-07-13 Ryouichi Kajiwara Semiconductor apparatus and manufacturing method

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