DE102008040827A1 - Verfahren zur Erzeugung eines partikelbasierten Transistors - Google Patents

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Abstract

Gegenstand der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines nanoskaligen Transistors mit nanokristallinem Halbleiter, welcher dadurch gekennzeichnet ist, dass (0) ein Träger (1) bereitgestellt wird, und anschließend (I) auf den Träger eine Schicht (2) aus nanoskaligen Halbleiterpartikeln aufgebracht wird, und anschließend (II) auf das nach Schritt (I) erhaltene Substrat eine Nanolinie (3) erzeugt wird, und anschließend, (III) falls der Träger (1) zumindest eine dielektrische Schicht (4, 8) und/oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufweist, auf das nach Schritt (II) erhaltene Substrat eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, oder leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, und anschließend die Nanolinie (3) entfernt wird, und anschließend auf das nach dem Entfernen der Nanolinie (3) erhaltene Substrat zumindest eine dielektrische Schicht (4, 8) aufgebracht wird, und anschließend zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, wobei der nanoskalige Transistor erhalten wird.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Transistors auf Basis halbleitender Partikel.
  • Im Stand der Technik werden Transistoren auf einkristallinen Halbleiter-Wafern integriert. Dieser Prozess ist zeitaufwändig, stellt hohe Anforderungen an die Qualität der Wafer und ist daher kostenintensiv. Auch ist der Ressourcenbedarf hoch, weil nur ein Bruchteil des Wafermaterials zur Integration verwendet wird.
  • Eine Alternative ist die Integration von Transistoren auf Basis von Nanopartikeln in Form von Schichten aus diesen Nanopartikeln. Es werden Kanallängen im Bereich weniger Mikrometer bis einiger Millimeter realisiert. In diesen Nanopartikelschichten sind die Nanopartikel zu größeren Partikeln agglomeriert. Die Kanallänge, die die Ladungsträger zwischen Drain- und Source-Elektrode des Transistors überwinden müssen, liegt deshalb in der Größenordnung mehrerer Nanopartikel-Durchmesser. Die Ladungsträger müssen in einer solchen Anordnung über viele agglomerierte Nanopartikel hinweg propagieren und dabei deshalb viele Grenzflächen zwischen diesen Nanopartikeln, die interpartikulären Grenzflächen, überwinden. Diese Grenzflächen wirken jedoch als Rekombinationszentren. Sie verringern die effektive Ladungsträgerbeweglichkeit in unerwünschtem Maße und beeinträchtigen so die Performance der Transistoren.
  • Aufgabe der vorliegenden Erfindung war es daher, ein Verfahren bereit zu stellen, mit dem auf kostengünstige Weise nanopartikuläre Transistoren mit verbesserter effektiver Ladungsträgerbeweglichkeit hergestellt werden können.
  • Diese Aufgabe wird durch ein Verfahren zur Herstellung eines nanoskaligen Transistors gelöst, welches die kennzeichnenden Merkmale des Anspruches 1 aufweist.
  • Der Vorteil der vorliegenden Erfindung besteht darin, dass ein oder mehrere Partikel einer Schicht aus nanoskaligen Halbleiterpartikeln, unter Mitwirkung einer isolierenden Nanolinie, beidseitig längs der Kanalweite durch eine leitfähige Materialschicht kontaktiert werden, und dadurch ein Transistor erhalten wird, dessen Kanallänge unterhalb eines Partikeldurchmessers liegt. Somit hat das erfindungsgemäße Verfahren den Vorteil, die Drain- und Source-Elektroden über einen einzigen Partikel zu verbinden, so dass die Ladungsträger die Kanallänge des Transistors durchziehen, ohne eine interpartikuläre Grenzfläche passieren zu müssen. Der dabei definierte Pfad wird im Folgenden Primärpfad genannt. Die Pfade der Ladungsträger, die durch die unvermeidliche Kontaktierung weiterer Nanopartikel in der ferneren Umgebung der Nanolinie entstehen, können vernachlässigt werden, da die Leitfähigkeit im Vergleich zum Primärpfad schlecht ist.
  • Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass die Nanolinie auf einfache Art und Weise durch ein Kantenabscheideverfahren hergestellt wird, das auf optischer Lithographie und Planartechnologie beruht. Letztere beiden Verfahren sind dem Fachmann bekannt. Das Verfahren zur Herstellung einer Nanolinie sowie die Herstellung eines nanoskaligen Grabens, der durch das Entfernen der Nanolinie erhalten wird, ist in der deutschen Patentanmeldung DE 10 2007 013515.9 offenbart.
  • Das erfindungsgemäße Verfahren hat den weiteren Vorteil, dass damit erhaltene Transistoren ganzflächig integriert werden und in einem Schaltungslayout ausgerichtet und angeordnet werden können. Daher ebenso von Vorteil ist, dass das erfindungsgemäße Verfahren kostengünstiger ist, als die Verfahren gemäß Stand der Technik.
  • Desweiteren hat das erfindungsgemäße Verfahren den Vorteil, dass damit nanoskalige Transistoren unabhängig von Substrat- und Halbleitermaterial hergestellt werden können. Es wird eine Bottom-Gate Struktur erhalten, wenn der nanoskalige Transistor eine Nanolinie aufweist. Wird die Nanolinie entfernt, so dass ein nanoskaliger Graben entsteht, so wird in dem erfindungsgemäßen Verfahren ein nanoskaliger Transistor mit Top-Gate-Struktur erhalten.
  • Das erfindungsgemäße Verfahren ist daher hervorragend geeignet für die Herstellung von low cost Elektronik.
  • Gegenstand der vorliegenden Erfindung ist also ein Verfahren zur Herstellung eines nanoskaligen Transistors mit nanokristallinem Halbleiter, dadurch gekennzeichnet, dass (0) ein Träger (1) bereit gestellt wird, und anschließend (I) auf den Träger eine Schicht (2) aus nanoskaligen Halbleiterpartikeln aufgebracht wird, und anschließend (II) auf das nach Schritt (I) erhaltene Substrat eine Nanolinie (3) erzeugt wird, und anschließend, falls der Träger (1) zumindest eine dielektrische Schicht (4, 8) und/oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufweist, auf das nach Schritt (II) erhaltene Substrat eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, oder auf das nach Schritt (II) erhaltene Substrat eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, und anschließend die Nanolinie (3) entfernt wird, und anschließend auf das nach dem Entfernen der Nanolinie (3) erhaltene Substrat zumindest eine dielektrische Schicht (4, 8) aufgebracht wird, und anschließend zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, wobei der nanoskalige Transistor erhalten wird.
  • Die Erfindung wird im Folgenden beispielhaft näher erläutert.
  • Die Nanolinie kann durch ein in der deutschen Patentanmeldung DE 102007013515.9 offenbartes Verfahren erhalten werden. Die verschiedenen Ausprägungen einer solchen Nanolinie sind dort ebenfalls offenbart.
  • In dem erfindungsgemäßen Verfahren kann der Träger, der im Schritt (0) bereit gestellt wird, vor leitfähig oder nicht leitfähig sein und/oder dielektrische Schichten und/oder leitfähige Materialschichten aufweisen. Es kann vorteilhaft sein, wenn als Träger ein Material eingesetzt wird, das ausgewählt ist aus Metallen, Halbmetallen, oder Halbleitern, ausgewählt aus Si, SiC, GaAs, GaN, oder ausgewählt ist aus isolierenden Materialien, ausgewählt aus Glas, Kunststoffe. Bevorzugte Kunststoffe können isolierende Kunststoffe sein, ausgewählt aus Polyethylenterephtalat (PET), Polyethylennaphtalat (PEN), orientiertes Polypropylen (OPP), Polyimid (PI).
  • Im Schritt (0) des erfindungsgemäßen Verfahrens kann es vorteilhaft sein, auf den Träger zumindest eine dielektrische Schicht oder zumindest eine leitfähige Materialschicht und anschließend zumindest eine dielektrische Schicht aufzubringen, wobei für die dielektrische Schicht ein Material, ausgewählt aus Fotolack, Siliziumdioxid, Siliziumnitrid, Metalloxide, Hexamethyldisilazan (HMDS), Polymere, oder ein Gemisch aus diesen Materialien eingesetzt werden kann. Als Metalloxide besonders bevorzugt sind Oxide der Elemente Al-, Hf-, Zr-, Ti-, und/oder Ta. Die Polymere können vorzugsweise ausgewählt sein aus Polymethylmethacrylat (PMMA), Polyimid, Polyimid-12, Polyetheretherketon (PEEK), und/oder PET.
  • Die dielektrischen Schichten und/oder leitfähigen Materialschichten können in dem erfindungsgemäßen Verfahren in jeder beliebigen Reihenfolge auf den Träger aufgebracht werden. Bevorzugt können aufeinander folgende Schichten dieser Materialien, besonders bevorzugt aufeinander folgende Schichten alternierender Materialien auf den Träger aufgebracht werden.
  • In dem erfindungsgemäßen Verfahren kann die dielektrische Schicht durch Rakeln, Spin-Coating, Spray-Coating, Dip-Coating, mittels thermischer Oxidationsprozesse, Druckprozesse, Abscheiden aus der Gasphase, mittels thermisch getriebener Kondensation, reaktiver Umsetzung von Komponenten, oder einer Kombination dieser Prozesse aufgebracht werden. Bei der Verwendung von Silizium als Substrat sind thermische Oxidationsprozesse besonders bevorzugt.
  • Besonders vorteilhaft kann es sein, die dielektrische Schicht in einem strukturierenden Prozess aufzubringen. Dadurch kann eine Strukturierung erhalten werden, die bevorzugt mehrere, zumindest zwei Transistoren räumlich mittels dieser dielektrischen Schicht trennt. Die Strukturierung kann in einer dem Fachmann bekannten Weise durch naß-, und/oder trockenchemisches Ätzen, physikalisches Ätzen, oder Lift-Off vorgenommen werden.
  • Im Schritt (I) des erfindungsgemäßen Verfahrens kann es vorteilhaft sein, die nanoskaligen Halbleiterpartikel einzusetzen, die ausgewählt sind aus Silizium, dotiert oder undotiert, Germanium, dotiert oder undotiert, ZnO, GaAs, InSb, GaN, oder eine Kombination aus diesen Partikeln. Bevorzugt sind Silizium, Germanium und Zinkoxid.
  • Des weiteren kann es vorteilhaft sein, wenn in dem erfindungsgemäßen Verfahren in Schritt (I) die nanoskaligen Halbleiterpartikel durch Rakeln, Spin-Coating, Druckprozesse, Abscheiden aus der Gasphase, oder Abscheiden aus der Flüssigphase oder Sprühbeschichtung aufgebracht werden. Bevorzugt sind Rakeln, Spin-Coating, Druckprozesse, Dip-Coating und Sprüh-Beschichtung.
  • In dem erfindungsgemäßen Verfahren kann es weiterhin vorteilhaft sein, wenn die leitfähige Materialschicht durch Aufdampfen aus thermischen Verdampferquellen, durch Elektronenstrahlverdampfung, oder Abscheiden aus der Gasphase eines Metalles, ausgewählt aus Titan, Nickel, Chrom, Kobalt, Aluminium, Tantal, Gold, Silber, oder eines Gemisches aus diesen Metallen, oder durch Abscheiden von Silizium aus der Gasphase bei gleichzeitigem Abscheiden von Bor, Phosphor oder Arsen aus der Gasphase, oder durch das Abscheiden von polykristallinem Silizium aus der Gasphase, aufgebracht wird. Bevorzugt sind thermische Verdampferquellen. Bevorzugt sind Aluminium, Titan und Nickel.
  • In dem erfindungsgemäßen Verfahren kann es weiterhin vorteilhaft sein, falls das nach Schritt (II) erhaltene Substrat zumindest eine dielektrische Schicht (4, 8) und/oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufweist, in Schritt (III) die leitfähige Materialschicht durch gerichtete Bedampfung mit Ionen und/oder Teilchen aus Metallen und/oder Halbmetallen, ausgewählt aus Au, Ni, Ti, Cr, Ag, Si, oder Metallverbindungen, ausgewählt aus SiO2, Si3N4, oder Metalloxiden, oder Teilchen und/oder Ionen des Materials des Trägers, oder einem Gemisch aus diesen Materialien aufzubringen. Bevorzugt können Ti und/oder Ni oder Chrom als Haftvermittler eingesetzt werden, falls in dem erfindungsgemäßen Verfahren weitere Materialien aufgebracht werden.
  • Es kann vorteilhaft sein, wenn in dem erfindungsgemäßen Verfahren die Materialschicht in einer Dicke von 30 bis 100 nm aufgebracht wird. Die Bevorzugte Dicke des Dielektrikums liegt zwischen 5 nm und 1 μm. Die bevorzugte Dicke des Metalls liegt zwischen 50 nm und 10 μm.
  • In Schritt (III) des erfindungsgemäßen Verfahrens kann die Nanolinie vorteilhafterweise durch nasschemisches Ätzen oder Lift-Off entfernt werden. Bevorzugt sind nasschemische Ätzverfahren. Falls die Nanolinie durch nasschemische Ätzen entfernt wird, können dafür Flüssigkeiten vorteilhaft eingesetzt werden, die ausgewählt sind aus verdünnter Fluorsäure, Essigsäure, NH4F, Propylenglykol, Wasser, oder ein Gemisch dieser Flüssigkeiten. Bevorzugt wird ein Gemisch aus Essigsäure, NH4F, Propylenglykol und Wasser.
  • Das nasschemische Ätzen oder der lift-off der Nanolinie kann in dem erfindungsgemäßen Verfahren während einer Zeitdauer von 1 bis 100 s, bevorzugt von 1 bis 10 s, und bei einer Temperatur von 0°C bis 200°C durchgeführt werden.
  • Gegenstand der vorliegenden Erfindung ist ebenfalls ein Bauteil, das auf zumindest einer Oberfläche einen nanoskaligen Transistor aufweist, der mit dem erfindungsgemäßen Verfahren erhalten wird.
  • Die Begriffe Kanallänge und Kanalweite und Tiefe werden im Rahmen der vorliegenden Erfindung in der 1 definiert.
  • Das erfindungsgemäße Bauteil kann eine Kanallänge des mit dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistors von 1 bis 100 nm, bevorzugt von 20 bis 70 nm aufweisen. Besonders bevorzugt kann dieses Bauteil eine Kanallänge von 30 bis 60 nm aufweisen. Desweiteren kann das erfindungsgemäße Bauteils eine Kanalweite des mit dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistors von 100 nm bis 30 cm, bevorzugt von 1 μm bis 100 μm, besonders bevorzugt von 1 μm bis 10 μm aufweisen.
  • Die Kanallänge des erfindungsgemäßen Bauteils kann über die Kanalweite eine Schwankung von 0 bis 20% aufweisen.
  • Gegenstand der vorliegenden Erfindung ist des Weiteren ein elektronisches Bauteil, das das erfindungsgemäße Bauteil enthält.
  • Weiterhin ist Gegenstand der vorliegenden Erfindung ein optoelektronisches Element, enthaltend das erfindungsgemäße elektronische Bauteil.
  • Weiterhin ist Gegenstand der vorliegenden Erfindung ein spintronisches Element, das das erfindungsgemäße elektronische Bauteil enthält.
  • Ebenfalls ist Gegenstand der vorliegenden Erfindung ein Photovoltaisches Element, enthaltend das erfindungsgemäße elektronische Bauteil.
  • Weiterhin ist Gegenstand der vorliegenden Erfindung ein Sensorisches Element, enthaltend das erfindungsgemäße elektronische Bauteil.
  • Außerdem ist Gegenstand der vorliegenden Erfindung die Verwendung des erfindungsgemäßen Bauteils für sensorische Schaltungen.
  • Gegenstand der vorliegenden Erfindung ist ebenfalls die Verwendung des erfindungsgemäßen Bauteils für die elektronische und/oder mechanische Kontaktierung nanoskaliger Partikel.
  • Die vorliegende Erfindung wird anhand der Abbildungen und Beispiele näher erläutert.
  • Die Herstellung von Siliziumpartikeln, gleichbedeutend mit der Herstellung von „Siliciumpulver”, und Siliciumpulver enthaltende Dispersionen sind in der deutschen Offenlegungsschrift DE 103 53 996 A1 bzw. DE 10 2005 056 446 A1 offenbart.
  • 1 stellt die im Rahmen der vorliegenden Erfindung benutzten Begriffe Kanalweite, Kanallänge und Tiefe in Relation zueinander.
  • 2 stellt den nach dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistor schematisch dar mit einem leitfähigen Substrat (1), dielektrische Schicht (4), Schicht (2) aus nanoskaligen Halbleiterpartikeln, Nanolinie (3), und leitfähiger Materialschicht (6), sowie die Elektroden Drain, Source und Gate dieses Transistors.
  • 3 stellt den nach dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistor schematisch dar mit einem Substrat (1), leitfähiger Materialschicht (5, 6), dielektrische Schicht (4), Schicht (2) aus nanoskaligen Halbleiterpartikeln, und Nanolinie (3), sowie die Elektroden Drain, Source und Gate dieses Transistors.
  • 4 stellt den nach dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistor schematisch dar, wobei die Nanolinie entfernt ist, mit einem Substrat (1), Schicht (2) aus nanoskaligen Halbleiterpartikeln, dielektrische Schicht (8), leitfähiger Materialschicht (7, 9), sowie die Elektroden Drain, Source und Gate dieses Transistors.
  • 5 zeigt ein Diagramm des Ausgangskennlinienfeldes eines nach dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistors aus Beispiel 1. UDs bezeichnet die zwischen den Drain- und Source-Elektroden angelegte Spannung in Volt. IDs bezeichnet den über die Drain- und Source Elektroden gemessenen Strom in Ampere. VGS bezeichnet die für die verschiedenen Messkurven in Schritten von 0,5 V variierte Spannung zwischen den Gate- und Source-Elektroden in Volt. W bezeichnet den Umfang der Nanolinie quadratischen Umfangs von 800 μm. Das Messverfahren ist dem Fachmann bekannt.
  • 6 zeigt ein Diagramm der Transferkennlinie eines nach dem erfindungsgemäßen Verfahren erhaltenen nanoskaligen Transistors aus Beispiel 1. VGS bezeichnet die zwischen Gate- und Source-Elektroden angelegte Spannung in Volt. IDS bezeichnet den über die Drain- und Source-Elektroden gemessenen Strom in Ampere. VDS bezeichnet die zwischen den Drain- und Source-Elektroden angelegte Spannung. Diese betrug 1 Volt. W bezeichnet den Umfang der Nanolinie quadratischen Umfangs von 800 μm. Das Messverfahren ist dem Fachmann bekannt.
  • Beispiel 1.
  • Als Substrat wurde ein kristalliner Siliziumwafer verwendet. Der spezifische Widerstand lag zwischen 10 und 50 Ω·cm.
  • In einem ersten Prozessschritt wurde auf diesen Träger ein aus mehreren Schichten bestehendes Dielektrikum aufgebracht, indem zunächst durch thermische Oxidation der Siliziumoberfläche in einem Oxidationsofen der Firma Centrotherm bei 960°C für 20 Minuten ein 15 nm dickes Siliziumdioxid erzeugt wurde. Die Waferoberfläche wurde dabei einem Strom von 3 1·min–1 Stickstoff ausgesetzt, der zuvor durch einen Bubbler mit 76°C heißem Wasser geleitet wurde. Die zweite Schicht des Dielektrikums wurde durch chemische Dampfphasenabscheidung bei niedrigem Druck (LPCVD) erzeugt. Dabei wurde der Wafer in einer LPCVD-Anlage der Firma Centrotherm bei einer Temperatur von 800°C bei einem Druck von 0,35 mbar mit 15 nm Siliziumnitrid beschichtet, wobei die Waferoberfläche einem Fluss von 7,7 Standardkubikzentimeter (sccm) Ammoniak ausgesetzt war, das zuvor durch einen Bubbler mit 24°C warmen Triethylsilan geleitet wurde.
  • Im nächsten Verfahrensschritt wurde eine Dispersion von 6,25 Gewichts-% undotierter Siliziumpartikeln in Ethanol durch Spin-Coating aufgebracht. Die Siliziumpartikel wiesen eine durchschnittliche Größe von 8 bis 13 nm auf.
  • Die Auftragung dieser Dispersion auf den mit einem Dielektrikum versehenen Wafer erfolgte innerhalb von 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm, das Abschleudern der überschüssigen Dispersion erfolgte für 30 Sekunden bei 4000 rpm. Danach wurde das Lösungsmittel für 60 Sekunden bei 110°C ausgetrieben, indem der Wafer auf einer Heizplatte temperiert wurde. Die Dicke der so erhaltenen Schicht war kleiner als 100 nm.
  • Im nächsten Prozessschritt wurde Fotolack vom Typ AZ5214E, verdünnt im Verhältnis 3:4 mit AZ EBR Solvent (Produkte jeweils zu beziehen durch die Firma Microchemicals in Ulm) in einer Dicke von 200 bis 500 nm durch Spin-Coating für 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm aufgetragen. Das Abschleudern des überschüssigen Fotolacks erfolgte für 45 Sekunden bei 4000 rpm. Danach wurde der Fotolack bei 110°C für 60 Sekunden verfestigt.
  • In einem nächsten Prozessschritt erfolgte Fotolithografie. Dabei wurde die im vorangegangenen Prozessschritt aufgebrachte Fotolackschicht durch eine Fotomaske mit UV-Licht beleuchtet und in wässriger Lösung von Natriumhydroxid entwickelt. Dieser Prozess ist dem Fachmann bekannt. Die so erzeugten Lackflächen mit senkrechten Flanken waren quadratisch mit einer Kantenlänge von 200 μm. Die die Lackflächen umgebenden Flächen bestanden aus Siliziumnitrid.
  • In einem nächsten Prozessschritt wurde mit plasmaunterstützter Gasphasenabscheidung (PECVD) bei einem Druck von 425 mTorr in einer Anlage der Firma Plasmatherm eine Siliziumdioxidschicht mit einer Dicke zwischen 50 und 120 nm auf die im vorangegangenen Prozessschritt erhaltenen Oberflächen und auf die senkrechten Flanken der Lackflächen aufgebracht. Die Waferoberfläche war dabei einem Fluss von 170 sccm eines Gasgemisches bestehend aus 2% Monosilan in Argon und 100 sccm Distickstoffoxid ausgesetzt. Die Leistungsdichte des Plasmas betrug 0,025 W·cm–2.
  • In einem nachfolgenden Prozessschritt wurden durch reaktives Ionenätzen (RIE) die im vorangegangenen Prozessschritt erhaltenen Siliziumdioxidflächen vollständig auf das Siliziumnitrid zurückgeätzt, wobei an der Kante der Lackschicht eine Nanolinie aus Siliziumdioxid verblieb. Das Rückätzen erfolgte bei 30 mTorr in einer Anlage der Firma Oxford Instruments in einem Plasma aus Trifluormethan und Argon von jeweils 15 sccm bei einer Leistungsdichte von 0,53 W·cm–2.
  • In einem nächsten Prozessschritt erfolgte die Lackveraschung durch Plasmaätzen, wobei der Fotolack für 3 Minuten in einem Sauerstoffplasma bei einem Druck von 10–20 Pa bei einem Sauerstofffluss von 15 sccm und einer Leistungsdichte von 0,65 W·cm–2 entfernt wurde. Auf der Siliziumnitridoberfläche verblieb eine Linie von Siliziumdioxid mit rechteckigem Umfang und mit einer Kanallänge von 50 bis 120 nm und einer Tiefe von 200 bis 500 nm. In einem nachfolgenden Prozessschritt wurde die so erhaltene Oberfläche in einer Aufdampfanlage bei einem Druck von 2·10–6 Pa aus einer Elektronenstrahlverdampfungsquelle mit einer Aufdampfrate von 5 Å·s–1 mit Aluminium bedampft. Die aufgedampfte Schicht war dünner als 200 nm.
  • Der somit erhaltene nanoskalige Transistor ist in 3 schematisch dargestellt. Dabei dienten die metallischen Flächen aus Aluminium im inneren und äußeren der quadratischen Linien als Source- und Drain-Elektroden. Der leitfähige Wafer diente als Gateelektrode. Die dielektrische Schicht diente als Gateisolator. Die Schicht bestehend aus nanoskaligen Siliziumpartikeln zwischen Source- und Drain-Elektroden diente als halbleitender Kanal.
  • Der gesamte Prozess gemäß des erfindungsgemäßen Verfahrens ist in Tabelle 1 aufgelistet. Tabelle 1. Substrat: Silizium
    Prozess Zweck Parameter Dicke (Dep./Etch.)
    Therm. Oxidation Dielektrikum – 20 min @ 960°C dox ≈ 15 nm
    – H2O @ 76°C
    – N2-Flow durch Bubbler: 3 l/min
    LPCVD-Nitrid Dielektrikum – Triethylsilan @ 24°C dNitrid ≈ 15 nm
    – NH3: 7,7 sccm
    – p = 0,35 mbar
    – T = 800°C
    Spin-Coating Nanopartikel Auftrag Halbleiter – Auftragen: 7 s @ 800 rpm
    – Coating: 30 s @ 4000 rpm
    – Pre-Bake: 60 s @ 110°C
    Lithographie Spacererzeugung – Lack: AZ5214E, 3:4 verdünnt mit AZ EBR Solvent dLack = 200–500 nm
    – Auftragen: 7 s @ 800 rpm
    – Coating: 45 s @ 4000 rpm
    – Pre-Bake: 60 s @ 110°C
    – Entwickler: NaOH
    PECVD-Oxid Spacererzeugung – SiH4: 2% in Ar, 170 sccm dPECVD = 50–120 nm
    – N2O: 100 sccm
    – T = 120°C
    – Leistungsdichte: S ≈ 0,025 W/cm2
    – p = 425 mTorr
    RIE Spacererzeugung – CHF3 + Ar (je 15 sccm) dEtchBack = dPECVD
    – Leistungsdichte: S = 0,53 W/cm2
    – p = 30 mTorr
    Plasmaätzen Lackveraschung – O2 (15 sccm)
    – Leistungsdichte: S = 0,65 W/cm2
    – t = 3 min
    Aufdampfen Aluminium + Strukturierung Kontakte (D/S) – p = 2 × 10–6 Pa dD/S = 50–200 nm; dD/S < dLack
    – Aufdampfrate: 5 Å/s
    – Art: e-Beam
  • Beispiel 2.
  • Ein Substrat aus Quarz wurde in einer Aufdampfanlage bei einem Druck von 2·10–6 Pa aus einer Elektronenstrahlverdampferquelle mit einer Aufdampfrate von 5 A·s–1 mit Nickel bedampft. Die aufgedampfte Schicht besaß eine Dicke von 100 nm.
  • In einem nächsten Prozessschritt wurde dieses Substrat in einer LPCVD-Anlage der Firma Centrotherm bei einem Druck von 0,35 mbar und einer Temperatur von 720°C einem Fluss von Tetraethylorthosilikat von weniger als 1 1·min–1 ausgesetzt, wobei die Oberfläche mit 30 nm Siliziumdioxid als Dielektrikum beschichtet wurde.
  • In einem nächsten Prozessschritt wurde auf das Substrat eine Dispersion von 6,25 Gewichts-% undotierter Siliziumpartikeln in Ethanol durch Spin-Coating aufgebracht. Die Siliziumpartikel wiesen eine durchschnittliche Größe von 8 bis 13 nm auf. Die Auftragung der Dispersion erfolgte innerhalb von 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm, das Abschleudern der überschüssigen Dispersion erfolgte für 30 Sekunden bei 4000 rpm. Danach wurde das Lösungsmittel für 60 Sekunden bei 110°C ausgetrieben, indem das Substrat auf einer Heizplatte temperiert wurde. Die Dicke der so erhaltenen Schicht war kleiner als 100 nm.
  • Im nächsten Prozessschritt wurde Fotolack vom Typ AZ5214E, verdünnt im Verhältnis 3:4 mit AZ EBR Solvent (Produkte jeweils zu beziehen durch die Firma Microchemicals in Ulm), in einer Dicke von 200 bis 500 nm durch Spin-Coating für 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm aufgetragen. Das Abschleudern des überschüssigen Fotolacks erfolgte für 45 Sekunden bei 4000 rpm. Danach wurde der Fotolack bei 110°C für 60 Sekunden verfestigt.
  • In einem nächsten Prozessschritt erfolgte Fotolithografie. Dabei wurde die im vorangegangenen Prozessschritt aufgebrachte Fotolackschicht durch eine Fotomaske mit UV-Licht beleuchtet und in wässriger Lösung von Natriumhydroxid entwickelt. Dieser Prozess ist dem Fachmann bekannt. Die so erzeugten Lackflächen mit senkrechten Flanken waren quadratisch mit einer Kantenlänge von 200 μm. Die die Lackflächen umgebenden Flächen bestanden aus Siliziumdioxid.
  • In einem nächsten Prozessschritt wurde mit plasmaunterstützter Gasphasenabscheidung (PECVD) bei einem Druck von 425 mTorr in einer Anlage der Firma Plasmatherm eine Siliziumdioxidschicht mit einer Dicke zwischen 50 und 120 nm auf die im vorangegangenen Prozessschritt erhaltenen Oberflächen und auf die senkrechten Flanken der Lackflächen aufgebracht. Die Waferoberfläche war dabei einem Fluss von 170 sccm eines Gasgemisches bestehend aus 2% Monosilan in Argon und 100 sccm Distickstoffoxid ausgesetzt. Die Leistungsdichte des Plasmas betrug 0,025 W·cm–2.
  • In einem nachfolgenden Prozessschritt wurden durch reaktives Ionenätzen (RIE) die im vorangegangenen Prozessschritt erhaltenen Siliziumdioxidflächen vollständig auf das Siliziumdioxid zurückgeätzt, wobei an der Kante der Lackschicht eine Nanolinie aus Siliziumdioxid verblieb. Das Rückätzen erfolgte bei 30 mTorr in einer Anlage der Firma Oxford Instruments in einem Plasma aus Trifluormethan und Argon von jeweils 15 sccm bei einer Leistungsdichte von 0,53 W·cm–2.
  • In einem nächsten Prozessschritt erfolgte die Lackveraschung durch Plasmaätzen, wobei der Fotolack für 3 Minuten in einem Sauerstoffplasma bei einem Druck von 10–20 Pa bei einem Sauerstofffluss von 15 sccm und einer Leistungsdichte von 0,65 W·cm–2 entfernt wurde. Auf der Siliziumdioxidoberfläche verblieb eine Linie von Siliziumdioxid mit quadratischem Umfang und mit einer Kanallänge von 50 bis 120 nm und einer Tiefe von 200 bis 500 nm.
  • In einem nachfolgenden Prozessschritt wurde die so erhaltene Oberfläche in einer Aufdampfanlage bei einem Druck von 2·10–6 Pa aus einer Elektronenstrahlverdampfungsquelle mit einer Aufdampfrate von 5 Å·s–1 mit Aluminium bedampft. Die aufgedampfte Schicht war dünner als 200 nm.
  • Durch die vorangegangenen Prozessschritte wurde die Transistorstruktur aus 4 erhalten. Dabei dienten die metallischen Flächen aus Aluminium im inneren und äußeren der quadratischen Linien als Source- und Drain-Elektroden. Die Metallschicht auf dem Quarzsubstrat diente als Gateelektrode, das Dielektrikum aus Siliziumdioxid diente als Gateisolator; die Schicht bestehend aus Siliziumpartikeln zwischen Source- und Drain-Kontakten diente als halbleitender Kanal. Der gesamte Prozess ist in Tabelle 2 aufgelistet. Tabelle 2. Substrat: Quarz
    Prozess Zweck Parameter Dicke (Dep./Etch.)
    Aufdampfen Metall + Strukturierung Bottom-Gate – Ni, Ti oder Cr dGate = 50–100 nm
    – p = 2 × 10–6 Pa
    – Aufdampfrate: 2–5 Å/s
    TEOS + Strukturierung Dielektrikum – T = 720°C dox ≈ 30 nm
    – p = 0,35 mbar
    Spin-Coating Nanopartikel Auftrag Halbleiter – Auftragen: 7 s @ 800 rpm
    – Coating: 30 s @ 4000 rpm
    – Pre-Bake: 60 s @ 1 10°C
    Lithographie Spacererzeugung – Lack: AZ5214E, 3:4 verdünnt mit AZ EBR Solvent dLack = 200–500 nm
    – Auftragen: 7 s @ 800 rpm
    – Coating: 45 s @ 4000 rpm
    – Pre-Bake: 60 s @ 1 10°C
    – Entwickler: NaOH
    PECVD-Oxid Spacererzeugung – SiH4: 2% in Ar, 170 sccm dPECVD = 50–120 nm
    – N2O: 100 sccm
    – T = 120°C
    – Leistungsdichte: S ≈ 0,025 W/cm2
    – p = 425 mTorr
    RIE Spacererzeugung – CHF3 + Ar (je 15 sccm) dEtchBack = dPECVD
    – Leistungsdichte: S = 0,53 W/cm2
    – p = 30 mTorr
    Plasmaätzen Lackveraschung – O2 (15 sccm)
    – Leistungsdichte: S = 0,65 W/cm2
    – t = 3 min
    Aufdampfen Aluminium + Strukturierung Kontakte – p = 2 × 10–6 Pa dD/S = 50–200 nm; dD/S < dLack
    – Aufdampfrate: 5 Å/s
    – Art: e-Beam
  • Beispiel 3.
  • Auf ein Substrat aus Quarz wurde eine Dispersion von 6,25 Gewichts-% undotierter Siliziumpartikeln in Ethanol durch Spin-Coating aufgebracht. Die Siliziumpartikel wiesen eine durchschnittliche Größe von 8 bis 13 nm auf. Die Auftragung der Dispersion erfolgte innerhalb von 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm, das Abschleudern der überschüssigen Dispersion erfolgte für 30 Sekunden bei 4000 rpm. Danach wurde das Lösungsmittel für 60 Sekunden bei 110°C ausgetrieben, indem das Substrat auf einer Heizplatte temperiert wurde. Die Dicke der so erhaltenen Schicht war kleiner als 100 nm.
  • Im nächsten Prozessschritt wurde Fotolack vom Typ AZ5214E, verdünnt im Verhältnis 3:4 mit AZ EBR Solvent (Produkte jeweils zu beziehen durch die Firma Microchemicals in Ulm), in einer Dicke von 200 bis 500 nm durch Spin-Coating für 7 Sekunden bei einer Umdrehungsgeschwindigkeit von 800 rpm aufgetragen. Das Abschleudern des überschüssigen Fotolacks erfolgte für 45 Sekunden bei 4000 rpm. Danach wurde der Fotolack bei 110°C für 60 Sekunden verfestigt.
  • Im nächsten Prozessschritt erfolgte Fotolithografie. Dabei wurde die im vorangegangenen Prozessschritt aufgebrachte Fotolackschicht durch eine Fotomaske mit UV-Licht beleuchtet und in wässriger Lösung von Natriumhydroxid entwickelt. Dieser Prozess ist dem Fachmann bekannt. Die so erzeugten Lackflächen mit senkrechten Flanken waren quadratisch mit einer Kantenlänge von 200 μm. Die die Lackflächen umgebenden Flächen bestanden aus Siliziumpartikeln.
  • In einem nächsten Prozessschritt wurde mit plasmaunterstützter Gasphasenabscheidung (PECVD) bei einem Druck von 425 mTorr in einer Anlage der Firma Plasmatherm eine Siliziumdioxidschicht mit einer Dicke zwischen 50 und 120 nm auf die im vorangegangenen Prozessschritt erhaltenen Oberflächen und auf die senkrechten Flanken der Lackflächen aufgebracht. Die Substratoberfläche war dabei einem Fluss von 170 sccm eines Gasgemisches bestehend aus 2% Monosilan in Argon und 100 sccm Distickstoffoxid ausgesetzt. Die Leistungsdichte des Plasmas betrug 0,025 W·cm2.
  • In einem nachfolgenden Prozessschritt wurden durch reaktives Ionenätzen (RIE) die im vorangegangenen Prozessschritt erhaltenen Siliziumdioxidflächen vollständig auf die Schicht bestehend aus Siliziumpartikeln zurückgeätzt, wobei an der Kante der Lackschicht eine Nanolinie aus Siliziumdioxid verblieb. Das Rückätzen erfolgte bei 30 mTorr in einer Anlage der Firma Oxford Instruments in einem Plasma aus Trifluormethan und Argon von jeweils 15 sccm bei einer Leistungsdichte von 0,53 W·cm–2.
  • In einem nächsten Prozessschritt erfolgte die Lackveraschung durch Plasmaätzen, wobei der Fotolack für 3 Minuten in einem Sauerstoffplasma bei einem Druck von 10–20 Pa bei einem Sauerstofffluss von 15 sccm und einer Leistungsdichte von 0,65 W·cm–2 entfernt wurde. Auf der Schicht bestehend aus Siliziumpartikeln verblieb eine Linie von Siliziumdioxid mit quadratischem Umfang und mit einer Kanallänge von 50 bis 120 nm und einer Tiefe von 200 bis 500 nm.
  • In einem nachfolgenden Prozessschritt wurde die so erhaltene Oberfläche in einer Aufdampfanlage bei einem Druck von 2·10–6 Pa aus einer Elektronenstrahlverdampfungsquelle mit einer Aufdampfrate von 5 Å·s–1 mit Titan bedampft. Die aufgedampfte Schicht war dünner als 200 nm.
  • In einem nachfolgenden Prozessschritt wurde das Substrat in eine wässrige Lösung bestehend aus 30% Essigsäure und 12% NH4F und 5% Propylenglykol bei einer Temperatur von 21°C für 3 Minuten getaucht, wobei die Nanolinie entfernt wurde. Danach wurde das Substrat mit Wasser gespült und im Stickstoffstrom getrocknet.
  • In einem nachfolgenden Prozessschritt wurde das Quarzsubstrat in einer LPCVD-Anlage der Firma Centrotherm bei einem Druck von 0,35 mbar und einer Temperatur von 720°C einem Fluss von Tetraethylorthosilikat von weniger als 1 1·min–1 ausgesetzt, wobei die Oberfläche mit 30 nm Siliziumdioxid als Dielektrikum beschichtet wurde.
  • In einem nächsten Prozessschritt wurde mit chemischer Gasphasenabscheidung bei einem Druck von 10 Pa und einer Temperatur von 625°C auf die Oberfläche polykristallines Silizium als Gatekontakt abgeschieden, wobei die Probenoberfläche einer Monosilanatmosphäre von einem Fluss von 60 sccm für 1–5 Minuten ausgesetzt war.
  • Beispiel 3a.
  • Wie Beispiel 3. Das Entfernen der Nanolinie erfolgte jedoch mit einer wässrigen Lösung von 1% Fluorwasserstoff.
  • Beispiel 3b.
  • Wie Beispiel 3. Der letzte Prozessschritt der Erzeugung des Gatekontakts erfolgte jedoch, indem die im vorangegangenen Prozessschritt erhaltene Oberfläche in einer Aufdampfanlage bei einem Druck von 2·10–6 Pa aus einer Elektronenstrahlverdampfungsquelle mit einer Aufdampfrate von 5 Å·s–1 mit Aluminium bedampft wurde. Die aufgedampfte Schicht war kleiner als 200 nm. Der gesamte Prozess ist in Tabelle 3 aufgelistet. Tabelle 3. Substrat: Quarz
    Prozess Zweck Parameter Dicke (Dep./Etch.)
    Spin-Coating Nanopartikel Auftrag Halbleiter – Auftragen: 7 s @ 800 rpm
    – Coating: 30 s @ 4000 rpm
    – Pre-Bake: 60 s @ 110°C
    Lithographie Spacererzeugung – Lack: AZ5214E, 3:4 verdünnt mit AZ EBR Solvent dLack = 200–500 nm
    – Auftragen: 7 s @ 800 rpm
    – Coating: 45 s @ 4000 rpm
    – Pre-Bake: 60 s @ 110°C
    – Entwickler: NaOH
    PECVD-Oxid Spacererzeugung – SiH4: 2% in Ar, 170 sccm dPECVD = 50–120 nm
    – N2O: 100 sccm
    – T = 120°C
    – Leistungsdichte: S ≈ 0,025 W/cm2
    – p = 425 mTor
    RIE Spacererzeugung – CHF3 + Ar (je 15 sccm) dEtchBack = dPECVD
    – Leistungsdichte: S = 0,53 W/cm2
    – p = 30 mTorr
    Plasmaätzen Lackveraschung – O2 (15 sccm)
    – Leistungsdichte: S = 0,65 W/cm2
    – t = 3 min
    Aufdampfen Metall + Strukturierung Kontakte (D/S) – Cr, Ni oder Ti dD/S = 50–200 nm; dD/S < dLack
    – p = 2 × 10–6 Pa
    – Aufdampfrate: 2–5 Å/s
    – Art: e-Beam
    Oxid ätzen Freilegen Gate – HF (1%ig) oder
    – Essigsäure (30%) + NH4F (12%) + Propylenglykol (5%)
    TEOS + Strukturierung Dielektrikum – T = 720°C dox ≈ 30 nm
    – p = 0,35 mbar
    Abscheidung PolySi od. Metall Top-Gate – PolySi (CVD) aus SiH4 dGate = 50–100 nm
    – Metall (PVD): Cr, Ni, Ti oder Al, p = 2 × 10–6 Pa, Aufdampfrate: 2–5 Å/s, Art: e-Beam
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - DE 102007013515 [0007, 0013]
    • - DE 10353996 A1 [0038]
    • - DE 102005056446 A1 [0038]

Claims (20)

  1. Verfahren zur Herstellung eines nanoskaligen Transistors mit nanokristallinem Halbleiter, dadurch gekennzeichnet, dass (0) ein Träger (1) bereit gestellt wird, und anschließend (I) auf den Träger eine Schicht (2) aus nanoskaligen Halbleiterpartikeln aufgebracht wird, und anschließend (II) auf das nach Schritt (I) erhaltene Substrat eine Nanolinie (3) erzeugt wird, und anschließend, (III) falls der Träger (1) zumindest eine dielektrische Schicht (4, 8) und/oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufweist, auf das nach Schritt (II) erhaltene Substrat eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, oder auf das nach Schritt (II) erhaltene Substrat eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, und anschließend die Nanolinie (3) entfernt wird, und anschließend auf das nach dem Entfernen der Nanolinie (3) erhaltene Substrat zumindest eine dielektrische Schicht (4, 8) aufgebracht wird, und anschließend zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufgebracht wird, wobei der nanoskalige Transistor erhalten wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Träger (1) ein Material eingesetzt wird, das ausgewählt ist aus Metallen, Halbmetallen, oder Halbleitern, ausgewählt aus Si, SiC, GaAs, GaN, oder ausgewählt ist aus isolierenden Materialien, ausgewählt aus Glas, Kunststoffe.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt (0) auf den Träger (1) zumindest eine dielektrische Schicht (4, 8) oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) und anschließend zumindest eine dielektrische Schicht (4, 8) aufgebracht wird, wobei für die dielektrische Schicht ein Material, ausgewählt aus Fotolack, Siliziumdioxid, Siliziumnitrid, Metalloxide, Hexamethyldisilazan, Polymere, oder ein Gemisch aus diesen Materialien eingesetzt wird.
  4. Verfahren nach zumindest einem der Ansprüche 1–3, dadurch gekennzeichnet, dass die dielektrische Schicht (4, 8) durch Rakeln, Spin-Coating, Spray-Coating, Dip-Coating, mittels thermischer Oxidationsprozesse, Druckprozesse, Abscheiden aus der Gasphase, mittels thermisch getriebener Kondensation, reaktiver Umsetzung von Komponenten, oder einer Kombination dieser Prozesse aufgebracht wird.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt (I) nanoskalige Halbleiterpartikel, ausgewählt aus Silizium, dotiert oder undotiert, Germanium, dotiert oder undotiert, ZnO, GaAs, InSb, GaN, oder eine Kombination aus diesen Partikeln eingesetzt werden.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt (I) die nanoskaligen Halbleiterpartikel durch Rakeln, Spin-Coating, Druckprozesse, Abscheiden aus der Gasphase, Abscheiden aus der Flüssigphase aufgebracht werden.
  7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass, falls das nach Schritt (II) erhaltene Substrat zumindest eine dielektrische Schicht (4, 8) und/oder zumindest eine leitfähige Materialschicht (5, 6, 7, 9) aufweist, in Schritt (III) die leitfähige Materialschicht durch gerichtete Bedampfung mit Ionen und/oder Teilchen aus Metallen und/oder Halbmetallen, ausgewählt aus Au, Ni, Ti, Cr, Ag, Si, oder Metallverbindungen, ausgewählt aus SiO2, Si3N4, oder Metalloxiden, oder Teilchen und/oder Ionen des Materials des Trägers (1), oder einem Gemisch aus diesen Materialien aufgebracht wird.
  8. Verfahren nach zumindest einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die leitfähige Materialschicht (5, 6, 7, 9) in einer Dicke DM von 30 bis 100 nm aufgebracht wird.
  9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt (III) die Nanolinie (3) durch nasschemisches Ätzen oder Lift-Off entfernt wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das nasschemische Ätzen oder der lift-off der Nanolinie (3) während einer Zeitdauer von 1 bis 100 s, bevorzugt von 1 bis 10 s, und bei einer Temperatur von 0°C bis 200°C durchgeführt wird.
  11. Bauteil, das auf zumindest einer Oberfläche einen nanoskaligen Transistor aufweist, der mit einem Verfahren nach zumindest einem der Ansprüche 1 bis 10 erhalten wird.
  12. Bauteil nach Anspruch 11 mit einer Kanallänge des nanoskaligen Transistors von 1 bis 100 nm, bevorzugt von 20 bis 70 nm.
  13. Bauteil nach zumindest einem der Ansprüche 11 oder 12 mit einer Kanalweite des nanoskaligen Transistors von 100 nm bis 30 cm, bevorzugt von 1 μm bis 100 μm.
  14. Elektronisches Bauteil, enthaltend das Bauteil nach zumindest einem der Ansprüche 11 bis 13.
  15. Optoelektronisches Element, enthaltend das elektronische Bauteil nach Anspruch 14.
  16. Spintronisches Element, enthaltend das elektronische Bauteil nach Anspruch 14.
  17. Photovoltaisches Element, enthaltend das elektronische Bauteil nach Anspruch 14.
  18. Sensorisches Element, enthaltend das elektronische Bauteil nach Anspruch 14.
  19. Verwendung des Bauteils nach zumindest einem der Ansprüche 11 bis 18 für sensorische Schaltungen.
  20. Verwendung des Bauteils nach zumindest einem der Ansprüche 11 bis 18 für die elektronische und/oder mechanische Kontaktierung nanoskaliger Partikel.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10353996A1 (de) 2003-11-19 2005-06-09 Degussa Ag Nanoskaliges, kristallines Siliciumpulver
DE102005056446A1 (de) 2005-05-14 2006-11-16 Degussa Ag Siliciumpulver enthaltende Dispersion und Verfahren zur Beschichtung
DE102007013515A1 (de) 2007-03-21 2008-09-25 Evonik Degussa Gmbh Verfahren zur Erzeugung von nanometerskaligen Gräben mit einfacher optischer Lithographie

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10353996A1 (de) 2003-11-19 2005-06-09 Degussa Ag Nanoskaliges, kristallines Siliciumpulver
DE102005056446A1 (de) 2005-05-14 2006-11-16 Degussa Ag Siliciumpulver enthaltende Dispersion und Verfahren zur Beschichtung
DE102007013515A1 (de) 2007-03-21 2008-09-25 Evonik Degussa Gmbh Verfahren zur Erzeugung von nanometerskaligen Gräben mit einfacher optischer Lithographie

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