DE102006033505B4 - Halbleitervorrichtung mit reduziertem "Tail"-Widerstand und Herstellungsverfahren für eine solche - Google Patents

Halbleitervorrichtung mit reduziertem "Tail"-Widerstand und Herstellungsverfahren für eine solche Download PDF

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Abstract

Halbleitervorrichtung (20), die mindestens ein mit einer ersten Konzentration von ersten Donatoratomen dotiertes Substrat (22) eines ersten Leitungstyps, eine mit einer zweiten Konzentration von zweiten Donatoratomen dotierte erste Epitaxieschicht (21) des ersten Leitungstyps und eine an der Hauptoberfläche der ersten Epitaxieschicht (21) ausgebildete Source/Gate-Struktur (24) umfasst, dadurch gekennzeichnet, dass eine mit einer dritten Konzentration von dritten Donatoratomen dotierte zweite Epitaxieschicht (23) des ersten Leitungstyps zwischen der ersten Epitaxieschicht (21) und dem Substrat (22) ausgebildet ist, wobei die zweite Epitaxieschicht (23) derart ausgebildet ist, dass eine Donatoren-Ausdiffusion aus dem Substrat (22) in die erste Epitaxieschicht (21) wesentlich reduziert ist.

Description

  • Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere einen MOSFET, nach dem Oberbegriff des Patentanspruchs 1.
  • Feldeffekttransistoren (FET) sind eine Gruppe von unipolaren Transistoren, bei denen im Gegensatz zu den bipolaren Transistoren nur ein Ladungsträgertyp am Stromtransport beteiligt ist, das heißt, abhängig von der Bauart entweder Elektronen oder Löcher bzw. Defektelektronen. Zwischen einem Ladungsträger-Quellbereich (Source) und einem Ladungsträger-Abzugsbereich (Drain) wird hierbei der Fluss der Ladungsträger durch eine an einem Tor (Gate) anliegende Steuerspannung gesteuert.
  • FETs werden im Gegensatz zu den bipolaren Transistoren weitestgehend leistungs- bzw. verlustlos geschaltet. Die am weitesten verbreitete Art des Feldeffekttransistors ist der MOSFET (Metal Oxide Semiconductor FET), bei dem eine den Anschluss des oben erwähnten Gate bildende Metallschicht durch eine darunter liegende Oxidschicht von dem Abschnitt der Halbleitersubstrat-Oberfläche isoliert ist, in dem der zu steuernde Ladungsträgerfluss stattfindet.
  • MOSFETs werden z. B. zum Schalten und Treiben ohmscher, kapazitiver und induktiver Lasten bei höheren Schaltfrequenzen verwendet. Hierbei macht man sich den Vorteil des FET zu Nutze, dass sowohl im eingeschalteten als auch im ausgeschalteten Zustand aufgrund des Feldeffekts nur eine Steuerspannung, aber kein signifikant großer Steuerstrom notwendig ist.
  • Charakteristisch für einen MOSFET ist die maximal erlaubte Durchbruchsspannung, deren Überschreitung zum Verlust der Steuerbarkeit durch die Gate-Elektrode und unter Umständen zur Zerstörung der Halbleitervorrichtung führt. Eine hohe Spannungsfestigkeit wird z. B. über einen zusätzlichen, möglichst hochohmigen, seriellen Widerstand einer so genannten Driftregion oder Epitaxieschicht (verkürzt auch bezeichnet als ”Epi”) erreicht. Andererseits sollte aber im eingeschalteten Zustand der Einschaltwiderstand des Schalters möglichst gering sein, um Leistungsverluste zu vermeiden.
  • Der Einschaltwiderstand setzt sich aus mehreren Widerstandsanteilen zwischen dem Source- und dem Drain-Kontakt zusammen. Die Art der einzelnen Widerstandsanteile und deren Betrag hängt natürlich vom konkreten Aufbau eines FET ab. Generell ist aber festzustellen, dass im Zuge der Weiterentwicklung der Herstellungstechnologien eine wesentliche Reduzierung bestimmter Widerstandsanteile, insbesondere des dominierenden Kanal-Widerstandes (”Channel”) und vor allem des Ausbreitungs-Widerstandes (”Spreading”), bei FET vom vertikalen Typ gelungen ist. Damit konnte der Gesamt-Einschaltwiderstand erheblich reduziert werden.
  • Bei diesen Entwicklungen konnte der Widerstandsanteil des Substratmaterials nicht im gleichen Maße reduziert werden, so dass dessen relativer Anteil am Gesamt-Einschaltwiderstand sogar angestiegen ist. Aktuelle Entwicklungsbemühungen zielen auf dessen Reduzierung.
  • Es versteht sich, dass eine Reduzierung des Widerstandsanteiles des Substrats durch Verkürzung der vom Strom durchflossenen Wegstrecke, beim vertikalen Aufbau also durch Verringerung der Substratdicke, möglich ist. Dieser Weg wird – durch Abdünnen des Substrats – auch beschritten, ist allerdings aufwändig und mit Nachteilen, etwa beim Handling, behaftet.
  • Eine weitere Möglichkeit besteht in der Verringerung des spezifischen Substratwiderstandes, bei unveränderter Substratdicke oder auch in Kombination mit einem Abdünnen des Substrates. Auch dieser Weg wird bei jüngeren Entwicklungen bereits beschritten, und zwar durch Änderung des Dotierungsmaterials zur Erzeugung der n-Leitfähigkeit des Substrates. Hier ist in jüngeren Entwicklungen speziell von Arsen-Dotierung auf Phosphor-Dotierung übergegangen worden.
  • Dies ermöglicht höhere Substratdotierungen und damit niedrigere Substratwiderstände, hat allerdings den Nachteil, dass die höhere Diffusivität des Phosphors bei den Hochtemperaturschritten des Herstellungsprozesses zu einer ausgeprägten Ausdiffusion in eine aufgelagerte Epitaxieschicht führt.
  • 1A und 1B zeigen zu dem oben genannten Beispiel die Phosphor-Konzentrationsunterschiede zwischen der Epitaxieschicht Epi und dem Substrat direkt nach der Epitaxie (1A) und nach dem Waferprozess bzw. Temperschritt (1B). In 1B ist der sogenannte Substrat-”Tail”, der eine Diffusion der Phosphoratome in die Epitaxieschicht darstellt, deutlich erkennbar.
  • Dieser Substrat-”Tail” liefert, im Sinne eines zusätzlichen Widerstandsanteiles, ebenfalls einen signifikanten Beitrag zum Gesamt-Einschaltwiderstand des FET, der durchaus bei 10% oder darüber liegen kann.
  • Eine Halbleitervorrichtung eines vertikalen Typs, beispielsweise ein MOSFET des vertikalen Typs, die durch einen günstigen Einschaltwiderstand gekennzeichnet ist, wurde in der US 6,025,233 A beschrieben. Die Halbleitervorrichtung weist ein Substrat-Hybrid auf, bestehend aus einem ersten Halbleitersubstrat, basierend auf Silizium, und einem zweiten Halbleitersubstrat, dessen Bandlücke größer als die des ersten Siliziumsubstrates ist. Das zweite Substrat wird epitaxisch auf dem ersten Halbleitersubstrat abgeschieden, und besteht vorzugsweise aus Siliziumcarbid, Diamant oder einem Gemisch aus Siliziumcarbid und Diamant. Die Halbleitervorrichtung gewinnt ihre vorteilhaften Leitungseigenschaften aus den günstigen physikalischen Eigenschaften des Siliziumcarbids und/oder Diamants, welche sich unter anderem durch hohe Elektronenmobilität und hohe Wärmeleitfähigkeit auszeichnen. Da die erfolgreiche epitaktische Abscheidung von Siliziumcarbid und/oder Diamant aber relativ teuer und technisch aufwendig ist, ist die Verwendung des beschriebenen Substrat-Hybrids in massengefertigten Produkten nicht immer problemlos möglich.
  • Ein Verfahren, welches sich ausschließlich auf Siliziumsubstrat beschränkt und die unerwünschten Diffusionsvorgänge darin zu unterbinden sucht, wurde in der US 6,410,409 B1 beschrieben. Um die Fremdatomdiffusion etwa in einer zweischichtigen Halbleiterstruktur eines Transistors des vertikalen Typs, unter anderem umfassend Substrat und Epitaxieschicht, zu reduzieren, wird erfindungsgemäß eine Schicht aus atomaren Stickstoff, im Falle der Verwendung eines p-dotierten Substrats, eingebracht, oder eine Schicht aus atomaren Sauerstoff, im Falle der Verwendung von n-dotiertem Substrat. Die diffusionshindernden Schichten, welche sich aus Atomen zusammensetzen, die hochenergetisiert in das Substrat implantiert werden, bilden eine Diffusionsbarriere für die Fremdatome des zweischichtigen Siliziumsubstrats, falls die Eindringtiefe ins Substrat richtig bemessen wird. Die Diffusionsbarrieren weisen allerdings in ihren Dicken nur eine statistisch verteilte Dicke auf und bedürfen unter Umständen zweier oder mehr implantierter Schichten mit unterschiedlicher Eindringtiefe, um einen erwünschten diffusionsmindernden Effekt zu erzielen. Dies erhöht jedoch die Komplexität und gegebenenfalls auch die Kosten für ein solches Verfahren erheblich.
  • Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Halbleitervorrichtung, insbesondere einen Niedervolt-MOSFET, anzugeben, der insbesondere einen weiter verringerten Einschaltwiderstand hat. Des weiteren soll ein zur Herstellung einer solchen Halbleitervorrichtung geeignetes Verfahren angegeben werden.
  • Erfindungsgemäß wird diese Aufgabe durch eine Halbleitervorrichtung gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 7 gelöst.
  • Die Erfindung schließt den wesentlichen Gedanken ein, eine FET-Anordnung, die in/auf einem phosphordotierten Wafer ausgebildet ist, derart weiterzubilden, dass der Substrat-”Tail” und der ”Tail”-Widerstand verringert ist.
  • Speziell wird die Aufgabe durch eine Halbleitervorrichtung gelöst, die mindestens ein mit einer ersten Konzentration von ersten Donatoratomen dotiertes Substrat eines ersten Leitungstyps, eine auf dessen Hauptoberfläche vorgesehene, mit einer zweiten Konzentration von zweiten Donatoratomen dotierte erste Epitaxieschicht des ersten Leitungstyps und eine an der Hauptoberfläche der ersten Epitaxieschicht ausgebildete Source/Gate-Struktur und eine auf der gegenüberliegenden Rückseite des Substrats vorgesehene Drain-Elektrode umfasst, wobei eine mit einer dritten Konzentration von dritten Donatoratomen dotierte zweite Epitaxieschicht des ersten Leitungstyps zwischen der ersten Epitaxieschicht und dem Substrat ausgebildet ist.
  • Ein wesentlicher Punkt der Erfindung liegt darin, dass durch Einführung der zweiten, mit Donatoren einer zweiten Atomart dotierten Epitaxieschicht der ”Tail”-Widerstand des Substrat”Tails” reduziert wird, ohne den Vorteil eines geringeren elektrischen Widerstandes durch das mit Donatoren der ersten Atomart dotierte Substrat aufgeben zu müssen.
  • Bei einer bevorzugten Ausführungsform der Erfindung ist die Dicke und Dotierung der zweiten Epitaxieschicht derart ausgebildet, dass eine Donatoren-Diffusion aus dem Substrat in die erste Epitaxieschicht und der ”Tail”-Widerstand des Substrat”Tails” nahezu Null sind. Durch geeignete Wahl der Donatoren-Atomart und Dicke der zweiten Epitaxieschicht wird erreicht, dass der durch Ausdiffusion aus dem Substrat in die Nachbarregion entstehende ”Tail” praktisch vollständig in der zweiten Epitaxieschicht liegt und zugleich ein durch diese zusätzliche Epitaxieschicht bewirkter Dotierungsgradient in der Substrat-Grenzschicht extrem steil verläuft und keinen nennenswerten ”Tail” hat.
  • Dadurch wird erreicht, dass z. B. Phosphor-dotierte Substrate zur Reduzierung des Einschaltwiderstandes verwendet werden können. Das hat den Vorteil, dass zusätzlich die Dicke der ersten Epitaxieschicht verringert werden kann und folglich Kosten-Neutralität des Prozesses erreichbar ist.
  • Weiterhin sind die zur Ausbildung der zweiten Epitaxieschicht verwendeten dritten Donatoratome bevorzugt Arsen-atome. Der Vorteil liegt darin, dass die im Vergleich zu Phosphoratomen geringere Ausdiffusion des Arsens zu einem sehr steilen Anstieg der Dotierung von der ersten Epitaxieschicht zum Substrat hin führt und dieser Übergangsbereich einen gegenüber dem Übergangsbereich eines herkömmlichen MOSFET signifikant kleineren Widerstand hat.
  • Alternativ sind die zur Ausbildung der zweiten Epitaxieschicht verwendeten dritten Donatoratome Antimonatome, mit den gleichen Vorteilen.
  • Des Weiteren ist die dritte Konzentration der dritten Donatoratome vorzugsweise niedriger als die erste Konzentration der ersten Donatoratome. Dadurch wird eine geringe Diffusion der Donatoren aus der zweiten Epitaxieschicht erreicht, wobei die zweite Epitaxieschicht, verglichen mit der ersten Epitaxieschicht, dünn ausgebildet sein kann.
  • Das zur Herstellung der bevorzugten Ausführungsform der Erfindung angewandte Verfahren weist einen Schritt des Bereitstellens eines mit einer ersten Konzentration von ersten Donatoratomen dotierten Substrats eines ersten Leitungstyps, einen Schritt des Ausbildens einer mit einer zweiten Konzentration von zweiten Donatoratomen dotierten ersten Epitaxieschicht des ersten Leitungstyps und einen Schritt des Ausbildens einer FET-Struktur an der Hauptoberfläche der ersten Epitaxieschicht auf, wobei vor dem Schritt des Ausbildens der ersten Epitaxieschicht eine mit einer dritten Konzentration von dritten Donatoratomen dotierte zweite Epitaxieschicht auf dem Substrat ausgebildet wird.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus den Unteransprüchen.
  • Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen beschrieben, die anhand der Abbildung näher erläutert werden. Hierbei zeigen:
  • 1A und 1B Konzentrationsdiagramme der Dotierung der Epitaxieschicht und des Substrats bei einem bekannten MOSFET direkt nach der Epitaxierung, bzw. nach dem Waferprozess (Temperung),
  • 2 eine schematische Darstellung einer bevorzugten Ausführungsform der Erfindung und
  • 3A und 3B Konzentrationsdiagramme der Dotierung der ersten Epitaxieschicht, der zweiten Epitaxieschicht und des Substrats bei der Ausführungsform nach 2 direkt nach der Epitaxie und nach dem Waferprozess (Temperung).
  • Der in 2 schematisch dargestellte MOSFET 20 umfasst eine zweite mit Arsen dotierte Epitaxieschicht 23 die zwischen der ersten Epitaxieschicht 21 und dem mit Phosphor dotierten Substrat 22 ausgebildet ist. An der Haupt-Oberfläche der ersten Epitaxieschicht 21 ist eine FET-typische Wannen-/Elektroden-Struktur 24 ausgebildet. Eine Rückseiten-Metallisierung ist in der Figur nicht dargestellt. Es sei drauf hingewiesen, dass aber MOSFETs mit Trench-Struktur eine wichtige Ausführungsform der Erfindung darstellen.
  • Beispielsweise besteht das Substrat 22 aus einem hochdotierten Phosphorsubstratwafer 22 mit einer Konzentration von 6E19 cm–3 und mit einem spezifischen Widerstand von 1.2 mΩcm. Auf diesem wird auf konventionelle Weise eine Arsen-dotierte Epitaxieschicht 23 mit einer Konzentration von 6E18 cm–3, einer Dicke von z. B. 6 bis 7 μm und einem spezifischen Widerstand von 8.5 mΩcm abgeschieden, gefolgt von der Phosphor-dotierten Epitaxieschicht 21 mit einer Konzentration von 4E16 cm–3, einer Dicke von z. B. 3 μm und einem spezifischen Widerstand von 160 mΩcm.
  • In einem anderen Beispiel umfasst der Niedervolt-MOSFET ebenfalls einen hoch P-dotierten Si-Substratwafer 22 mit einer Konzentration von 6E19 cm–3 und mit einem spezifischen Widerstand von 1.2 mΩcm. Auf dem P-dotierten Wafer 22 wird allerdings eine von den Dotierungsverhältnissen vergleichbare, aber dünnere Epitaxieschicht mit einer Konzentration von 4E16 cm–3, einer Dicke von z. B. 6 bis 7 μm und einem spezifischen Widerstand von 160 mΩcm abgeschieden. Anschließend folgen eine Belegung mit Arsenglas und ein Hochtemperaturschritt zum sogenannten ”Drive-In”. Nach dem Abätzen des Oxids und einer Reinigung folgt die Phosphor-dotierte erste Epitaxieschicht 21 mit einer Konzentration von 4E16 cm–3, einer Dicke von z. B. 3 μm und einem spezifischen Widerstand von 160 mΩcm.
  • Die in 3A/3B dargestellten Konzentrationsdiagramme zeigen die unterschiedliche Konzentration der Donatoren zwischen der Phosphor-dotierten ersten Epitaxieschicht 21, der Arsen-dotierten zweiten Epitaxieschicht 23 und dem Phosphorsubstrat 22 direkt nach der Epitaxie bzw. nach dem Waferprozess (Temperung).
  • Der in der zweiten Epitaxieschicht 23 durch Ausdiffusion der Phosphoratome entstandene Substrat-”Tail” des P-dotierten Substrats 22 ist hierbei durch eine gestrichelte schwarze Linie dargestellt, wobei der Substrat-”Tail” nicht die erste Epitaxieschicht 21 erreicht. Folglich ist der ”Tail”-Widerstand in dem Übergangsbereich zwischen Substrat 22 und erster Epitaxieschicht 21 signifikant reduziert. Es kann also die Dicke der ersten Epitaxieschicht 21 verringert werden, da die Phosphor-Ausdiffusion in diese nicht mehr berücksichtigt werden muss.
  • Die Ausführung der Erfindung ist nicht auf diese oben beschriebene Beispiel und die dabei hervorgehobenen Aspekte und genannten Parameter beschränkt, sonder ebenso in einer Vielzahl von Abwandlungen möglich, die im Rahmen fachgemäßen Handelns liegen.

Claims (10)

  1. Halbleitervorrichtung (20), die mindestens ein mit einer ersten Konzentration von ersten Donatoratomen dotiertes Substrat (22) eines ersten Leitungstyps, eine mit einer zweiten Konzentration von zweiten Donatoratomen dotierte erste Epitaxieschicht (21) des ersten Leitungstyps und eine an der Hauptoberfläche der ersten Epitaxieschicht (21) ausgebildete Source/Gate-Struktur (24) umfasst, dadurch gekennzeichnet, dass eine mit einer dritten Konzentration von dritten Donatoratomen dotierte zweite Epitaxieschicht (23) des ersten Leitungstyps zwischen der ersten Epitaxieschicht (21) und dem Substrat (22) ausgebildet ist, wobei die zweite Epitaxieschicht (23) derart ausgebildet ist, dass eine Donatoren-Ausdiffusion aus dem Substrat (22) in die erste Epitaxieschicht (21) wesentlich reduziert ist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Donatoratome Phosphoratome sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zweiten Donatoratome Phosphor-, Arsen- oder Antimonatome sind.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die dritten Donatoratome Arsen- oder Antimonatome sind.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Konzentration der dritten Donatoratome niedriger ist als die erste Konzentration der ersten Donatoratome.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke der zweiten Epitaxieschicht im Bereich zwischen 3 μm und 10 μm liegt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Konzentration der dritten Donatoratome um einen Faktor 2 bis 20 geringer ist als die erste Konzentration der ersten Donatoratome.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, das folgende Schritte aufweist: Bereitstellen eines mit einer ersten Konzentration von ersten Donatoratomen dotierten Substrats (22) eines ersten Leitungstyps; Ausbilden einer mit einer zweiten Konzentration von zweiten Donatoratomen dotierten ersten Epitaxieschicht (21) des ersten Leitungstyps; dadurch gekennzeichnet, dass vor dem Schritt des Ausbildens der ersten Epitaxieschicht (21) eine mit einer dritten Konzentration von dritten Donatoratomen dotierte zweite Epitaxieschicht (23) auf dem Substrat (22), derart ausgebildet wird, dass eine Donatoren-Ausdiffusion aus dem Substrat (22) in die erste Epitaxieschicht (21) wesentlich reduziert ist.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass als erste Donatoratome Phosphoratome und als dritte Donatoratome Arsen- oder Antimonatome eingesetzt werden.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die dritte Konzentration der zweiten Donatoratome niedriger eingestellt wird als die erste Konzentration der ersten Donatoratome.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10525464B2 (en) * 2014-09-02 2020-01-07 Bio-Rad Laboratories, Inc. Microscale fluidic devices and components having a fluid retention groove

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025233A (en) * 1995-02-08 2000-02-15 Ngk Insulators, Ltd. Method of manufacturing a semiconductor device
US6410409B1 (en) * 1996-10-31 2002-06-25 Advanced Micro Devices, Inc. Implanted barrier layer for retarding upward diffusion of substrate dopant

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132715B2 (en) * 2004-05-21 2006-11-07 Fairchild Semiconductor Corporation Semiconductor device having a spacer layer doped with slower diffusing atoms than substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025233A (en) * 1995-02-08 2000-02-15 Ngk Insulators, Ltd. Method of manufacturing a semiconductor device
US6410409B1 (en) * 1996-10-31 2002-06-25 Advanced Micro Devices, Inc. Implanted barrier layer for retarding upward diffusion of substrate dopant

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