DE102006020210B4 - thin-film transistor - Google Patents

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Abstract

Ein Dünnschichttransistor, der folgendes umfasst: ein Substrat (400), das folgendes umfasst: einen Source-Bereich (402) und einen Drain-Bereich (404), die jeweils an gegenüberliegenden Seiten des Substrats angeordnet sind; einen hochdotierten Bereich (406), der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; einen ersten Kanal-Bereich (407), der zwischen dem hochdotierten Bereich und dem Source-Bereich angeordnet ist; und einen zweiten Kanal-Bereich (408), der zwischen dem hochdotierten Bereich und dem Drain-Bereich angeordnet ist; eine das Gate isolierende Schicht (410), die das Substrat bedeckt; eine Struktur mit doppeltem Gate (420), die folgendes umfasst: ein erstes Gate (422), das auf der das Gate isolierenden Schicht über dem ersten Kanal-Bereich angeordnet ist; und ein zweites Gate (424), das auf der das Gate isolierenden Schicht über dem zweiten Kanal-Bereich angeordnet ist, wobei die Breite des zweiten Gate geringer ist als die Breite des ersten Gate. einen ersten niedrigdotierten...A thin film transistor comprising: a substrate (400) comprising: a source region (402) and a drain region (404) each disposed on opposite sides of the substrate; a highly doped region (406) arranged between the source region and the drain region; a first channel region (407) arranged between the highly doped region and the source region; and a second channel region (408) disposed between the heavily doped region and the drain region; a gate insulating layer (410) covering the substrate; a double gate structure (420) comprising: a first gate (422) disposed on the gate insulating layer over the first channel region; and a second gate (424) disposed on the gate insulating layer over the second channel region, the width of the second gate being less than the width of the first gate. a first low-spending ...

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Gebiet der ErfindungField of the invention

Die vorliegende Erfindung bezieht sich auf einen Dünnschichttransistor. Insbesondere bezieht sich die vorliegende Erfindung auf einen Dünnschichttransistor, der geeignet ist, den Kink-Effekt wirksam zu unterdrücken.The present invention relates to a thin film transistor. More particularly, the present invention relates to a thin film transistor capable of effectively suppressing the kinking effect.

Beschreibung der zugehörigen TechnikDescription of the associated technique

Aufgrund seiner Vorteile wie etwa geringes Volumen, geringes Gewicht, Full Color Display und so weiter, wird der Aktivmatrixbildschirm in großem Umfang in Produkten wie Mobiltelefonen, Digitalkameras, Computerbildschirmen und Fernsehern etc. eingesetzt. Und die Bildanzeigequalität des Aktivmatrixbildschirms beruht hauptsächlich auf dessen Hauptbauteil, d. h., dem Dünnschichttransistor (TFT, thin film transistor).Due to its advantages such as low volume, low weight, full color display and so on, the active matrix screen is widely used in products such as mobile phones, digital cameras, computer screens and televisions, etc. And the image display quality of the active matrix screen is mainly based on its main component, i. h., the thin film transistor (TFT).

1 zeigt schematisch eine Draufsicht eines Dünnschichttransistors des Standes der Technik, und 2 zeigt schematisch die Bezugskurve zwischen der Drain-Spannung und dem Drain-Strom des Dünnschichttransistors. 1 und 2 müssen gleichzeitig betrachtet werden. In dem Maße, wie sich die Drain-Spannung (VD, drain voltage) des Drain 104 konstant ändert, ändert sich auch der Drain-Strom (IDS). Im Allgemeinen ist der optimale Betriebsstrom für den Dünnschichttransistor (TFT) 100 der Drain-Strom (IDS) in dem Sättigungsbereich. Jedoch tritt im Falle des TFT 100 ein Leckstrom genanntes Phänomen ein, wenn die Drain-Spannung VD die Knickspannung Vk erreicht. Dementsprechend ist heutzutage eines der wichtigen Themen in der Forschung die Frage geworden, wie die Knickspannung Vk des TFT 100 erhöht werden kann, um den Leckstrom zu verhindern. 1 schematically shows a plan view of a thin-film transistor of the prior art, and 2 schematically shows the reference curve between the drain voltage and the drain current of the thin film transistor. 1 and 2 must be considered simultaneously. As the drain voltage (VD, drain voltage) of the drain increases 104 Constantly changing, so does the drain current (IDS). In general, the optimal operating current for the thin film transistor (TFT) 100 the drain current (IDS) in the saturation region. However, in the case of the TFT occurs 100 a phenomenon called leakage current when the drain voltage VD reaches the buckling voltage Vk. Accordingly, one of the important topics in research today has become the question of how the buckling voltage Vk of the TFT 100 can be increased to prevent the leakage current.

3 zeigt schematisch eine Draufsicht eines symmetrischen TFTs des Standes der Technik. Unter Bezugnahme auf 3 haben im Falle des symmetrischen TFTs mit doppeltem Gate 200 das erste Gate 222 und das zweite Gate 224 die gleiche Breite, und es gibt niedrigdotierte Bereiche 205 auf den beiden Seiten des ersten Gate 222 und des zweiten Gate 224. Da die symmetrische Struktur mit doppeltem Gate 220 es ermöglicht, dass die Impedanz zwischen der Source 202 und dem Drain 204 erhöht wird, kann der Kink-Effekt unterdrückt werden, um dementsprechend den Leckstrom zu verhindern. 3 shows schematically a plan view of a symmetrical TFTs of the prior art. With reference to 3 have in the case of the symmetrical TFT with double gate 200 the first gate 222 and the second gate 224 the same width, and there are low-doped areas 205 on the two sides of the first gate 222 and the second gate 224 , Because the symmetrical structure with double gate 220 It allows the impedance between the source 202 and the drain 204 is increased, the Kink effect can be suppressed to prevent the leakage current accordingly.

Trotzdem erreicht lediglich der Strom in dem Kanal-Bereich (nicht gezeigt), der neben dem Drain 204 liegt, den Sättigungszustand, wenn die Spannung, die an den Drain 204 angelegt wurde, in dieser symmetrischen Struktur mit doppeltem Gate 220 über der Schwellspannung VT (in 2) liegt. Und unabhängig davon, welche Spannung an dem Drain 204 angelegt wird, scheint der Strom in dem Kanal-Bereich (nicht gezeigt), der neben der Source 202 liegt, mit dieser Spannung in einer linearen Beziehung zu stehen. Aus diesem Grund tritt der Kink-Effekt in dem Kanal-Bereich, der neben der Source 202 liegt auf, wenn die Drain-Spannung steigt, und verursacht den Leckstrom.Nevertheless, only the current in the channel region (not shown) adjacent to the drain reaches 204 is the saturation state when the voltage flowing to the drain 204 in this symmetrical double gate structure 220 above the threshold voltage V T (in 2 ) lies. And regardless of what voltage on the drain 204 is applied, the current appears in the channel region (not shown) next to the source 202 is to be in a linear relationship with this tension. For this reason, the kinking effect occurs in the channel region adjacent to the source 202 occurs when the drain voltage rises, causing the leakage current.

Um eine Lösung für die Nachteile des symmetrischen TFTs mit doppeltem Gate 200 zu finden, wird ein asymmetrischer TFT mit doppeltem Gate vorgeschlagen. 4 zeigt schematisch eine Draufsicht eines asymmetrischen TFTs mit doppeltem Gate des Standes der Technik. Unter Bezugnahme auf 4 ist ersichtlich, dass die Breite 11 des ersten Gate 322, das neben der Source 302 liegt, größer ist als die Breite 12 des zweiten Gate 324, das neben dem Drain 304 liegt.To solve the drawbacks of the symmetric double gate TFT 200 to find an asymmetric double gate TFT is proposed. 4 Fig. 12 schematically shows a top view of a prior art asymmetric double gate TFT. With reference to 4 it can be seen that the width 11 of the first gate 322 next to the Source 302 is greater than the width 12 of the second gate 324 next to the drain 304 lies.

Wie oben beschrieben, kann die Knick-Spannung des asymmetrischen TFTs mit doppeltem Gate 300 dadurch erhöht werden, dass das erste Gate 322 mit einer größeren Breite 11 ausgestattet ist. Ferner muss die Breite 12 des zweiten Gate 324 so stark wie möglich verkürzt werden, so dass das erste bereitgestellte Gate 322 eine ausreichend lange Breite 11 aufweist, mit der Einschränkung, dass die Summe der Breiten 11 und 12 des ersten und zweiten Gate 322, 324 eine Konstante ist. Dennoch kann es passieren, dass, in dem Fall, dass die Breite 12 des zweiten Gate 324 zu gering ist, der Short-Channel-Effekt und der Hot-Carrier-Effekt sich erhöhen, wodurch der Leckstrom des asymmetrischen Dünnschichttransistors mit doppeltem Gate 300 verursacht wird und die Eigenschaften der Elemente sich verschlechtern. US 2004 0 191 970 A1 offenbart diesbezüglich einen Dünnschichttransistor mit einer Struktur mit dualem Gate. US 6 580 129 B2 offenbart einen Dünnschichttransistor mit einer Gate-Elektrode, einer das Gate isolierenden Schicht und einer Source-/Drain-Einheit. JP 04344618 A offenbart einen Transistor zur Verwendung eines Flüssigkristalls mit einer Gate-Elektrode, einem p-dotierten Bereich, einem dichten n-dotierten Bereich, einer das Gate isolierenden Schicht und einer Source-/Drain-Elektrode. US 2003 0 194 839 A1 offenbart ein TFT-Gerät, das ein Substrat, eine Pufferschicht, eine aktive Schicht, eine Elektrode mit dualem Gate, eine das Gate isolierenden Schicht, eine Zwischenschicht, Source/Drainkontaktlöcher und ein Gate-Kontaktloch umfasst. US 6 025 607 A offenbart einen Dünnschichttransistor, der eine Halbleiteranordnung umfasst mit einer Vielzahl von Kanalbereichen und einer Vielzahl von Diffusionbereichen, eine Gateanordnung, einer Sourceleiter und eine Pixelelektrode. US 2002 0 125 535 A1 offenbart einen Dünnschichttransistor, der eine Halbleiterschicht umfasst mit multiplen Gate-Elektroden, ersten und zweiten stark dotierten Bereichen, einer Vielzahl von Kanalbereichen, einem Zwischenbereich und einem ersten, zweiten, dritten und vierten leicht dotierten Bereich.As described above, the buckling voltage of the asymmetric double gate TFT 300 be increased by the fact that the first gate 322 is equipped with a larger width 11. Furthermore, the width 12 of the second gate 324 be shortened as much as possible, so that the first gate provided 322 has a sufficiently long width 11, with the restriction that the sum of the widths 11 and 12 of the first and second gate 322 . 324 is a constant. Nevertheless, it may happen that, in the case that the width 12 of the second gate 324 is too low, the short channel effect and the hot carrier effect increase, which increases the leakage current of the asymmetric thin-film transistor with double gate 300 is caused and the properties of the elements deteriorate. US 2004 0 191 970 A1 in this respect discloses a thin-film transistor having a dual-gate structure. US 6 580 129 B2 discloses a thin film transistor having a gate electrode, a gate insulating layer and a source / drain unit. JP 04344618 A discloses a transistor for using a liquid crystal having a gate electrode, a p-type doped region, a dense n-type doped region, a gate insulating layer, and a source / drain electrode. US 2003 0 194 839 A1 discloses a TFT device comprising a substrate, a buffer layer, an active layer, a dual gate electrode, a gate insulating layer, an interlayer, source / drain contact holes and a gate contact hole. US Pat. No. 6,025,607 A. discloses a thin film transistor comprising a semiconductor device having a plurality of channel regions and a plurality of diffusion regions, a gate device, a source conductor, and a pixel electrode. US 2002 0 125 535 A1 discloses a thin film transistor comprising a semiconductor layer with multiple gate electrodes, first and second heavily doped regions, a plurality of channel regions, an intermediate region, and first, second, third and fourth lightly doped regions.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Im Hinblick darauf ist eine Aufgabe der vorliegenden Erfindung das Bereitstellen eines Dünnschichttransistors, der geeignet ist, den Leckstromeffekt zu unterdrücken. Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Dünnschichttransistor mit hoher Trägermobilität bereitzustellen. Erfindungsgemäß wird die Aufgabe gelöst durch den Gegenstand des Anspruchs 1.In view of this, an object of the present invention is to provide a thin film transistor capable of suppressing the leak current effect. Another object of the present invention is to provide a thin-film transistor with high carrier mobility. According to the invention the object is achieved by the subject matter of claim 1.

Um die oben erwähnten Aufgaben oder andere zu erreichen, stellt die vorliegende Erfindung einen Dünnschichttransistor bereit. Der Dünnschichttransistor umfasst ein Substrat, eine das Gate isolierende Schicht, eine Struktur mit doppeltem Gate, einen ersten niedrigdotierten Bereich und einen zweiten niedrigdotierten Bereich. Dabei umfasst das Substrat einen Source-Bereich, einen Drain-Bereich, einen hochdotierten Bereich, einen ersten Kanal-Bereich und einen zweiten Kanal-Bereich. Der Source-Bereich und der Drain-Bereich sind jeweils an den gegenüberliegenden Seiten des Substrats angeordnet. Der hochdotierte Bereich ist zwischen dem Source-Bereich und dem Drain-Bereich angeordnet, der erste Kanal-Bereich ist zwischen dem hochdotierten Bereich und dem Source-Bereich angeordnet, und der zweite Kanal-Bereich ist zwischen dem hochdotierten Bereich und dem Drain-Bereich angeordnet. Des Weiteren bedeckt die das Gate isolierende Schicht das Substrat, und die doppelte Gate-Struktur umfasst ein erstes Gate, das auf der das Gate isolierenden Schicht über dem ersten Kanal-Bereich angeordnet ist, und ein zweites Gate, das auf der das Gate isolierenden Schicht über dem zweiten Kanal-Bereich angeordnet ist. Außerdem ist der erste niedrigdotierte Bereich zwischen dem zweiten Kanal-Bereich und dem hochdotierten Bereich angeordnet, und der zweite niedrigdotierte Bereich ist zwischen dem zweiten Kanal-Bereich und dem Drain-Bereich angeordnet. Außerdem ist die Länge des zweiten niedrigdotierten Bereichs größer als die Länge des ersten niedrigdotierten Bereichs.In order to achieve the above-mentioned objects or others, the present invention provides a thin film transistor. The thin film transistor includes a substrate, a gate insulating layer, a double gate structure, a first lightly doped region, and a second lightly doped region. In this case, the substrate comprises a source region, a drain region, a heavily doped region, a first channel region and a second channel region. The source region and the drain region are respectively disposed on the opposite sides of the substrate. The heavily doped region is disposed between the source region and the drain region, the first channel region is disposed between the heavily doped region and the source region, and the second channel region is disposed between the heavily doped region and the drain region , Furthermore, the gate insulating layer covers the substrate, and the double gate structure includes a first gate disposed on the gate insulating layer over the first channel region and a second gate on the gate insulating layer is disposed above the second channel area. In addition, the first low-doped region is disposed between the second channel region and the heavily doped region, and the second low-doped region is disposed between the second channel region and the drain region. In addition, the length of the second low-doped region is greater than the length of the first low-doped region.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung sind der hochdotierte Bereich, der erste niedrigdotierte Bereich und der zweite niedrigdotierte Bereich n-dotierte Bereiche, wenn das Substrat ein p-dotiertes Siliziumsubstrat ist. Umgekehrt sind der hochdotierte Bereich, der erste niedrigdotierte Bereich und der zweite niedrigdotierte Bereich p-dotierte Bereiche, wenn das Substrat ein n-dotiertes Siliziumsubstrat ist. Zusätzlich ist die Breite des zweiten Gate geringer als die Breite des ersten Gate. Außerdem schließt ein Material der das Gate isolierenden Schicht zum Beispiel Siliziumoxid ein.In a preferred embodiment of the present invention, the highly doped region, the first low-doped region, and the second low-doped region are n-doped regions when the substrate is a p-doped silicon substrate. Conversely, when the substrate is an n-doped silicon substrate, the heavily doped region, the first low-doped region, and the second low-doped region are p-doped regions. In addition, the width of the second gate is smaller than the width of the first gate. In addition, a material of the gate insulating layer includes, for example, silicon oxide.

Die vorliegende Erfindung stellt auch einen Dünnschichttransistor bereit. Der Dünnschichttransistor umfasst ein Substrat, eine das Gate isolierende Schicht und eine Struktur mit doppeltem Gate. Dabei umfasst das Substrat einen Source-Bereich, einen Drain-Bereich, einen ersten niedrigdotierten Bereich, einen zweiten niedrigdotierten Bereich, einen ersten Kanal-Bereich und einen zweiten Kanal-Bereich. Der Source-Bereich und der Drain-Bereich sind jeweils an den gegenüberliegenden Seiten des Substrats angeordnet. Der erste niedrigdotierte Bereich ist auf dem Substrat und zwischen dem Source-Bereich und dem Drain-Bereich angeordnet. Der erste Kanal-Bereich ist zwischen dem ersten niedrigdotierten Bereich und dem Source-Bereich angeordnet, der zweite Kanal-Bereich ist zwischen dem ersten niedrigdotierten Bereich und dem Drain-Bereich angeordnet, und der zweite niedrigdotierte Bereich ist zwischen dem zweiten Kanal-Bereich und dem Drain-Bereich angeordnet. Des Weiteren bedeckt die das Gate isolierende Schicht das Substrat und die Struktur mit doppeltem Gate umfasst ein erstes Gate, das auf der das Gate isolierenden Schicht über dem ersten Kanal-Bereich angeordnet ist, und ein zweites Gate, das auf der das Gate isolierenden Schicht über dem zweiten Kanal-Bereich angeordnet ist. Zusätzlich ist die Breite des zweiten Gate geringer als die Breite des ersten Gate.The present invention also provides a thin film transistor. The thin film transistor includes a substrate, a gate insulating layer, and a double gate structure. In this case, the substrate comprises a source region, a drain region, a first low-doped region, a second low-doped region, a first channel region and a second channel region. The source region and the drain region are respectively disposed on the opposite sides of the substrate. The first low-doped region is disposed on the substrate and between the source region and the drain region. The first channel region is disposed between the first low-doped region and the source region, the second channel region is disposed between the first low-doped region and the drain region, and the second low-doped region is between the second channel region and the second channel region Drain area arranged. Furthermore, the gate insulating layer covers the substrate, and the double gate structure includes a first gate disposed on the gate insulating layer over the first channel region and a second gate on the gate insulating layer the second channel region is arranged. In addition, the width of the second gate is smaller than the width of the first gate.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfasst der oben erwähnte Dünnschichttransistor ferner eine dielektrische Schicht und eine Metallschicht. Dabei kann die dielektrische, eine Öffnung aufweisende Schicht auf der das Gate isolierenden Schicht angeordnet sein, und sie bedeckt die Struktur mit doppeltem Gate. Ferner ist die Metallschicht auf der dielektrischen Schicht und über der Struktur mit doppeltem Gate und dem ersten niedrigdotierten Bereich angeordnet. Und die Metallschicht ist in die Öffnung gefüllt, um elektrisch mit der Struktur mit doppeltem Gate verbunden zu werden. Zusätzlich sind der erste niedrigdotierte Bereich und der zweite niedrigdotierte Bereich n-dotierte Bereiche, wenn das Substrat ein p-dotiertes Siliziumsubstrat ist. Umgekehrt sind der erste niedrigdotierte Bereich und der zweite niedrigdotierte Bereich p-dotierte Bereiche, wenn das Substrat ein n-dotiertes Siliziumsubstrat ist.In a preferred embodiment of the present invention, the above-mentioned thin film transistor further comprises a dielectric layer and a metal layer. Here, the dielectric opening layer may be disposed on the gate insulating layer, and it covers the double gate structure. Further, the metal layer is disposed on the dielectric layer and over the double-gate structure and the first low-doped region. And the metal layer is filled in the opening to be electrically connected to the double-gate structure. In addition, the first low-doped region and the second low-doped region are n-doped regions when the substrate is a p-type silicon substrate. Conversely, the first low-doped region and the second low-doped region are p-doped regions when the substrate is an n-doped silicon substrate.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung kann der oben erwähnte Dünnschichttransistor fernen einen dritten niedrigdotierten Bereich umfassen, der zwischen dem ersten Kanal-Bereich und dem Source-Bereich angeordnet ist, wobei die Länge des dritten niedrigdotierten Bereichs geringer ist als die Länge des ersten niedrigdotierten Bereichs. Zusätzlich sind der erste niedrigdotierte Bereich, der zweite niedrigdotierte Bereich und der dritte niedrigdotierte Bereich n-dotierte Bereiche, wenn das Substrat ein p-dotiertes Siliziumsubstrat ist Umgekehrt sind der erste niedrigdotierte Bereich, der zweite niedrigdotierte Bereich und der dritte niedrigdotierte Bereich p-dotierte Bereiche, wenn das Substrat ein n-dotiertes Siliziumsubstrat ist.In a preferred embodiment of the present invention, the above-mentioned thin film transistor may further comprise a third low-doped region disposed between the first channel region and the source region, the length of the third low-doped region being less than the length of the first low-doped region , In addition, the first low-doped region, the second low-doped region and Conversely, the first low-doped region, the second low-doped region, and the third low-doped region are p-doped regions when the substrate is an n-doped silicon substrate.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Material der das Gate isolierenden Schicht zum Beispiel Siliziumoxid.In a preferred embodiment of the present invention, a material of the gate insulating layer is, for example, silicon oxide.

In dem auf der vorliegenden Erfindung basierenden Dünnschichttransistor ist die Länge des zweiten niedrigdotierten Bereichs größer als die Länge des ersten niedrigdotierten Bereichs, indem die Länge des zweiten niedrigdotierten Bereichs vergrößert wird, um so eine asymmetrische niedrigdotierte Bereichsstruktur zu bilden. Die asymmetrische niedrigdotierte Struktur kann die Impedanz zwischen der Source und dem Drain erhöhen und somit den Leckstrom des Dünnschichttransistors verbessern.In the thin-film transistor based on the present invention, the length of the second low-doped region is larger than the length of the first low-doped region by increasing the length of the second low-doped region so as to form an asymmetric low-doped region structure. The asymmetric low-doped structure can increase the impedance between the source and the drain and thus improve the leakage current of the thin-film transistor.

Außerdem wird ein niedrigdotierter Bereich direkt zwischen dem ersten Gate und dem zweiten Gate in der asymmetrischen Struktur mit doppeltem Gate gebildet, wobei diese eine Breite des ersten Gates aufweist, die größer ist als die des zweiten Gates, so dass die Impedanz zwischen dem ersten Bereich und dem zweiten Bereich erhöht werden kann, um den Leckstrom-Effekt des Dünnschichttransistors zu verbessern.In addition, a low-doped region is formed directly between the first gate and the second gate in the double-gate asymmetric structure, which has a width of the first gate that is larger than that of the second gate, so that the impedance between the first region and the second region can be increased to improve the leakage current effect of the thin film transistor.

Außerdem ist die auf der Struktur mit doppeltem Gate angeordnete Metallschicht elektrisch mit der Struktur mit doppeltem Gate verbunden und bedeckt den niedrigdotierten Bereich. Somit kann durch Verwenden der Metallschicht der Fotoleckstrom in dem Dünnschichttransistor aufgrund der Belichtung verhindert werden, und die Trägermobilität des TFT kann ebenfalls verbessert werden.In addition, the metal layer disposed on the double-gate structure is electrically connected to the double-gate structure and covers the low-doped region. Thus, by using the metal layer, the photoleakage current in the thin film transistor due to the exposure can be prevented, and the carrier mobility of the TFT can also be improved.

Es gilt zu beachten, dass sowohl die voranstehende allgemeine Beschreibung und die folgende detaillierte Beschreibung exemplarisch sind und es beabsichtigt ist, dass diese ein genaueres Verständnis der Erfindung wie beansprucht bereitstellen.It should be understood that both the foregoing general description and the following detailed description are exemplary and intended to provide a more thorough understanding of the invention as claimed.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die begleitenden Zeichnungen sind eingeschlossen, um ein genaueres Verständnis der Erfindung bereitzustellen, und sind in diese Spezifikation inkorporiert und stellen einen Teil von ihr dar. Die Zeichnungen veranschaulichen Ausführungsformen der Erfindung und dienen, zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern.The accompanying drawings are included to provide a more thorough understanding of the invention and are incorporated in and constitute a part of this specification. The drawings illustrate embodiments of the invention and, together with the description, serve to explain the principles of the invention.

1 zeigt schematisch eine Draufsicht eines Dünnschichttransistors des Standes der Technik. 1 schematically shows a plan view of a thin-film transistor of the prior art.

2 zeigt schematisch die Bezugskurve zwischen der Drain-Spannung und dem Drain-Strom des Dünnschichttransistors. 2 schematically shows the reference curve between the drain voltage and the drain current of the thin film transistor.

3 zeigt schematisch eine Draufsicht eines symmetrischen Dünnschichttransistors des Standes der Technik. 3 shows schematically a plan view of a symmetrical thin-film transistor of the prior art.

4 zeigt schematisch eine Draufsicht eines asymmetrischen Dünnschichttransistors des Standes der Technik. 4 shows schematically a plan view of an asymmetric thin-film transistor of the prior art.

5 zeigt schematisch eine Querschnittsansicht eines Dünnschichttransistors gemäß der ersten Ausführungsform der vorliegenden Erfindung. 5 schematically shows a cross-sectional view of a thin film transistor according to the first embodiment of the present invention.

6A zeigt schematisch eine Draufsicht eines Dünnschichttransistors gemäß der zweiten Ausführungsform der vorliegenden Erfindung. 6A schematically shows a plan view of a thin film transistor according to the second embodiment of the present invention.

6B zeigt schematisch das Querschnittsdiagramm I-I' in 6C. 6B schematically shows the cross-sectional diagram II 'in 6C ,

6C zeigt schematisch eine Draufsicht eines Dünnschichttransistors mit einer Metallschicht gemäß der zweiten Ausführungsform der vorliegenden Erfindung. 6C schematically shows a plan view of a thin film transistor with a metal layer according to the second embodiment of the present invention.

6D zeigt schematisch das Querschnittsdiagramm II-II' in 6C. 6D schematically shows the cross-sectional diagram II-II 'in 6C ,

6E zeigt schematisch das Querschnittsdiagramm III-III' in 6C. 6E schematically shows the cross-sectional diagram III-III 'in 6C ,

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS

5 zeigt schematisch eine Querschnittsansicht eines Dünnschichttransistors gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf 5 umfasst der Dünnschichttransistor 450 ein Substrat 400, eine das Gate isolierende Schicht 410, eine Struktur mit doppeltem Gate 420, einen ersten niedrigdotierten Bereich 430 und einen zweiten niedrigdotierten Bereich 440. Dabei umfasst das Substrat 400 einen Source-Bereich 402, einen Drain-Bereich 404, einen hochdotierten Bereich 406, einen ersten Kanal-Bereich 407 und einen zweiten Kanal-Bereich 408. Der Source-Bereich 402 und der Drain-Bereich 404 sind jeweils an den gegenüberliegenden Seiten des Substrats 400 angeordnet. Der hochdotierte Bereich 406 ist zwischen dem Source-Bereich 402 und dem Drain-Bereich 404 angeordnet, der erste Kanal-Bereich 407 ist zwischen dem hochdotierten Bereich 406 und dem Source-Bereich 402 angeordnet und der zweite Kanal-Bereich 408 ist zwischen dem hochdotierten Bereich 406 und dem Drain-Bereich 404 angeordnet. Außerdem ist der erste niedrigdotierte Bereich 430 zwischen dem zweiten Kanal-Bereich 408 und dem hochdotierten Bereich 406 angeordnet, und der zweite niedrigdotierte Bereich 440 ist zwischen dem zweiten Kanal-Bereich 408 und dem Drain-Bereich 404 angeordnet. Es gilt auch zu beachten, dass die Länge L3 des zweiten niedrigdotierten Bereichs 440 größer ist als die Länge L4 des ersten niedrigdotierten Bereichs 430. 5 schematically shows a cross-sectional view of a thin film transistor according to a first embodiment of the present invention. With reference to 5 includes the thin film transistor 450 a substrate 400 , a gate insulating layer 410 , a double gate structure 420 , a first low-doped area 430 and a second low-doped area 440 , In this case, the substrate comprises 400 a source area 402 , a drain area 404 , a heavily doped area 406 , a first channel area 407 and a second channel area 408 , The source area 402 and the drain area 404 are each on the opposite sides of the substrate 400 arranged. The heavily doped area 406 is between the source area 402 and the drain region 404 arranged, the first channel area 407 is between the heavily doped area 406 and the source area 402 arranged and the second channel area 408 is between the heavily doped area 406 and the drain region 404 arranged. In addition, the first low-doped area 430 between the second channel area 408 and the heavily doped Area 406 arranged, and the second low-doped area 440 is between the second channel area 408 and the drain region 404 arranged. It should also be noted that the length L3 of the second low-doped region 440 is greater than the length L4 of the first low-doped region 430 ,

Wie voranstehend dargelegt wurde, bedeckt die das Gate isolierende Schicht 410 das Substrat 400, und das Material der das Gate isolierenden Schicht 410 ist zum Beispiel Siliziumoxid. Die Struktur mit dem doppelten Gate 420 umfasst ein erstes Gate 422, das auf der das Gate isolierenden Schicht 410 über dem ersten Kanal-Bereich 407 angeordnet, ist und ein zweites Gate 424, das auf der das Gate isolierenden Schicht 410 über dem zweiten Kanal-Bereich 408 angeordnet ist. Es gilt zu beachten, dass die Summe der Breiten L1 und L2 des ersten Gate 422 und des zweiten Gate 424 hier eine Konstante ist, und die Breite L2 des zweiten Gate 424 zum Beispiel geringer als die Breite L1 des ersten Gate 422 in der vorliegenden Ausführungsform ist. Das heißt, die Länge des Kanal-Bereichs 407 ist größer als die des Kanal-Bereichs 408.As stated above, the gate insulating layer covers 410 the substrate 400 , and the material of the gate insulating layer 410 is, for example, silica. The structure with the double gate 420 includes a first gate 422 on the gate insulating layer 410 over the first channel area 407 is arranged, and a second gate 424 on the gate insulating layer 410 over the second channel area 408 is arranged. It should be noted that the sum of the widths L1 and L2 of the first gate 422 and the second gate 424 here is a constant, and the width L2 of the second gate 424 for example, less than the width L1 of the first gate 422 in the present embodiment. That is, the length of the channel area 407 is greater than that of the channel area 408 ,

Außerdem ist das Substrat 400 in der vorliegenden Ausführungsform ein p-dotiertes Siliziumsubstrat. Der hochdotierte Bereich 406, der erste niedrigdotierte Bereich 430 und der zweite niedrigdotierte Bereich 440 sind alle zum Beispiel n-dotierte Bereiche. In einer bevorzugten Ausführungsform ist zum Beispiel das Substrat 400 n-dotiertes Siliziumsubstrat, und der hochdotierte Bereich 406, der erste niedrigdotierte Bereich 430 und der zweite niedrigdotierte Bereich 440 sind alle p-dotierte Bereiche.In addition, the substrate 400 in the present embodiment, a p-doped silicon substrate. The heavily doped area 406 , the first low-doped area 430 and the second low-doped region 440 For example, all are n-doped regions. In a preferred embodiment, for example, the substrate 400 n-doped silicon substrate, and the heavily doped region 406 , the first low-doped area 430 and the second low-doped region 440 are all p-doped regions.

Da die Länge des zweiten niedrigdotierten Bereichs 440, der zwischen dem Drain-Bereich 404 und dem hochdotierten Bereich 406 angeordnet ist, in dem Dünnschichttransistor 450 im Vergleich länger ist, verglichen mit der Länge des niedrigdotierten Bereichs des Standes der Technik, kann der Short-Channel-Effekt, der in dem Kanal-Bereich 408 mit einer kürzeren Länge auftritt, vermieden werden und die Eigenschaften von Elementen des Dünnschichttransistors 450 können verbessert werden.As the length of the second low-doped area 440 that is between the drain area 404 and the heavily doped area 406 is disposed in the thin film transistor 450 is longer compared to the length of the prior art low doped region, the short channel effect in the channel region 408 with a shorter length occurs, and avoid the characteristics of elements of the thin film transistor 450 can be improved.

6A zeigt schematisch eine Draufsicht eines Dünnschichttransistors gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und 6B veranschaulicht schematisch das Querschnittsdiagramm I-I' in 6A. 6A und 6B müssen gleichzeitig betrachtet werden. Der Dünnschichttransistor 550 umfasst ein Substrat 500, eine das Gate isolierende Schicht 510 und eine Struktur mit doppeltem Gate 520. Außerdem umfasst das Substrat 500 einen Source-Bereich 502, einen Drain-Bereich 504, einen ersten niedrigdotierten Bereich 505, einen zweiten niedrigdotierten Bereich 506, einen ersten Kanal-Bereich 507 und einen zweiten Kanal-Bereich 508. Der Source-Bereich 502 und der Drain-Bereich 504 sind jeweils an den gegenüberliegenden Seiten des Substrats 500 angeordnet. Der erste niedrigdotierte Bereich 505 ist auf dem Substrat 500 und zwischen dem Source-Bereich 502 und dem Drain-Bereich 504 angeordnet. Der erste Kanal-Bereich 507 ist zwischen dem ersten niedrigdotierten Bereich 505 und dem Source-Bereich 502 angeordnet, der zweite Kanal-Bereich 508 ist zwischen dem ersten niedrigdotierten Bereich 505 und dem Drain-Bereich 504 angeordnet, und der zweite niedrigdotierte Bereich 506 ist zwischen dem zweiten Kanal-Bereich 508 und dem Drain-Bereich 504 angeordnet. 6A schematically shows a plan view of a thin film transistor according to a second embodiment of the present invention, and 6B schematically illustrates the cross-sectional diagram II 'in 6A , 6A and 6B must be considered simultaneously. The thin-film transistor 550 includes a substrate 500 , a gate insulating layer 510 and a double gate structure 520 , In addition, the substrate includes 500 a source area 502 , a drain area 504 , a first low-doped area 505 , a second low-doped area 506 , a first channel area 507 and a second channel area 508 , The source area 502 and the drain area 504 are each on the opposite sides of the substrate 500 arranged. The first low-doped area 505 is on the substrate 500 and between the source area 502 and the drain region 504 arranged. The first channel area 507 is between the first low-doped area 505 and the source area 502 arranged, the second channel area 508 is between the first low-doped area 505 and the drain region 504 arranged, and the second low-doped area 506 is between the second channel area 508 and the drain region 504 arranged.

Wie voranstehend dargelegt wurde, bedeckt die das Gate isolierende Schicht 510 das Substrat 500, und das Material der das Gate isolierenden Schicht 510 ist zum Beispiel Siliziumoxid. Die Struktur mit dem doppelten Gate 520 ist auf der das Gate isolierenden Schicht 510 angeordnet. Die Struktur mit dem doppelten Gate 520 umfasst ein erstes Gate 522, das auf der das Gate isolierenden Schicht 510 über dem ersten Kanal-Bereich 507 angeordnet ist, und ein zweites Gate 524, das auf der das Gate isolierenden Schicht 510 über dem zweiten Kanal-Bereich 508 angeordnet ist. Hier ist die Summe der Breiten L5 und L6 des ersten Gate 522 und des zweiten Gate 524 eine Konstante, und die Breite L5 des zweiten Gate 524 ist geringer als die Breite L6 des ersten Gate 522. Das heißt, die Länge des Kanal-Bereichs 507 ist größer als die des Kanal-Bereichs 508.As stated above, the gate insulating layer covers 510 the substrate 500 , and the material of the gate insulating layer 510 is, for example, silica. The structure with the double gate 520 is on the gate insulating layer 510 arranged. The structure with the double gate 520 includes a first gate 522 on the gate insulating layer 510 over the first channel area 507 is arranged, and a second gate 524 on the gate insulating layer 510 over the second channel area 508 is arranged. Here is the sum of the widths L5 and L6 of the first gate 522 and the second gate 524 a constant, and the width L5 of the second gate 524 is less than the width L6 of the first gate 522 , That is, the length of the channel area 507 is greater than that of the channel area 508 ,

Insbesondere ermöglicht es der erste niedrigdotierte Bereich 505, der zwischen dem ersten Gate 522 und dem zweiten Gate 524 in der asymmetrischen Struktur mit doppeltem Gate 520 gebildet ist, dass die Impedanz zwischen Gates 522 und 524 sich erhöht. Somit kann die Knick-Spannung erhöht werden und die Bildung des Kink-Effekts kann verzögert werden, so dass ein stärkeres Unterdrücken des Leckstroms in dem Dünnschichttransistor 550 bereitgestellt wird. Zusätzlich, da es nicht notwendig ist, sich mit der Ausrichtungsgenauigkeit zu beschäftigen, die benötigt wird, um einen hochdotierten Bereich zwischen dem ersten Gate 522 und dem zweiten Gate 524 zu bilden, könnte der Abstand zwischen dem ersten Gate 522 und dem zweiten Gate 524 soweit wie möglich verringert werden, und das Volumen von Elementen kann minimiert werden.In particular, the first low-doped region makes it possible 505 that is between the first gate 522 and the second gate 524 in the asymmetric structure with double gate 520 is formed, that the impedance between gates 522 and 524 increases. Thus, the buckling voltage can be increased and the formation of the kink effect can be delayed, so that more suppressing the leakage current in the thin film transistor 550 provided. In addition, since it is not necessary to deal with the alignment accuracy needed to create a heavily doped region between the first gate 522 and the second gate 524 To form, the distance between the first gate could be 522 and the second gate 524 be reduced as much as possible, and the volume of elements can be minimized.

Weiterhin unter Bezugnahme auf 6B wird ferner ein dritter niedrigdotierter Bereich 509, der zwischen dem ersten Kanal-Bereich 507 und dem Source-Bereich 502 angeordnet ist, umfasst, um den Effekt des Unterdrückens des Leckstroms des Dünnschichttransistors 550 zu erhöhen. Außerdem ist in der vorliegenden Ausführungsform das Substrat 500 p-dotiertes Siliziumsubstrat und der erste niedrigdotierte Bereich 505, der zweite niedrigdotierte Bereich 506 und der dritte niedrigdotierte Bereich 509 sind zum Beispiel alle n-dotierte Bereiche. In einer weiteren Ausführungsform ist zum Beispiel das Substrat 500 n-dotiertes Siliziumsubstrat und der erste niedrigdotierte Bereich 505, der zweite niedrigdotierte Bereich 506 und der dritte niedrigdotierte Bereich 509 sind anderenfalls p-dotierte Bereiche.Further referring to 6B also becomes a third low doped region 509 that is between the first channel area 507 and the source area 502 is arranged to the effect of suppressing the leakage current of the thin film transistor 550 to increase. In addition, in the present embodiment, the substrate 500 p-doped silicon substrate and the first low-doped region 505 , the second low-doped area 506 and the third low-doped area 509 For example, all are n-doped regions. In a further embodiment, for example, the substrate 500 n-doped silicon substrate and the first low-doped region 505 , the second low-doped area 506 and the third low-doped area 509 otherwise are p-doped regions.

Es sollte erwähnt werden, dass eine Metallschicht 540 auf der das Gate isolierenden Schicht 510 angeordnet sein kann und dass diese Metallschicht 540 elektrisch mit der Struktur mit doppeltem Gate 520 verbunden ist, um die Trägermobilität in dem Dünnschichttransistor 550 zu erhöhen. 6C zeigt schematisch eine Draufsicht eines Dünnschichttransistors mit einer Metallschicht gemäß der zweiten Ausführungsform der vorliegenden Erfindung, und 6D und 6E zeigen jeweils schematisch die Querschnittsdiagramme II-II' und III-III' in 6C. 6C, 6D und 6E müssen gleichzeitig betrachtet werden. Eine dielektrische Schicht 530 und eine Metallschicht 540 sind auf der das Gate isolierenden Schicht 510 angeordnet, und dabei bedeckt die dielektrische Schicht 530 die Struktur mit dem doppelten Gate 520 und weist eine Öffnung 530 auf, die um die Stelle herum angeordnet ist, an der das erste Gate 522 und das zweite Gate 524 verbunden sind. Die Metallschicht 540 ist auf der dielektrischen Schicht 530 sowie über der Struktur mit doppeltem Gate 520 und dem ersten niedrigdotierten Bereich 505 angeordnet, und reicht in die Öffnung 532, um elektrisch mit der Struktur mit dem doppelten Gate 520 verbunden zu werden.It should be mentioned that a metal layer 540 on the gate insulating layer 510 can be arranged and that this metal layer 540 electrically with the double gate structure 520 connected to the carrier mobility in the thin film transistor 550 to increase. 6C schematically shows a plan view of a thin film transistor with a metal layer according to the second embodiment of the present invention, and 6D and 6E each show schematically the cross-sectional diagrams II-II 'and III-III' in 6C , 6C . 6D and 6E must be considered simultaneously. A dielectric layer 530 and a metal layer 540 are on the gate insulating layer 510 arranged, and thereby covers the dielectric layer 530 the structure with the double gate 520 and has an opening 530 which is arranged around the place where the first gate 522 and the second gate 524 are connected. The metal layer 540 is on the dielectric layer 530 as well as over the double gate structure 520 and the first low-doped area 505 arranged, and reaches into the opening 532 to electrically connect to the structure with the double gate 520 to be connected.

Insbesondere ist, wie oben erwähnt, die Metallschicht 540 auf der dielektrischen Schicht 530 angeordnet und bedeckt den ersten niedrigdotierten Bereich 505 und einen Teil des ersten Kanal-Bereichs 507 und des zweiten Kanal-Bereichs 508. Aus diesem Grund ist die Metallschicht 540 geeignet, Licht von der organischen Lichtemissionsschicht (nicht gezeigt) über dem Dünnschichttransistor 550 zu reflektieren und zu verhindern, dass Licht auf den ersten Kanal-Bereich 507 und den zweiten Kanal-Bereich 508 fällt, wodurch das Phänomen des ”Fotoleckstroms” erzeugt wird, wenn der Dünnschichttransistor 550 in der aktiven organischen Elektrolumineszenzvorrichtung angewendet wird. Des weiteren wird die Metallschicht 540 zu dem Zeitpunkt gebildet, zu dem die Source-Metallschicht (nicht gezeigt) und die Drain-Metallschicht (nicht gezeigt) des Dünnschichttransistors 550 gebildet werden, so dass kein zusätzliches Fotomasken-Herstellungsverfahren erforderlich ist.In particular, as mentioned above, the metal layer 540 on the dielectric layer 530 arranged and covers the first low-doped area 505 and a part of the first channel area 507 and the second channel area 508 , Because of this, the metal layer is 540 suitable, light from the organic light emitting layer (not shown) over the thin film transistor 550 to reflect and prevent light on the first channel area 507 and the second channel area 508 falls, whereby the phenomenon of "photoleakage current" is generated when the thin film transistor 550 in the active organic electroluminescent device. Furthermore, the metal layer 540 formed at the time when the source metal layer (not shown) and the drain metal layer (not shown) of the thin film transistor 550 are formed so that no additional photomask manufacturing process is required.

Zusammengefasst weist der auf der vorliegenden Erfindung basierende Dünnschichttransistor wenigstens die folgenden Vorteile auf.

  • i. Durch Anwenden der asymmetrischen niedrigdotierten Bereichsstruktur in der asymmetrischen Struktur mit doppeltem Gate ist die Länge des niedrigdotierten Bereichs zwischen dem Drain und dem Bereich des kürzeren Kanals größer als die des niedrigdotierten Bereichs zwischen dem Source-Bereich und dem Bereich des längeren Kanals. Somit kann das elektrische Feld abgeschwächt werden, um den Short-Channel-Effekt zu verhindern.
  • ii. Bildung des niedrigdotierten Bereichs zwischen den zwei Gates der Struktur mit doppeltem Gate wird bereitgestellt. Dieser niedrigdotierte Bereich ermöglicht es, dass die Impedanz zwischen dem Source-Bereich und dem Drain-Bereich erhöht wird. Dadurch kann die Knick-Spannung des Dünnschichttransistors erhöht werden und dementsprechend kann der Leckstrom wirksam unterdrückt werden. Zusätzlich ist es nicht nötig, sich um das Problem der Ausrichtungsgenauigkeit zu kümmern, die beim Bilden des hochdotierten Bereichs erforderlich ist, da kein hochdotierter Bereich zwischen den beiden Gates des Dünnschichttransistors gebildet ist. Somit könnte der Abstand zwischen den beiden Gates verringert werden, um das Gesamtvolumen der Elemente in dem Herstellungsprozess des Dünnschichttransistors zu minimieren.
  • iii. Die Metallschicht, die auf der Struktur mit doppeltem Gate angeordnet und elektrisch mit dieser verbunden ist, ist geeignet, die Trägermobilität zwischen dem Source-Bereich und dem Drain-Bereich zu erhöhen, und die Ansprechzeit der Elemente erhöht sich. Außerdem wird diese Metallschicht wie auch die Source-Metallschicht und die Drain-Metallschicht zur gleichen Zeit gebildet, und somit ist kein zusätzlicher Fotomaskenschritt in dem Herstellungsverfahren erforderlich.
  • iv. Wenn der Dünnschichttransistor der vorliegenden Erfindung in dem aktiven organischen Leuchtdiodenbildschirm angewendet wird, dann ist die auf dem niedrigdotierten Bereich angeordnete Metallschicht geeignet, Licht zu reflektieren und somit das Phänomen des Fotoleckstroms bei dem Dünnschichttransistor entsprechend zu verhindern. Somit kann die Nutzungsrate des Lichts für Bildschirme erhöht werden und die Anzeigequalität kann verbessert werden.
In summary, the thin film transistor based on the present invention has at least the following advantages.
  • i. By applying the asymmetric low-doped region structure in the double-gate asymmetric structure, the length of the low-doped region between the drain and the shorter-channel region is greater than that of the low-doped region between the source region and the longer-channel region. Thus, the electric field can be attenuated to prevent the short channel effect.
  • ii. Formation of the low-doped region between the two gates of the double-gate structure is provided. This low-doped region allows the impedance between the source region and the drain region to be increased. Thereby, the buckling voltage of the thin film transistor can be increased, and accordingly, the leakage current can be effectively suppressed. In addition, there is no need to worry about the problem of the alignment accuracy required in forming the heavily doped region, because no highly doped region is formed between the two gates of the thin film transistor. Thus, the distance between the two gates could be reduced to minimize the total volume of the elements in the manufacturing process of the thin film transistor.
  • iii. The metal layer disposed on and electrically connected to the double-gate structure is capable of increasing the carrier mobility between the source region and the drain region, and the response time of the elements increases. In addition, this metal layer as well as the source metal layer and the drain metal layer are formed at the same time, and thus no additional photomask step is required in the manufacturing process.
  • iv. When the thin film transistor of the present invention is applied to the active organic light emitting diode screen, the metal layer disposed on the lightly doped region is capable of reflecting light and thus preventing the phenomenon of photoleakage current in the thin film transistor accordingly. Thus, the utilization rate of the light for screens can be increased and the display quality can be improved.

Claims (6)

Ein Dünnschichttransistor, der folgendes umfasst: ein Substrat (400), das folgendes umfasst: einen Source-Bereich (402) und einen Drain-Bereich (404), die jeweils an gegenüberliegenden Seiten des Substrats angeordnet sind; einen hochdotierten Bereich (406), der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; einen ersten Kanal-Bereich (407), der zwischen dem hochdotierten Bereich und dem Source-Bereich angeordnet ist; und einen zweiten Kanal-Bereich (408), der zwischen dem hochdotierten Bereich und dem Drain-Bereich angeordnet ist; eine das Gate isolierende Schicht (410), die das Substrat bedeckt; eine Struktur mit doppeltem Gate (420), die folgendes umfasst: ein erstes Gate (422), das auf der das Gate isolierenden Schicht über dem ersten Kanal-Bereich angeordnet ist; und ein zweites Gate (424), das auf der das Gate isolierenden Schicht über dem zweiten Kanal-Bereich angeordnet ist, wobei die Breite des zweiten Gate geringer ist als die Breite des ersten Gate. einen ersten niedrigdotierten Bereich (430), der zwischen dem zweiten Kanal-Bereich und dem hochdotierten Bereich angeordnet ist; und einen zweiten niedrigdotierten Bereich (440), der zwischen dem zweiten Kanal-Bereich und dem Drain-Bereich angeordnet ist, wobei die Länge des zweiten niedrigdotierten Bereichs größer ist als die Länge des ersten niedrigdotierten Bereichs.A thin film transistor comprising: a substrate ( 400 ), comprising: a source region ( 402 ) and a drain region ( 404 ) each disposed on opposite sides of the substrate; a heavily doped area ( 406 ) disposed between the source region and the drain region; a first channel area ( 407 ) disposed between the heavily doped region and the source region; and a second channel area ( 408 ) disposed between the heavily doped region and the drain region; a gate insulating layer ( 410 ) covering the substrate; a double gate structure ( 420 ), comprising: a first gate ( 422 ) disposed on the gate insulating layer over the first channel region; and a second gate ( 424 ) disposed on the gate insulating layer over the second channel region, the width of the second gate being smaller than the width of the first gate. a first low-doped area ( 430 ) disposed between the second channel region and the heavily doped region; and a second low-doped range ( 440 ) disposed between the second channel region and the drain region, the length of the second low-doped region being greater than the length of the first low-doped region. Der Dünnschichttransistor gemäß Anspruch 1, wobei das Substrat (400) ein p-dotiertes Siliziumsubstrat ist.The thin film transistor of claim 1, wherein the substrate ( 400 ) is a p-doped silicon substrate. Der Dünnschichttransistor gemäß Anspruch 1 oder 2, wobei der hochdotierte Bereich (406), der erste niedrigdotierte Bereich (430) und der zweite niedrigdotierte Bereich (440) n-dotierte Bereiche sind.The thin film transistor according to claim 1 or 2, wherein the heavily doped region ( 406 ), the first low-doped area ( 430 ) and the second low-doped region ( 440 ) are n-doped regions. Der Dünnschichttransistor gemäß Anspruch 1, wobei das Substrat (400) ein n-dotiertes Siliziumsubstrat ist.The thin film transistor of claim 1, wherein the substrate ( 400 ) is an n-doped silicon substrate. Der Dünnschichttransistor gemäß Ansprüchen 1, 2 oder 4, wobei der hochdotierte Bereich (406), der erste niedrigdotierte Bereich (430) und der zweite niedrigdotierte Bereich (440) p-dotierte Bereiche sind.The thin film transistor according to claims 1, 2 or 4, wherein the heavily doped region ( 406 ), the first low-doped area ( 430 ) and the second low-doped region ( 440 ) are p-doped regions. Der Dünnschichttransistor gemäß Anspruch 1, wobei ein Material der das Gate isolierenden Schicht (410) Siliziumoxid einschließt.The thin film transistor according to claim 1, wherein a material of the gate insulating layer (FIG. 410 ) Includes silica.
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