DE102005042868B4 - Field effect power device with integrated CMOS structure and method of making the same - Google Patents

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Abstract

Feldeffektleistungsbauteil mit integrierter CMOS-Struktur (3), wobei das Feldeffektleistungsbauteil (1) ein laterales Feldeffektleistungselement (2) mit einer schwach- bis mitteldotierten Driftstrecke (4) eines ersten Leitungstyps (n) auf einem komplementär zu dem ersten Leitungstyp (n) dotierten Substrat (5) in einer Epitaxieschicht (6) mit Ladungskompensationszonen (7) in einer Grabenstruktur (8) aufweist, wobei die Grabenstruktur (8) mit hochdotiertem Polysilizium (9) des zu dem ersten Leitungstyp (n) komplementären Leitungstyps (p) aufgefüllt ist und einen zu dem ersten Leitungstyp (n) komplementärleitenden Wandbereich (10) mit einer pn-Übergangszone (11) zur Driftstrecke (4) hin aufweist, wobei die Bereiche des Feldeffektleistungselements (2) und der CMOS-Struktur (3) von einer umgebenden Grabenstruktur (29) jeweils umgeben sind, wobei die umgebende Grabenstruktur (29) mit hochdotiertem Polysilizium (9) des zu dem ersten Leitungstyp. (n) komplementären Leitungstyps (p) aufgefüllt ist, und wobei ein planarer horizontaler pn-Übergang (12) die Bereiche des Feldeffektleistungselements(2) und der CMOS-Struktur (3) zu dem Substrat (5) hin begrenzt, wobei die CMOS-Struktur (3) Logik-Transistoren aufweist...Field effect power device with integrated CMOS structure (3), wherein the field effect power device (1) a lateral field effect power element (2) having a weakly doped medium drift path (4) of a first conductivity type (n) on a complementary doped to the first conductivity type (n) substrate (5) in an epitaxial layer (6) with charge compensation zones (7) in a trench structure (8), wherein the trench structure (8) is filled with highly doped polysilicon (9) of the complementary to the first conductivity type (n) conductivity type (p) and a wall region (10) complementary to the first conductivity type (n) with a pn junction zone (11) towards the drift path (4), the regions of the field effect power element (2) and the CMOS structure (3) being surrounded by a surrounding trench structure ( 29) are respectively surrounded, wherein the surrounding trench structure (29) with highly doped polysilicon (9) of the first conductivity type. (n) complementary conduction type (p) is filled, and wherein a planar horizontal pn junction (12) limits the areas of the field effect power element (2) and the CMOS structure (3) towards the substrate (5), the CMOS Structure (3) has logic transistors ...

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Description

Die Erfindung betrifft ein Feldeffektleistungsbauteil mit integrierter CMOS-Struktur. Das Feldeffektleistungsbauteil besitzt ein laterales Feldeffektleistungselement mit einer schwach- bis mitteldotierten lateralen Driftstrecke eines ersten Leitungstyps auf einem komplementär zu dem ersten Leitungstyp dotierten Substrat in einer Epitaxieschicht mit Ladungskompensationszonen in einer Grabenstruktur. Die Grabenstruktur ist mit Polysilizium eines zum ersten Leitungstyp komplementären Leitungstyps aufgefüllt.The The invention relates to a field-effect power device with integrated CMOS structure. The field effect power device has a lateral field effect power element with a weak to medium-doped lateral drift path of a first conductivity type doped on a complementary to the first conductivity type Substrate in an epitaxial layer with charge compensation zones in a trench structure. The trench structure is polysilicon a complementary to the first conductivity type line type filled.

Ein derartiges laterales Feldeffektleistungselement mit lateraler Driftstrecke aus Ladungskompensationszonen in einer Grabenstruktur ist aus der Druckschrift DE 198 28 191 C1 bekannt. Aus dieser Druckschrift ist es auch bekannt, dass die Wände der Grabenstruktur mit einem komplementären Dotierstoff komplementär zur Driftstrecke hochdotiert sind.Such a lateral field effect power element with lateral drift path from charge compensation zones in a trench structure is disclosed in the document DE 198 28 191 C1 known. From this document it is also known that the walls of the trench structure are highly doped with a complementary dopant complementary to the drift path.

Aus der Druckschrift US 4,766,090 A ist eine CMOS-Struktur bekannt, bei welcher der unerwünschte Latch-up-Effekt durch eine Grabenstruktur zwischen p-Kanal-MOSFET und dem n-Kanal MOSFT in einer p-leitenden Epitaxieschicht auf einem p-leitenden Substrat verhindert wird. Dazu weisen die Wände der Grabenstruktur eine dünne Isolationsschicht auf und die Grabenstruktur selbst ist mit einem Polysilizium-Halbleitermaterial aufgefüllt, wobei das hoch dotierte Polysilizium-Material in der Grabenstruktur mit dem hoch dotierten Material des Substrats gleichen Leitungstyps elektrisch in Verbindung steht.From the publication US 4,766,090 A For example, a CMOS structure is known in which the undesirable latch-up effect is prevented by a trench structure between p-channel MOSFET and the n-channel MOSFT in a p-type epitaxial layer on a p-type substrate. For this purpose, the walls of the trench structure have a thin insulation layer and the trench structure itself is filled with a polysilicon semiconductor material, wherein the highly doped polysilicon material in the trench structure is electrically connected to the highly doped material of the substrate of the same conductivity type.

Ein Nachteil dieser CMOS-Struktur ist es, dass sie nicht ohne erfinderische Tätigkeit mit einem Leistungshalbleiterbauelement der oben beschriebenen Art integrierbar ist. Dennoch besteht ein Bedarf für ein weites Feld von Anwendungen Feldeffektbauelemente hoher Leistung und/oder hoher Sperrspannung mit CMOS-Strukturen in einem einzigen Halbleiterkörper zu integrieren, um Speicher- und Steuerfunktionen in Zusammenwirken mit dem Feldeffektleistungselement zu erreichen.One Disadvantage of this CMOS structure is that it is not without inventive activity with a power semiconductor device of the type described above is integrable. Nevertheless, there is a need for a wide field of applications Field effect devices high power and / or high reverse voltage with CMOS structures in a single semiconductor body too integrate to interact with memory and control functions to achieve with the field effect power element.

Aus der DE 100 52 170 A1 ist ein Halbleiterbauelement bekannt, das einen Halbleiterkörper mit einem Substrat eines ersten Leitungstyps und einer darüberliegenden ersten Schicht eines zweiten Leitungstyps, eine in der ersten Schicht ausgebildeten Kanalzone des ersten Leitungstyps mit einer benachbart dazu angeordneten ersten Anschlusszone des zweiten Leitungstyps, eine in der ersten Schicht des zweiten Leitungstyps ausgebildete zweite Anschlusszone des ersten Leitungstyps, in der Schicht des zweiten Leitungstyps ausgebildete Kompensationszonen des ersten Leitungstyps und eine zwischen dem Substrat und den Rekombinationszentren angeordnete zweite Schicht des zweiten Leitungstyps aufweist. Das Halbleiterbauelement weist zudem eine Begrenzungszone zu benachbarten Bauelementen auf. Dabei sind die benachbarten Bauelemente ebenfalls in dem Halbleiterkörper angeordnet.From the DE 100 52 170 A1 a semiconductor device is known comprising a semiconductor body having a substrate of a first conductivity type and an overlying first layer of a second conductivity type, a channel region of the first conductivity type formed in the first layer with a first connection zone of the second conductivity type arranged adjacent thereto, one in the first layer of the second conductivity-type second junction region of the first conductivity type, compensation zones of the first conductivity type formed in the second conductivity-type layer, and a second layer of the second conductivity type disposed between the substrate and the recombination centers. The semiconductor device also has a boundary zone to adjacent components. In this case, the neighboring components are likewise arranged in the semiconductor body.

Aus der DE 103 01 496 A1 ist eine Halbleiteranordnung mit p- und n-Kanal-Transistoren bekannt, bei der die Transistoren mittels einer Maske durch Einbringen von Kompensationsgebieten strukturgleich hergestellt sind.From the DE 103 01 496 A1 is a semiconductor device with p- and n-channel transistors is known in which the transistors are made structurally identical by means of a mask by introducing compensation areas.

Aufgabe der Erfindung ist es, ein Feldeffektleistungsbauteil für hohe Sperrspannungen mit integrierter CMOS-Struktur zu schaffen, mit dem es möglich ist, Steuer- und Schaltfunktionen mit einem Hochleistungs- und Hochspannungsschalter für HV-IC-Technologien für Schaltnetzgeräte zu schaffen, wobei niederohmige Hochvoltschalter und möglichst hoch integrierbare CMOS-Logik kombiniert werden sollen.task The invention is a field effect power device for high reverse voltages with integrated CMOS structure, with which it is possible Control and switching functions with a high power and high voltage switch for HV-IC technologies for switching power supplies, wherein low-impedance high-voltage switch and highly integrable as possible CMOS logic should be combined.

Diese Aufgabe wird mit Gegenstand und Verfahren der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.These The object is achieved with the subject matter and method of the independent claims. advantageous Further developments of the invention will become apparent from the dependent claims.

Erfindungsgemäß wird ein Feldeffektleistungsbauteil mit integrierter CMOS-Struktur angegeben, das ein laterales Feldeffektleistungselement mit einer schwach- bis mitteldotierten Driftstrecke eines ersten Leitungstyps aufweist. Diese laterale Driftstrecke ist auf einem komplementär zu dem ersten Leitungstyp dotierten Substrat in einer Epitaxieschicht angeordnet, und weist Ladungskompensationszonen in einer Grabenstruktur auf. Dazu ist die Grabenstruktur mit hoch dotiertem Polysilizium des zu dem ersten Leitungstyp komplementären Leitungstyps aufgefüllt. Die Grabenstruktur weist einen zu dem ersten Leitungstyp komplementär leitenden Wandbereich mit pn-Übergangszone zur Driftstrecke hin auf. Außerdem sind die Bereiche des Feldeffektleistungselements und der CMOS-Struktur von einer umgebenden Grabenstruktur jeweils umgeben, wobei die umgebende Grabenstruktur mit hochdotiertem Polysilizium des zu dem ersten Leitungstyp komplementären Leitungstyps aufgefüllt ist, und ein planarer, horizontaler pn-Übergang grenzt die Bereiche des Feldeffektleistungselements und der CMOS-Struktur zu dem Substrat hin ab.According to the invention is a Field effect power device with integrated CMOS structure specified, which is a lateral field effect power element with a weak to medium doped drift path of a first conductivity type. This lateral drift path is complementary to that first conductivity type doped substrate disposed in an epitaxial layer, and has charge compensation zones in a trench structure. For this purpose, the trench structure with highly doped polysilicon of filled to the first conductivity type complementary conductivity type. The Trench structure has a complementary to the first conductivity type conductive Wall area with pn transition zone towards the drift path. Furthermore For example, the areas of the field effect power element and the CMOS structure are one surrounding trench structure respectively, with the surrounding trench structure with highly doped polysilicon of complementary to the first conductivity type conductivity type filled is, and a planar, horizontal pn junction borders the areas of the field effect power element and the CMOS structure towards the substrate.

Ein derartiges Feldeffektleistungsbauteil mit integrierter CMOS-Struktur hat den Vorteil, dass es im Gegensatz zu herkömmlichen integrierten Schaltungen aus Feldeffektleistungs bauteilen und Logik- oder Steuerstrukturen mit wenigen Herstellungsschritten realisierbar ist. Dabei sind die Herstellungsschritte, die für Feldeffektleistungsbauteile mit Grabenstruktur als Kompensationszonen eingesetzt werden, gleichzeitig für die elektrische Isolation zwischen den Bereichen des Feldeffektleistungselements und der CMOS-Struktur geeignet. Außerdem kann schaltungstechnisch das Feldeffektleistungsbauteil vollständig mit Hilfe der Grabenstruktur von der Oberseite des Halbleiterkörpers aus betrieben werden und benötigt keine großflächigen Anschlüsse auf der Rückseite des Feldeffektleistungsbauteils.Such a field effect power device with integrated CMOS structure has the advantage that, in contrast to conventional integrated circuits of field effect power components and logic or control structures can be realized with few manufacturing steps. In this case, the manufacturing steps that are used for field effect power components with trench structure as compensation zones at the same time suitable for the electrical insulation between the areas of the field effect power element and the CMOS structure. In addition, in terms of circuitry, the field-effect power component can be operated completely with the aid of the trench structure from the top side of the semiconductor body and does not require large-area connections on the rear side of the field-effect power component.

Dadurch ist es möglich, relativ kompakte Gehäuse mit oberflächenmontierbaren Außenkontakten auf lediglich einer Seite des Feldeffektleistungsbauteils zu realisieren. Durch die mögliche Oberflächenmontage wird darüber hinaus erreicht, dass die Zuverlässigkeit von übergeordneten Schaltungen bzw. Schaltungsplatinen erhöht wird, da weder Montagebügel noch andere Hilfsmittel erforderlich sind, um sämtliche Außenanschlüsse für das Feldeffektleistungsbauteil mit integrierter CMOS-Struktur auf einer Oberfläche einer übergeordneten Schaltungsplatine anzuordnen.Thereby Is it possible, relatively compact housing with surface mountable External contacts on to realize only one side of the field effect power device. By the possible surface Mount gets over it In addition, that achieves reliability from parent Circuits or circuit boards is increased because neither mounting bracket still other aids are required to all external connections for the field effect power device with integrated CMOS structure on a surface a parent Circuit board to arrange.

In einer bevorzugten Ausführungsform der Erfindung bildet das Epitaxiematerial der Epitaxieschicht einerseits die Driftstrecke des Feldeffektleistungselements und gleichzeitig eine Bodyzone eines p-Kanal MOSFTs der CMOS-Struktur aus. Somit können in dem Epitaxiematerial sowohl die Bereiche des Feldeffektleistungsbauteils als auch die Bereiche für CMOS-Strukturen eingebracht werden, ohne dass besondere verfahrenstechnische Maßnahmen erforderlich sind.In a preferred embodiment According to the invention, the epitaxial material forms the epitaxial layer on the one hand the drift path of the field effect power element and simultaneously a bodyzone of a p-channel MOSFT of the CMOS structure. Thus, in the epitaxial material both the areas of the field effect power device as well as the areas for CMOS structures be introduced without special procedural measures required are.

In einer weiteren Ausführungsform der Erfindung weisen eine Bodyzone des Feldeffektleistungselements und eine Bodyzone eines n-Kanal MOSFETs der CMOS-Struktur, sowie Source- und Drainbereiche des p-Kanal MOSFETs der CMOS-Struktur eine mittlere Dotierstoffkonzentration des zu dem ersten Leitungstyp komplementären Leitungstyps mit gleichem Dotierstoffprofil und gleicher Eindringtiefe auf. Mit dieser Ausführungsform der Erfindung ist der Vorteil verbunden, dass sowohl die Bodyzone des n-Kanal MOSFETs, als auch die Source- und Drainbereiche des p-Kanal MOSFETs zusammen mit der Bodyzone des Feldeffektleistungselements durch entsprechend selektive Dotierung der entsprechenden Bereiche gleichzeitig entstehen. Eine derartige selektive Dotierung kann durch Innenimplantation vorbereitet werden und durch eine Ausdiffusion der durch Ionenimplantation eingebrachten Dotierstoffquellen können entsprechende Bodyzonen bzw. Source- und Drainbereiche des komplementären Leitungstyps zu dem Leitungstyp der Driftstrecke kostengünstig hergestellt werden.In a further embodiment of the invention have a body zone of the field effect power element and a body zone of an n-channel MOSFET of the CMOS structure, as well Source and drain regions of the p-channel MOSFET of the CMOS structure a average dopant concentration of the first conductivity type complementary Conductor type with the same dopant profile and the same penetration depth. With this embodiment The invention has the advantage that both the body zone of the n-channel MOSFET, as well as the source and drain regions of the p-channel MOSFETs together with the bodyzone of the field effect power element by appropriately selective doping of the corresponding areas arise at the same time. Such selective doping can be prepared by internal implantation and by an outdiffusion The introduced by ion implantation dopant sources can corresponding Body zones or source and drain regions of the complementary conductivity type be manufactured inexpensively to the conductivity type of the drift path.

Die Bodyzone des Feldeffektleistungselements und die Bodyzone des n-Kanal MOSFETs der CMOS-Struktur und die umgebende Grabenstruktur in der Epitaxieschicht sind in einer weiteren Ausführungsform der Erfindung derart angeordnet, dass diese Zonen aus zu dem ersten Leitungstyp komplementärem Leitungstyp elektrisch miteinander in Verbindung stehen. Dazu durchschneidet praktisch die zu dem ersten Leitungstyp komplementär hoch dotierte Grabenstruktur eine mittel dotierte komplementär zu dem ersten Leitungstyp leitende Zone, die sowohl als Bodyzone für den n-Kanal MOSFET der CMOS-Struktur als auch als Bodyzone für das Feldeffektleistungsbauteil dient.The Bodyzone of the field effect power element and the body zone of the n-channel MOSFETs of the CMOS structure and the surrounding trench structure in the Epitaxial layer are in another embodiment of the invention such arranged that these zones of complementary to the first conductivity type conductivity type electrically connected to each other. Cut to it practically highly complementary to the first conductivity type highly doped Trench structure a middle doped complementary to the first conductivity type conductive zone, both as a body zone for the n-channel MOSFET of the CMOS structure as well as a bodyzone for the field effect power component is used.

Damit wird einerseits in vorteilhafter Weise Halbleiteroberfläche eingespart und andererseits werden durch den komple mentär zu dem ersten Leitungstyp hoch dotierten Graben das komplementär zu dem ersten Leitungstyp leitende Substrat mit der Bodyzone für die beiden oben genannten Halbleiterstrukturen elektrisch kurz geschlossen, so dass nun die Möglichkeit gegeben ist, ein negatives oder Massepotential an die Grabenstruktur zu legen, wobei gleichzeitig der Gatebereich des Feldeffektleistungselements mit dem Gatebereich des n-Kanal MOSFETs über die komplementär leitende Grabenstruktur elektrisch miteinander in Verbindung stehen.In order to On the one hand advantageously semiconductor surface is saved and on the other hand, by the complements mentär to the first conductivity type highly doped trench complementary to the first conductivity type conductive substrate with the bodyzone for the above two Semiconductor structures electrically short closed, so that now the possibility given a negative or ground potential to the trench structure at the same time the gate area of the field effect power element to the gate region of the n-channel MOSFET via the complementary conductive Trench structure electrically connected to each other.

Bei einer weiteren Ausführungsform der Erfindung ist es vorgesehen, dass die Source- und Drainbereiche des n-Kanal MOSFETs der CMOS-Struktur und die Source- und Drainbereiche des Feldeffektleistungselements hoch dotiert sind und gleiche Dotierstoffprofile und Eindringtiefen aufweisen. Dieses Design hat den Vorteil, dass wiederum Bereiche oder Zonen der CMOS-Struktur gleichzeitig mit dem Einbringen der Source- und Drainbereiche des Feldeffektleistungselements entstehen, was die Verfahrenskosten vermindert, da wiederum keine zusätzlichen Verfahrensschritte für die Integration der CMOS-Struktur mit einem Feldeffektleistungselement erforderlich sind.at a further embodiment The invention provides that the source and drain regions of the n-channel MOSFET of the CMOS structure and the source and drain regions of the Field effect power element are highly doped and equal dopant profiles and have penetration depths. This design has the advantage that in turn, areas or zones of the CMOS structure simultaneously with the insertion the source and drain regions of the field effect power element arise what the process costs are reduced, because again no additional Procedural steps for the integration of the CMOS structure with a field effect power element required are.

Vorzugsweise kontaktiert die Grabenstruktur im Bereich der Driftstrecke mit ihrem Polysilizium nicht den planaren horizontalen pn-Übergang zwischen Substrat und Epitaxieschicht. Dieses soll einen Kurzschluss der Kompensationszonen in den Grabenstrukturen der Driftstrecke über das Substrat verhindern. Andererseits ist es erforderlich, zur Vermeidung des sogenannten Latch-up-Effektes, im Bereich der CMOS-Struktur einen elektrischen Kontakt der die CMOS-Struktur umgebenden Grabenstruktur mit dem Substrat herzustellen. Dazu wird in einer bevorzugten CMOS-Struktur eine dotierte, vergrabene Zone gleichen Leitungstyps wie das schwach dotierte Substrat im Übergangsbereich von Substrat zu der Epitaxieschicht vorgesehen. Dennoch weisen erfindungsgemäß die Grabenstruktur und die umgebende Grabenstruktur die gleichen Dotierung und die gleichen Abmessungen in Bezug auf die Grabentiefe auf. Dazu werden die Grabenstrukturen im gleichen Fertigungsprozess hergestellt.Preferably contacted the trench structure in the drift path with her Polysilicon does not have the planar horizontal pn junction between substrate and Epitaxial layer. This is to short the compensation zones in the trench structures of the drift path across the substrate. On the other hand, it is necessary to avoid the so-called Latch-up effect, in the area of the CMOS structure an electrical Contact the trench structure surrounding the CMOS structure with the Substrate produce. This is done in a preferred CMOS structure a doped, buried zone of the same conductivity type as the weak one doped substrate in the transition region from substrate to the epitaxial layer. Nevertheless, according to the invention, the trench structure and the surrounding trench structure the same doping and the same dimensions in relation to the trench depth. To do this the trench structures produced in the same manufacturing process.

Diese hoch dotierte, komplementär zu dem ersten Leitungstyp leitende Zone erstreckt sich jedoch nur als vergrabene Schicht im Übergangsbereich von Substrat zu Epitaxieschicht im Bereich der CMOS-Struktur. Anderenfalls würde eine derartige hochdotierte Zone im Bereich der Driftstrecke den Kompensationszonen der Driftstrecke eine verheerende niederohmige Verbindung zwischen den Kompensationszonen bilden, was die Funktion der Kompensationszonen negiert. Deshalb ist erfindungsgemäß dieser klare Unterschied in der Gestaltung des pn-Übergangs zwischen Substrat und Epitaxieschicht im Bereich der Driftstrecke und im Bereich der CMOS-Struktur vorgesehen.These highly doped, complementary however, only the conductive zone leading to the first conductivity type extends as a buried layer in the transition area from substrate to epitaxial layer in the region of the CMOS structure. Otherwise, would one Such highly doped zone in the drift path the compensation zones the drift line a devastating low-impedance connection between form the compensation zones, which is the function of the compensation zones negated. Therefore, according to the invention, this clear difference in the design of the pn junction between substrate and epitaxial layer in the region of the drift path and in the area of the CMOS structure.

In einer weiteren Ausführungsform der Erfindung ist es vorgesehen, dass das zu dem ersten Leitungstyp komplementär dotierte Füllmaterial in den Gräben der Ladungskompensationszonen der Driftstrecke über schwach dotierte hochohmige Leitungsstrukturen gleichen, zu dem ersten Leitungstyp komplementären Leitungstyps wie das Füllmaterial in den Gräben mit der Bodyzone des Feldeffektleistungselements elektrisch in Verbindung steht, wobei die Leitungsstrukturen so niedrig dotiert sind, dass sie bei Anlegen einer Sperrspannung vollständig ausgeräumt sind. Mit diesen hochohmigen Leitungsstrukturen soll erreicht werden, dass ein Entladen der ansonsten isolierten und lediglich kapazitiv gekoppelten Kompensationszonen während des Durchlassbetriebs schneller möglich ist, so dass der Einschaltwiderstand nicht erhöht wird.In a further embodiment The invention provides for that to the first conductivity type complementary doped filling material in the trenches the charge compensation zones of the drift path over weakly doped high-impedance Conductor structures similar to the first conductivity type complementary conductivity type like the filling material in the trenches electrically connected to the body zone of the field effect power element stands, wherein the line structures are doped so low that they are completely cleared when applying a reverse voltage. With these high impedance Line structures should be achieved that unloading the otherwise isolated and only capacitively coupled compensation zones while of the forward operation is possible faster, so that the on-resistance not increased becomes.

Ein Verfahren zur Herstellung mehrerer Feldeffektleistungsbauteile mit integrierter CMOS-Struktur weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein schwach dotierter Halbleiterwafer als Substrat mit komplementärem Leitungstyp zu einem ersten Leitungstyp einer Driftstrecke eines Feldeffektleistungselements und mit einer Vielzahl von in Zeilen und Spalten angeordneten Halbleiterchippositionen bereitgestellt. In die Halbleiterchippositionen wird selektiv eine hoch dotierte Zone des gleichen Leitungstyps wie das Substrat mit einer flächigen Erstreckung, die der CMOS-Struktur entspricht, eingebracht. Anschließend wird eine schwach- bis mitteldotierte Epitaxieschicht des ersten Leitungstyps auf dem komplementär zu dem ersten Leitungstyp dotierten Halbleiterwafer für die zu bildende Driftstrecke des Feldeffektleistungselements und für eine zu bildende Bodyzone eines p-Kanal MOSFETs der CMOS-Struktur in den Halbleiterchippositionen aufgewachsen.One Method for producing a plurality of field effect power components with integrated CMOS structure has the following process steps on. First becomes a weakly doped semiconductor wafer as a substrate of complementary conductivity type to a first conductivity type of a drift path of a field effect power element and a plurality of semiconductor chip positions arranged in rows and columns provided. In the semiconductor chip positions is selectively a highly doped zone of the same conductivity type as the substrate with a flat Extension, that of the CMOS structure corresponds, introduced. Subsequently, a weak to central doped epitaxial layer of the first conductivity type on the complementary to the first conductivity type doped semiconductor wafer for the drift path to be formed of Field effect power element and for a body zone to be formed a p-channel MOSFET of the CMOS structure in the semiconductor chip positions grew up.

Danach werden mit gleichem Dotierstoffprofil und gleicher Eindringtiefe mitteldotierte Zonen mit komplementärer Dotierung zu dem ersten Leitungstyp in die Epitaxieschicht eingebracht. Diese Zonen dienen als Bodyzone des Feldeffektleistungselements und als Bodyzone eines n-Kanal MOSFETs der CMOS-Struktur sowie als Source- und Drainbereiche des p-Kanal MOSFETs der CMOS-Struktur in den Halbleiterchippositionen. Anschließend wird eine Grabenstruktur für Ladungskompensationszonen in der Driftstrecke des Feldeffektleistungselements sowie eine umgebenden Grabenstruktur zum Umgeben der Bereiche des Feldeffektleistungselements und der CMOS-Struktur in den Halbleiterchippositionen eingebracht, wobei die Grabenstruktur und die umgebende Grabenstruktur gleiche Abmessungen im Bezug auf die Grabentiefe aufweisen. Die Tiefe der Graben strukturen wird so bemessen, dass sie im Bereich der Driftstrecke nicht den ebenen pn-Übergang zwischen Substrat und Epitaxieschicht kontaktiert, jedoch in dem Bereich der CMOS-Struktur die vorher hoch dotierte komplementär zu dem ersten Leitungstyp leitende Zone, die nun eine vergrabene Schicht darstellt, erreicht. Nach dem Einbringen der Grabenstrukturen werden diese selektiv mit hochdotiertem, zu dem ersten Leitungstyp komplementärem Polysilizium aufgefüllt.After that be with the same dopant profile and the same penetration depth middle doped zones with complementary doping to the first Line type introduced into the epitaxial layer. These zones serve as the body zone of the field effect power element and as the body zone of a n-channel MOSFETs of the CMOS structure as well as source and drain regions of the p-channel MOSFET of the CMOS structure in the semiconductor chip positions. Subsequently becomes a trench structure for Charge compensation zones in the drift path of the field effect power element and a surrounding trench structure for surrounding the areas of Field effect power element and the CMOS structure introduced in the semiconductor chip positions, the trench structure and the surrounding trench structure being the same Dimensions in relation to the trench depth. The depth of the Trench structures are sized so that they are in the drift path not the plane pn junction contacted between the substrate and epitaxial layer, but in the Area of the CMOS structure the previously highly doped complementary to the first conductivity type conductive zone, which now represents a buried layer reached. After the introduction of the trench structures they are selectively with highly doped, complementary to the first conductivity type polysilicon refilled.

Danach werden durch Ausdiffusion pn-Übergänge in den Wandbereichen der Grabenstruktur eingebracht. Schließlich können durch selektives Einbringen von hochdotierten Zonen des ersten Leitungstyps Source- und Drainbereiche des n-Kanal MOSFETs der CMOS-Struktur und Source- und Drainbereiche des Feldeffektleistungselements in den Halbleiterchippositionen selektiv eingebracht werden. Damit ist praktisch der Halbleiterkörper vorbereitet, um nun eine Gateoxidschicht über den Bodyzonen des Feldeffektleistungselements, des n-Kanal MOSFETs und des p-Kanal MOSFETs der CMOS-Struktur selektiv aufzubringen. Auf diese Gateoxidschicht wird selektiv schließlich ein hochdotiertes Polysilizium mit erstem Leitungstyps aufgebracht, das als Gateelektrode für die unterschiedlichen Kanalbereiche dient.After that are made by outdiffusion pn junctions in the Wall regions of the trench structure introduced. Finally, through selective introduction of highly doped zones of the first conductivity type Source and drain regions of the n-channel MOSFET of the CMOS structure and source and drain regions of the field effect power element in the Semiconductor chip positions are selectively introduced. This is practically the semiconductor body prepared to form a gate oxide layer over the body zones of the field effect power element, of the n-channel MOSFET and the p-channel MOSFET of the CMOS structure selectively applied. Finally, this gate oxide layer selectively becomes one highly doped polysilicon applied with the first conductivity type, as a gate electrode for the different channel areas are used.

Schließlich werden weitere Isolations- und Metallisierungsschritte zur Vervollständigung des Feldeffektleistungsbauteils mit integrierter CMOS-Struktur in den Halbleiterchippositionen auf dem Halbleiterwafer durchgeführt. Anschließend wird der Halbleiterwafer in Halbleiterchips aufgetrennt und diese Halbleiterchips können dann in einem Gehäuse mit Außenanschlüssen zu mehreren Feldeffektleistungsbauteilen mit integrierter CMOS-Struktur verpackt werden.Finally further isolation and metallization steps to complete of the field effect power device with integrated CMOS structure in the semiconductor chip positions performed on the semiconductor wafer. Subsequently, the Semiconductor wafer separated into semiconductor chips and these semiconductor chips can then in a housing with external connections too packed with multiple field effect power devices with integrated CMOS structure become.

Dieses Verfahren hat den Vorteil, dass eine Kombination aus Niederspannungs-CMOS-Struktur und Hochspannungsleistungshalbleiterbauelement auf einem Halbleiterchip realisiert werden kann, wobei lediglich Verfahrensschritte durchgeführt werden, die für ein laterales Leistungshalbleiterelement erforderlich sind. Das Erzeugen der zusätzlichen hoch dotierten und vergrabenen Schicht zwischen dem Substrat und der CMOS-Struktur ist ein Verfahrensschritt, der halbleitertechnisch beherrscht wird, und keine größeren Schwierigkeiten bereitet, um das erfindungsgemäße Leistungshalbleiterbauteil mit integrierter CMOS-Struktur zu realisieren.This method has the advantage that a combination of low-voltage CMOS structure and high-voltage power semiconductor component can be realized on a semiconductor chip, wherein only method steps that are required for a lateral power semiconductor element are performed. Generating the additional highly doped and buried layer between the substrate and the CMOS structure is a method Step, which is dominated by semiconductor technology, and no major difficulty prepares to realize the power semiconductor device according to the invention with integrated CMOS structure.

In einer weiteren bevorzugten Durchführungsform des Verfahrens wird eine schwachdotierte, hochohmige Leitungsstruktur gleichen Leitungstyps wie das zu dem ersten Leitungstyp komplementär dotierte Füllmaterial in den Gräben der Ladungskompensationszonen der Driftstrecke derart in die Epitaxieschicht eingebracht, dass die Ladungskompensationszonen in der Driftstrecke über diese schwach dotierten, hochohmigen Leitungsstrukturen mit der Bodyzone und dem Drainbereich des Feldeffektleistungselements elektrisch in Verbindung stehen. Diese Verfahrensvariante verbessert die dynamische Charakteristik des Leistungshalbleiterelements, wie oben bereits geschildert.In Another preferred embodiment of the method a weakly doped, high-impedance line structure of the same type as the filler doped complementary to the first conductivity type in the trenches the charge compensation zones of the drift path in such an epitaxial layer introduced that the charge compensation zones in the drift path over this weakly doped, high-impedance line structures with the body zone and the drain region of the field effect power element electrically keep in touch. This process variant improves the dynamic characteristics of the power semiconductor element, as already described above.

Das selektive Einbringen von Dotierstoffen unterschiedlichen Leitungstyps und unterschiedlicher Eindringtiefe für die unterschiedlichen Zonen dieses Leistungshalbleiterbauteils in die Epitaxieschicht kann mittels Innenimplantation durch eine photolithographisch aufgebrachte Maske mit anschließender thermischer Diffusion erfolgen. Mit dem selektiven Einbringen über eine photolithographisch aufgebrachte Maske ist der Vorteil verbunden, dass die implantierten Störstellen sehr exakt und präzise nur in den Zonen in den Halbleiterwafer bzw. die Epitaxieschicht eingebracht werden, in denen sie für die entsprechende elektronische Funktion vorgesehen sind.The selective introduction of dopants of different conductivity type and different penetration depth for the different zones This power semiconductor device in the epitaxial layer can by means of Internal implantation by a photolithographically applied mask followed by thermal Diffusion done. With the selective introduction over a photolithographically applied mask has the advantage that that the implanted impurities very precise and precise only in the zones in the semiconductor wafer or the epitaxial layer where they are for the corresponding electronic Function are provided.

Für das selektive Einbringen der Grabenstrukturen in die Epitaxieschicht ist ein Plasmaätzen durch eine photolithographisch aufgebrachte Maske vorgesehen. Bei diesem Plasmaätzen kann durch eine entsprechende Vorspannung dafür gesorgt werden, dass die ätzenden Ionen des Plasmas gerichtet auf die photolithographische Maske treffen und deshalb relativ steilwandige Gräben, auch in Form von Säulen, in die Epitaxieschicht vertikal zur Oberseite der Epitaxieschicht einbringen können. Ferner hat das Plasmaätzverfahren den Vorteil, dass sehr präzise die Grabentiefe eingestellt werden kann, so dass das selektive Einbringen der Grabenstrukturen noch vor Erreichen des planaren horizontalen pn-Übergangs zwischen Substrat und Epitaxieschicht im Bereich der Driftstrecke gestoppt werden kann.For the selective Introducing the trench structures into the epitaxial layer is a plasma etching through provided a photolithographically applied mask. In this plasma etching can be ensured by a corresponding bias that the corrosive Directed ions of the plasma on the photolithographic mask and therefore relatively steep-walled trenches, also in the form of columns, in insert the epitaxial layer vertically to the top of the epitaxial layer can. Further, the plasma etching method has the advantage of being very precise The trench depth can be adjusted so that the selective insertion the trench structures even before reaching the planar horizontal pn junction between substrate and epitaxial layer in the region of the drift path can be stopped.

Das selektive Auffüllen der Grabenstrukturen mit einem polykristallinen, hochdotierten Silizium des zu dem ersten Leitungstyp komplementären Leitungstyps kann mittels Sputtern von Polysilizium auf den Halbleiterwafer mit anschließender selektiver Ätzung durch eine photolithographisch aufgebrachte Maske hindurch erfolgen. Bei diesem Verfahrensschritt ist es von Vorteil, dass zunächst der gesamte Halbleiterwafer mit einer Polysiliziumschicht beschichtet wird und erst anschließend durch eine photolithographisch aufgebrachte Maske hindurch die Bereiche des Polysiliziums weggeätzt werden, die nicht zur Grabenstruktur gehören.The selective filling the trench structures with a polycrystalline, highly doped silicon of the complementary to the first conductivity type conductivity type can by means of Sputtering of polysilicon on the semiconductor wafer with subsequent selective etching through take a photolithographically applied mask through. at This step, it is advantageous that initially the entire semiconductor wafer coated with a polysilicon layer and then afterwards through a photolithographically applied mask through the areas etched away from the polysilicon that do not belong to the trench structure.

Das Ausbilden von pn-Übergängen in den Wandbereichen der Grabenstruktur erfolgt durch Ausdiffusion von zu dem ersten Lei tungstyp komplementärem Dotierstoff aus dem Polysilizium in die Driftstrecke. Dabei dient das hoch dotierte Polysilizium als Diffusionsquelle und bewirkt, dass ein sehr schmaler Randbereich von Bruchteilen eines Mikrometers bis zu wenigen Mikrometern, je nach Diffusionszeit und Diffusionstemperatur, umdotiert wird.The Forming pn junctions in The wall regions of the trench structure is effected by outdiffusion of dopant complementary to the first type Lei from the polysilicon in the drift route. The highly doped polysilicon is used as a source of diffusion and causes a very narrow border area from fractions of a micron to a few microns, each after diffusion time and diffusion temperature, is re-doped.

Das selektive Aufbringen eines Gateoxids wird vorzugsweise durch thermische Oxidation des Halbleiterwafers mit anschließender selektiver Ätzung durch eine photolithographisch aufgebrachte Maske hindurch durchgeführt. Die thermische Oxidation, insbesondere in einer trockenen Sauerstoffatmosphäre hat den Vorteil, dass äußerst dünne und hochreine Siliziumdioxidschichten auf dem Halbleiterwafermaterial erzeugt werden können, wobei Dicken von wenigen hundert Nanometern bis einigen Mikrometern präzise einstellbar sind. Andere Oxidationsarten, wie eine anodische Oxidation, die bei Raumtemperatur durchgeführt werden kann, haben gezeigt, dass damit nur poröse Oxidationsschichten herstellbar sind, die aufgrund ihrer Porosität als Gateoxid ungeeignet erscheinen.The selective application of a gate oxide is preferably by thermal Oxidation of the semiconductor wafer followed by selective etching through performed a photolithographically applied mask through. The thermal oxidation, especially in a dry oxygen atmosphere has the Advantage that extremely thin and high purity Silicon dioxide layers generated on the semiconductor wafer material can be with thicknesses of a few hundred nanometers to a few micrometers precise are adjustable. Other types of oxidation, such as anodic oxidation, which was carried out at room temperature can be, have shown that it can only produce porous oxidation layers are, because of their porosity appear to be unsuitable as a gate oxide.

Zusammenfassend ist festzustellen, dass das Prinzip einer säulenförmigen Grabenstruktur von Kompensationszonen in einem lateralen Hochspannungstransistor, wie er aus der Druckschrift DE 198 28 191 C1 bekannt ist, eingesetzt werden kann, um Isolationsgräben um ein Leistungshalbleiterbauelement und eine CMOS-Struktur herum zu erzeugen, so dass voneinander isolierte Bereiche für Hochspannungsbauelemente und für Niederspannungsbauelemente entstehen. Dabei wird der Vorteil genutzt, dass die mit hochdotiertem Polysilizium gefüllten Gräben, die sonst für die Ladungskompensation auf der Diffusionsstrecke benötigt werden, auch die Trennisolation bewirken können. Diese Trennisolation für die CMOS-Struktur wird im Bereich der CMOS-Struktur an das schwach- und komplementär zu dem ersten Leitungstyp dotierte Substrat über eine vergrabene komplementär zu dem ersten Leitungstyp und hochdotierte Kontaktschicht erreicht, während gleichzeitig die Kompensationsgrabenstruktur das komplementär zu dem ersten Leitungstyp dotierte Substratgebiet nicht kontaktiert.In summary, it should be noted that the principle of a columnar trench structure of compensation zones in a lateral high-voltage transistor, as it is known from the document DE 198 28 191 C1 is known, can be used to create isolation trenches around a power semiconductor device and a CMOS structure around, so that isolated areas for high-voltage components and low-voltage components arise. In this case, the advantage is utilized that the trenches filled with highly doped polysilicon, which are otherwise required for the charge compensation on the diffusion path, can also effect the separation isolation. This separation isolation for the CMOS structure is achieved in the region of the CMOS structure on the weakly and complementary to the first conductivity type doped substrate via a buried complementary to the first conductivity type and highly doped contact layer, while at the same time the compensation trench structure doped complementary to the first conductivity type Substrate area not contacted.

Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.The The invention will now be described with reference to the accompanying figures.

1 zeigt eine schematische, perspektivische Ansicht eines Feldeffektleistungsbauteils ohne Gehäuse mit integrierter CMOS-Struktur gemäß einer ersten Ausführungsform der Erfindung; 1 shows a schematic, perspektivi a view of a field effect power device without housing with integrated CMOS structure according to a first embodiment of the invention;

2 zeigt einen schematischen Querschnitt durch ein Feldeffektleistungsbauteil gemäß einer zweiten Ausführungsform der Erfindung mit integrierter CMOS-Struktur; 2 shows a schematic cross section through a field effect power device according to a second embodiment of the invention with integrated CMOS structure;

3 zeigt schematische, perspektivische Ansicht eines Feldeffektleistungsbauteils der zweiten Ausführungsform der Erfindung gemäß 2; 3 shows a schematic, perspective view of a field effect power device according to the second embodiment of the invention 2 ;

1 zeigt eine schematische, perspektivische Ansicht eines Feldeffektleistungsbauteils 1 ohne Gehäuse mit integrierter CMOS-Struktur 3 gemäß einer ersten Ausführungsform der Erfindung. Das Feldeffektleistungsbauteil 1 weist ein Feldeffektleistungselement 2 auf, an das integral eine CMOS-Struktur 3 angegliedert ist. Die CMOS-Struktur 3 und das Feldeffektleistungselement 2 sind in die gleiche n-leitende schwach- bis mitteldotierte Epitaxieschicht 6 auf einem schwachdotierten p-leitenden Substrat 5 angeordnet. Zwischen dem Substrat 5 und der Epitaxieschicht 6 ergibt sich somit ein horizontaler pn-Übergang 12. Das Feldeffektleistungselement 2 weist eine laterale Driftstrecke 4 aus dem Epitaxieschichtmaterial auf, in dem eine säulenförmige Grabenstruktur 8 mit Kompensationszonen 7 angeordnet ist, um eine nahezu mittlere Dotierung in der Driftstrecke 4 und damit einen niedrigen Einschaltwiderstand des Feldeffektleistungselements 2 zu erreichen. 1 shows a schematic, perspective view of a field effect power device 1 without housing with integrated CMOS structure 3 according to a first embodiment of the invention. The field effect power component 1 has a field effect power element 2 on, integral to the CMOS structure 3 affiliated. The CMOS structure 3 and the field effect power element 2 are in the same n-type weak to medium doped epitaxial layer 6 on a lightly doped p-type substrate 5 arranged. Between the substrate 5 and the epitaxial layer 6 This results in a horizontal pn junction 12 , The field effect power element 2 has a lateral drift path 4 from the epitaxial layer material in which a columnar trench structure 8th with compensation zones 7 is arranged to a nearly average doping in the drift path 4 and thus a low on resistance of the field effect power element 2 to reach.

Außerdem besitzt das Feldeffektleistungsbauteil 1 eine Grabenstruktur 29, welche den Bereich des Feldeffektleistungselements 2 und den Bereich der CMOS-Struktur 3 umgibt. Die Grabenstrukturen 29 und 8 weisen eine Tiefe t auf, die geringer ist als die Dicke d der Epitaxieschicht 6, sodass die säulenförmigen Ladungskompensationszonen 7 nicht das gleitende Substrat 5 berühren und somit elektrisch nicht über das p-leitende Substrat 5 miteinander verbunden sind. Im Gegensatz zur Driftstrecke 4 ist es für die CMOS-Struktur 3 entscheidend, dass die umgebende Grabenstruktur 29 eine elektrische Verbindung zum p-leitenden Substrat 5 aufweist, um eine n-leitende Bodyzone 13 eines p-Kanal-MOSFETs 14 der CMOS-Struktur 3 vor einem Latch-up-Effekt zu schützen. Deshalb ist im Bereich der CMOS-Struktur 3 eine hoch dotierte gleitende, vergrabene Zone 24 angeordnet, die in Zusammenwirken mit der Grabenstruktur 29 die Bodyzone 13 des p-Kanal MOSFETs 14 der CMOS-Struktur 3 vollständig durch einen pn-Übergang gegenüber dem Feldeffektleistungselement 2 isoliert.In addition, the field effect power device has 1 a trench structure 29 indicating the area of the field effect power element 2 and the scope of the CMOS structure 3 surrounds. The trench structures 29 and 8th have a depth t that is less than the thickness d of the epitaxial layer 6 so that the columnar charge compensation zones 7 not the sliding substrate 5 touch and thus not electrically via the p-type substrate 5 connected to each other. In contrast to the drift route 4 it is for the CMOS structure 3 crucial that the surrounding trench structure 29 an electrical connection to the p-type substrate 5 has to be an n-conducting bodyzone 13 a p-channel MOSFET 14 the CMOS structure 3 to protect against a latch-up effect. That is why in the field of CMOS structure 3 a highly doped floating, buried zone 24 arranged in cooperation with the trench structure 29 the bodyzone 13 of the p-channel MOSFET 14 the CMOS structure 3 completely by a pn junction over the field effect power element 2 isolated.

Die Grabenstrukturen 8 und 29 sind von einer pn-Übergangszone 11 in ihren Wandbereichen 10 umgeben. Diese pn-Übergangszone 11 wird durch thermische Ausdiffusion von Akzeptoren aus dem hoch dotierten Polysilizium 9 des Füllmaterials 28 der Grabenstrukturen 8 und 29 bewirkt. Derartige pn- Übergangsbereiche 11 entstehen jedoch nur dort, wo die Grabenstrukturen von einem n-leitenden Material umgeben sind. Dort, wo die Grabenstruktur 29 beispielsweise p-leitende Bodyzonen durchquert, kann sich eine derartige pn-Übergangszone 11 nicht ausbilden, so dass derartige Zonen trotz der Grabenstruktur 29 elektrisch verbunden bleiben.The trench structures 8th and 29 are from a pn junction 11 in their wall areas 10 surround. This pn transition zone 11 is due to thermal outdiffusion of acceptors from the highly doped polysilicon 9 of the filling material 28 the trench structures 8th and 29 causes. Such pn junction areas 11 but arise only where the trench structures are surrounded by an n-type material. There, where the trench structure 29 For example, p-conducting body zones traversed, such a pn-junction zone 11 can not form, so that such zones despite the trench structure 29 remain electrically connected.

Da das Füllmaterial 28 der Grabenstrukturen 29 und 8 ein hoch dotiertes p-leitendes Polysilizium 9 ist, sind in dieser Ausführungsform der Erfindung eine p-leitende Bodyzone 16 eines n-Kanal MOSFETs 17 der CMOS-Struktur 3 und eine p-leitende Bodyzone 15 des Feldeffektleistungselements 2 elektrisch miteinander verbunden und nicht durch einen pn-Übergang getrennt. Damit liegt die Bodyzone 16 des n-Kanal MOSFETs 17 und die Bodyzone 15 des Feldeffektleistungselements 2 auf gleichem Potential wie die umgebende Grabenstruktur 29.Because the filler material 28 the trench structures 29 and 8th a highly doped p-type polysilicon 9 is in this embodiment of the invention, a p-type body zone 16 an n-channel MOSFET 17 the CMOS structure 3 and a p-conducting bodyzone 15 of the field effect power element 2 electrically connected to each other and not separated by a pn junction. This is the bodyzone 16 of the n-channel MOSFET 17 and the bodyzone 15 of the field effect power element 2 at the same potential as the surrounding trench structure 29 ,

Praktisch wird mit der Epitaxieschicht 6 sowohl die Driftstrecke 4 des Feldeffektleistungselements 2, als auch die Bodyzone 13 des p-Kanal MOSFETs 14 der CMOS-Struktur 3 gebildet. Mit einer einfachen Innenimplantation, kombiniert mit einer Diffusion können die p-leitenden Source- 18 und Drainbereiche 19 für den p-Kanal MOSFET 14 gleichzeitig mit der Bodyzone 16 des n-Kanal MOSFETs 17 und gleichzeitig mit der Bodyzone 15 des Feldeffektleistungselements 2 in den Halbleiterkörper bzw. in die Epitaxieschicht 6 eingebracht werden.It becomes practical with the epitaxial layer 6 both the drift distance 4 of the field effect power element 2 , as well as the bodyzone 13 of the p-channel MOSFET 14 the CMOS structure 3 educated. With a simple internal implantation combined with diffusion, the p-type source 18 and drainage areas 19 for the p-channel MOSFET 14 simultaneously with the bodyzone 16 of the n-channel MOSFET 17 and at the same time with the bodyzone 15 of the field effect power element 2 in the semiconductor body or in the epitaxial layer 6 be introduced.

Auch der nächste Implantations- und Diffusionsschritt eines hoch dotierten n-leitenden Materials wird für mehrere Bereiche gleichzeitig durchgeführt, nämlich für die Source- 20 und Drainbereiche 21 des n-Kanal MOSFETs 17, sowie für die Source- 22 und Drainbereiche 23 des Feldeffektleistungselements 2. Ebenfalls können die Gateoxide 26 sowohl für die CMOS- Struktur 3 als auch für die Struktur des Feldeffektleistungselements 2 mit einer einzigen thermischen Oxidation und anschließender Strukturierung mittels Ätzen durch eine Photolithographiemaske hindurch hergestellt werden. Von diesen Oxiden ist lediglich in dieser Darstellung der 1 das Gateoxid 26 des Feldeffektleistungselements 2 dargestellt, auch die auf dem Gateoxid 26 angeordnete Gateelektrode aus n-Polysilizium 27 ist in dieser Darstellung lediglich für das Feldeffektleistungselement 2 dargestellt, und wird auch auf den hier nicht dargestellten Gateoxiden der CMOS-Struktur 3 mit gleichem Verfahrensschritt hergestellt. Auch die Metallisierung der Source- und Drainbereiche ist lediglich für den Drainbereich 23 der Drainelektrode 31 in dieser Darstellung gezeigt.The next implantation and diffusion step of a highly doped n-type material is also performed simultaneously for several regions, namely for the source 20 and drainage areas 21 of the n-channel MOSFET 17 , as well as for the source 22 and drainage areas 23 of the field effect power element 2 , Likewise, the gate oxides 26 for both the CMOS structure 3 as well as the structure of the field effect power element 2 with a single thermal oxidation and subsequent patterning by etching through a photolithography mask. Of these oxides is only in this illustration of the 1 the gate oxide 26 of the field effect power element 2 also shown on the gate oxide 26 arranged n-polysilicon gate electrode 27 is in this illustration only for the field effect power element 2 is shown, and is also on the gate oxides, not shown here, the CMOS structure 3 produced with the same process step. Also, the metallization of the source and drain regions is only for the drain region 23 the drain electrode 31 shown in this illustration.

2 zeigt einen schematischen Querschnitt durch ein Feldeffektleistungsbauteil 30 gemäß einer zweiten Ausführungsform der Erfindung mit integrierter CMOS-Struktur 3. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. In diesem Querschnitt der zweiten Ausführungsform der Erfindung sind die Gateoxide 26 sowohl im Bereich der CMOS-Struktur 3 als auch im Bereich des Feldeffektleistungselements 2 dargestellt. Ferner sind die Gateelektroden G1, G2 und G3 aus Polysilizium 27 sowohl im Bereich der CMOS-Struktur 3, als auch im Bereich des Feldeffektleistungselements 2 gezeigt. 2 shows a schematic cross cut through a field effect power component 30 according to a second embodiment of the invention with integrated CMOS structure 3 , Components with the same functions as in 1 are denoted by like reference numerals and will not be discussed separately. In this cross-section of the second embodiment of the invention are the gate oxides 26 both in the field of CMOS structure 3 as well as in the field effect field element 2 shown. Further, the gate electrodes G1, G2 and G3 are made of polysilicon 27 both in the field of CMOS structure 3 , as well as in the field of field effect power element 2 shown.

Schließlich ist die erste Metallisierung für die Drainelektroden D1, D2, D3 sowie die Sourceelektroden S1, S2 und S3 dargestellt, während die isolierende Oxid- oder Nitridschicht weggelassen wurde. Die umgebende Grabenstruktur 29 ist in dieser Ausführungsform der Erfindung auf das Potential der Sourceelektrode S1 des Feldeffektleistungselements 2 gelegt, während die säulenförmigen Grabenstrukturen 8 der Ladungskompensationszonen 7 im Unterschied zur ersten Ausführungsform der Erfindung in diesem Feldeffektleistungsbauteil 30, der zweiten Ausführungsform der Erfindung, über eine schwach dotierte, p-leitende, hochohmige Leitungsstruktur 25 zwischen der Bodyzone 15 und dem Drainbereich 23 elektrisch miteinander verbunden sind. Die Vorteile einer derartigen hochohmigen Leitungsstruktur 25 wurden bereits oben beschrieben, so dass sich eine Wiederholung erübrigt.Finally, the first metallization for the drain electrodes D1, D2, D3 as well as the source electrodes S1, S2 and S3 is shown while the insulating oxide or nitride layer has been omitted. The surrounding trench structure 29 is in this embodiment of the invention to the potential of the source electrode S1 of the field effect power element 2 placed while the columnar trench structures 8th the charge compensation zones 7 in contrast to the first embodiment of the invention in this field effect power device 30 , the second embodiment of the invention, via a lightly doped, p-type, high-impedance line structure 25 between the bodyzone 15 and the drain area 23 electrically connected to each other. The advantages of such a high-impedance line structure 25 have already been described above, so that a repetition is unnecessary.

Während die Sourceelektrode S1 auf gemeinsamen Potential U0 mit der Grabenstruktur 29 und dem Substrat 5, wird die CMOS-Struktur 3 mit einer niedrigen Spannung UV betrieben, während an der Drainelektrode D1 des Feldeffektleistungselements 2 eine hohe Spannung UHV anliegen kann. Somit kann mit diesem Feldeffektleistungsbauteil 30 ein niederohmiger Hochvoltschalter mit einer hochintegrierbaren CMOS-Logik auf einem Halbleiterchip kombiniert bzw. integriert werden.While the source electrode S1 at common potential U 0 with the trench structure 29 and the substrate 5 , becomes the CMOS structure 3 operated at a low voltage U V , while at the drain electrode D1 of the field effect power element 2 a high voltage U HV can be applied. Thus, with this field effect power device 30 a low-impedance high-voltage switch with a highly integrated CMOS logic on a semiconductor chip combined or integrated.

3 zeigt eine schematische, perspektivische Ansicht des Feldeffektleistungsbauteils 30 der zweiten Ausführungsform der Erfindung gemäß 2. Diese Darstellung in 3 unterscheidet sich von der Darstellung der ersten Ausführungsform in 1 lediglich dadurch, dass die hochohmige Leitungsstruktur 25 nun in perspektivischer Ansicht dargestellt ist, und sich auf der Driftstrecke 4 zwischen den Ladungskompensationszonen 7 erstreckt und von der Bodyzone 15 bis zum Drainbereich 23 reicht. 3 shows a schematic, perspective view of the field effect power device 30 the second embodiment of the invention according to 2 , This illustration in 3 differs from the representation of the first embodiment in 1 only in that the high-impedance line structure 25 now shown in perspective view, and on the drift path 4 between the charge compensation zones 7 extends and from the bodyzone 15 to the drainage area 23 enough.

11
FeldeffektleistungsbauteilField-effect power device
22
FeldeffektleistungselementField-effect power element
33
integrierte CMOS-Strukturintegrated CMOS structure
44
Driftstreckedrift
55
Substratsubstratum
66
Epitaxieschichtepitaxial layer
77
LadungskompensationszoneCharge compensation zone
88th
Grabenstrukturgrave structure
99
Polysiliziumpolysilicon
1010
Wandbereichwall area
1111
pn-Übergangszonepn junction
1212
horizontaler pn-Überganghorizontal pn junction
1313
Bodyzone des p-Kanal MOSFETsBody zone of the p-channel MOSFET
1414
p-Kanal MOSFETp-channel MOSFET
1515
Bodyzone des FeldeffektleistungselementsBody zone of the field effect power element
1616
Bodyzone des n-Kanal MOSFETsBody zone of the n-channel MOSFET
1717
n-Kanal MOSFETn-channel MOSFET
1818
Sourcebereich (des p-Kanal MOSFETs)source region (of the p-channel MOSFET)
1919
Drainbereich (des p-Kanal MOSFETs)drain region (of the p-channel MOSFET)
2020
Sourcebereich (des n-Kanal MOSFETs)source region (of the n-channel MOSFET)
2121
Drainbereich (des n-Kanal MOSFETs)drain region (of the n-channel MOSFET)
2222
Sourcebereich (des Feldeffektleistungselements)source region (of the field effect power element)
2323
Drainbereich (des Feldeffektleistungselements)drain region (of the field effect power element)
2424
hochdotierte vergrabene Zone der CMOS-Strukturhighly doped Buried zone of the CMOS structure
2525
hochohmige Leitungsstrukturhigh resistance management structure
2626
Gateoxidschichtgate oxide layer
2727
n-Polysilizium auf Gateoxidn-polysilicon on gate oxide
2828
Füllmaterial in den Gräbenfilling material in the trenches
2929
(umgebende) Grabenstruktur(Ambient) grave structure
3030
Feldeffektleistungsbauteil (zweite Ausführungsform)Field-effect power device (second embodiment)
3131
Drainelektrode des Feldeffektleistungselementsdrain of the field effect power element
dd
Dicke der Epitaxieschichtthickness the epitaxial layer
nn
Leitungstyp bzw. Dotierungcable type or doping
pp
komplementärer Leitungstyp bzw. Dotierungcomplementary conductivity type or doping
tt
Tiefe der Grabenstrukturdepth the trench structure
D1D1
Drainelektrodedrain
D2D2
Drainelektrodedrain
D3D3
Drainelektrodedrain
G1G1
Gateelektrodegate electrode
G2G2
Gateelektrodegate electrode
G3G3
Gateelektrodegate electrode
S1S1
Sourceelektrodesource electrode
S2S2
Sourceelektrodesource electrode
S3S3
Sourceelektrodesource electrode
U0 U 0
gemeinsames Potentialcommon potential
UV U V
niedrige Spannung (Signalspannung)low Voltage (signal voltage)
UHV U HV
hohe Spannung (Versorgungsspannung)height Voltage (supply voltage)

Claims (15)

Feldeffektleistungsbauteil mit integrierter CMOS-Struktur (3), wobei das Feldeffektleistungsbauteil (1) ein laterales Feldeffektleistungselement (2) mit einer schwach- bis mitteldotierten Driftstrecke (4) eines ersten Leitungstyps (n) auf einem komplementär zu dem ersten Leitungstyp (n) dotierten Substrat (5) in einer Epitaxieschicht (6) mit Ladungskompensationszonen (7) in einer Grabenstruktur (8) aufweist, wobei die Grabenstruktur (8) mit hochdotiertem Polysilizium (9) des zu dem ersten Leitungstyp (n) komplementären Leitungstyps (p) aufgefüllt ist und einen zu dem ersten Leitungstyp (n) komplementärleitenden Wandbereich (10) mit einer pn-Übergangszone (11) zur Driftstrecke (4) hin aufweist, wobei die Bereiche des Feldeffektleistungselements (2) und der CMOS-Struktur (3) von einer umgebenden Grabenstruktur (29) jeweils umgeben sind, wobei die umgebende Grabenstruktur (29) mit hochdotiertem Polysilizium (9) des zu dem ersten Leitungstyp. (n) komplementären Leitungstyps (p) aufgefüllt ist, und wobei ein planarer horizontaler pn-Übergang (12) die Bereiche des Feldeffektleistungselements(2) und der CMOS-Struktur (3) zu dem Substrat (5) hin begrenzt, wobei die CMOS-Struktur (3) Logik-Transistoren aufweist und die Grabenstruktur (8) und die umgebende Grabenstruktur (29) gleiche Abmessungen im Bezug auf die Grabentiefe und gleiche Dotierungen aufweisen.Field effect power device with integrated CMOS structure ( 3 ), wherein the field effect power component ( 1 ) a lateral field effect power element ( 2 ) with a weak to medium doped drift path ( 4 ) of a first conductivity type (n) on a substrate doped complementary to the first conductivity type (n) ( 5 ) in an epitaxial layer ( 6 ) with charge compensation zones ( 7 ) in a trench structure ( 8th ), wherein the trench structure ( 8th ) with highly doped polysilicon ( 9 ) of the line type (p) complementary to the first line type (n) and a wall area (2) complementary to the first line type (n) ( 10 ) with a pn transition zone ( 11 ) to the drift path ( 4 ), wherein the areas of the field effect power element ( 2 ) and the CMOS structure ( 3 ) from a surrounding trench structure ( 29 ) are surrounded, wherein the surrounding trench structure ( 29 ) with highly doped polysilicon ( 9 ) of the first conductivity type. (n) of complementary conductivity type (p) is filled, and wherein a planar horizontal pn junction ( 12 ) the regions of the field effect power element ( 2 ) and the CMOS structure ( 3 ) to the substrate ( 5 ), the CMOS structure ( 3 ) Has logic transistors and the trench structure ( 8th ) and the surrounding trench structure ( 29 ) have the same dimensions with respect to the trench depth and the same doping. Feldeffektleistungsbauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Driftstrecke (4) des Feldeffektleistungselements (2) und eine Bodyzone (13) eines p-Kanal MOSFETs (14) der CMOS-Struktur (3) gleiches Epitaxiematerial des ersten Leitungstyps (n) aufweisen, das schwach- bis mitteldotiert ist.Field-effect power component according to claim 1, characterized in that the drift path ( 4 ) of the field effect power element ( 2 ) and a bodyzone ( 13 ) of a p-channel MOSFET ( 14 ) of the CMOS structure ( 3 ) have the same epitaxial material of the first conductivity type (s) which is weak to medium doped. Feldeffektleistungsbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass eine Bodyzone (15) des Feldeffektleistungselements (2) und eine Bodyzone (16) eines n-Kanal MOSFETs (17) der CMOS-Struktur (3) sowie Source-(18) und Drainbereiche (19) eines p-Kanal MOSFETs (14) der CMOS-Struktur (3) eine mittlere Dotierstoffkonzentration des zu dem ersten Leitungstyp (n) komplementären Leitungstyps (p) und gleiche Dotierstoffprofile und Eindringtiefen aufweisen.Field-effect power component according to claim 1 or claim 2, characterized in that a body zone ( 15 ) of the field effect power element ( 2 ) and a bodyzone ( 16 ) of an n-channel MOSFET ( 17 ) of the CMOS structure ( 3 ) as well as source ( 18 ) and drain areas ( 19 ) of a p-channel MOSFET ( 14 ) of the CMOS structure ( 3 ) have an average dopant concentration of the complementary to the first conductivity type (n) conductivity type (p) and the same dopant profiles and penetration depths. Feldeffektleistungsbauteil nach Anspruch 3, dadurch gekennzeichnet, dass die Bodyzone (15) des Feldeffektleistungselements (2) und die Bodyzone (16) des n-Kanal MOSFETs (17) der CMOS-Struktur (3) und die umgebende Grabenstruktur (29) elektrisch miteinander in Verbindung stehen.Field effect power component according to claim 3, characterized in that the body zone ( 15 ) of the field effect power element ( 2 ) and the body zone ( 16 ) of the n-channel MOSFET ( 17 ) of the CMOS structure ( 3 ) and the surrounding trench structure ( 29 ) are electrically connected to each other. Feldeffektleistungsbauteil nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, dass die Source-(20) und Drainbereiche (21) des n-Kanal MOSFETs (17) der CMOS-Struktur (3) und die Source-(22) und Drainbereiche (23) des Feldeffektleistungselements (2) hochdotiert sind und gleiche Dotierstoffprofile und Eindringtiefen aufweisen.Field-effect power component according to claim 3 or claim 4, characterized in that the source ( 20 ) and drain areas ( 21 ) of the n-channel MOSFET ( 17 ) of the CMOS structure ( 3 ) and the source ( 22 ) and drain areas ( 23 ) of the field effect power element ( 2 ) are highly doped and have the same dopant profiles and penetration depths. Feldeffektleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Grabenstruktur (8) im Bereich der Driftstrecke (4) mit Polysilizium (9) nicht den planaren horizontalen pn-Übergang (12) zwischen. Substrat (5) und Epitaxieschicht (6) kontaktiert.Field-effect power component according to one of the preceding claims, characterized in that the trench structure ( 8th ) in the area of the drift path ( 4 ) with polysilicon ( 9 ) not the planar horizontal pn junction ( 12 ) between. Substrate ( 5 ) and epitaxial layer ( 6 ) contacted. Feldeffektleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die CMOS-Struktur (3) eine hochdotierte vergrabene Zone (24) gleichen Leitungstyps (p) wie das schwachdotierte Substrat im Übergangsbereich vom Substrat (5) zu der Epitaxieschicht (6) aufweist.Field-effect power component according to one of the preceding claims, characterized in that the CMOS structure ( 3 ) a highly doped buried zone ( 24 ) of the same conductivity type (p) as the weakly doped substrate in the transition region from the substrate ( 5 ) to the epitaxial layer ( 6 ) having. Feldeffektleistungsbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das zu dem ersten Leitungstyp (n) komplementärdotierte (p+) Füllmaterial in den Gräben der Ladungskompensationszonen (7) der Driftstrecke (4) über schwachdotierte hochohmige Leitungsstrukturen (25) gleichen, zu dem ersten Leitungstyp (n) komplementären Leitungstyps (p–) wie das Füllmaterial in den Gräben mit der Bodyzone (15) des Feldeffektleistungselements (2) elektrisch in Verbindung steht, wobei die Leitungsstrukturen (25) so niedrig dotiert sind, dass sie bei Anlegen einer Sperrspannung vollständig ausgeräumt sind.Field-effect power component according to one of the preceding claims, characterized in that the (p + ) filler material doped complementary to the first conductivity type (n) in the trenches of the charge-compensation zones (FIG. 7 ) of the drift path ( 4 ) via weakly doped high-impedance line structures ( 25 ), similar to the first conductivity type (s) of complementary conductivity type (p - ) as the filling material in the trenches with the body zone ( 15 ) of the field effect power element ( 2 ) is electrically connected, wherein the line structures ( 25 ) are doped so low that they are completely eliminated when applying a reverse voltage. Verfahren zur Herstellung mehrerer Feldeffektleistungsbauteile (1) mit integrierter CMOS-Struktur (3), wobei das Verfahren folgende Verfahrensschritte aufweist: – Bereitstellen eines schwachdotierten Halbleiterwafers als Substrat (5) mit komplementärem Leitungs typ (p) zu einem ersten Leitungstyp (n) einer Driftstrecke (4) eines Feldeffektleistungselements (2) und mit einer Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen; – selektives Einbringen einer hochdotierten Zone des gleichen Leitungstyps (p+) wie das Substrat (5) mit einer flächigen Erstreckung, die der CMOS-Struktur (3) entspricht, in den Halbleiterchippositionen; – Aufwachsen einer schwach- bis mitteldotierten Epitaxieschicht (6) des ersten Leitungstyps (n) auf dem komplementär zu dem ersten Leitungstyp (n) dotierten Halbleiterwafer für die zu bildende Driftstrecke (4) des Feldeffektleistungselements (2) und für eine zu bildende Bodyzone (13) eines p-Kanal MOSFETs (14) der CMOS-Struktur (3) in den Halbleiterchippositionen; – selektives Einbringen von mitteldotierten Zonen mit komplementärer Dotierung (p) zu dem ersten Leitungstyp der Epitaxieschicht (6) mit gleichem Dotierstoffprofil und gleichen Eindringtiefen als Bodyzone (15) des Feldeffektleistungselements (2) und als Bodyzone (10) eines n-Kanal MOSFETs (17) der CMOS-Struktur (3) sowie als Source-(18) und Drainbereiche (19) des p-Kanal MOSFETs (14) der CMOS-Struktur (3) in den Halbleiterchippositionen; – Einbringen einer Grabenstruktur (8) für Ladungskompensationszonen (7) in der Driftstrecke (4) des Feldeffektleistungselements (2) sowie einer umgebenden Grabenstruktur (29) zum Umgeben der Bereiche des Feldeffektleistungselements (2) und der CMOS-Struktur (3) in den Halbleiterchippositionen, wobei die Grabenstruktur (8) und die umgebende Graben struktur (29) gleiche Abmessungen im Bezug auf die Grabentiefe aufweisen; – Selektives Auffüllen der Grabenstruktur (8) sowie der umgebenden Grabenstruktur (29) mit hochdotiertem, zu dem ersten Leitungstyp komplementärleitendem Polysilizium (9); – Ausbilden von pn-Übergängen in den Wandbereichen (10) der Grabenstruktur (8) durch Ausdiffusion; – selektives Einbringen von hochdotierten Zonen des ersten Leitungstyps (n+) für Source-(20) und Drainbereiche (21) des n-Kanal MOSFETs (17) der CMOS-Struktur (3) und Source-(22) und Drainbereiche (23) des Feldeffektleistungselements (2) in den Halbleiterchippositionen; – selektives Aufbringen einer Gateoxidschicht (26) über den Bodyzonen (15) des Feldeffektleistungselements (2), des n-Kanal MOSFETs (17) und des p-Kanal MOSFETs (14) der CMOS-Struktur (3); – selektives Aufbringen von hochdotiertem Polysilizium (27) des ersten Leitungstyps (n+) auf die Gateoxidschicht (26); – Durchführen von weiteren Isolations- und Metallisierungsschritten zur Vervollständigung des Feldeffektleistungsbauteils mit integrierter CMOS-Struktur (3) in den Halbleiterchippositionen; – Auftrennen des Halbleiterwafers in Halbleiterchips; – Verpacken der Halbleiterchips in Gehäusen mit Außenanschlüssen zu mehreren Feldeffektleistungsbauteilen (1) mit integrierter CMOS-Struktur (3).Method for producing a plurality of field effect power components ( 1 ) with integrated CMOS structure ( 3 ), the method comprising the following method steps: providing a weakly doped semiconductor wafer as substrate ( 5 ) with complementary line type (p) to a first conductivity type (s) of a drift path ( 4 ) of a field effect power element ( 2 ) and a plurality of semiconductor chip positions arranged in rows and columns; Selective introduction of a highly doped zone of the same conductivity type (p + ) as the substrate ( 5 ) with a planar extension, the CMOS structure ( 3 ), in the semiconductor chip positions; Growing a weak to medium doped epitaxial layer ( 6 ) of the first conductivity type (n) on the complementary to the first conductivity type (n) doped semiconductor wafer for the drift path to be formed ( 4 ) of the field effect power element ( 2 ) and for a body zone to be formed ( 13 ) of a p-channel MOSFET ( 14 ) of the CMOS structure ( 3 ) in the semiconductor chip positions; Selective introduction of middle doped zones with complementary doping (p) to the first conductivity type of the epitaxial layer ( 6 ) with the same dopant profile and the same penetration depths as the body zone ( 15 ) of the field effect power element ( 2 ) and as Bodyzone ( 10 ) of an n-channel MOSFET ( 17 ) of the CMOS structure ( 3 ) as well as source ( 18 ) and drain areas ( 19 ) of the p-channel MOSFET ( 14 ) of the CMOS structure ( 3 ) in the semiconductor chip positions; - introduction of a trench structure ( 8th ) for cargo compensation zones ( 7 ) in the drift path ( 4 ) of the field effect power element ( 2 ) and a surrounding trench structure ( 29 ) for surrounding the regions of the field effect power element ( 2 ) and the CMOS structure ( 3 ) in the semiconductor chip positions, the trench structure ( 8th ) and the surrounding trench structure ( 29 ) have the same dimensions with respect to the trench depth; Selective filling of the trench structure ( 8th ) and the surrounding trench structure ( 29 ) with highly doped, to the first conductivity type complementary conductive polysilicon ( 9 ); Forming pn junctions in the wall regions ( 10 ) of the trench structure ( 8th by outdiffusion; Selective introduction of heavily doped zones of the first conductivity type (n + ) for source ( 20 ) and drain areas ( 21 ) of the n-channel MOSFET ( 17 ) of the CMOS structure ( 3 ) and source ( 22 ) and drain areas ( 23 ) of the field effect power element ( 2 ) in the semiconductor chip positions; Selective application of a gate oxide layer ( 26 ) over the body zones ( 15 ) of the field effect power element ( 2 ), the n-channel MOSFET ( 17 ) and the p-channel MOSFET ( 14 ) of the CMOS structure ( 3 ); Selective application of highly doped polysilicon ( 27 ) of the first conductivity type (n + ) on the gate oxide layer ( 26 ); Performing further isolation and metallization steps to complete the field effect power device with integrated CMOS structure ( 3 ) in the semiconductor chip positions; - Separating the semiconductor wafer in semiconductor chips; Packing of the semiconductor chips in housings with external connections to several field-effect power components ( 1 ) with integrated CMOS structure ( 3 ). Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass schwachdotierte hochohmige Leitungsstrukturen (25) glei chen Leitungstyps (p–) wie das zu dem ersten Leitungstyp komplementärdotierte Füllmaterial (28) in den Gräben der Ladungskompensationszonen (7) der Driftstrecke (4) zum elektrischen Verbinden der Ladungskompensationszonen (7) mit der Bodyzone (15) und dem Drainbereich (23) des Feldeffektleistungselements (2) in die Epitaxieschicht (6) eingebracht werden.A method according to claim 9, characterized in that weakly doped high-impedance line structures ( 25 ) same conduction type (p - ) as the doped to the first conductivity type filler material ( 28 ) in the trenches of the charge compensation zones ( 7 ) of the drift path ( 4 ) for electrically connecting the charge compensation zones ( 7 ) with the Bodyzone ( 15 ) and the drain area ( 23 ) of the field effect power element ( 2 ) into the epitaxial layer ( 6 ) are introduced. Verfahren nach Anspruch 9 oder Anspruch 10, dadurch gekennzeichnet, dass das selektive Einbringen von Dotierstoffen unterschiedlichen Leitungstyps und unterschiedlicher Eindringtiefe in die Epitaxieschicht (6) mittels Innenimplantation durch eine photolithographisch aufgebrachte Maske mit anschließender thermischer Diffusion erfolgt.A method according to claim 9 or claim 10, characterized in that the selective introduction of dopants of different conductivity type and different penetration depth in the epitaxial layer ( 6 ) by means of internal implantation by a photolithographically applied mask followed by thermal diffusion. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass das selektive Einbringen der Grabenstrukturen (8, 29) in die Epitaxieschicht (16) mittels Plasmaätzen durch eine photolithographisch aufgebrachte Maske hindurch erfolgt.Method according to one of claims 9 to 11, characterized in that the selective introduction of the trench structures ( 8th . 29 ) into the epitaxial layer ( 16 ) is carried out by means of plasma etching through a photolithographically applied mask. Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass das selektive Auffüllen der Grabenstrukturen (8, 29) mit einem polykristallinen hochdotierten Silizium (9) des zu dem ersten Leitungstyp komplementären Leitungstyps (p+) mittels Sputtern von Polysilizium (9) auf den Halbleiterwafer mit anschließender selektiver Ätzung durch eine photolithographisch aufgebrachte Maske hindurch erfolgt.Method according to one of claims 9 to 12, characterized in that the selective filling of the trench structures ( 8th . 29 ) with a polycrystalline highly doped silicon ( 9 ) of the type of line complementary to the first conductivity type (p + ) by means of sputtering of polysilicon ( 9 ) is carried out on the semiconductor wafer with subsequent selective etching through a photolithographically applied mask. Verfahren nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass das Ausbilden von pn-Übergängen (11) in den Wandbereichen (10) der Grabenstruktur (8) durch Ausdiffusion von zu dem ersten Leitungstyp komplementärem Dotierstoff aus dem Polysilizium (9) in die Driftstrecke (4) erfolgt.Method according to one of claims 9 to 13, characterized in that the formation of pn junctions ( 11 ) in the wall areas ( 10 ) of the trench structure ( 8th ) by outdiffusion of dopant of the polysilicon complementary to the first conductivity type (US Pat. 9 ) into the drift path ( 4 ) he follows. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass das selektive Aufbringen eines Gateoxids (26) durch thermische Oxidation des Halbleiterwafers mit anschließender selektiver Ätzung durch eine photolithographisch aufgebrachte Maske hindurch erfolgt.Method according to one of claims 9 to 14, characterized in that the selective application of a gate oxide ( 26 ) is carried out by thermal oxidation of the semiconductor wafer with subsequent selective etching through a photolithographically applied mask.
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