DE102005028224B4 - Semiconductor device with a transistor - Google Patents
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Abstract
Halbleiterbauteil mit einem Transistor (1), mit einem Halbleiterkörper (2), in dem ein Zellenfeldbereich (3) und ein Randbereich (4) ausgebildet sind, wobei der Randbereich (4) den Zellenfeldbereich (3) wenigstens teilweise umgibt beziehungsweise an diesen angrenzt, und wobei – im oberen Teil des Zellenfeldbereichs (3) ein Sourcebereich (5), und im unteren Teil des Zellenfeldbereichs (3) ein Drainbereich (6) ausgebildet sind, – innerhalb des Randbereichs (4) eine elektrische Randleitungsstruktur (13) vorgesehen ist, die oberhalb des Halbleiterkörpers (2) angeordnet, mit diesem kapazitiv gekoppelt und gegenüber diesem elektrisch isoliert ist, und – unterhalb der elektrischen Randleitungsstruktur innerhalb des Halbleiterkörpers (2) eine Randtrenchstruktur (15) vorgesehen ist, in die eine gegenüber dem Halbleiterkörper (2) isolierte Randelektrodenstruktur (16) eingebettet ist, wobei – die Randelektrodenstruktur (16) auf ein zwischen Drainpotenzial und Sourcepotenzial liegendes Potenzial oder auf Sourcepotenzial gesetzt ist und – die elektrische Randleitungsstruktur (13) ein durch eine Isolationsschicht (14) von der Randelektrodenstruktur (16) beabstandeter und elektrisch getrennter Teil eines entsprechenden Speicherbereichs/Logikbereichs/Ansteuerbereichs ist, und wobei die Randtrenchstruktur (15) mehrere im Wesentlichen parallel zueinander verlaufende Randtrenches aufweist, in denen jeweils, in einer vom Zellenfeldbereich zum Randbereich verlaufenden lateralen Richtung, eine einzelne Randelektrode ausgebildet ist.Semiconductor component having a transistor (1), with a semiconductor body (2) in which a cell array area (3) and an edge area (4) are formed, wherein the edge area (4) at least partially surrounds or adjoins the cell field area (3), and wherein - in the upper part of the cell field region (3) a source region (5), and in the lower part of the cell field region (3) a drain region (6) are formed, - within the edge region (4) an electrical edge line structure (13) is provided, which is arranged above the semiconductor body (2), capacitively coupled thereto and electrically insulated from it, and - an edge trench structure (15) is provided underneath the electrical edge line structure within the semiconductor body (2), into which one is insulated from the semiconductor body (2) Embedded edge electrode structure (16), wherein - the edge electrode structure (16) lying on a between drain potential and source potential the potential or source potential is set, and - the electrical edge line structure (13) is an electrically isolated portion of a corresponding memory area / logic area / drive area, spaced apart by an insulating layer (14) from the edge electrode structure (16), and wherein the marginal trench structure (15) comprises a plurality has substantially parallel edge trenches, in each of which, in a direction extending from the cell array area to the edge region lateral direction, a single edge electrode is formed.
Description
Die Erfindung betrifft einen Transistor, der einen Halbleiterkörper aufweist, in dem ein Zellenfeldbereich und ein Randbereich ausgebildet sind, wobei der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt bzw. an diesen angrenzt, und wobei im oberen Teil des Zellenfeldbereichs ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet sind.The invention relates to a transistor having a semiconductor body in which a cell field region and an edge region are formed, wherein the edge region at least partially surrounds or adjoins the cell field region, and in the upper part of the cell field region a source region, and in the lower part of the cell field region Cell field region, a drain region are formed.
Transistoren der oben genannten Art weisen innerhalb des Randbereichs gewöhnlicherweise Randelektrodenstrukturen oder Randleitungsstrukturen auf, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert sind. Die Randelektrodenstrukturen bzw. Randleitungsstrukturen dienen hierbei zur Kontaktierung bestimmter Teile innerhalb des Zellenfeldbereichs bzw. zur Ansteuerung des Zellenfeldbereichs. Ein Nachteil derartiger Transistoren ist, dass innerhalb des Randbereichs kapazitive Kopplungen zwischen dem im Drainbereich vorherrschenden Drainpotenzial und der Randelektrodenstruktur/Randleitungsstruktur auftreten können. Eine derartige Kopplung stört das innerhalb der Randelektrodenstruktur vorherrschende Potenzial bzw. innerhalb der Randleitungsstruktur geführte Signale. Dies kann bei Leistungstransistoren zu verzögertem Schaltverhalten und damit zu erhöhter Verlustleistung führen.Transistors of the above type usually have edge electrode structures or edge line structures within the edge region, which are arranged above the semiconductor body and electrically insulated from it. In this case, the edge electrode structures or edge line structures serve for contacting specific parts within the cell field area or for controlling the cell field area. A disadvantage of such transistors is that capacitive couplings can occur within the edge region between the drain potential prevailing in the drain region and the edge electrode structure / edge line structure. Such coupling interferes with the potential prevailing within the edge electrode structure or signals carried within the edge line structure. This can result in power transistors to delayed switching behavior and thus increased power dissipation.
Aus den Druckschriften
Die der Erfindung zugrunde liegende Aufgabe ist, ein Halbleiterbauteil mit einem Transistor anzugeben, mit dem dieser Nachteil umgangen werden kann.The object underlying the invention is to provide a semiconductor device with a transistor, with which this disadvantage can be avoided.
Zur Lösung dieser Aufgabe stellt die Erfindung Halbleiterbauteile gemäß den Patentansprüchen 1, 9 und 11 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.To achieve this object, the invention semiconductor components according to
Das Halbleiterbauelement weist einen Halbleiterkörper auf, in dem ein Zellenfeldbereich und ein Randbereich ausgebildet sind, wobei der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt beziehungsweise an diesen angrenzt. Im oberen Teil des Zellenfeldbereichs sind ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet. Innerhalb des Randbereichs ist eine erste Randelektrodenstruktur und/oder eine Randleitungsstruktur vorgesehen, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert sind. Unterhalb der ersten Randelektrodenstruktur und/oder Randleitungsstruktur ist innerhalb des Halbleiterkörpers eine Randtrenchstruktur vorgesehen, in die eine gegenüber dem Halbleiterkörper isolierte zweite Randelektrodenstruktur eingebettet ist. Die zweite Randelektrodenstruktur ist hierbei auf ein zwischen Drain- und Sourcepotenzial liegendes Potenzial gesetzt. Des Weiteren kann die Randelektrodenstruktur auf Sourcepotenzial liegen.The semiconductor component has a semiconductor body in which a cell field region and an edge region are formed, wherein the edge region at least partially surrounds or adjoins the cell field region. A source region is formed in the upper part of the cell field region, and a drain region is formed in the lower part of the cell field region. Within the edge region, a first edge electrode structure and / or an edge line structure is provided, which are arranged above the semiconductor body and electrically insulated from it. Below the first edge electrode structure and / or edge line structure, an edge trench structure is provided within the semiconductor body into which a second edge electrode structure isolated from the semiconductor body is embedded. The second edge electrode structure is set here to a potential lying between drain potential and source potential. Furthermore, the edge electrode structure can be at source potential.
Die erfindungsgemäß vorgesehene zweite Randelektrodenstruktur bewirkt eine Reduzierung der kapazitiven Kopplung zwischen dem Drainpotenzial und der ersten Randelektrodenstruktur/der Randleitungsstruktur, da durch die zweite Randelektrodenstruktur ein ”Herausdrängen” des elektrischen Felds aus dem von der zweiten Randtrenchstruktur durchsetzten Teil des Halbleiterkörperbereichs bewirkt werden kann.The inventively provided second edge electrode structure causes a reduction of the capacitive coupling between the drain potential and the first edge electrode structure / the edge line structure, as by the second edge electrode structure, a "pushing out" of the electric field from the second edge trench structure interspersed part of the semiconductor body region can be effected.
Der Transistor kann beispielsweise als Trenchtransistor ausgestaltet sein. In diesem Fall ist innerhalb des Zellenfeldbereichs eine Zellenfeldtrenchstruktur ausgebildet, in die eine Zellenfeldelektrodenstruktur eingebettet ist, die gegenüber dem Halbleiterkörper elektrisch isoliert ist und eine Gateelektrodenstruktur (im Chip) aufweist. Die Zellenfeldelektrodenstruktur kann hierbei eine Feldelektrodenstruktur aufweisen, die zumindest teilweise unterhalb der Gateelektrodenstruktur vorgesehen ist. Ein derartiger Trenchtransistor ist unter der Bezeichnung ”Feldplatten-Transistor” bekannt.The transistor can be configured, for example, as a trench transistor. In this case, a cell field trench structure is formed within the cell field region, in which a cell field electrode structure is embedded, which is electrically insulated from the semiconductor body and has a gate electrode structure (in the chip). In this case, the cell field electrode structure may have a field electrode structure which is provided at least partially below the gate electrode structure. Such a trench transistor is known as a "field plate transistor".
Die Randtrenchstruktur weist in einer bevorzugten Ausführungsform mehrere parallel zueinander verlaufende Randtrenches auf. Die Abmessungen der Randtrenches entsprechen hierbei vorzugsweise den Abmessungen der Zellenfeldtrenches oder fallen kleiner als die Abmessungen der Zellenfeldtrenches aus. Vorteil hierbei ist, dass die Randtrenches zusammen mit den Zellenfeldtrenches in einem gemeinsamen Prozessschritt herstellbar sind; zur Herstellung der Randtrenches ist kein eigener Prozessschritt notwendig.In a preferred embodiment, the edge trench structure has a plurality of edge trenches running parallel to one another. The dimensions of the edge trenches preferably correspond to the dimensions of the cell field trenches or are smaller than the dimensions of the cell field trenches. The advantage here is that the edge trenches can be produced together with the cell field trenches in a common process step; no separate process step is necessary to produce the edge trenches.
Vorzugsweise entsprechen die Abmessungen der Mesagebiete (die zwischen den Trenches befindlichen Gebiete des Halbleiterkörpers) zwischen den Randtrenches in etwa den Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches oder fallen kleiner als die Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches aus. Die Erfindung ist jedoch nicht hierauf beschränkt, d. h. die Abmessungen der Mesagebiete zwischen den Randtrenches können auch größer ausfallen als die Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches.Preferably, the dimensions of the mesa regions (the areas of the semiconductor body located between the trenches) between the boundary trenches correspond approximately to the dimensions of the mesa regions between the cell field trenches or less than the dimensions of the mesa regions between the cell field trenches. However, the invention is not limited thereto, i. H. the dimensions of the Mesagebiete between the border trenches may also be greater than the dimensions of the mesa areas between the cell field trenches.
In einer besonders bevorzugten Ausführungsform sind die Abmessungen der Mesagebiete zwischen den Randtrenches so bemessen, dass innerhalb der Mesagebiete vorhandene Ladungen im Sperrzustand vollständig aus den Mesagebieten ausgeräumt werden. Auf diese Art und Weise lässt sich eine besonders gute Absenkung der kapazitiven Kopplung zwischen Drainpotenzial und der ersten Randelektrodenstruktur/Randleitungsstruktur erzielen. Die Erfindung ist jedoch nicht hierauf beschränkt, d. h. die Abmessungen der Mesagebiete zwischen den Randtrenches können auch so ausfallen, dass innerhalb der Mesagebiete vorhandene Ladungen im Sperrzustand nicht vollständig aus den Mesagebieten ausgeräumt werden. Die erste Randelektrodenstruktur kann beispielsweise eine auf Gatepotenzial liegende Ringelektrode sein, die mit der Gateelektrodenstruktur elektrisch verbunden ist und zur Kontaktierung der Gateelektrodenstruktur bzw. zur Gleichverteilung des Gatepotenzials über die Gateelektrodenstruktur dient. In diesem Fall ist die erste Randelektrodenstruktur mit der Gateelektrodenstruktur elektrisch verbunden. In a particularly preferred embodiment, the dimensions of the Mesagebiete between the Randtrenches are such that existing within the Mesagebiete charges in the locked state are completely eliminated from the Mesagebieten. In this way, a particularly good reduction in the capacitive coupling between the drain potential and the first edge electrode structure / edge line structure can be achieved. However, the invention is not limited thereto, ie the dimensions of the Mesagebiete between the Randtrenches can also be such that existing within the Mesagebiete charges in the locked state are not completely eliminated from the Mesagebieten. The first edge electrode structure may, for example, be a ring electrode lying at gate potential, which is electrically connected to the gate electrode structure and serves for contacting the gate electrode structure or for uniform distribution of the gate potential via the gate electrode structure. In this case, the first edge electrode structure is electrically connected to the gate electrode structure.
Die Erfindung stellt des Weiteren einen Transistor bereit, der einen Halbleiterkörper des einen Leitungstyps aufweist, wobei in dem Halbleiterkörper ein Zellenfeldbereich und ein Randbereich ausgebildet sind, und der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt beziehungsweise an diesen angrenzt. Im oberen Teil des Zellenfeldbereichs ist ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet. Innerhalb des Randbereichs sind eine Randelektrodenstruktur und/oder Randleitungsstruktur vorgesehen, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert ist. Unterhalb der ersten Randelektrodenstruktur und/oder elektrischen Randleitungsstruktur ist innerhalb des Halbleiterkörpers eine Kompensationsstruktur des anderen Leitungstyps vorgesehen, die auf ein zwischen Drainpotenzial und Sourcepotenzial liegendes Potenzial gesetzt ist. Vorzugsweise liegt das Potenzial der Kompensationsstruktur auf Sourcepotenzial.The invention further provides a transistor having a semiconductor body of the one conductivity type, wherein in the semiconductor body, a cell array area and an edge area are formed, and the edge area at least partially surrounds or adjacent to the cell array area. A source region is formed in the upper part of the cell field region, and a drain region is formed in the lower part of the cell field region. Within the edge region, an edge electrode structure and / or edge line structure are provided, which is arranged above the semiconductor body and electrically insulated from it. Below the first edge electrode structure and / or electrical edge line structure, a compensation structure of the other line type is provided within the semiconductor body, which is set to a potential lying between drain potential and source potential. Preferably, the potential of the compensation structure is source potential.
Die Kompensationsstruktur hat einen ähnlichen Effekt wie die vorangehende zweite Randelektrodenstruktur: Im Sperrfall des Transistors werden im Bereich des Halbleiterkörpers, der unter der ersten Randelektrodenstruktur/Randleitungsstruktur vorgesehen ist, vorhandene Ladungsträger ausgeräumt; auf diese Art und Weise kann eine Absenkung der kapazitiven Kopplung zwischen Drainpotenzial und Randelektrodenstruktur/Randleitungsstruktur bewirkt werden.The compensation structure has a similar effect as the preceding second edge electrode structure: In the case of blocking of the transistor, existing charge carriers are removed in the region of the semiconductor body which is provided below the first edge electrode structure / edge line structure; In this way, a reduction in the capacitive coupling between the drain potential and the edge electrode structure / edge line structure can be effected.
Die Erfindung stellt in ihrer allgemeinsten Form ein Halbleiterbauteil mit einem auf variierendem Potenzial liegenden Halbleiterkörper des einen Leitungstyps bereit. Oberhalb des Halbleiterkörpers ist eine erste Elektrodenstruktur und/oder Leitungsstruktur vorgesehen, die gegenüber dem Halbleiterkörper elektrisch isoliert ist. Unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur (d. h. innerhalb des Halbleiterkörpers) ist eine Kompensationsstruktur des anderen Leitungstyps vorgesehen, die auf ein sich vom variierenden Potenzial des Halbleiterkörpers unterscheidendes Potenzial gesetzt ist. Alternativ bzw. zusätzlich ist eine unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur (d. h. innerhalb des Halbleiterkörpers) eine Randtrenchstruktur vorgesehen, in die eine gegenüber dem Halbleiterkörper isolierte zweite Elektrodenstruktur eingebettet ist. Das Potenzial der zweiten Elektrodenstruktur unterscheidet sich von dem variierenden Potenzial des Halbleiterkörpers.The invention, in its most general form, provides a semiconductor device having a semiconductor body of one conductivity type which is at varying potential. Above the semiconductor body, a first electrode structure and / or line structure is provided, which is electrically insulated from the semiconductor body. Below the first electrode structure and / or conduction structure (that is to say within the semiconductor body), a compensation structure of the other conduction type is provided, which is set to a potential which differs from the varying potential of the semiconductor body. Alternatively or additionally, an edge trench structure is provided below the first electrode structure and / or line structure (ie, within the semiconductor body) into which a second electrode structure isolated from the semiconductor body is embedded. The potential of the second electrode structure differs from the varying potential of the semiconductor body.
Das Potenzial der zweiten Elektrodenstruktur bzw. der Kompensationsstruktur ist vorzugsweise ein festes Potenzial, z. B. Massepotenzial.The potential of the second electrode structure or the compensation structure is preferably a fixed potential, for. B. ground potential.
Die Erfindung lässt sich auf beliebige Halbleiterbauteile anwenden, z. B. auf einen Speicherchip, Logikchip oder ein Leistungs-Halbleiterbauteil, wobei die Elektrodenstruktur und/oder Leitungsstruktur jeweils Teil entsprechender Speicherbereiche/Logikbereiche/Ansteuerbereiche ist.The invention can be applied to any semiconductor devices, for. B. on a memory chip, logic chip or a power semiconductor device, wherein the electrode structure and / or line structure is each part of corresponding memory areas / logic areas / drive areas.
Die Erfindung wird im Folgenden unter Bezugnahme auf die Figur in beispielsweiser Ausführungsform erläutert. Es zeigt:The invention will be explained below with reference to the figure in an exemplary embodiment. It shows:
Die Mesagebiete
In der folgenden Beschreibung sollen weitere Aspekte der Erfindung erläutert werden:
Bei aktuellen Power-MOSFETs (Metall-Oxid-Semiconductor-Feldeffekttransistor) wird neben einem möglichst geringen Durchlasswiderstand auch die Reduzierung der Gate-Drain-Rückwirkungskapazität immer wichtiger. Diese Kapazität ist wesentlich für dynamische Schaltverluste verantwortlich. Im aktiven Zellenfeld von Trenchtransistoren kann dies z. B. durch die Einführung einer Sourceelektrode unter der Gateelektrode realisiert werden. Durch die rasch fortschreitende Reduzierung des spezifischen Widerstandes von Technologiegeneration zu Technologiegeneration und des damit verbundenen Shrinks des Silizium-Chips gewinnt der Beitrag der Randkonstruktion an der gesamten Produkt-Rückwirkungskapazität immer mehr an Bedeutung. Aus diesem Grund muss bei Vorhandensein eines Gate-Randringes darauf geachtet werden, dass die kapazitive Ankopplung des Drainpotenzials an den Gate-Randring minimal wird. Im Folgenden wird gezeigt, wie dies ohne zusätzliche Lithografie-Maske auf einfache Art und Weise realisiert werden kann.In the following description, further aspects of the invention will be explained:
In current power MOSFETs (metal oxide semiconductor field effect transistor), in addition to the lowest possible on-resistance, the reduction of the gate-drain reaction capacity is becoming increasingly important. This capacity is significantly responsible for dynamic switching losses. In the active cell array of trench transistors this z. B. be realized by the introduction of a source electrode under the gate electrode. Due to the rapidly progressing reduction of the specific resistance from technology generation to technology generation and the associated shrinkage of the silicon chip, the contribution of the edge construction to the overall product reaction capacity becomes more and more important. For this reason, care must be taken in the presence of a gate edge ring that the capacitive coupling of the drain potential to the gate edge ring is minimal. The following shows how this can be realized in a simple manner without additional lithography mask.
Die Reduzierung der kapazitiven Ankopplung wird im Stand der Technik dadurch erzielt, dass die im Zellenfeld vorhandene Source-Poly-Elektrode mit Hilfe einer Lackmaske beim Rückätzen abgedeckt wird und als leitfähige, auf Sourcepotenzial liegende Zwischenschicht das im Substrat anliegende Drainpotenzial gegenüber des oben liegenden Gate-Ringes abschirmt. Nachteilig im Prozess wirkt sich hierbei die erhöhte Topologie und die lokal reduzierte ”open area” bei der Trenchätzung aus. Außerdem kann nicht auf Source-Poly-Lithografie verzichtet werden, selbst wenn dies aus Gründen einer intelligenten Ankontaktierung Metall-Source-Poly (”3-Masken-Prozess”) denkbar wäre.The reduction of the capacitive coupling is achieved in the prior art by covering the source poly electrode present in the cell array with the aid of a resist mask during back etching and as a conductive, source-lying intermediate layer, the drain potential present in the substrate with respect to the overhead gate electrode. Ringes shield. A disadvantage of the process is the increased topology and the locally reduced "open area" during the trench etching. In addition, source poly lithography can not be dispensed with, even if it would be conceivable for reasons of an intelligent metal-source poly ("3-mask process") contacting.
Erfindungsgemäß wird durch eng nebeneinander liegende Trenches, gefüllt mit dickem Feldoxid und leitfähigem Polysilizium (kontaktiert auf Sourcepotenzial), bei anliegender Drainspannung am Substrat im Silizium zwischen den Trenches das elektrische Feld herausgedrängt. Damit kann die kapazitive Kopplung zwischen Drain und Gatering (auf Zwischenoxid über den Trenches) erheblich reduziert werden. Diese Strukturen können ohne zusätzliche Masken (beim 3-Masken-Prozess nur durch Trench) hergestellt werden. Es ergeben sich keine Topologiestufen, die nachfolgende kritische lithografische Ebenen (z. B. Kontaktloch) negativ beeinflussen. Die lokale ”open area” beim Trenchätzen ist für Chip-Rand und aktives Zellenfeld vorzugsweise ngleich, was für eine stabile Plasma-Trench-Ätzung wünschenswert ist.According to the invention, the electric field is forced out of the silicon between the trenches by means of closely adjacent trenches filled with thick field oxide and conductive polysilicon (contacted with source potential) when the drain voltage is applied to the substrate in the silicon. Thus, the capacitive coupling between drain and gatering (on intermediate oxide over the trenches) can be significantly reduced. These structures can be produced without additional masks (in the 3-mask process only by trench). There are no topology levels that adversely affect subsequent critical lithographic levels (eg, contact hole). The local "open area" in the trench etching is preferably the same for the chip edge and the active cell field, which is desirable for a stable plasma trench etching.
Ein wesentlicher Aspekt der Erfindung ist demnach das Verwenden von dicht nebeneinander liegenden Trenches, die mit Sourceelektroden gefüllt sind, die durch eine laterale Feldplattenwirkung verhindern, dass das Drainpotenzial der Rückseite an die Oberfläche des Halbleiterkörpers gelangt. Dieser Effekt kann zur Abschirmung elektrischer Leitungen ausgenutzt werden.Accordingly, an essential aspect of the invention is the use of closely adjacent trenches, which are filled with source electrodes, which prevent a lateral field plate action, that the drain potential of the back surface comes to the surface of the semiconductor body. This effect can be exploited to shield electrical lines.
Die Erfindung kann beispielsweise im Zusammenhang mit Power-MOSFETS angewandt werden (siehe
Referenzen:References:
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US-Patent
US 6 690 062 B2 US Pat. No. 6,690,062 B2 -
Deutsche Patentanmeldung:
DE 10 2004 024 660 A1 DE 10 2004 024 660 A1
Claims (12)
Priority Applications (1)
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| DE102005028224.5A DE102005028224B4 (en) | 2005-06-17 | 2005-06-17 | Semiconductor device with a transistor |
Applications Claiming Priority (1)
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