DE102005028224A1 - Trench transistor, e.g. magnetoresistive transistor, for e.g. memory chip, has mesa region between marginal trenches, and marginal electrode structure set to potential lying between drain and source potentials, or to source potential - Google Patents

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Abstract

A transistor has a marginal trench structure below a marginal electrode structure and/or electrical marginal conducting structure. A mesa region (17) is provided between marginal trenches. A marginal electrode structure (16) isolated against a semiconductor body is embedded in the trench structure. The structure (16) is set to a potential, which lies between a drain potential and a source potential, or to the source potential. An independent claim is also included for a semiconductor component comprising a semiconductor body.

Description

Die Erfindung betrifft einen Transistor, der einen Halbleiterkörper aufweist, in dem ein Zellenfeldbereich und ein Randbereich ausgebildet sind, wobei der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt bzw. an diesen angrenzt, und wobei im oberen Teil des Zellenfeldbereichs ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet sind.The The invention relates to a transistor having a semiconductor body, in which a cell field area and an edge area are formed, wherein the edge region at least partially surrounds the cell field region surrounds and adjacent to, and wherein in the upper part of the cell array area a source region, and in the lower part of the cell array region, a drain region are formed.

Transistoren der oben genannten Art weisen innerhalb des Randbereichs gewöhnlicherweise Randelektrodenstrukturen oder Randleitungsstrukturen auf, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert sind. Die Randelektrodenstrukturen bzw. Randleitungsstrukturen dienen hierbei zur Kontaktierung bestimmter Teile innerhalb des Zellenfeldbereichs bzw. zur Ansteuerung des Zellenfeldbereichs. Ein Nachteil derartiger Transistoren ist, dass innerhalb des Randbereichs kapazitive Kopplungen zwischen dem im Drainbereich vorherrschenden Drainpotenzial und der Randelektrodenstruktur/Randleitungsstruktur auftreten können. Eine derartige Kopplung stört das innerhalb der Randelektrodenstruktur vorherrschende Potenzial bzw. innerhalb der Randleitungsstruktur geführte Signale. Dies kann bei Leistungstransistoren zu verzögertem Schaltverhalten und damit zu erhöhter Verlustleistung führen.transistors of the above type usually have edge electrode structures within the periphery or edge line structures disposed above the semiconductor body and opposite this are electrically isolated. The edge electrode structures or Boundary line structures serve to contact certain Parts within the cell field area or for controlling the Cell array area. A disadvantage of such transistors is that within the edge region capacitive couplings between the im Drain region prevailing drain potential and the edge electrode structure / edge line structure may occur. Such a coupling interferes the potential prevailing within the edge electrode structure or within the boundary line structure guided signals. This can be done Power transistors to delayed Switching behavior and thus increased Lead dissipation.

Die der Erfindung zugrunde liegende Aufgabe ist, einen Transistor anzugeben, mit dem dieser Nachteil umgangen werden kann.The The object underlying the invention is to provide a transistor, with this disadvantage can be avoided.

Zur Lösung dieser Aufgabe stellt die Erfindung Transistoren gemäß den Patentansprüchen 1, 10 und 12 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.to solution This object is achieved by the invention transistors according to claims 1, 10th and 12 ready. Advantageous embodiments or developments of the inventive concept can be found in the subclaims.

Der erfindungsgemäße Transistor weist einen Halbleiterkörper auf, in dem ein Zellenfeldbereich und ein Randbereich ausgebildet sind, wobei der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt beziehungsweise an diesen angrenzt. Im oberen Teil des Zellenfeldbereichs sind ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet. Innerhalb des Randbereichs ist eine erste Randelektrodenstruktur und/oder eine Randleitungsstruktur vorgesehen, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert sind. Unterhalb der ersten Randelektrodenstruktur und/oder Randleitungsstruktur ist innerhalb des Halbleiterkörpers eine Randtrenchstruktur vorgesehen, in die eine gegenüber dem Halbleiterkörper isolierte zweite Randelektrodenstruktur eingebettet ist. Die zweite Randelektrodenstruktur ist hierbei auf ein zwischen Drain- und Sourcepotenzial liegendes Potenzial gesetzt. Des Weiteren kann die Randelektrodenstruktur auf Sourcepotenzial liegen.Of the inventive transistor has a semiconductor body in which a cell array area and a peripheral area are formed with the edge region at least partially surrounding the cell field region surrounds or adjacent to this. In the upper part of the cell field area are a source area, and in the lower part of the cell array area a drain region is formed. Within the border area is a first edge electrode structure and / or an edge line structure provided, which are arranged above the semiconductor body and opposite to this are electrically isolated. Below the first edge electrode structure and / or edge line structure is an edge trench structure within the semiconductor body provided, in the one opposite the semiconductor body isolated second edge electrode structure is embedded. The second Edge electrode structure is here on a between drain and source potential lying potential. Furthermore, the edge electrode structure on source potential.

Die erfindungsgemäß vorgesehene zweite Randelektrodenstruktur bewirkt eine Reduzierung der kapazitiven Kopplung zwischen dem Drainpotenzial und der ersten Randelektrodenstruktur/der Randleitungsstruktur, da durch die zweite Randelektrodenstruktur ein "Herausdrängen" des elektrischen Felds aus dem von der zweiten Randtrenchstruktur durchsetzten Teil des Halbleiterkörperbereichs bewirkt werden kann.The provided according to the invention second edge electrode structure causes a reduction of the capacitive Coupling between the drain potential and the first edge electrode structure / the edge line structure, since by the second edge electrode structure a "pushing out" of the electric field from the of the second edge trench structure penetrated part of the semiconductor body region can be effected.

Der Transistor kann beispielsweise als Trenchtransistor ausgestaltet sein. In diesem Fall ist innerhalb des Zellenfeldbereichs eine Zellenfeldtrenchstruktur ausgebildet, in die eine Zellenfeldelektrodenstruktur eingebettet ist, die gegenüber dem Halbleiterkörper elektrisch isoliert ist und eine Gateelektrodenstruktur (im Chip) aufweist. Die Zellenfeldelektrodenstruktur kann hierbei eine Feldelektrodenstruktur aufweisen, die zumindest teilweise unterhalb der Gateelektrodenstruktur vorgesehen ist. Ein derartiger Trenchtransistor ist unter der Bezeichnung "Feldplatten-Transistor" bekannt.Of the Transistor, for example, designed as a trench transistor be. In this case, within the cell array area is a cell field trench structure formed in which a cell array electrode structure embedded is that opposite the semiconductor body is electrically isolated and a gate electrode structure (in the chip) having. The cell field electrode structure here may be a field electrode structure at least partially below the gate electrode structure is provided. Such a trench transistor is known as a "field plate transistor".

Die Randtrenchstruktur weist in einer bevorzugten Ausführungsform mehrere parallel zueinander verlaufende Randtrenches auf. Die Abmessungen der Randtrenches entsprechen hierbei vorzugsweise den Abmessungen der Zellenfeldtrenches oder fallen kleiner als die Abmessungen der Zellenfeldtrenches aus. Vorteil hierbei ist, dass die Randtrenches zusammen mit den Zellenfeldtrenches in einem gemeinsamen Prozessschritt herstellbar sind; zur Herstellung der Randtrenches ist kein eigener Prozessschritt notwendig.The Edge trench structure has in a preferred embodiment several mutually parallel edge trenches. The dimensions The border trenches here preferably correspond to the dimensions the cell field trenches or fall smaller than the dimensions of Cell field trenches. Advantage here is that the border trenches together with the cell field trenches in a common process step can be produced; for the production of border trenches is not a separate process step necessary.

Vorzugsweise entsprechen die Abmessungen der Mesagebiete (die zwischen den Trenches befindlichen Gebiete des Halbleiterkörpers) zwischen den Randtrenches in etwa den Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches oder fallen kleiner als die Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches aus. Die Erfindung ist jedoch nicht hierauf beschränkt, d. h. die Abmessungen der Mesagebiete zwischen den Randtrenches können auch größer ausfallen als die Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches.Preferably correspond to the dimensions of the Mesagebiete (located between the trenches Regions of the semiconductor body) between the marginal trenches in approximately the dimensions of the Mesagebiete between the cell field trenches or fall smaller than the dimensions the mesa area is between the cell field trenches. The invention but is not limited to this d. H. the dimensions of the Mesagebiete between the border trenches can also bigger as the dimensions of the mesa areas between the cell field trenches.

In einer besonders bevorzugten Ausführungsform sind die Abmessungen der Mesagebiete zwischen den Randtrenches so bemessen, dass innerhalb der Mesagebiete vorhandene Ladungen im Sperrzustand vollständig aus den Mesagebieten ausgeräumt werden. Auf diese Art und Weise lässt sich eine besonders gute Absenkung der kapazitiven Kopplung zwischen Drainpotenzial und der ersten Randelektrodenstruktur/Randleitungsstruktur erzielen. Die Erfindung ist jedoch nicht hierauf beschränkt, d. h. die Abmessungen der Mesagebiete zwischen den Randtrenches können auch so ausfallen, dass innerhalb der Mesagebiete vorhandene Ladungen im Sperrzustand nicht vollständig aus den Mesagebieten ausgeräumt werden. Die erste Randelektrodenstruktur kann beispielsweise eine auf Gatepotenzial liegende Ringelektrode sein, die mit der Gateelektrodenstruktur elektrisch verbunden ist und zur Kontaktierung der Gateelektrodenstruktur bzw. zur Gleichverteilung des Gatepotenzials über die Gateelektrodenstruktur dient. In diesem Fall ist die erste Randelektrodenstruktur mit der Gateelektrodenstruktur elektrisch verbunden.In a particularly preferred embodiment, the dimensions of the Mesagebiete between the Randtrenches are such that within the Mesagebiete existing charges in the off state completely from the Mesagebieten be vacated. In this way, a particularly good reduction in the capacitive coupling between the drain potential and the first edge electrode structure / edge line structure can be achieved. However, the invention is not limited thereto, ie the dimensions of the Mesagebiete between the Randtrenches can also be such that existing within the Mesagebiete charges in the locked state are not completely eliminated from the Mesagebieten. The first edge electrode structure may, for example, be a ring electrode lying at gate potential, which is electrically connected to the gate electrode structure and serves for contacting the gate electrode structure or for uniform distribution of the gate potential via the gate electrode structure. In this case, the first edge electrode structure is electrically connected to the gate electrode structure.

Die Erfindung stellt des Weiteren einen Transistor bereit, der einen Halbleiterkörper des einen Leitungstyps aufweist, wobei in dem Halbleiterkörper ein Zellenfeldbereich und ein Randbereich ausgebildet sind, und der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt beziehungsweise an diesen angrenzt. Im oberen Teil des Zellenfeldbereichs ist ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet. Innerhalb des Randbereichs sind eine Randelektrodenstruktur und/oder Randleitungsstruktur vorgesehen, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert ist. Unterhalb der ersten Randelektrodenstruktur und/oder elektrischen Randleitungsstruktur ist innerhalb des Halbleiterkörpers eine Kompensationsstruktur des anderen Leitungstyps vorgesehen, die auf ein zwischen Drainpotenzial und Sourcepotenzial liegendes Potenzial gesetzt ist. Vorzugsweise liegt das Potenzial der Kompensationsstruktur auf Sourcepotenzial.The The invention further provides a transistor comprising a Semiconductor body of the one conductivity type, wherein in the semiconductor body a Cell array area and a peripheral area are formed, and the Edge area surrounds the cell array area at least partially or adjacent to these. In the upper part of the cell field area is a Source area, and in the lower part of the cell array area, a drain area educated. Within the edge region are an edge electrode structure and / or edge line structure, which is arranged above the semiconductor body and across from this is electrically isolated. Below the first edge electrode structure and / or electrical peripheral line structure is within the semiconductor body one Compensation structure of the other type of line provided on a potential between drain potential and source potential is set. Preferably, the potential of the compensation structure lies on source potential.

Die Kompensationsstruktur hat einen ähnlichen Effekt wie die vorangehende zweite Randelektrodenstruktur: Im Sperrfall des Transistors werden im Bereich des Halbleiterkörpers, der unter der ersten Randelektrodenstruktur/Randleitungsstruktur vorgesehen ist, vorhandene Ladungsträger ausgeräumt; auf diese Art und Weise kann eine Absenkung der kapazitiven Kopplung zwischen Drainpotenzial und Randelektrodenstruktur/Randleitungsstruktur bewirkt werden.The Compensation structure has a similar Effect like the previous second edge electrode structure: in the blocking case of the transistor are in the region of the semiconductor body, the provided under the first edge electrode structure / edge line structure is, existing charge carriers dispelled; on This way can lower the capacitive coupling between drain potential and edge electrode structure / edge line structure be effected.

Die Erfindung stellt in ihrer allgemeinsten Form ein Halbleiterbauteil mit einem auf variierendem Potenzial liegenden Halbleiterkörper des einen Leitungstyps bereit. Oberhalb des Halbleiterkörpers ist eine erste Elektrodenstruktur und/oder Leitungsstruktur vorgesehen, die gegenüber dem Halbleiterkörper elektrisch isoliert ist. Unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur (d. h. innerhalb des Halbleiterkörpers) ist eine Kompensationsstruktur des anderen Leitungstyps vorgesehen, die auf ein sich vom variierenden Potenzial des Halbleiterkörpers unterscheidendes Potenzial gesetzt ist. Alternativ bzw. zusätzlich ist eine unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur (d. h. innerhalb des Halbleiterkörpers) eine Randtrenchstruktur vorgesehen, in die eine gegenüber dem Halbleiterkörper isolierte zweite Elektrodenstruktur eingebettet ist. Das Potenzial der zweiten Elektrodenstruktur unterscheidet sich von dem variierenden Potenzial des Halbleiterkörpers.The The invention in its most general form constitutes a semiconductor device with a lying on varying potential semiconductor body of the a line type ready. Above the semiconductor body is a first electrode structure and / or line structure is provided, the opposite the semiconductor body is electrically isolated. Below the first electrode structure and / or line structure (i.e., within the semiconductor body) provided a compensation structure of the other conductivity type, the to a different from the varying potential of the semiconductor body Potential is set. Alternatively or additionally, one below the first electrode structure and / or conduction structure (i.e., within the semiconductor body) an edge trench structure is provided into which one is insulated from the semiconductor body embedded second electrode structure. The potential of the second Electrode structure differs from the varying potential of the semiconductor body.

Das Potenzial der zweiten Elektrodenstruktur bzw. der Kompensationsstruktur ist vorzugsweise ein festes Potenzial, z. B. Massepotenzial.The Potential of the second electrode structure or the compensation structure is preferably a fixed potential, e.g. B. ground potential.

Die Erfindung lässt sich auf beliebige Halbleiterbauteile anwenden, z. B. auf einen Speicherchip, Logikchip oder ein Leistungs-Halbleiterbauteil, wobei die Elektrodenstruktur und/oder Leitungsstruktur jeweils Teil entsprechender Speicherbereiche/Logikbereiche/Ansteuerbereiche ist.The Invention leaves to apply to any semiconductor devices, eg. B. on one Memory chip, logic chip or a power semiconductor device, wherein the Electrode structure and / or line structure each part corresponding Memory areas / Logic areas / Control areas.

Die Erfindung wird im Folgenden unter Bezugnahme auf die Figur in beispielsweiser Ausführungsform erläutert. Es zeigt:The Invention will in the following with reference to the figure in beispielsweiser embodiment explained. It shows:

1 ein Ausschnitts einer bevorzugten Ausführungsform des erfindungsgemäßen Transistors in Querschnittsdarstellung. 1 a section of a preferred embodiment of the transistor according to the invention in cross-sectional view.

1 zeigt einen Trenchtransistor 1, der einen Halbleiterkörper 2 aufweist, in dem ein Zellenfeldbereich 3 sowie ein Randbereich 4 ausgebildet sind. Der Randbereich 4 umgibt den Zellenfeldbereich 3. Im oberen Teil des Zellenfeldbereichs 3 ist ein Sourcebereich 5, und im unteren Bereich des Zellenfeldbereichs 3 ein Drainbereich 6 ausgebildet. Innerhalb des Zellenfeldbereichs 3 ist eine Zellenfeldtrenchstruktur 7 vorgesehen, in die eine Zellenfeldelektrodenstruktur eingebettet ist, die gegenüber dem Halbleiterkörper 2 mittels einer ersten und zweiten Isolationsschicht 91 und 92 elektrisch isoliert ist. Die Zellenfeldelektrodenstruktur 8 weist eine Gateelektrodenstruktur 10 sowie eine Feldelektrodenstruktur 11 auf, die voneinander durch eine Isolationsschicht 12 elektrisch isoliert werden. Innerhalb des Randbereichs 3 ist eine Randelektrodenstruktur 13 (Gate-Randring) vorgesehen, die oberhalb des Halbleiterkörpers 2 angeordnet ist und gegenüber diesem mittels einer Isolationsschicht 14 elektrisch isoliert ist. Unterhalb der Randelektrodenstruktur 13 ist eine Randtrenchstruktur 15 vorgesehen, die in dieser Ausführungsform aus mehreren parallel zueinander verlaufenden Randtrenches besteht. In die Randtrenchstruktur 15 ist eine mittels der Isolationsschichten 91 und 92 gegenüber dem Halbleiterkörper 2 elektrisch isolierte Randelektrodenstruktur 16 eingebettet, deren Potenzial auf Sourcepotenzial liegt. 1 shows a trench transistor 1 , which is a semiconductor body 2 in which a cell array area 3 as well as a border area 4 are formed. The border area 4 surrounds the cell field area 3 , In the upper part of the cell field area 3 is a source area 5 , and at the bottom of the cell field area 3 a drain area 6 educated. Within the cell field area 3 is a cell field trench structure 7 is provided, in which a cell field electrode structure is embedded, which is opposite to the semiconductor body 2 by means of a first and second insulation layer 9 1 and 9 2 is electrically isolated. The cell field electrode structure 8th has a gate electrode structure 10 and a field electrode structure 11 on, separated from each other by an insulating layer 12 be electrically isolated. Within the border area 3 is an edge electrode structure 13 (Gate edge ring) provided above the semiconductor body 2 is arranged and opposite to this by means of an insulating layer 14 is electrically isolated. Below the edge electrode structure 13 is an edge trench structure 15 provided, which consists in this embodiment of a plurality of mutually parallel edge trenches. In the marginal trench structure 15 is one by means of the insulation layers 9 1 and 9 2 opposite to the semiconductor body 2 electrically insulated edge electrode structure 16 a prayer whose potential lies in source potential.

Die Mesagebiete 17 zwischen den Randtrenches sind so ausgestaltet, dass im Sperrfall des Trenchtransistors 1 eine vollständige Ausräumung von innerhalb der Mesagebiete 17 vorhandenen Ladungsträgern bewirkt werden kann. Hierdurch kann eine optimale Reduzierung der Kopplung zwischen der Randelektrodenstruktur 13 und des innerhalb des Drainbereichs 6 vorherrschenden Drainpotenzials bewirkt werden.The Mesagebiete 17 between the boundary trenches are designed so that in the blocking case of the trench transistor 1 a complete evacuation from within the mesa areas 17 existing charge carriers can be effected. This allows an optimal reduction of the coupling between the edge electrode structure 13 and within the drain region 6 predominant drain potentials are effected.

In der folgenden Beschreibung sollen weitere Aspekte der Erfindung erläutert werden:
Bei aktuellen Power-MOSFETs (Metall-Oxid-Semiconductor-Feldeffekttransistor) wird neben einem möglichst geringen Durchlasswiderstand auch die Reduzierung der Gate-Drain-Rückwirkungskapazität immer wichtiger. Diese Kapazität ist wesentlich für dynamische Schaltverluste verantwortlich. Im aktiven Zellenfeld von Trenchtransistoren kann dies z. B. durch die Einführung einer Sourceelektrode unter der Gateelektrode realisiert werden. Durch die rasch fortschreitende Reduzierung des spezifischen Widerstandes von Technologiegeneration zu Technologiegeneration und des damit verbundenen Shrinks des Silizium-Chips gewinnt der Beitrag der Randkonstruktion an der gesamten Produkt-Rückwirkungskapazität immer mehr an Bedeutung. Aus diesem Grund muss bei Vorhandensein eines Gate-Randringes darauf geachtet werden, dass die kapazitive Ankopplung des Drainpotenzials an den Gate-Randring minimal wird. Im Folgenden wird gezeigt, wie dies ohne zusätzliche Lithografie-Maske auf einfache Art und Weise realisiert werden kann.In the following description, further aspects of the invention will be explained:
In current power MOSFETs (metal oxide semiconductor field effect transistor), in addition to the lowest possible on-resistance, the reduction of the gate-drain reaction capacity is becoming increasingly important. This capacity is significantly responsible for dynamic switching losses. In the active cell array of trench transistors this z. B. be realized by the introduction of a source electrode under the gate electrode. Due to the rapidly progressing reduction of the specific resistance from technology generation to technology generation and the associated shrinkage of the silicon chip, the contribution of the edge construction to the overall product reaction capacity becomes more and more important. For this reason, care must be taken in the presence of a gate edge ring that the capacitive coupling of the drain potential to the gate edge ring is minimal. The following shows how this can be realized in a simple manner without additional lithography mask.

Die Reduzierung der kapazitiven Ankopplung wird im Stand der technik dadurch erzielt, dass die im Zellenfeld vorhandene Source-Poly-Elektrode mit Hilfe einer Lackmaske beim Rückätzen abgedeckt wird und als leitfähige, auf Sourcepotenzial liegende Zwischenschicht das im Substrat anliegende Drainpotenzial gegenüber des oben liegenden Gate-Ringes abschirmt. Nachteilig im Prozess wirkt sich hierbei die erhöhte Topologie und die lokal reduzierte "open area" bei der Trenchätzung aus. Außerdem kann nicht auf Source-Poly-Lithografie verzichtet werden, selbst wenn dies aus Gründen einer intelligenten Ankontaktierung Metall-Source-Poly ("3-Masken-Prozess")denkbar wäre.The Reduction of the capacitive coupling is in the prior art achieved in that the present in the cell array source poly electrode with Help of a resist mask covered when re-etching becomes and as conductive, intermediate potential lying on the source potential, the voltage applied to the substrate in the drain potential across from shields the overhead gate ring. Disadvantageous in the process this affects the increased Topology and the locally reduced "open area" at the Trenchätzung. In addition, can not to be waived on source poly lithography, even if for reasons a smart Ankontaktierung metal source poly ("3-mask process") would be conceivable.

Erfindungsgemäß wird durch eng nebeneinander liegende Trenches, gefüllt mit dickem Feldoxid und leitfähigem Polysilizium (kontaktiert auf Sourcepotenzial), bei anliegender Drainspannung am Substrat im Silizium zwischen den Trenches das elektrische Feld herausgedrängt. Damit kann die kapazitive Kopplung zwischen Drain und Gatering (auf Zwischenoxid über den Trenches) erheblich reduziert werden. Diese Strukturen können ohne zusätzliche Masken (beim 3-Masken-Prozess nur durch Trench) hergestellt werden. Es ergeben sich keine Topologiestufen, die nachfolgende kritische lithografische Ebenen (z. B. Kontaktloch) negativ beeinflussen. Die lokale "open area" beim Trenchätzen ist für Chip-Rand und aktives Zellenfeld vorzugsweise ngleich, was für eine stabile Plasma-Trench-Ätzung wünschenswert ist.According to the invention close to each other trenches, filled with thick field oxide and conductive Polysilicon (contacted on source potential), adjacent Drain voltage at the substrate in silicon between the trenches the pushed out electric field. Thus, the capacitive coupling between drain and gatering (on Intermediate oxide over the trenches) are significantly reduced. These structures can be without additional masks (in the 3-mask process only by trench) are produced. It there are no topology levels, the subsequent critical lithographic Affect levels (eg contact hole) negatively. The local "open area" when trenching is for chip edge and active cell array is preferably equal, which is desirable for a stable plasma trench etching.

Ein wesentlicher Aspekt der Erfindung ist demnach das Verwenden von dicht nebeneinander liegenden Trenches, die mit Sourceelektroden gefüllt sind, die durch eine laterale Feldplattenwirkung verhindern, dass das Drainpotenzial der Rückseite an die Oberfläche des Halbleiterkörpers gelangt. Dieser Effekt kann zur Abschirmung elektrischer Leitungen ausgenutzt werden.One The essential aspect of the invention is accordingly the use of close to each other lying trenches, with source electrodes are filled, which prevent by a lateral Feldplattenwirkung that Drain potential of the back to the surface of the semiconductor body arrives. This effect can be exploited to shield electrical lines become.

Die Erfindung kann beispielsweise im Zusammenhang mit Power-MOSFETS angewandt werden (siehe 1): Erzielt wird eine Verringerung der kapazitiven Kopplung Drainpotenzial-zu-Gatering. Die Erfindung kann beispielsweise im Zusammenhang mit SMART Power/Logik (vorzugsweise bei Technologien, die einen Trench verwenden) angewandt werden: Erzielt wird eine Abschirmung des Übersprechverhaltens Substrat-Logikleitung an der Halbleiterkörper-Oberfläche. Bei CoolMOSTM-Technologien ist auch eine p-/n-Säulenstruktur in der Epi-Schicht möglich, die durch das Kompensationsprinzip das Drainpotenzial vom Metall-Gatering auf Zwischenoxid abschirmt.The invention can be used, for example, in connection with power MOSFETs (see 1 ): A reduction of the capacitive coupling drain potential to gatering is achieved. The invention may be used, for example, in the context of SMART power / logic (preferably in technologies using a trench): Shielding of the crosstalk behavior of the substrate logic line at the semiconductor body surface is achieved. With CoolMOS TM technologies, a p / n column structure is also possible in the epi-layer, which shields the drain potential from metal-gatering to intermediate oxide by means of the compensation principle.

Referenzen:References:

  • US-Patent US 6,690,062 B2 ,US Patent US 6,690,062 B2 .
  • Deutsche Patentanmeldung: 10 2004 024 660.2German patent application: 10 2004 024 660.2

11
Transistortransistor
22
HalbleiterköperSemiconductor body
33
ZellenfeldbereichCell array region
44
Randbereichborder area
55
Sourcebereichsource region
66
Drainbereichdrain region
77
ZellenfeldtrenchstrukturCell array trench structure
88th
ZellenfeldelektrodenstrukturCell array electrode structure
99
Isolationsschichtinsulation layer
1010
GateelektrodenstrukturGate electrode structure
1111
FeldelektrodenstrukturField electrode structure
1212
Isolationsschichtinsulation layer
1313
RandelektrodenstrukturEdge electrode structure
1414
Isolationsschichtinsulation layer
1515
RandtrenchstrukturEdge trench structure
1616
RandelektrodenstrukturEdge electrode structure
1717
Mesagebietmesa region

Claims (14)

Transistor (1), mit einem Halbleiterkörper (2), in dem ein Zellenfeldbereich (3) und ein Randbereich (4) ausgebildet sind, wobei der Randbereich (4) den Zellenfeldbereich (3) wenigstens teilweise umgibt beziehungsweise an diesen angrenzt, und wobei – im oberen Teil des Zellenfeldbereichs (3) ein Sourcebereich (5), und im unteren Teil des Zellenfeldbereichs (3) ein Drainbereich (6) ausgebildet sind, und – innerhalb des Randbereichs (4) eine erste Randelektrodenstruktur (13) und/oder elektrische Randleitungsstruktur vorgesehen ist, die oberhalb des Halbleiterkörpers (2) angeordnet und gegenüber diesem elektrisch isoliert ist, dadurch gekennzeichnet, dass unterhalb der ersten Randelektrodenstruktur (13) und/oder elektrischen Randleitungsstruktur innerhalb des Halbleiterkörpers (2) eine Randtrenchstruktur (15) vorgesehen ist, in die eine gegenüber dem Halbleiterkörper (2) isolierte zweite Randelektrodenstruktur (16) eingebettet ist, wobei die zweite Randelektrodenstruktur (16) auf ein zwischen Drainpotenzial und Sourcepotenzial liegendes Potenzial oder auf Sourcepotenzial gesetzt ist.Transistor ( 1 ), with a semiconductor body ( 2 ), in which a cell field area ( 3 ) and a border area ( 4 ) are formed, wherein the edge region ( 4 ) the cell field area ( 3 ) at least partially surrounds or adjoins, and wherein - in the upper part of the cell field region ( 3 ) a source area ( 5 ), and in the lower part of the cell field area ( 3 ) a drain region ( 6 ) are formed, and - within the edge region ( 4 ) a first edge electrode structure ( 13 ) and / or electrical edge line structure is provided, which above the semiconductor body ( 2 ) and electrically insulated from it, characterized in that below the first edge electrode structure ( 13 ) and / or electrical edge line structure within the semiconductor body ( 2 ) an edge trench structure ( 15 ) is provided, in which one with respect to the semiconductor body ( 2 ) isolated second edge electrode structure ( 16 ), wherein the second edge electrode structure ( 16 ) is set to a potential lying between drain potential and source potential or to source potential. Transistor (1) nach Anspruch 1, dadurch gekennzeichnet, dass der Transistor ein Trenchtransistor ist, wobei innerhalb des Zellenfeldbereichs (3) eine Zellenfeldtrenchstruktur (7) ausgebildet ist, in die eine Zellenfeldelektrodenstruktur (8) eingebettet ist, die gegenüber dem Halbleiterkörper (2) elektrisch isoliert ist und eine Gateelektrodenstruktur (10) aufweist.Transistor ( 1 ) according to claim 1, characterized in that the transistor is a trench transistor, wherein within the cell field region ( 3 ) a cell field trench structure ( 7 ) into which a cell field electrode structure ( 8th ) which is opposite to the semiconductor body ( 2 ) is electrically isolated and a gate electrode structure ( 10 ) having. Transistor (1) nach Anspruch 2, dadurch gekennzeichnet, dass die Zellenfeldelektrodenstruktur (8) eine Feldelektrodenstruktur (11) aufweist, die unterhalb der Gateelektrodenstruktur (10) vorgesehen ist.Transistor ( 1 ) according to claim 2, characterized in that the cell field electrode structure ( 8th ) a field electrode structure ( 11 ), which below the gate electrode structure ( 10 ) is provided. Transistor (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Randtrenchstruktur (15) mehrere im Wesentlichen parallel zueinander verlaufende Randtrenches aufweist.Transistor ( 1 ) according to one of claims 1 to 3, characterized in that the edge trench structure ( 15 ) has a plurality of substantially parallel edge trenches. Transistor (1) nach Anspruch 4, dadurch gekennzeichnet, dass die Abmessungen der Randtrenches (15) in etwa den Abmessungen der Zellenfeldtrenches (7) entsprechen oder kleiner als die Abmessungen von Zellenfeldtrenches (7) sind.Transistor ( 1 ) according to claim 4, characterized in that the dimensions of the edge trenches ( 15 ) in approximately the dimensions of the cell field trenches ( 7 ) or smaller than the dimensions of cell field trenches ( 7 ) are. Transistor (1) nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Abmessungen der Mesagebiete (17) zwischen den Randtrenches (15) in etwa den Abmessungen der Mesagebiete zwischen den Zellenfeldtrenches (7) entsprechen oder kleiner als die Abmessungen der Mesagebiete (17) zwischen den Zellenfeldtrenches (7) sind.Transistor ( 1 ) according to claim 3 or 4, characterized in that the dimensions of the Mesagebiete ( 17 ) between the border trenches ( 15 ) in approximately the dimensions of the Mesagebiete between the cell field trenches ( 7 ) or smaller than the dimensions of the mesa regions ( 17 ) between the cell field trenches ( 7 ) are. Transistor (1) nach Anspruch 6, dadurch gekennzeichnet, dass die Abmessungen der Mesagebiete (17) zwischen den Randtrenches (15) so bemessen ist, dass innerhalb der Mesagebiete (17) vorhandene Ladungen im Sperrzustand vollständig aus den Mesagebieten (17) ausgeräumt werden.Transistor ( 1 ) according to claim 6, characterized in that the dimensions of the Mesagebiete ( 17 ) between the border trenches ( 15 ) is dimensioned so that within the Mesagebiete ( 17 ) existing charges in the blocking state completely from the Mesagebieten ( 17 ) are cleared. Transistor (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Randelektrodenstruktur (15) eine auf Gatepotenzial liegende Ringelektrode (13) ist, die mit der Gateelektrodenstruktur (10) elektrisch verbunden ist.Transistor ( 1 ) according to one of claims 1 to 7, characterized in that the edge electrode structure ( 15 ) a ring electrode lying at gate potential ( 13 ) which is connected to the gate electrode structure ( 10 ) is electrically connected. Transistor (1) nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die Randelektrodenstruktur (13) mit der Gateelektrodenstruktur (10) elektrisch verbunden ist.Transistor ( 1 ) according to one of claims 2 to 8, characterized in that the edge electrode structure ( 13 ) with the gate electrode structure ( 10 ) is electrically connected. Transistor, mit einem Halbleiterkörper des einen Leitungstyps, in dem ein Zellenfeldbereich und ein Randbereich ausgebildet sind, wobei der Randbereich den Zellenfeldbereich wenigstens teilweise umgibt beziehungsweise an diesen angrenzt, – wobei im oberen Teil des Zellenfeldbereichs ein Sourcebereich, und im unteren Teil des Zellenfeldbereichs ein Drainbereich ausgebildet sind, und – wobei innerhalb des Randbereichs eine erste Randelektrodenstruktur und/oder Randleitungsstruktur vorgesehen ist, die oberhalb des Halbleiterkörpers angeordnet und gegenüber diesem elektrisch isoliert ist, dadurch gekennzeichnet, dass unterhalb der ersten Randelektrodenstruktur und/oder Randleitungsstruktur innerhalb des Halbleiterkörpers eine Kompensationsstruktur des anderen Leitungstyps vorgesehen ist, die auf ein zwischen Drainpotenzial und Sourcepotenzial liegendes Potenzial gesetzt ist.Transistor, with a semiconductor body of the a type of line in which a cell field area and a border area are formed, wherein the edge region of the cell field area at least partially surrounds or adjoins - in which in the upper part of the cell field area a source area, and in the formed a lower portion of the cell field region, a drain region are and - in which within the edge region, a first edge electrode structure and / or Edge line structure is provided, which is arranged above the semiconductor body and opposite this is electrically isolated, characterized, that below the first edge electrode structure and / or edge line structure within the semiconductor body a compensation structure of the other conductivity type is provided, which is at a level between drain potential and source potential Potential is set. Transistor nach Anspruch 10, dadurch gekennzeichnet, dass die Kompensationsstruktur auf Sourcepotenzial gesetzt ist.Transistor according to Claim 10, characterized that the compensation structure is set to source potential. Halbleiterbauteil, mit einem auf variierendem Potenzial liegenden Halbleiterkörper des einen Leitungstyps, oberhalb dessen eine erste Elektrodenstruktur und/oder Leitungsstruktur vorgesehen ist, die gegenüber dem Halbleiterkörper elektrisch isoliert ist, dadurch gekennzeichnet, – dass unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur, innerhalb des Halbleiterkörpers, eine Kompensationsstruktur des anderen Leitungstyps vorgesehen ist, die auf ein sich vom variierenden Potenzial des Halbleiterkörpers unterscheidendes Potenzial gesetzt ist, und/oder – dass unterhalb der ersten Elektrodenstruktur und/oder Leitungsstruktur, innerhalb des Halbleiterkörpers, eine Randtrenchstruktur (15) vorgesehen ist, in die eine gegenüber dem Halbleiterkörper (2) isolierte zweite Elektrodenstruktur (16) eingebettet ist, die auf ein sich vom variierenden Potenzial des Halbleiterkörpers unterscheidendes Potenzial gesetzt ist.Semiconductor component, having a lying on varying potential semiconductor body of a conductivity type, above which a first electrode structure and / or conduction structure is provided, which is electrically insulated from the semiconductor body, characterized in that - below the first electrode structure and / or conduction structure, within the semiconductor body a compensation structure of the other conduction type is provided, which is set to a potential that differs from the varying potential of the semiconductor body, and / or that an edge trench structure (below the first electrode structure and / or conduction structure, within the semiconductor body) 15 ) is provided, in which one with respect to the semiconductor body ( 2 ) isolated second electrode structure ( 16 ), which is set to a potential different from the varying potential of the semiconductor body. Halbleiterbauteil nach Anspruch 12, dadurch gekennzeichnet, dass das Potenzial der zweiten Elektrodenstruktur bzw. der Kompensationsstruktur ein festes Potenzial, insbesondere Massepotenzial, ist.Semiconductor component according to Claim 12, characterized that the potential of the second electrode structure or the compensation structure fixed potential, in particular mass potential, is. Halbleiterbauteil nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass Halbleiterbauteil ein Speicherchip, Logikchip oder ein Leistungs-Halbleiterbauteil ist, und die Elektrodenstruktur und/oder Leitungsstruktur Teil entsprechender Speicherbereiche/Logikbereiche/Ansteuerbereiche ist.Semiconductor component according to claim 12 or 13, characterized characterized in that the semiconductor device is a memory chip, logic chip or a power semiconductor device, and the electrode structure and / or line structure part of corresponding memory areas / logic areas / control areas is.
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