Die
Erfindung betrifft ein synchrones Speicherbauteil, ein Speichersystem
sowie ein Betriebsverfahren für
ein synchrones Speicherbauteil.The
The invention relates to a synchronous memory device, a memory system
and an operating procedure for
a synchronous memory device.
Dynamische
Speicherbauelemente mit wahlfreiem Zugriff, abgekürzt als
DRAM-Bauelemente bzw. DRAM-Bauteile bezeichnet, sind allgemein bekannt
und finden sich üblicherweise
in digitalen Systemen, die einen digitalen Schreib-/Lesespeicher
benötigen.
DRAM-Bauteile werden so genannt, da Daten in jeder Speicherzelle
periodisch durch Lesen der Daten aufgefrischt werden müssen, da
sonst die gespeicherten Daten verfälscht werden. Moderne synchrone
DRAM-Bauteile (SDRAM-Bauteile)
verwenden üblicherweise
einen automatischen Auffrischungsmodus, der eine Zeile einer DRAM-Speicherzellenmatrix
auffrischt, wenn eine automatische Auffrischungsoperation durch
eine externe Speichersteuereinheit angestoßen wird. Ein interner Zeilenauffrischungszähler inkrementiert
einen Zeilenzähler bei
jeder automatischen Auffrischungsoperation und springt an den Anfang
der Matrix zurück,
wenn das Ende der Matrix erreicht wird. Die DRAM-Speichersteuereinheit hat folglich eine
gewisse Flexibilität
bezüglich
eines Zeitpunkts, an dem sie einen automatischen Auffrischungsbefehl
an das DRAM-Bauteil anlegt, solange alle Zeilen innerhalb einer
für die
Matrix spezifizierten Maximalzeit aufgefrischt werden, die einen
stabilen Datenerhalt gewährleistet.dynamic
Memory devices with random access, abbreviated as
DRAM components or DRAM components are known, are well known
and are usually found
in digital systems that use a digital read / write memory
need.
DRAM components are so called because data in each memory cell
must be refreshed periodically by reading the data because
otherwise the stored data will be corrupted. Modern synchronous
DRAM components (SDRAM components)
usually use
an automatic refresh mode comprising one row of a DRAM memory cell array
refreshes when performing an automatic refresh operation
an external memory controller is triggered. An internal line refresh counter increments
a line counter at
every automatic refresh operation and jump to the beginning
the matrix back,
when the end of the matrix is reached. The DRAM memory controller therefore has a
some flexibility
in terms of
at a time when it receives an automatic refresh command
to the DRAM device as long as all lines within a
for the
Matrix specified maximum time to be refreshed, the one
stable data retention guaranteed.
Viele
synchrone DRAM-Bauteile (SDRAM-Bauteile) umfassen mehrere Speicherbänke, bei
denen höherwertige
Zeilenadnessbits zusammen mit einem Befehl angelegt werden, der
festlegt, welche Bank den Befehl empfangen soll. U.S. 5.627.791
beschreibt ein derartiges Bauteil. Das dort beschriebene Bauteil
ermöglicht
automatische Auffrischungsoperationen einzelner Speicherbänke unter Verwendung
der höherwertigen
Zeilenadressbits. Hierbei wird ein getrennter Auffrischungszeilenzählen für jede Speicherbank
vorgesehen, wobei jeweils derjenige Auffrischungszeilenzähler ausgewählt wird,
der zu der Bank gehört,
die Ziel einer Auffrischungsoperation ist. Dies ermöglicht eine
Adressierung jeder Speicherbank bei einer minimalen Rate, die zur
Aufrechterhaltung der Datenstabilität benötigt wird.Lots
Synchronous DRAM devices (SDRAM devices) include multiple memory banks
those of higher value
Line address bits are created together with a command that
determines which bank should receive the command. U.S. 5627791
describes such a component. The component described there
allows
automatic refresh operations of individual memory banks using
the higher quality
Row address. This will be a separate refresh line count for each memory bank
provided, in each case one refresh row counter being selected,
who belongs to the bank,
the goal of a refresh operation is. This allows a
Addressing each memory bank at a minimum rate that is used for
Maintaining data stability is needed.
Der
Erfindung liegt die Aufgabe zugrunde, ein synchrones Speicherbauteil,
ein Speichersystem sowie ein Betriebsverfahren für ein synchrones Speicherbauteil
zur Verfügung
zu stellen, die im Vergleich zu herkömmlichen Bauteilen, Speichersystemen
bzw. Betriebsverfahren eine erhöhte
Flexibilität und
Leistungsfähigkeit
ermöglichen.Of the
Invention is based on the object, a synchronous memory component,
a memory system and an operating method for a synchronous memory device
to disposal
to provide, compared to conventional components, storage systems
or operating procedure increased
Flexibility and
capacity
enable.
Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Speicherbauteils mit
den Merkmalen der Ansprüche
1 und 30, eines Speichersystems mit den Merkmalen des Anspruchs
31 und eines Verfahrens mit den Merkmalen des Anspruchs 38.The
Invention solves
this problem by providing a memory device with
the features of the claims
1 and 30, a memory system having the features of the claim
31 and a method having the features of claim 38.
Die
erfindungsgemäßen Ausführungsformen erhöhen die
Flexibilität
und die Leistungsfähigkeit von
bankselektiv auffrischbaren (PBR-)SDRAM-Bauteilen im Vergleich zu herkömmlichen
Bauteilen. Ein Auffrischungsadressengenenaton ist mehreren Speicherbänken zugeordnet.
Ein Bank adressenschaltkreis empfängt
eine extern bereitgestellte Bankadresse für eine Auffrischungsoperation
und wendet die Auffrischungsoperation auf die momentane Auffrischungszeile
der zu der Bankadresse gehörenden
Speicherzellenmatrixbank an. Ein Auffrischungsbankadressenzähler bestimmt
anhand einer von mehreren, nachfolgend beschriebenen Techniken,
wann der Auffrischungsadressengenerator auf eine neue nächste Auffrischungszeile
inkrementieren soll. Dies ermöglicht
es einer Speichersteuereinheit, effizient Selbstauffrischungsoperationen
bei einigen Bänken
anzustoßen,
während
Lese-/Schreiboperationen auf anderen Speicherbänken durchgeführt werden,
und eine Selbstauffrischungssequenz für unterschiedliche Auffrischungszeilen
zu verändern.The
embodiments of the invention increase the
flexibility
and the performance of
bank selective refreshable (PBR) SDRAM devices compared to conventional ones
Components. A refresh address genome is associated with a plurality of memory banks.
A bank address circuit receives
an externally provided bank address for a refresh operation
and applies the refresh operation to the current refresh line
belonging to the bank address
Memory cell matrix bank on. A refreshing bank address counter determines
using one of several techniques described below,
when the refresh address generator on a new next refresh line
should increment. this makes possible
It's a memory controller that efficiently self-refreshes operations
at some banks
to initiate,
while
Read / write operations are performed on other memory banks,
and a self-refresh sequence for different refresh lines
to change.
Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen schematisch dargestellt und
werden nachfolgend detailliert beschrieben. Hierbei zeigen:advantageous
embodiments
The invention are shown schematically in the drawings and
are described in detail below. Hereby show:
1 ein
Blockschaltbild eines synchronen dynamischen Speichers mit wahlfreiem
Zugriff (SDRAM) gemäß einer
ersten Ausführungsform
der Erfindung, 1 3 is a block diagram of a synchronous dynamic random access memory (SDRAM) according to a first embodiment of the invention;
2 ein
Schaltbild eines Auffrischungsbankadressenzählers, der beispielsweise in
dem SDRAM-Bauteil von 1 verwendet werden kann, 2 a circuit diagram of a refresh bank address counter, for example, in the SDRAM component of 1 can be used,
3 ein
Blockschaltbild eines Bankadressendecodierers, der beispielsweise
in dem SDRAM-Bauteil von 1 verwendet werden kann, 3 a block diagram of a Bankadressendecodierers, for example, in the SDRAM component of 1 can be used,
4 ein
Zeitdiagramm des Betriebs des SDRAM-Bauteils von 1, 4 a timing diagram of the operation of the SDRAM component of 1 .
5 ein
Blockschaltbild eines SDRAM-Bauteils gemäß einer zweiten Ausführungsform
der Erfindung, 5 1 is a block diagram of an SDRAM device according to a second embodiment of the invention,
6 ein
Schaltbild eines Auffrischungsbankadressenzählers, der beispielsweise in
dem SDRAM-Bauteil von 5 verwendet werden kann, 6 a circuit diagram of a refresh bank address counter, the example in the SDRAM component from 5 can be used,
7 ein
Schaltbild eines Schaltkreises für einen
in 6 gezeigten Bankadressenzwischenspeicher, 7 a circuit diagram of a circuit for a in 6 shown bank address buffer,
8 ein
Schaltbild eines weiteren erfindungsgemäßen Auffrischungsbankadressenzählers, 8th a circuit diagram of another Refresh bank address counter according to the invention,
9A ein
Schaltbild eines internen Aufbaus eines in 8 gezeigten
Schaltkreises zur Auffrischungsstarterkennung und Zwischenspeicherung, 9A a circuit diagram of an internal structure of an in 8th shown circuit for refreshing start detection and latching,
9B und 9C Schaltbilder
von zwei möglichen
Ausführungsformen
eines Schaltkreises zur Auffrischungsstarterkennung, der in dem
Schaltkreis von 9A verwendet werden kann, 9B and 9C Schematics of two possible embodiments of a Refresh Start Detection circuit included in the circuit of FIG 9A can be used,
10 ein
Zeitdiagramm einer erfindungsgemäßen Selbstauffrischungsoperation
bei fester Startbankadresse, 10 a time chart of a self-refresh operation according to the invention with fixed starting bank address,
11 ein
Blockschaltbild eines weiteren erfindungsgemäßen SDRAM-Bauteils, 11 a block diagram of another SDRAM device according to the invention,
12 und 13 Blockschaltbilder
alternativer Schaltkreise, die es in den erfindungsgemäßen Ausführungsformen
ermöglichen,
eine programmierte Bankadresse als letzte Bankadresse zu verwenden, 12 and 13 Block diagrams of alternative circuits that allow in the embodiments of the invention to use a programmed bank address as the last bank address,
14A ein Schaltbild eines Schaltkreises mit Bondoptionen,
der zur Programmierung einer letzten Bankadresse verwendet werden
kann, 14A a circuit diagram of a circuit with bond options, which can be used to program a last bank address,
14B ein Blockschaltbild eines Modusregister- bzw.
Modusregistersetz-Schaltkreises zur Programmierung einer letzten
Bankadresse, 14B 4 is a block diagram of a mode register setting circuit for programming a last bank address;
14C ein Schaltbild eines elektronisch einstellbaren
Sicherungsschaltkreises zur Programmierung einer letzten Bankadresse, 14C a circuit diagram of an electronically adjustable fuse circuit for programming a last bank address,
14D ein Schaltbild und ein Betriebsdiagramm eines
Sicherungsschaltkreises zur Programmierung einer letzten Bankadresse, 14D a circuit diagram and an operating diagram of a fuse circuit for programming a last bank address,
15 ein
Zeitdiagramm einer erfindungsgemäßen Selbstauffrischungsoperation
bei fester letzter Bankadresse, 15 a time chart of a self-refresh operation according to the invention with fixed last bank address,
16 ein
Blockschaltbild eines erfindungsgemäßen Speichersystems und 16 a block diagram of a memory system according to the invention and
17 Diagramme
unterschiedlicher Befehlssequenzen, die mit einem erfindungsgemäßen Speichersystem
erzeugt werden können. 17 Diagrams of different command sequences that can be generated with a memory system according to the invention.
1 zeigt
ein Blockschaltbild eines SDRAM-Bauteils 100. Eine Speicherzellenmatrix 10 umfasst
mehrere Speicherzellenmatrixbänke 10-1 bis 10-n,
wobei n einen Zahl größer als
1 und üblicherweise
eine Zweierpotenz ist. Jede Bank umfasst mehrere Speicherzellen
MC, die jeweils in herkömmlicher
Weise mit einer eindeutigen Kombination aus einer von mehreren Bitleitungen
BL und aus einer von mehreren Wortleitungen WL verbunden sind. 1 shows a block diagram of an SDRAM device 100 , A memory cell matrix 10 includes a plurality of memory cell array banks 10-1 to 10-n where n is a number greater than 1 and usually a power of two. Each bank includes a plurality of memory cells MC, each connected in a conventional manner to a unique combination of one of a plurality of bit lines BL and one of a plurality of word lines WL.
Ein
Zeilenadressendecodiererschaltkreis 12 selektiert basierend
auf einer angelegten Zeilenadresse radda eine der Wortleitungen
WL für
jede Speicheroperation. Der Zeilenadressendecodiererschaltkreis 12 umfasst
mehrere Zeilenadressendecodierer 12-1 bis 12-n,
die jeweils Wortleitungen WL in einer zugehörigen Speicherzellenmatrixbank 10-1 bis 10-n aktivieren.
Mehrere Bankauswahlsignale ba1 bis ban bestimmen, welcher der Zeilenadressendecodierer
auf die Zeilenadresse radda antwortet.A row address decoder circuit 12 selects one of the word lines WL for each memory operation based on an applied row address radda. The row address decoder circuit 12 includes several row address decoders 12-1 to 12-n , the respective word lines WL in an associated memory cell array bank 10-1 to 10-n activate. Several bank select signals ba1 through ban determine which of the row address decoders responds to the row address radda.
Ein
Spaltenadressendecodiererschaltkreis 14 selektiert die
Bitleitung bzw. die Bitleitungen basierend auf einer Spaltenadresse
cadd, die während Lese-
bzw. Schreibzugriffen auf den Speicher gelesen bzw. geschrieben
werden. Der Spaltenadressendecodiererschaltkreis 14 umfasst
mehrere Spaltenadressendecodierer 14-1 bis 14-n,
die jeweils Bitleitungen in einer der zugehörigen Speicherzellenmatrixbänke 10-1 bis 10-n lesen.A column address decoder circuit 14 selects the bit line (s) based on a column address cadd read or written to the memory during read / write accesses. The column address decoder circuit 14 includes several column address decoders 14-1 to 14-n , each bitlines in one of the associated memory cell array banks 10-1 to 10-n read.
Ein
Bankauffrischungsadressenzähler 16 empfängt ein
extern zur Verfügung
gestelltes Selbstauffrischungsbefehlssignal REF und aktiviert ein
Adressenzähleraktualisierungssignal
ACU für
einen Auffrischungsadressenzähler 18,
wenn eine neue Auffrischungszeilenadresse erzeugt werden soll. Der
Auffrischungsadressenzähler 18 beaufschlagt
einen Selektor 26 mit einer momentanen Auffrischungszeilenadresse
RADD. D.h., wenn der Speicher 100 aus acht Bänken besteht,
aktiviert der Auffrischungsbankadressenzähler 16 das Adressenzähleraktualisierungssignal
ACU, nachdem der Auffrischungsbankadressenzähler 16 das externe Selbstauffrischungsbefehlssignal
REF ein Mal pro Speicherbank, d.h. insgesamt acht Mal, empfangen hat.
Nachdem das Signal ACU freigeschaltet ist, wird die momentane Auffrischungszeilenadresse
RADD auf eine nachfolgende Auffrischungszeilenadresse RADD aktualisiert,
die zu einer Speicherzellenauffrischungszeile gehört, die
während
der nächs ten
Auffrischungszykluszeit aufzufrischen ist. Dieser Vorgang wird während eines
Auffrischungsbetriebs kontinuierlich wiederholt.A bank refresh address counter 16 receives an externally provided self-refresh command signal REF and activates an address counter update signal ACU for a refresh address counter 18 when a new refresh line address is to be generated. The refresh address counter 18 impinges on a selector 26 with a current refresh line address RADD. Ie, if the memory 100 consists of eight banks, activates the refresh bank address counter 16 the address counter update signal ACU after the refresh bank address counter 16 the external self-refresh command signal REF has received once per memory bank, ie a total of eight times. After the signal ACU is enabled, the current refresh line address RADD is updated to a subsequent refresh line address RADD associated with a memory cell refresh line to be refreshed during the next refresh cycle time. This process is repeated continuously during a refresh operation.
Ein
Adressenzwischenspeicher 20 empfängt mehrere externe Adresssignale
ADD und mehrere externe Bankadressensignale BA. Das externe Selbstauffrischungsbefehlssignal
REF, ein Befehlaktivsignal ACT, ein Schreibbefehlssignal WR und
ein Lesebefehlssignal RD bestimmen, wie die Signale ADD und BA interpretiert
werden. Während
eines aktiven Befehls werden die Signale ADD zwischengespeichert
und als die Zeilenadressen radd an den Selektor 26 angelegt,
um eine Wortleitung WL zu aktivieren, die zu der Zeilenadresse radd
einer selektierten Speicherbank gehört, und die Signale BA werden zwischengespeichert
und an einen Bankadressendecodierer 22 als die Bankadresse
ba der selektierten Speicherbank angelegt. Während eines Lese- oder Schreibbefehls
werden die Signale ADD – und
gegebenenfalls ebenfalls die Signale BA – zwischengespeichert und als
die Spaltenadresse cadd an den Spaltenadressendecodiererschaltkreis 14 angelegt. Während eines
Selbstauffrischungsbefehls werden die Bankadressensignale BA zwischengespeichert und
als die Bankadresse ba an den Bankadressendecodierer 22 angelegt.
Der Bankadressendecodierer 22 decodiert die Bankadresse
ba, um das zugehörige
Bankauswahlsignal aus der Gruppe ba1 bis ban zu erzeugen.An address buffer 20 receives a plurality of external address signals ADD and a plurality of external bank address signals BA. The external self-refresh command signal REF, a command active signal ACT, a write command signal WR, and a read command signal RD determine how the signals ADD and BA are interpreted. During an active command, the ADD signals are latched and radd as the row addresses to the selector 26 is applied to activate a word line WL belonging to the row address radd of a selected memory bank, and the signals BA are latched and sent to a bank address decoder 22 as the bank address ba of the selected memory bank created. During a read or write command, the signals ADD - and possibly also the signals BA - are latched and as the column address cadd to the column address decoder circuit 14 created. During a self-refresh command, the bank address signals BA are latched and sent as the bank address ba to the bank address decoder 22 created. The bank address decoder 22 decodes the bank address ba to generate the associated bank selection signal from the group ba1 to ban.
Ein
Befehlsdecoder 24 empfängt
das externe Befehlssignal COM und erzeugt verschiedene Steuersignale,
welche die Signale ACT, WR und RD umfassen. Der Selektor 26 bestimmt,
ob die momentane Auffrischungszeilenadresse RADD oder die durch
den Adressenzwischenspeicher 20 ausgegebene Adresse radd
an den Zeilenadressendecodiererschaltkreis 12 als Zeilenadresse
radd angelegt wird. Das Selbstauffrischungsbefehlssignal REF wird an
den Selektor 26 als das Selektionssignal angelegt, wobei
bei aktivem Signal REF das Signal RADD ausgewählt wird und sonst das Signal
radd ausgewählt wird.A command decoder 24 receives the external command signal COM and generates various control signals including the signals ACT, WR and RD. The selector 26 determines whether the current refresh row address RADD or that through the address buffer 20 output address radd to the row address decoder circuit 12 Radd is created as the line address. The self-refresh command signal REF is applied to the selector 26 is applied as the selection signal, with the signal REF active the signal RADD is selected and otherwise the signal radd is selected.
Ein
Dateneingangsschaltkreis 28 liest Schreibdatensignale Din
von einem externen Datenbus, wenn das Schreibbefehlssignal WR aktiv
ist, und legt die Schreibdatensignale Din an eine selektierte Speicherzellenmatrixbank
in Abhängigkeit
von der Bankadresse BA an. Ein Datenausgabeschaltkreis 30 empfängt Lesedatensignale
Dout von der selektierten Speicherzellenmatrixbank in Abhängigkeit
von der Bankadresse BA, wenn das Lesebefehlssignal RD aktiv ist,
und legt die Lesedatensignale Dout an den externen Datenbus an.
Die folgende Beschreibung der weiteren Figuren verdeutlicht den
Betrieb des SDRAM-Bauteils 100.A data input circuit 28 reads write data signals Din from an external data bus when the write command signal WR is active, and applies the write data signals Din to a selected memory cell array bank in response to the bank address BA. A data output circuit 30 receives read data signals Dout from the selected memory cell array bank in response to the bank address BA when the read command signal RD is active, and applies the read data signals Dout to the external data bus. The following description of the further figures illustrates the operation of the SDRAM device 100 ,
2 zeigt
ein Schaltbild einer Ausführungsform
eines Auffrischungsbankadressenzählers 16 für einen
Fall, bei dem n gleich 8 ist. Ein Zählerschaltkreis 200 umfasst
drei Toggle(T)-Flip-Flops 200-1 bis 200-3, die
jeweils einen mit einem logischen High-Pegel verbundenen Eingang
T, einen Ausgang QB und einen Takteingang CK aufweisen. Der Takteingang
CK des Flip-Flops 200-1 ist mit REF verbunden, wodurch
das Flip-Flop 200-1 ein
Signal am Ausgang QB bei aufeinanderfolgenden Selbstauffrischungsbefehlen
umschaltet. Der Ausgang QB des Flip-Flops 200-1 ist mit dem Takteingang
CK des Flip-Flops 200-2 verbunden, wodurch das Flip-Flop 200-2 sein
Ausgangssignal bei jedem zweiten empfangenen Selbstauffrischungsbefehl
umschaltet. Der Ausgang QB des Flip-Flops 200-2 ist mit
dem Takteingang CK des Flip-Flops 200-3 verbunden, wodurch
das Flip-Flop 200-3 sein Ausgangssignal bei jedem vierten
empfangenen Selbstauffrischungsbefehlumschaltet. 2 Fig. 12 is a circuit diagram of one embodiment of a refresh bank address counter 16 for a case where n is equal to 8. A counter circuit 200 includes three toggle (T) flip-flops 200-1 to 200-3 each having an input T connected to a logic high level, an output QB and a clock input CK. The clock input CK of the flip-flop 200-1 is connected to REF, causing the flip-flop 200-1 toggle a signal on output QB on successive self-refresh instructions. The output QB of the flip-flop 200-1 is at the clock input CK of the flip-flop 200-2 connected, causing the flip-flop 200-2 its output signal switches every other received self-refresh command. The output QB of the flip-flop 200-2 is at the clock input CK of the flip-flop 200-3 connected, causing the flip-flop 200-3 its output signal switches every fourth received self-refresh command.
Die
Ausgangssignale der Flip-Flops 200-1 bis 200-3 dienen
als Eingangssignale für
Eingänge Q1,
Q2 bzw. Q3 eines NAND-Gatters NA1 mit insgesamt drei Eingängen. Das
NAND-Gatter NA1 gibt sein Ausgangssignal an einen Inverter I1 aus,
dessen Ausgangssignal das Auffrischungsbankadressenzählersignal
ACU ist.The output signals of the flip-flops 200-1 to 200-3 serve as inputs for inputs Q1, Q2 and Q3 of a NAND gate NA1 with a total of three inputs. The NAND gate NA1 outputs its output to an inverter I1 whose output is the refresh bank address counter signal ACU.
Während des
Betriebs erzeugt der Zählerschaltkreis 200 in
acht aufeinanderfolgenden Selbstauffrischungszyklen ein Ausgangssignal Q1Q2Q3
von 000, 001, 010, 011, 100, 101, 110 und 111 und fängt dann
von vorne an. Wenn beispielsweise das Ausgangssignal Q1Q2Q3 des
Zählerschaltkreises 200 gleich
000 ist, nachdem das Auffrischungsbefehlssignal REF freigeschaltet
würde,
wird ACU aktiviert, wenn das Ausgangssignal Q1Q2Q3 gleich 111 ist,
wodurch dem Auffrischungsadressenzähler 18 angezeigt
wird, die Auffrischungszeile zu aktualisieren. In einem anderen
Beispiel, unter der Annahme, dass die Ausgangsdaten Q1Q2Q3 des Zählerschaltkreises 200 gleich
101 sind, nachdem REF freigeschaltet würde, wird ACU aktiviert, wenn die
Ausgangsdaten Q1Q2Q3 den Wert 100 aufweisen.During operation, the counter circuit generates 200 in eight consecutive self-refresh cycles, an output Q1Q2Q3 of 000, 001, 010, 011, 100, 101, 110 and 111 and then starts over. For example, if the output signal Q1Q2Q3 of the counter circuit 200 is equal to 000, after the refresh command signal REF is cleared, ACU is activated when the output Q1Q2Q3 is equal to 111, whereby the refresh address counter 18 is displayed to refresh the refresh line. In another example, assuming that the output data is Q1Q2Q3 of the counter circuit 200 is 101 after REF is enabled, ACU is activated when the output data Q1Q2Q3 is 100.
3 zeigt
eine Abbildung des Bankadressendecodierers 22 von 1 für den Anwendungsfall
mit acht Bänken
von 2. Drei Bankadressensignale BA0 bis BA2 werden
decodiert, um eines der acht Bankauswahlsignale ba0 bis ba7 zu selektieren. 3 shows an illustration of the bank address decoder 22 from 1 for the application with eight banks of 2 , Three bank address signals BA0 to BA2 are decoded to select one of the eight bank selection signals ba0 to ba7.
4 zeigt
ein Zeitdiagramm für
die in 1 bis 3 gezeigten Schaltkreise. In
einem ersten Selbstauffrischungszyklus 1 von 4 setzt
eine externe Steuereinheit das Signal REF und legt eine Bankadresse
BA gleich 000 an. Der Zählerschaltkreis 200 erzeugt
ein Ausgangssignal Q1Q2Q3 gleich 000 und niederwertigste Bits der
Auffrischungszeilenadresse RADD sind 00. Im Verlauf der nächsten sieben
Selbstauffrischungszyklen liefert die Speichersteuereinheit andere,
von 000 verschiedene Bankadressen, um für jede der acht Bänke die
Zeilenadresse 00..00 wiederaufzufrischen. Im Auffrischungszyklus
8 ist Q1Q2Q3 auf einen Wert von 111 hochgezählt, wodurch das Signal ACU
bei der nächsten
Taktflanke auf einen logischen High-Pegel übergeht. Der Übergang
des Signals ACU auf den High-Pegel bewirkt, dass der Auffrischungsadressenzähler 18 von 1 das
Signal RADD inkrementiert, so dass die niederwertigsten Bits nun
01 sind. 4 shows a timing diagram for the in 1 to 3 shown circuits. In a first self-refresh cycle 1 of 4 An external control unit sets the signal REF and sets a bank address BA equal to 000. The counter circuit 200 output signal Q1Q2Q3 is equal to 000 and least significant bits of refresh line address RADD are 00. Over the course of the next seven self-refresh cycles, the memory controller supplies other, 000 different bank addresses to refresh the row address 00..00 for each of the eight banks. In the refresh cycle 8, Q1Q2Q3 is counted up to a value of 111, causing the ACU signal to go high at the next clock edge. The transition of the ACU signal to the high level causes the refresh address counter 18 from 1 increment the signal RADD so that the least significant bits are now 01.
Im
Auffrischungszyklus 9 wird eine Bankadresse 000 für die neue
Auffrischungszeile 00..01 angelegt. In den Zyklen 9 bis 16 weicht
jedoch die Reihenfolge der Bankauffrischung von der Reihenfolge in
den Zyklen 1 bis 8 ab. Dies ändert
den Betrieb des Bankauffrischungsadressenzählers 16 nicht, der dem
Signalauffrischungsadressenzähler 18 signalisiert,
die Auffrischungszeile zu inkrementieren, nachdem acht Auffrischungsoperationen
unter der momentanen Auffrischungszeile durchgeführt worden sind.In the refresh cycle 9, a bank address 000 is created for the new refresh line 00..01. However, in the cycles 9 to 16, the order of bank refreshing deviates from the order in the cycles 1 to 8. This changes the operation of the bank refresh address counter 16 not, the signal refresh address counter 18 signals to increment the refresh line after eight refresh operations have been performed under the current refresh line.
5 zeigt
ein Blockschaltbild einer zweiten erfindungsgemäßen Ausführungsform eines SDRAM-Bauteils 500,
wobei der Bankauffrischungsadressenzähler 16 von 1 durch
einen Bankauffrischungsadressenzähler 516 ersetzt
ist. Der Bankauffrischungsadressenzähler 516 empfängt zusätzlich zu
dem Selbstauffrischungsbefehlssignal REF die externe Bankadresse
BA. Dies ermöglicht
es dem Bankauffrischungsadressenzähler 516 sicherzustellen,
dass alle Bänke
während
einer Selbstauffrischungsoperation adressiert werden, bevor der
Auffrischungsadressenzähler
inkrementiert wird, selbst wenn eine Bank mehrfach angesprochen
wird und mehr als acht Auffrischungsoperationen benötigt werden. 5 shows a block diagram of a second embodiment of the invention SDRAM device 500 wherein the bank refresh address counter 16 from 1 by a bank refresh address counter 516 is replaced. The bank refresh address counter 516 receives, in addition to the self-refresh command signal REF, the external bank address BA. This allows the bank refresh address counter 516 ensure that all banks are addressed during a self-refresh operation before the refresh address counter is incremented, even if a bank is addressed multiple times and more than eight refresh operations are needed.
6 zeigt
ein Schaltbild mit Details einer Ausführungsform des Bankauffrischungsadressenzählers 516.
Bankadressenzwischenspeicher BAL0 bis BAL7 sind als Zwischenspeicher
bzw. Register konfiguriert, wenn die zugehörigen decodierten Bankadressen
ba0 bis ba7 während
einer Selbstauffrischungsoperation angelegt werden. Ein erstes NOR-Gatter 610 verknüpft die
Ausgangssignale der Bankadressenzwischenspeicher BAL0, BAL1 und BAL2
mit einer NOR-Operation. Ein zweites NOR-Gatter 612 verknüpft die
Ausgangssignale der Bankadressenzwischenspeicher BAL3, BAL4 und BALS
mit einer NOR-Operation. Ein drittes NOR-Gatter 614 verknüpft Ausgangssignale
der Bankadressenzwi schenspeicher BAL0 und BAL7 mit einer NOR-Operation.
Ausgangssignale der NOR-Gatter 610, 612 und 614 werden
als Eingangssignale an ein NAND-Gatter 620 angelegt. Ein
Ausgangssignal des NAND-Gatters 620 wird durch einen Inverter 622 invertiert
und als das Adressenzähleraktualisierungssignal
ACU an den Auffrischungsadressenzähler 18 angelegt. 6 shows a schematic diagram showing details of an embodiment of the bank refresh address counter 516 , Bank address buffers BAL0 to BAL7 are configured as latches when the associated decoded bank addresses ba0 to ba7 are applied during a self-refresh operation. A first NOR gate 610 combines the outputs of the bank address buffers BAL0, BAL1 and BAL2 with a NOR operation. A second NOR gate 612 combines the outputs of the bank address buffers BAL3, BAL4 and BALS with a NOR operation. A third NOR gate 614 Connects output signals of Bankadressenzwi store BAL0 and BAL7 with a NOR operation. Output signals of the NOR gate 610 . 612 and 614 are used as inputs to a NAND gate 620 created. An output signal of the NAND gate 620 is through an inverter 622 is inverted and, as the address counter update signal ACU, to the refresh address counter 18 created.
Im
Betrieb gibt jeder Bankadressenzwischenspeicher BAL0 bis BAL7 so
lange einen logischen High-Pegel aus, bis eine Auffrischungsoperation
an die zugehörige
Speicherbank gerichtet wird. Jedes der NOR-Gatter 610, 612 und 614 erzeugt
so lange ein Ausgangssignal mit einem logischen Low-Pegel, bis jeder
der das NOR-Gatter speisenden Bankadressenzwischenspeicher BALn
eine an seine zugehörige
Speicherbank gerichtete Auffrischungsoperation registriert. Das
NAND-Gatter 620 und der Inverter 622 halten folglich
das Signal ACU so lange auf einem Low-Pegel, bis jedes NOR-Gatter einen Hinweis
darauf erhalten hat, dass alle Bankadressenzwischenspeicher, die
Eingangssignale für dieses
NOR-Gatter bereitstellen, eine Selbstauffrischungsoperation mit
einer korrespondierenden Bankadresse registriert haben. D.h., das
Signal ACU wird aktiviert, nachdem alle Bänke bei identischer Auffrischungszeilenadresse
mit einer Auffrischungsoperation beaufschlagt wurden.In operation, each bank address latch BAL0 to BAL7 outputs a logical high level until a refresh operation is directed to the associated memory bank. Each of the NOR gates 610 . 612 and 614 generates a low-level output signal until each of the NOR gate-feeding bank address buffers BALn registers a refresh operation directed to its associated memory bank. The NAND gate 620 and the inverter 622 Thus, the signal ACU is held low until each NOR gate has received an indication that all the bank address buffers providing input to that NOR gate have registered a self-refresh operation with a corresponding bank address. That is, the signal ACU is activated after all banks have been updated with a refresh operation at the same refresh line address.
7 zeigt
Schaltbilder mit weiteren Details einer Ausführungsform des Bankadressenzwischenspeichers 516,
insbesondere für
die Speicher BAL0 und BAL7. Unter Bezugnahme auf BAL0 empfängt ein Übertragungsgatter 710 das
Signal ba0 als ein Eingangssignal und liefert ein Ausgangssignal
an einen Zwischenspeicher mit zwei Invertern 720 und 725.
Ein Ausgangssignal des Inverters 720 dient als ein Zwischenspeicherausgangssignal
A0 und als ein Eingangssignal des Inverters 725. Ein Ausgang
des Inverters 725 ist auf einen Eingang des Inverters 720 zurückgeschleift,
um einen Zwischenspeicherwert zu speichern. 7 12 shows circuit diagrams with further details of an embodiment of the bank address buffer 516 , in particular for the memories BAL0 and BAL7. Referring to BAL0, a transmission gate receives 710 the signal ba0 as an input signal and provides an output signal to a latch with two inverters 720 and 725 , An output signal of the inverter 720 serves as a latch output signal A0 and as an input of the inverter 725 , An output of the inverter 725 is on an input of the inverter 720 looped back to store a buffer value.
Das
Ausgangssignal des Zwischenspeichers A0 wird an einen Eingang eines
NAND-Gatters 730 angelegt. Ein anderer Eingang des NAND-Gatters 730 empfängt das
Selbstauffrischungsbefehlssignal REF. Ein Ausgangssignal des NAND-Gatters 730 treibt
unmittelbar einen Übertragungseingang
des Übertragungsgatters 710,
der mit einem Low-Pegel freigeschaltet
wird, und treibt einen weiteren Übertragungseingang
des Übertragungsgatters 710,
der mit einem High-Pegel freigeschaltet wird, über einen Inverter 735.
Das Signal ACU treibt einen Transistor 740, der zwischen
einen Eingang des Zwischenspeichers und Masse eingeschleift ist.The output of the latch A0 is applied to an input of a NAND gate 730 created. Another entrance of the NAND gate 730 receives the self-refresh command signal REF. An output signal of the NAND gate 730 directly drives a transmission input of the transmission gate 710 , which is enabled with a low level, and drives another transmission input of the transmission gate 710 , which is enabled with a high level, via an inverter 735 , The signal ACU drives a transistor 740 which is looped between an input of the buffer and ground.
Wenn
im Betrieb das Signal ACU gesetzt wird, wird der Transistor 740 angeschaltet
und zieht den Eingangspegel des Zwischenspeichers nach Masse, wodurch
das Ausgangssignal A0 des Zwischenspeichers einen High-Pegel annimmt.
Dadurch kann das NAND-Gatter 730 sein Ausgangssignal ändern, wenn
das Selbstauffrischungssignal REF an seinem Eingang einen High-Pegel
aufweist. Wenn sowohl das Signal A0 als auch das Signal REF einen High-Pegel
aufweisen, erzeugt das NAND-Gatter 730 ein Ausgangssignal
mit einem Low-Pegel, wodurch das Übertragungsgatter 710 mit
Energie versorgt wird. Wenn das Übertragungsgatter 710 mit
Energie versorgt wird, leitet es das Signal ba0 an den Eingang des
Zwischenspeichers weiter. In diesem Fall schaltet der Zwischenspeicher
seinen Zustand um bzw. sein Ausgangssignal A0 auf einen Low-Pegel,
wenn das Signal ba0 einen High-Pegel aufweist, wodurch angezeigt
wird, dass eine Selbstauffrischungsoperation für Bank 0 angefordert
wurde. Wenn dieses Ereignis zwischengespeichert ist und das Signal
A0 einen Low-Pegel aufweist, reagiert das NAND-Gatter 730 nicht
auf weitere Selbstauffrischungszyklen, bis das Signal ACU den Zwischenspeicher
zurücksetzt,
nachdem alle Bänke
adressiert wurden.When the signal ACU is set in operation, the transistor becomes 740 turns on and pulls the input level of the latch to ground, whereby the output signal A0 of the latch takes a high level. This allows the NAND gate 730 change its output signal when the self-refresh signal REF has a high level at its input. When both the signal A0 and the signal REF have a high level, the NAND gate generates 730 an output signal with a low level, whereby the transmission gate 710 is energized. If the transmission gate 710 is supplied with energy, it passes the signal ba0 to the input of the buffer. In this case, the latch switches its state or its output signal A0 to a low level when the signal ba0 has a high level, indicating that a self-refresh operation for bank 0 was requested. If this event is latched and signal A0 is low, the NAND gate will respond 730 not for any further self-refresh cycles until the ACU signal clears the cache after all banks have been addressed.
8 zeigt
ein Schaltbild einer Ausführungsform
eines Auffrischungsbankadressenzählers 816, der
in einigen Ausführungsformen
den Auffri schungsbankadressenzähler 516 von 6 ersetzen
kann. Der Auffrischungsbankadressenzähler 816 von 8 arbeitet
anders als der Auffrischungsbankadressenzähler 516 von 6,
der jede aufgefrischte Bank in der zwischengespeicherten Reihenfolge zählt. Der
Auffrischungsbankadressenzähler 816 beginnt
erst mit der Zählung
von Auffrischungszyklen, wenn eine vorbestimmte Startbankadresse
zusammen mit einem Selbstauffrischungsbefehl empfangen wird. Danach
zählt er
acht Auffrischungszyklen, setzt sich zurück und wartet anschließend auf
einen neuen Selbstauffrischungsbefehl, der zusammen mit der Startbankadresse
angelegt wird. Beispielsweise wird in einer Ausführungsform die Bank 0 als Startbank
bestimmt. Wenn die Speichersteuereinheit während einer Selbstauffrischung
die Bank 0 anlegt, kann sie die verbleibenden sieben Bänke in beliebiger
Reihenfolge adressieren, wobei dann die Selbstauffrischungszeile
inkrementiert wird und das Bauteil auf einen weiteren Selbstauffrischungsbefehl für Bank 0
wartet, um erneut mit dem Zählen
zu beginnen. Ein Vorteil dieser Ausführungsform ist, dass die Speichersteuereinheit
durch Anlegen des Signals REF zusammen mit der Bankadresse 0 steuern kann,
wann Auffrischungsoperationen in jeder Zeile beginnen. 8th Fig. 12 is a circuit diagram of one embodiment of a refresh bank address counter 816 in some embodiments, the refresh bank address counter 516 from 6 can replace. The refreshing bank address counter 816 from 8th works differently than the refresh bench address counter 516 from 6 Counting each refreshed bank in cached order. The refreshing bank address counter 816 does not begin until the count of refresh cycles when a predetermined start bank address is received along with a self-refresh command. After that, it counts eight refresh cycles, then resets and then waits for a new self-refresh command to be issued along with the starting bank address. For example, in one embodiment, bank 0 is designated as the starting bank. If the memory controller, during a self-refresh, applies the bank 0, it may address the remaining seven banks in any order, then the self-refresh line is incremented and the component waits for another bank 0 self-refresh command to resume counting. An advantage of this embodiment is that the memory controller, by asserting the signal REF together with the bank address 0, can control when refresh operations begin in each row.
In 8 umfasst
der Bankauffrischungsadressenzähler 816 einen
Zählerschaltkreis 800,
einen Rücksetzschaltkreis 810,
einen Schaltkreis 820 zur Auffrischungsstarterkennung und
Zwischenspeicherung, zwei NAND-Gatter NA1 und NA2 und zwei Inverter
I1 und I2. Der Schaltkreis 820 zur Auffrischungsstarterkennung
und Zwischenspeicherung empfängt
die externe Bankadresse BA und das externe Selbstauffrischungsbefehlssignal
REF. Wenn die vorbestimmte Startbankadresse als Bankadresse BA zusammen
mit einem Selbstauffrischungsbefehl am Eingang REF empfangen wird,
setzt der Schaltkreis 820 ein Ausgangssignal BAL.In 8th includes the bank refresh address counter 816 a counter circuit 800 , a reset circuit 810 , a circuit 820 for refreshing start detection and latching, two NAND gates NA1 and NA2 and two inverters I1 and I2. The circuit 820 for refreshing start detection and latching, the external bank address BA and the external self-refresh command signal REF receive. When the predetermined starting bank address is received as the bank address BA along with a self-refresh command at the input REF, the circuit resets 820 an output signal BAL.
Die
Signale BAL und REF dienen als Eingangssignale für das Gatter NA2, so dass das
Ausgangssignal des Gatters NA2 von dem Signal REF abhängt, wenn
das Signal BAL einmal gesetzt ist. Der Inverter I2 invertiert das
Ausgangssignal von NA2 und legt das invertierte Ausgangssignal an
den Zählerschaltkreis 800 an.The signals BAL and REF serve as inputs to the gate NA2, so that the output of the gate NA2 depends on the signal REF when the signal BAL is set once. The inverter I2 inverts the output signal of NA2 and applies the inverted output signal to the counter circuit 800 at.
Der
Zählerschaltkreis 800 umfasst
drei T-Flip-Flops 800-1, 800-2 und 800-3,
die jeweils einen Eingang T, der mit einem logischen High-Pegel verbunden
ist, einen Ausgang QB und einen Takteingang CK aufweisen. Der Takteingang
CK des Flip-Flops 800-1 ist mit einem Ausgang des Inverters I2
verbunden, so dass das Flip-Flop 800-1 ein Signal am Ausgang
QB bei aufeinanderfolgenden Selbstauffrischungsbefehlen umschaltet,
sobald ein Selbstauffrischungsbefehl zusammen mit der Startbankadresse
empfangen wird. Der Ausgang QB des Flip-Flops 800-1 ist
mit dem Takteingang CK des Flip-Flops 800-2 verbunden,
so dass das Flip-Flop 800-2 sein Ausgangssignal jedes zweite
Mal nach dem Empfangen eines Selbstauffrischungsbefehls umschaltet,
nachdem das Signal BAL gesetzt ist. Der Ausgang des Flip-Flops 800-2 ist
mit dem Takteingang CK des Flip-Flops 800-3 verbunden,
so dass ein Ausgangssignal des Flip-Flops 800-3 bei jedem vierten
Empfang des Selbstauffrischungsbefehls umgeschaltet wird, nachdem
das Signal BAL gesetzt ist.The counter circuit 800 includes three T-flip-flops 800-1 . 800-2 and 800-3 , each having an input T, which is connected to a logic high level, an output QB and a clock input CK. The clock input CK of the flip-flop 800-1 is connected to an output of the inverter I2 so that the flip-flop 800-1 toggle a signal on output QB on successive self-refresh commands as soon as a self-refresh command is received along with the starting bank address. The output QB of the flip-flop 800-1 is at the clock input CK of the flip-flop 800-2 connected, so the flip-flop 800-2 its output signal switches every other time after receiving a self-refresh command after the signal BAL is set. The output of the flip-flop 800-2 is at the clock input CK of the flip-flop 800-3 connected, so that an output signal of the flip-flop 800-3 is switched every fourth reception of the self-refresh command after the signal BAL is set.
Die
Ausgangssignale der Flip-Flops 800-1, 800-2 und 800-3 dienen
als Eingangssignale Q1, Q2 und Q3 des NAND-Gatters NA1 mit drei
Eingängen. Das
NAND-Gatter NA1 legt sein Ausgangssignal an den Inverter I1 an,
der sein Ausgangssignal als das Auffrischungsbankadressenzählersignal
ACU bereitstellt.The output signals of the flip-flops 800-1 . 800-2 and 800-3 serve as inputs Q1, Q2 and Q3 of the three-input NAND gate NA1. The NAND gate NA1 applies its output to the inverter I1, which provides its output as the refresh bank address counter signal ACU.
Das
Signal ACU wird an den Rücksetzschaltkreis 810 angelegt,
der den Schaltkreis 820 zur Auffrischungsstarterkennung
und Zwischenspeicherung zurücksetzt,
wenn das Signal ACU gesetzt wird. Wenn der Schaltkreis 820 zurückgesetzt
wird, wartet er auf einen Selbstauffrischungsbe fehl für die Startbankadresse,
um mit der Zählung
für die
nächste Auffrischungszeile
zu beginnen.The signal ACU is sent to the reset circuit 810 created the circuit 820 for refresh start detection and latching when the signal ACU is set. If the circuit 820 is reset, it waits for a self refresh request for the starting bank address to start counting for the next refresh line.
9A zeigt
ein detailliertes Schaltbild des Schaltkreises 820 zur
Auffrischungsstarterkennung und Zwischenspeicherung von 8 mit
einem Auffrischungsstarterkennungsschaltkreis 900, einem Schalter 910,
einem Zwischenspeicher 920 und einem Transistor 930.
Der Auffrischungsstarterkennungsschaltkreis 900 empfängt die
Signale REF und BA und setzt ein START-Signal, wenn das bzw. die Signale
BA mit der Startbankadresse übereinstimmen.
Der Schalter 910 empfängt
das START-Signal und leitet es an einen Eingang des Zwischenspeichers 920 weiter,
wenn der Schalter 910 aktiviert ist. Wenn das Signal START
an den Zwischenspeicher 920 weitergeleitet ist, speichert
der Zwischenspeicher 920 einen High-Pegel, wodurch das
Ausgangssignal BAL des Schaltkreises 820 gesetzt wird.
Das Signal BAL wird an den Schalter 910 zurückgekoppelt,
wodurch dieser deaktiviert wird. 9A shows a detailed circuit diagram of the circuit 820 for refreshment start detection and caching of 8th with a refresh start detection circuit 900 , a switch 910 a cache 920 and a transistor 930 , The refresh starter detection circuit 900 receives the signals REF and BA and sets a START signal when the signal or signals BA match the starting bank address. The desk 910 receives the START signal and sends it to an input of the buffer 920 continue when the switch 910 is activated. When the signal START to the buffer 920 is forwarded, stores the cache 920 a high level, reducing the output signal BAL of the circuit 820 is set. The signal BAL is sent to the switch 910 fed back, which deactivates it.
Wenn
das Signal RESET durch den Rücksetzschaltkreis 810 von 8 gesetzt
wird, wird der Transistor 930 aktiviert, wodurch ein im
Zwischenspeicher 910 gespeicherter Zustand auf einen Low-Pegel
gezogen wird. In diesem Fall wird das Signal BAL zurückgesetzt
und der Schalter 910 wird erneut aktiviert, um den Schaltkreis
für den
nächsten Selbstauffrischungsbefehl
der Startadresse vorzubereiten.When the signal RESET through the reset circuit 810 from 8th is set, the transistor 930 enabled, which puts one in the cache 910 stored state is pulled to a low level. In this case, the signal BAL is reset and the switch 910 is re-activated to prepare the circuit for the next self-refresh command of the start address.
9B und 9C zeigen
Schaltbilder von zwei möglichen
Ausführungsformen
des Auffrischungsstartdetektionsschaltkreises 900. In 9B umfasst
der Schaltkreis 900 ein NAND-Gatter 940 kombiniert
mit einem Inverter 950, um eine UND-Verknüpfung zu
realisieren. Das Signal REF und eine decodierte Bankadresse dienen
als Eingangssignale des NAND-Gatters 940. Im gezeigten Ausführungsbeispiel
ist die decodierte Bankadresse ba0, es kann jedoch jede andere Bankadresse
in gleicher Weise verwendet werden. Wenn die Signale REF und ba0
einen High- Pegel
aufweisen, wird am Ausgang des Inverters 950 ebenfalls
ein High-Pegel ausgegeben,
der als das Signal START dient. 9B and 9C Fig. 12 shows circuit diagrams of two possible embodiments of the refresh start detection circuit 900 , In 9B includes the circuit 900 a NAND gate 940 combined with an inverter 950 to realize an AND operation. The signal REF and a decoded bank address serve as inputs to the NAND gate 940 , In the illustrated embodiment, the decoded bank address is ba0, but any other bank address may be used in the same way. When the signals REF and ba0 have a high level, the output of the inverter becomes 950 also outputs a high level, which serves as the signal START.
10 zeigt
ein Zeitdiagramm der in 5, 8, 9A und 9B gezeigten
Speicherbauteile. Drei unterschiedliche Auffrischungsbankadressensequenzen
werden für
aufeinanderfolgende Auffrischungszeilen ausgegeben, eine Sequenz
für Selbstauffrischungszyklen
1 bis 8, eine zweite Sequenz für
Selbstauffrischungszyklen 9 bis 16 und eine dritte Sequenz für Selbstauffrischungszyklen
17 bis 24. Jede Sequenz beginnt jedoch mit einer Selbstauffrischung
der Bankadresse 0, d.h. BA gleich 000, wodurch das Signal BAL von
dem Schaltkreis 820 zur Auffrischungsstarterkennung und
Zwischenspeicherung gesetzt wird. Das Signal BAL bleibt so lange
gesetzt, bis jeweils acht Selbstauffrischungsoperationen fertiggestellt
sind, d.h. bei den Selbstauffrischungszyklen 8, 16 und 24, bei denen
das Signal ACU zurückgesetzt
wird, wodurch der Rücksetzschaltkreis 810 veranlasst
wird, den Schaltkreis 820 zur Auffrischungsstarterkennung
und Zwischenspeicherung und das Signal BAL zurückzusetzen. 10 shows a timing diagram of in 5 . 8th . 9A and 9B shown memory components. Three different refresh bank address sequences are issued for consecutive refresh lines, one sequence for self refresh cycles 1 through 8, a second sequence for self refresh cycles 9 through 16, and a third sequence for self refresh cycles 17 through 24. However, each sequence starts with a self refresh of bank address 0, ie BA equals 000 , whereby the signal BAL from the circuit 820 for refreshment start detection and buffering. The BAL signal remains asserted until eight self-refresh operations are completed, that is, at self-refresh cycles 8, 16, and 24, at which the ACU signal is reset, causing the reset circuit 810 is causing the circuit 820 for refreshing start detection and latching, and to reset the signal BAL.
Der
in 9C gezeigte Auffrischungsstarterkennungsschaltkreis 900 kann
eine beliebige Bankadresse als die Startbankadresse verwenden. Alle acht
decodierten Bankadressen ba0 bis ba7 werden durch drei NOR-Gatter 960, 962 und 964 ODER-verknüpft, deren
Ausgangssignale durch ein NAND-Gatter 970 kombiniert werden.
Die ODER-verknüpften Bankadressen
werden unter Verwendung eines NAND-Gatters 980 und eines
Inverters 990 mit dem Signal REF kombiniert, um in einer
Weise ein Startsignal START zu erzeugen, die der in 9B für eine einzelne
Bankadresse gezeigten Weise gleicht.The in 9C shown refreshment start detection circuit 900 can use any bank address as the starting bank address. All eight decoded bank addresses ba0 to ba7 are passed through three NOR gates 960 . 962 and 964 Whose output signals are controlled by a NAND gate 970 be combined. The OR-linked bank addresses are used using a NAND gate 980 and an inverter 990 combined with the signal REF to generate a start signal START in a manner similar to that in 9B for a single bank address.
11 zeigt
ein Schaltbild einer dritten erfindungsgemäßen Ausführungsform eines SDRAM-Schaltkreises 1100,
wobei der in 5 gezeigte Auffrischungsbankadressenzähler 516 durch einen
Auffrischungs bankadressendetektor 1116 ersetzt ist. Der
Auffrischungsbankadressendetektor 1116 setzt das Signal
ACU immer dann, wenn ein Auffrischungsbefehl für eine vorbestimmte letzte Bankadresse
empfangen wird. 11 shows a circuit diagram of a third embodiment of the invention an SDRAM circuit 1100 , where the in 5 refreshment bank address counters shown 516 by a refreshing bank address detector 1116 is replaced. The refreshing bank address detector 1116 sets the signal ACU every time a refresh command for a predetermined last bank address is received.
12 zeigt
ein Schaltbild einer Ausführungsform
des Auffrischungsbankadressendetektors 1116. Der Detektor 1116 umfasst
einen Inverter 1210, ein Übertragungsgatter 1220 mit
m Eingängen
und m Ausgängen,
einen Komparator 1300 und ein Bankadressenregister 1320.
Die m Leitungen der externen Bankadresse BA werden an das Übertragungsgatter 1220 angelegt.
Das Übertragungsgatter 1220 wird durch
das externe Selbstauffrischungsbefehlssignal REF gesteuert, das
einen n-Anschluss des Übertragungsgatters
unmittelbar ansteuert und einen p-Anschluss des Übertragungsgatters über den
Inverter 1210 ansteuert. 12 Fig. 12 is a circuit diagram of one embodiment of the refresh bank address detector 1116 , The detector 1116 includes an inverter 1210 , a transmission gate 1220 with m inputs and m outputs, a comparator 1300 and a bank address register 1320 , The m lines of the external bank address BA are sent to the transmission gate 1220 created. The transmission gate 1220 is controlled by the external self-refresh command signal REF which directly drives an n-terminal of the transmission gate and a p-terminal of the transmission gate via the inverter 1210 controls.
Das
Bankadressenregister 1320 beinhaltet eine vorbestimmte
letzte Bankadresse, die unter Verwendung von m Bits in der gleichen
Reihenfolge wie die m BA-Eingänge
gespeichert wird. Wenn das Signal REF das Übertragungsgatter 1220 aktiviert,
vergleicht der Komparator 1300 die m angelegten Signale
BA mit den m angelegten Signalen des Bankadressenregisters 1320.
Der Komparator 1300 setzt das Signal ACU, wenn der Vergleich
eine Übereinstimmung
ergibt.The bank address register 1320 includes a predetermined last bank address which is stored using m bits in the same order as the m BA inputs. When the signal REF is the transmission gate 1220 enabled, the comparator compares 1300 the m applied signals BA with the m applied signals of the bank address register 1320 , The comparator 1300 sets the signal ACU if the comparison gives a match.
Das
Bankadressenregister 1320 kann in vielen unterschiedlichen
Weisen programmiert werden. Ein einfacher, jedoch unflexibler Ansatz
ist der Entwurf einer Chip-Maske, um eine letzte Bankadresse dauerhaft
zuzuweisen. Mehrere andere, flexiblere Ansätze werden nachfolgend beschrieben.The bank address register 1320 can be programmed in many different ways. A simple but inflexible approach is to design a chip mask to permanently assign a last bank address. Several other, more flexible approaches are described below.
13 zeigt
ein Schaltbild eines Entwurfs, der es ermöglicht, eine beliebige Bankadresse
als letzte Bankadresse zu programmieren. Das Bankadressenregister 1320 umfasst
fest codierte binäre Bankadressen
BA0, BA1, BA2, die zu jeder der Bänke Bank 0 bis Bank 7 gehören. Eine
Crossbar-Schalteinheit 1340 ermöglicht es, jede der Bankadressen des
Registers 1320 in einen Bankadressenzwischenspeicher 1330 in
Abhängigkeit
von einem Auswahlsignal SEL aus einer Menge von mehreren Auswahlsignalen
SELs zu laden, die von einem programmierbaren Bankselektor 1400 erzeugt
werden. Der programmierbare Bankselektor 1400 versorgt
einen der Schalter in der Crossbar-Einheit 1340 gemäß einem zugehörigen Auswahlsignal
SEL mit Energie, wodurch eine programmierte Bankanzeige anzeigt
wird. 13 shows a circuit diagram of a design that allows to program any bank address as the last bank address. The bank address register 1320 comprises hard-coded binary bank addresses BA0, BA1, BA2 belonging to each of banks Bank 0 to Bank 7. A crossbar switching unit 1340 allows each of the bank addresses of the registry 1320 into a bank address buffer 1330 in response to a selection signal SEL from a set of a plurality of selection signals SELs to be loaded from a programmable bank selector 1400 be generated. The programmable bank selector 1400 supplies one of the switches in the crossbar unit 1340 in accordance with an associated selection signal SEL, indicating a programmed bank indication.
Der
Komparator 1300 umfasst drei Bankadressenkomparatoren,
wobei für
die Adressen BA0, BA1 und BA2 jeweils ein Komparator vorgesehen
ist. Jeder Komparator führt
einen binären
Vergleich zwischen einer der Bankadressleitungen und einem zugehörigen Bit
des Bankadressenzwischenspeichers 1330 aus. Die drei Bankadresskomparatoren
erzeugen ein binäres Übereinstimmungsausgangssignal für einen
UND-Schaltkreis,
der das Signal ACU setzt, wenn alle Bits übereinstimmen.The comparator 1300 comprises three bank address comparators, wherein a comparator is provided for each of the addresses BA0, BA1 and BA2. Each comparator performs a binary comparison between one of the bank address lines and an associated bit of the bank address latch 1330 out. The three bank address comparators generate a binary match output for an AND circuit which sets the signal ACU if all bits match.
14A, 14B, 14C und 14D zeigen
Schaltbilder von vier möglichen
Verfahren zur Einstellung des programmierbaren Bankselektors 1400.
In 14A umfasst der Bankselektor 1400 einen
oder mehrere Schaltkreise mit einem Bondkontakt 1420a und
einem Inverter 1440a. Der Bondkontakt 1420a stellt
eine Bondoption zur Verfügung. Wenn
der Kontakt 1420a mit einem Vcc führenden Leiterrahmenkontakt 1410a verbunden
ist, setzt der Inverter 1440a kein Auswahlausgangssignal
SEL für diese
Leitung. Wenn der Kontakt 1420a mit einem Masse führenden
Leiterrahmenkontakt 1430a verbunden ist, erzeugt der Inverter 1440a ein
Auswahlausgangssignal SEL für
diese Leitung. Folglich kann eine letzte Bankadresse während eines
Verkapselungsschrittes durch Bonden eines Kontaktes 1420a des
programmierbaren Bankselektors 1400 mit Masse und der verbleibenden
Kontakte 1420a mit Vcc selektiert
werden. 14A . 14B . 14C and 14D show diagrams of four possible methods for setting the programmable bank selector 1400 , In 14A includes the bank selector 1400 one or more circuits with a bonding contact 1420a and an inverter 1440a , The bond contact 1420a provides a bonding option. If the contact 1420a with a V cc leading leadframe contact 1410a connected is the inverter 1440a no selection output SEL for this line. If the contact 1420a with a grounding lead frame contact 1430a connected, the inverter generates 1440a a selection output SEL for this line. Thus, a last bank address during an encapsulation step may be by bonding a contact 1420a of the programmable bank selector 1400 with ground and the remaining contacts 1420a be selected with V cc .
In 14B stellt ein Moduseinstellungsregister (MRS) 1450n Selektleitungen
SEL1 bis SELn zur Verfügung.
Wenn eine bestimmte Kombination von Eingangssignalen RASB, CASB
und WEB das MRS 1450 betätigen, liest es externe Adressleitungen
Ai und decodiert die Adressen als besonderen Modusregisterbefehl.
Unterschiedliche Modusregisterbefehle können folglich zur Aktivierung
unterschiedlicher Selektionsleitungen SEL1 bis SELn verwendet werden.In 14B sets a mode setting register (MRS) 1450n Selective lines SEL1 to SELn available. If a certain combination of input signals RASB, CASB and WEB the MRS 1450 It reads external address lines Ai and decodes the addresses as a special mode register command. Different mode register commands can thus be used to activate different selection lines SEL1 to SELn.
Ein
Moduseinstellungsregister kann auch zur dauerhaften Programmierung
einer letzten Bankadresse nach der Herstellung des SDRAM-Bauteils verwendet
werden. In 14C stellt das MRS 1450 mehrere
sicherungsauftrennende Ausgänge
MRS1 bis MRSn zur Verfügung.
Durch Setzen einer bestimmten Kombination an den sicherungsauftrennenden
Ausgängen
unterbricht ein elektrischer Sicherungsschaltkreis dauerhaft eine
von zwei elektrischen Sicherungen F1 bzw. F2 für jede Selektionsleitung SEL.
Abhängig
davon, welche Sicherung aufgetrennt wird, wird jede Leitung SEL
dauerhaft auf einen High-Pegel bzw. auf einen Low-Pegel gesetzt, selbst
wenn das Bauteil aus- und wieder eingeschaltet wird.A mode setting register may also be used to permanently program a last bank address after the SDRAM device has been manufactured. In 14C represents the MRS 1450 several fuse-disconnecting outputs MRS1 to MRSn available. By setting a particular combination on the fuse-disconnecting outputs, an electrical fuse circuit permanently disconnects one of two electrical fuses F1 or F2 for each selection line SEL. Depending on which fuse is disconnected, each line SEL is permanently set to a high level or to a low level, even if the component is switched off and on again.
In 14D wird ein weiterer programmierbarer Bankauswahlschaltkreis 1400 gezeigt.
Die in 14D gezeigte Ausführungsform
verwendet eine laserauftrennbare Sicherung F3, die nach der Herstellung,
jedoch vor der Verkapselung des Bauteils aufgetrennt werden kann.
Der Schaltkreis 1400 verzögert ein Einschalten, bis sich
eine Versorgungsspannung stabilisiert hat, durch Verwendung einer verzögerten Steuerspannung
VCCH, die nicht auf einen High-Pegel gesetzt wird, bis die Versorgungsspannung
einen Schwellenwert überschreitet,
wie in dem Diagramm von 14D gezeigt,
bei dem ein Spannungspegel über
der Zeit aufgetragen ist. Abhängig
davon, ob die Sicherung F3 aufgetrennt ist oder nicht, wird das
Signal SEL dauerhaft gesetzt bzw. nicht gesetzt, wenn das Bauteil
angeschaltet wird.In 14D becomes another programmable bank selection circuit 1400 shown. In the 14D The embodiment shown uses a laser-separable fuse F3, which can be separated after production, but before the encapsulation of the component. The circuit 1400 Delay a turn on until a supply voltage has stabilized by using a delayed control voltage VCCH that is not set to a high level until the supply voltage exceeds a threshold, as in the diagram of FIG 14D shown in which a voltage level is plotted over time. Depending on whether the fuse F3 is disconnected or not, the signal SEL is permanently set or not set when the component is turned on.
15 zeigt
ein Beispiel eines Zeitdiagramms für die in 11 bis 14D gezeigten Ausführungsformen. Durch die vorgesehenen
Mittel wird eine letzte Bankadresse 111 zum Vergleich mit der externen
Bankadresse ausgewählt.
Das SDRAM 1100 frischt so lange Bänke in der gleichen Zeile auf, bis
ein Selbstauffrischungsbefehl zusammen mit der letzten Bankadresse 111 empfangen
wird, d.h. in den Selbstauffrischungszyklen 8, 16 und 24.
Wenn die letzte Bankadresse 111 empfangen wird, wird der Selbstauffrischungsbefehl
ausgeführt
und die Auffrischungszeile wird inkrementiert. Hierbei spielt es
keine Rolle, in welcher Reihenfolge die Bankadressen angelegt werden,
wobei eine Auffrischungszeile bei diesen Ausführungsformen inkrementiert
werden kann, ohne dass alle Bänke
einer Auffrischungszeile adressiert worden sind. 15 shows an example of a timing diagram for the in 11 to 14D shown embodiments. By the means provided, a last bank address 111 is selected for comparison with the external bank address. The SDRAM 1100 refreshes banks in the same line until a self-refresh command along with the last bank address 111 is received, ie in the self-refresh cycles 8th . 16 and 24 , If the last bank address 111 is received, the self-refresh command is executed and the refresh line is incremented. It does not matter in which order the bank addresses are applied, and a refresh line in these embodiments can be incremented without having addressed all the banks of a refresh line.
Es
wird angenommen, dass jedes der oben beschriebenen SDRAM-Bauteile mit einer
Speichersteuereinheit kombiniert wird, die in der Lage ist, gültige Auffrischungsbankadressensequenzen
bereitzustellen. In 16 ist ein Schaltbild einer
herkömmlichen
Konfiguration zur Kopplung des SDRAM-Bauteils mit einer Speichersteuereinheit
gezeigt, die zusammen ein Speichersystem 1600 bilden. Das
Speichersystem 1600 umfasst eine Speichersteuereinheit 1610 und
ein Speichermodul 1620. Das Speichermodul 1610 umfasst
ein oder mehrere erfindungsgemäße SDRAM-Bauteile,
die in einer oder mehreren Speicherbauteilebenen gekoppelt sind.
Die Speichersteuereinheit 1610 liefert die Befehle COM,
das Selbstauffrischungssignal REF, die Adressen ADD und die Bankadressensignale
BA an die SDRAM-Bauteile im Speichermodul 1620. Daten werden
an das Speichermodul 1620 über Datenleitungen Din angelegt
und Daten werden vom Speichermodul 1620 auf Datenleitungen
Dout empfangen. Die Leitungen Din und Dout können dieselben Leitungen sein,
wobei zu einem Zeitpunkt entweder die Steuereinheit 1610 oder
das Speichermodul 1620 die Leitungen mit einer Spannung
beaufschlagen darf.It is believed that each of the SDRAM devices described above is combined with a memory controller capable of providing valid refresh bank address sequences. In 16 a circuit diagram of a conventional configuration for coupling the SDRAM device to a memory controller is shown, which together form a memory system 1600 form. The storage system 1600 includes a memory controller 1610 and a memory module 1620 , The memory module 1610 includes one or more SDRAM devices of the invention coupled in one or more memory device planes. The memory controller 1610 provides the commands COM, the self-refresh signal REF, the addresses ADD and the bank address signals BA to the SDRAM devices in the memory module 1620 , Data is sent to the memory module 1620 created via data lines Din and data are from the memory module 1620 received on data lines Dout. The lines Din and Dout may be the same lines, with either the control unit at a time 1610 or the memory module 1620 The cables may be supplied with a voltage.
17 zeigt
ein Diagramm, das beschreibt, wie das Speichersystem von 16 gemäß einer Ausführungsform
der Erfindung in drei unterschiedlichen, beispielhaften Betriebssequenzen
Fall1, Fall2 und Fall3 betrieben werden kann. In jedem Fall wird eine
unterschiedliche Selbstauffrischungssequenz verwendet. Die Speichersteuereinheit 1610 kennt diejenigen
Bänke,
bei denen ein Speicherzugriff stattfindet, und diejenigen Bänke, auf
die bald ein Speicherzugriff angefordert wird. Wenn ein Selbstauffrischungsbefehl
ausgegeben werden muss, selektiert die Speichersteuereinheit eine
Bank, auf die momentan nicht zugegriffen wird und auf die nicht
zugegriffen werden muss, bevor der Selbstauffrischungsbefehl für diese
Bank beendet ist. Dies ermöglicht
die Durchführung
von Selbstauffrischungsoperationen in einer Weise, die sich lediglich
minimal auf normale Speicherzugriffe auswirkt. 17 shows a diagram that describes how the storage system of 16 according to an embodiment of the invention in three different exemplary operating sequences Case1, Case2 and Case3 can be operated. In each case, a different self-refresh sequence is used. The memory controller 1610 knows those banks where memory access is taking place and those banks that will soon be requested for memory access. When a self-refresh command needs to be issued, the memory controller selects a bank that is not currently being accessed and does not need to be accessed before the self-refresh command for that bank is completed. This allows self-refresh operations to be performed in a manner that minimally affects normal memory accesses.
Neben
den beschriebenen Bauteilkonfigurationen sind selbstverständlich weitere,
nicht beschriebene Konfigurationen möglich. So könnte beispielsweise anstatt
einer separaten, externen Selbstauffrischungssignalleitung REF ein
Selbstauffrischungsbefehl aus einer spezifischen, auf einem Befehlsbus
anstehenden Kombination decodiert werden. Verschiedene Merkmale
der beschriebenen Ausführungsformen
können
mit anderen Ausführungsformen
kombiniert werden.Next
the described component configurations are of course further,
not described configurations possible. For example, instead of
a separate external self-refresh signal line REF
Self-refresh command from a specific, on a command bus
be decoded to upcoming combination. Various features
the described embodiments
can
with other embodiments
be combined.