DE102004047659A1 - A method of manufacturing a flange for a semiconductor device and a flange made by this method - Google Patents
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Abstract
Ein aus zumindest drei Schichten aufgebauter Flansch zur Aufnahme eines Halbleiterchips wird hergestellt, indem auf einen aus einem ersten Material bestehenden Flansch-Kern sowohl eine obere als auch eine untere, metallische Deckschicht mit einem Abscheideverfahren aufgebracht wird, um die thermomechanischen Spannungen innerhalb des Flansches zu reduzieren.A flange formed from at least three layers for receiving a semiconductor chip is made by depositing on top of a first core material flange both top and bottom metallic cover layers by a deposition process to reduce the thermo-mechanical stresses within the flange ,
Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Flansches für ein Halbleiterbauelement nach dem Oberbegriff des Patentanspruches 1 sowie einen mit dem Verfahren hergestellten Flansch nach Patentanspruch 20.The The present invention relates to a process for producing a Flange for a semiconductor device according to the preamble of claim 1 and a flange produced by the method according to claim 20th
Zur Bereitstellung des Gehäuses eines integrierten Halbleiterbauelementes ist es erforderlich, Materialien mit einer hohen Wärmeleitfähigkeit (thermal conductivity, TC) zur Verfügung zu stellen, wobei gleichzeitig der thermische Expansionskoeffizient (coefficient of thermal expansion, CTE) dieser Materialien möglichst weitgehend an denjenigen des Halbleiterchips des Halbleiterbauelementes angepasst sein sollte. Dadurch kann im Fertigungsprozess eine Beschädigung des Halbleiterchips durch mechanische Spannungen vermieden sowie im späteren Betrieb die Ausfallwahrscheinlichkeit verringert werden. Insbesondere bei Leistungshalbleiterbauelementen ist die thermische Anpassung des Gehäuses an das Halbleitermaterial von entscheidender Bedeutung. Zur Optimierung der Wärmeableitung vom Halbleiterchip an die Umgebung werden hierbei Flansche als Substrate verwendet. Unter Flansch ist hierbei ein Substrat zu verstehen, welches zumindest teilweise aus metallischen Materialien aufgebaut ist. Ein typisches Halbleiterbauelement, bei dem ein Flansch als Substrat zum Einsatz kommt, ist z.B. ein HF-Transistor.to Provision of the housing An integrated semiconductor device requires materials with a high thermal conductivity (Thermal conductivity, TC) to provide, at the same time the thermal expansion coefficient (coefficient of thermal expansion, CTE) of these materials as much as possible adapted to those of the semiconductor chip of the semiconductor device should be. This can damage the manufacturing process Semiconductor chips avoided by mechanical stresses as well as in the later Operation the failure probability can be reduced. Especially in power semiconductor devices is the thermal adaptation of the housing to the semiconductor material of crucial importance. For optimization the heat dissipation From the semiconductor chip to the environment, flanges are used as substrates used. Flange here is to be understood as a substrate which is at least partially constructed of metallic materials is. A typical semiconductor device in which a flange as a substrate is used, is e.g. an RF transistor.
Ein
derartiges Bauelement ist aus der
Es ist Aufgabe der vorliegenden Erfindung, ein einfach durchführbares Verfahren zur Herstellung eines thermomechanisch stabilen und in den thermischen Eigenschaften an den Halbleiterchip angepassten Flansches mit kleiner Dicke sowie einen nach diesem Verfahren hergestellten Flansch zur Verfügung zu stellen.It It is an object of the present invention to provide an easily practicable Process for producing a thermomechanically stable and in adapted to the thermal properties of the semiconductor chip Flange of small thickness and one produced by this method Flange available to deliver.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren, welches die Merkmale des Patentanspruches 1 umfasst, und durch einen Flansch mit den Merkmalen des Patentanspruchs 20 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.These Task is achieved by a method comprising the features of claim 1, and by a flange having the features of claim 20 solved. Advantageous embodiments of the invention are characterized by the features the dependent claims specified.
Als Basismaterial des Flansches, als sogenannter Flanschkern, wird hierbei beispielsweise ein dünnes Plättchen verwendet, bestehend beispielsweise aus einer Kupfer-Wolframlegierung (CuW), einer Kupfer-Molybdänlegierung (CuMo) oder aus Keramik (z.B. Berylliumoxid (BeO)). Diese Materialien sind preiswert und relativ einfach herzustellen. Auf den Flanschkern kann beidseitig eine thermisch hochleitfähige, metallische Schicht, die sogenannte Deckschicht, durch PVD-(physical vapour deposition) oder CVD-(chemical vapour deposition) Ver fahren oder mittels galvanischer Abscheidung aufgebracht werden. Diese hochleitfähige Schicht kann z.B. aus Kupfer (Cu), Silber (Ag), Gold (Au) oder Aluminium (Al) bestehen.When Base material of the flange, as a so-called flange core, is hereby for example, using a thin plate, consisting for example of a copper-tungsten alloy (CuW), a copper-molybdenum alloy (CuMo) or ceramic (e.g., beryllium oxide (BeO)). These materials are inexpensive and relatively easy to manufacture. On the flange core can be a thermally highly conductive, metallic layer on both sides, the so-called cover layer, by PVD (physical vapor deposition) or CVD (chemical vapor deposition) Ver drive or by galvanic Deposition be applied. This highly conductive layer may e.g. out Copper (Cu), silver (Ag), gold (Au) or aluminum (Al) exist.
Im Ergebnis erhält man einen aus drei Schichten bestehenden, d.h. ternären, Flansch.in the Result receives one has three layers, i. ternary, flange.
In einer bevorzugten Ausführung der Erfindung wird ein PVD-Verfahren zur Abscheidung der Deckschicht auf den Flanschkern eingesetzt (Anspruch 2). Dies wird z.B. durch Aufdampfen des zweiten Materials realisiert, das thermisch hochleitfähig sein kann (Anspruch 3). Hierbei kommen sowohl thermische- als auch Elektronenstrahl- Aufdampfverfahren in Frage. Letzteres Verfahren bietet sich bevorzugt bei hochschmelzenden Materialien an, welche gleichzeitig bei hoher Abscheiderate auf das Substrat aufgebracht werden sollen.In a preferred embodiment The invention is a PVD method used for deposition of the cover layer on the flange core (claim 2). This is e.g. realized by vapor deposition of the second material, the thermally highly conductive may be (claim 3). Both thermal and electron beam Vapor deposition in question. The latter method is preferred at high-melting materials, which at the same time at high Deposit rate to be applied to the substrate.
In einer weiteren Ausführungsform kann das PVD-Verfahren durch Kathodenzerstäubung (sog. Sputtern) des aufzubringenden Materials realisiert werden (Anspruch 4). Vor allem bei geringen Anforderungen an die Abscheiderate kann bei diesem Verfahren sowohl die Struktur als auch die Stöchiometrie der aufzubringenden Deckschicht gut kontrolliert werden.In a further embodiment, the PVD method can be achieved by cathode sputtering (so-called sput tern) of the material to be applied realized (claim 4). Especially with low requirements on the deposition rate, both the structure and the stoichiometry of the cover layer to be applied can be well controlled in this process.
Alternativ zu PVD-Verfahren kann auch die in der Halbleiterprozesstechnik an anderer Stelle oftmals verwendete CVD-Technologie zur Herstellung der Deckschicht verwendet werden (Anspruch 5).alternative to PVD process can also in the semiconductor process technology elsewhere often used CVD technology to make the topcoat be used (claim 5).
Eine Herstellung der Deckschicht mittels galvanischer Abscheidung (Anspruch 6) hat den Vorteil, dass insbesondere im Vergleich zu anderen PVD-Verfahren zum einen keine Vakuumbedingungen erforderlich sind und zum anderen die Beschichtung des Flanschkerns bei relativ hoher Beschichtungsrate gleichzeitig von beiden Seiten erfolgen kann. Voraussetzung für die Verwendung des galvanischen Abscheideverfahrens ist es, dass es sich bei dem Flanschkern-Material um ein elektrisch leitfähiges Material handelt.A Production of the cover layer by means of electrodeposition (claim 6) has the advantage that, in particular compared to other PVD methods on the one hand no vacuum conditions are required and on the other hand the coating of the flange core at a relatively high coating rate can be done simultaneously from both sides. Condition for use of the galvanic deposition method is that it is in the Flange core material is an electrically conductive material.
Zur Herstellung von thermisch hoch belastbaren Flanschen verwendet man als Flanschkern bevorzugt Keramiken, z.B. Berylliumoxid (Anspruch 7).to Production of thermally highly resilient flanges is used as flange core, preferably ceramics, e.g. Beryllium oxide (claim 7).
Zur Erreichung des gewünschten Effekts ist es hierbei unwesentlich, ob die Flansche einzeln hergestellt werden, oder ob zunächst ein Halbzeug erstellt wird, welches später in individuelle Flansche vereinzelt wird.to Achievement of the desired Effect, it is immaterial in this case, whether the flanges produced individually be, or at first a semi-finished product is created, which later in individual flanges is isolated.
Zur Minimierung der thermomechanischen Spannungen zwischen Flansch und Halbleiterchip wird der thermische Expansionskoeffizient (CTE) des Flanschkerns so weit wie möglich an den des Halbleiterchips angepasst. Aufgrund der im Allgemeinen dominierenden Schichtdicke des Flanschkerns im späteren Halbleiterbauelement kommt dieser Anpassung besondere Bedeutung zu. Hierfür bieten sich Metalle bzw. Metalllegierungen aus Kupfer an, z.B. CuW- oder CuMo-Legierungen. Bei Verwendung von Kupfer-Molybdän-Kernen hat es sich als besonders vorteilhaft erwiesen, den Molybdänanteil zwischen 50 und 85 Gewichts-Prozent (wt%) zu wählen. Hierbei ist der thermische Expansionskoeffizient (CTE) einstellbar zwischen 11,5 und 7,1 × 10-6 1/K. Bei Verwendung von Kupfer-Wolframkernen hat es sich als besonders vorteilhaft erwiesen, den Wolframanteil zwischen 75 und 95 Gewichts-Prozent (wt%) zu wählen. Dadurch kann ein thermischer Expansionskoeffizient (CTE) zwischen 9,0 und 6,4 × 10-6 1/K erreicht werden (Anspruch 8). To minimize the thermo-mechanical stresses between the flange and the semiconductor chip, the coefficient of thermal expansion (CTE) of the flange core is matched as much as possible to that of the semiconductor chip. Due to the generally dominant layer thickness of the flange core in the later semiconductor component, this adaptation is of particular importance. For this purpose, metals or metal alloys of copper, for example, CuW or CuMo alloys. When using copper-molybdenum cores, it has proven to be particularly advantageous to choose the molybdenum content between 50 and 85 percent by weight (wt%). Here, the thermal expansion coefficient (CTE) is adjustable between 11.5 and 7.1 × 10 -6 1 / K. When using copper tungsten cores, it has proven to be particularly advantageous to choose the tungsten content between 75 and 95 percent by weight (wt%). Thereby, a thermal expansion coefficient (CTE) between 9.0 and 6.4 × 10 -6 1 / K can be achieved (claim 8).
Neben den explizit vorgenannten Beispielen kommen alle weiteren Materialien als Flanschkern in Frage, welche einen dem Halbleiterchip hinreichend ähnlichen thermischen Expansionskoeffizienten (CTE) aufweisen (Anspruch 9).Next the explicitly mentioned examples all other materials come as a flange core in question, which a the semiconductor chip sufficiently similar thermal expansion coefficient (CTE) have (claim 9).
Die Auswahl des Deckschicht-Materials erfolgt im Wesentlichen nach den Kriterien einer Maximierung der Wärmeleitfähigkeit (thermal conductivity). Diese Eigenschaft wird kombiniert mit einer hinreichenden mechanischen und chemischen Beständigkeit sowie Integrierbarkeit in bestehende Fertigungsprozesse. Materialien, die die geforderten Eigenschaften haben, sind insbesondere Kupfer (Cu), Silber (Ag), Aluminium (Al) und Gold (Au) bzw. Legierungen mit dem jeweiligen Hauptbestandteil dieser Materialien (Ansprüche 10 bis 13).The Selection of the cover layer material takes place essentially according to the Criteria of maximizing thermal conductivity. This property is combined with a sufficient mechanical and chemical resistance as well as integration into existing manufacturing processes. Materials, which have the required properties, in particular copper (Cu), silver (Ag), aluminum (Al) and gold (Au) or alloys with the respective main constituent of these materials (claims 10 to 13).
Neben den explizit vorgenannten Beispielen kommen alle weiteren Materialien als Deckschicht in Frage, welche eine zur Ableitung der im Halbleiterchip generierten Wärmeenergie hinreichend grosse thermische Leitfähigkeit (thermal conductivity) besitzen (Anspruch 14).Next the explicitly mentioned examples all other materials come as a cover layer in question, which one for the derivation of the semiconductor chip generated heat energy sufficiently high thermal conductivity own (claim 14).
Im weiteren Herstellungsprozeß des Flansches wird vorteilhaft noch zumindest einseitig auf die Deckschicht eine weitere Schicht aufgebracht, die sogenannte Vermittlungsschicht, welche die Chipmontage erleichtert (Anspruch 15).in the further manufacturing process of the Flange is still advantageous at least one side of the cover layer applied another layer, the so-called network layer, which facilitates the chip assembly (claim 15).
Das Aufbringen des Halbleiterchips auf den Flansch (sog. Diebonden) erfolgt vorzugsweise durch Auflöten; auch Klebeverfahren sind hierbei jedoch möglich. Die Vermittlungsschicht ist hierbei auf kommerziell erhältliche Lote bzw. Kleber abgestimmt und stellt die Kohäsion des Verbundes aus Halbleiterchip und Flansch sicher. Die Vermittlungsschicht kann z.B. aus Nickel (Ni), Gold (Au) oder einer Nickel-Gold-(NiAu-) Legierung bestehen. Auch Legierungen mit dem Hauptbestandteil aus einem der vorgenannten Materialien können hierbei eingesetzt werden (Ansprüche 16 bis 18).The Application of the semiconductor chip on the flange (so-called Diebonden) preferably by soldering; However, bonding methods are possible here. The network layer is here on commercially available Matched solder and adhesive and provides the cohesion of the composite semiconductor chip and flange safe. The network layer may e.g. made of nickel (Ni), gold (Au) or a nickel-gold (NiAu) alloy exist. Also alloys with the main component of one of the above Materials can be used here (claims 16 to 18).
Alternativ finden auch Mehrfachschichten (Multilayer), aufgebaut aus zwei oder drei Teilschichten, als Vermittlungsschicht Verwendung. Als erste Teilschicht wird z.B. Nickel oder eine Nickel-Cobalt- (NiCo) Legierung eingesetzt. Als zweite Teilschicht verwendet man z.B. Silber (Ag), Gold (Au), Palladium (Pd), Nickel-Phosphor (NiP) oder Palladium-Nickel (PdNi). Der Verbund dieser Teilschichten erfüllt zum einen die Aufgabe einer Diffusionsbarriere und dient zum anderen als mechanische Pufferschicht. Weiterhin wird die Bildung von unerwünschten, intermetallischen Phasen (z.B. Cu in Au-Si-Verbindung) verhindert und eine Haftungsverbesserung zwischen Halbleiterchip und Flansch erreicht. Schließlich ist die gewählte Teilschichtfolge widerstandsfähig gegen Korrosion, insbesondere widerstandsfähig gegen organischen Verschmutzungen.Alternatively, multilayers consisting of two or three sub-layers are also used as the network layer. For example, nickel or a nickel-cobalt (NiCo) alloy is used as the first part-layer. As a second sub-layer, for example, silver (Ag), gold (Au), palladium (Pd), nickel-phosphorus (NiP) or palladium-nickel (PdNi) are used. The combination of these partial layers fulfills the task of a Diffusion barrier and serves as a mechanical buffer layer. Furthermore, the formation of undesirable intermetallic phases (eg Cu in Au-Si compound) is prevented and an adhesion improvement between the semiconductor chip and the flange is achieved. Finally, the selected sub-layer sequence is resistant to corrosion, in particular resistant to organic contamination.
Fakultativ kann auf die bestehende Teilschicht-Anordnung noch eine dritte Teilschicht, z.B. Gold (Au), aufgebracht werden, um einen zusätzlichen Schutz vor Korrosion zu erreichen bei gleichzeitiger Bereitstellung einer möglichst guten Chip- und Draht- Bondfähigkeit (Anspruch 19).Optional can on the existing sub-layer arrangement still a third sub-layer, e.g. Gold (Au), applied to provide additional protection against corrosion to achieve while providing as possible good chip and wire bondability (Claim 19).
Zur weiteren thermomechanischen Optimierung der Flanscheigenschaften wird in einer bevorzugten Ausführung der Erfindung die Vermittlungsschicht beidseitig sowohl auf die untere als auch auf die obere Deckschicht aufgebracht. Dadurch ist eine vollständige Symmetrie des Flansches gegeben, welche Verspannungen, z.B. den unerwünschten Bimetall-Effekt, weitgehend minimiert.to further thermomechanical optimization of the flange properties is in a preferred embodiment the invention, the network layer on both sides of both the applied lower as well as on the upper cover layer. This is a complete Given symmetry of the flange, which stresses, e.g. the undesirable Bimetallic effect, largely minimized.
Besonders vorteilhaft erweist sich am erfindungsgemäßen Verfahren, dass die Dicke der Deckschicht über einen nahezu beliebigen Schichtdicken-Bereich hin frei einstellbar ist. Limitierungen bestehen hin zu dünnen Schichten nur durch physikalische Grenzen, welche hier insbesondere durch die Grundlagen des Schichtwachstums (Epitaxie) gegeben sind. Limitierungen hin zu dicken Schichten bestehen in der Praxis nur durch die Prozeßzeit, die für das Aufwachsen der Schicht im bestehenden Fertigungsprozeß wirtschaftlich zur Verfügung gestellt werden kann. Zur Gewährleistung der Funktionalität als Wärmeleiter und Wärmesenke (Heatsink) wird die Schichtdicke der Deckschicht bevorzugt im Bereich 10 μm bis 500 μm gewählt (Anspruch 21).Especially It proves advantageous in the method according to the invention that the thickness the topcoat over an almost arbitrary layer thickness range freely adjustable is. Limitations exist to thin layers only by physical Borders, which here in particular through the basics of the layer growth (Epitaxy) are given. There are limitations to thick layers in practice only by the process time necessary for growing up the layer economically provided in the existing manufacturing process can be. To guarantee the functionality as a heat conductor and heat sink (Heatsink), the layer thickness of the cover layer is preferably in the range 10 μm to 500 microns selected (claim 21).
Die Erfindung wird nun anhand der anliegenden Zeichnung näher erläutert. Es zeigen:The The invention will now be described with reference to the accompanying drawings. It demonstrate:
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.In the same reference numerals designate the same or functionally identical Elements.
Nachfolgend ist das Verfahren nach Stand der Technik anhand der Herstellung eines handelsüblichen, ternären Cu/CuMo/Cu Flansches (a) im Detail erläutert. Der Flansch besteht aus einem Flanschkern aus Kupfer-Molybdän- (CuMo) Legierung, auf den beidseitig mittels Walzen eine Deckschicht aus Kupfer (Cu) aufgebracht wird.following is the method of the prior art based on the production of a commercial, ternary Cu / CuMo / Cu Flange (a) explained in detail. The flange consists of a flange core made of copper-molybdenum (CuMo) Alloy, on the both sides by means of rolling a cover layer Copper (Cu) is applied.
Die
Prozessschritte im Einzelnen:
Nach der Bereitstellung eines
Molybdän-
(Mo) Pulvers (Schritt S1) wird dieses in eine Form gefüllt (Schritt
S2). Die gefüllte
Form wird gesintert (Schritt S3) und anschließend mit Cu infiltriert (Schritt
S4). Es folgt ein Walzen des dadurch entstandenen Flanschkernes
(Schritt S5). Auf den gewalzten Flansch wird beidseitig Kupfer (Cu) durch
Plattieren aufgebracht. Das Plattieren findet durch Heißwalzen
statt (Schritt S6). Der ternäre Flansch-Rohling
wird zwecks Reduktion der im 6. Schritt eingebrachten, mechanischen
Spannungen nun getempert (Schritt S7). Es folgt ein weiterer Walzvorgang
(Schritt S8), gefolgt von Flachdrücken (Schritt S9), um den Flansch-Rohling
zu glätten
und um dessen Oberflächenrauhigkeit
weitgehend zu minimieren. Zur weiteren Reduktion der mechanischen
Spannungen wird der Rohling ein weiteres Male getempert (Schritt
S10). Der Rohling wird nun durch Zurechtschneiden auf das Stanzen
der Einzel-Flansche vorbereitet (Schritt S11). Anschließend werden
die einzelnen Flansche auf das gewünschte Maß zurechtgestanzt (Schritt
S12) und gepresst (Schritt S13), um die beim Stanzen eingebrachte
Biegung zu korrigieren. Als abschließender Prozessschritt folgt
ein drittes Tempern (Schritt S14), um abermals die in den Flansch
eingebrachten Spannungen zu reduzieren.The process steps in detail:
After providing a molybdenum (Mo) powder (step S1), it is filled into a mold (step S2). The filled mold is sintered (step S3) and then infiltrated with Cu (step S4). This is followed by rolling of the resulting flange core (step S5). Copper (Cu) is applied to both sides of the rolled flange by plating. The plating takes place by hot rolling (step S6). The ternary flange blank is now tempered for the purpose of reducing the mechanical stresses introduced in the sixth step (step S7). This is followed by another rolling operation (step S8), followed by flattening (step S9) to flatten the flange blank and to substantially minimize its surface roughness. To further reduce the mechanical stresses, the blank is annealed a second time (step S10). The blank is now prepared by cutting to the punching of the individual flanges (step S11). Subsequently, the individual flanges are punched to the desired level (step S12) and pressed (step S13) to correct the bending introduced during punching. The final process step is followed by a third annealing step (step S14) to again reduce the stresses introduced into the flange.
Das erfindungsgemäße Verfahren sei nunmehr anhand der Herstellung eines ternären Cu/CuW/Cu Flansches (b) erläutert. Auf einen Flanschkern aus Kupfer-Wolfram- (CuW) Legierung wird beidseitig durch einen Abscheideprozess Kupfer aufgebracht.The inventive method Let us now turn to the production of a ternary Cu / CuW / Cu flange (b) explained. On a flange core of copper-tungsten (CuW) alloy is double-sided applied by a deposition copper.
Die
Prozessschritte im Einzelnen:
Nach der Bereitstellung eines
Wolfram- (W) Pulvers (Schritt S1')
wird dieses in eine Form gefüllt
(Schritt S2'). Die
gefüllte
Form wird gesintert (Schritt S3')
und anschließend
mit Cu infiltriert (Schritt S4').
Während
nach Stand der Technik metallurgische Standardverfahren folgen würden (z.B.
Walzen), wird nun der vorliegende Flanschkern trowalisiert (Schritt
S5'), worunter man
ein Entgraten in einer rotierenden Trommel versteht. Anschließend folgt
ein Läppen
(Schritt S6') und
ein Schleifen (Schritt S7')
des Flanschkerns, um die erforderlichen Oberflächeneigenschaften zu erreichen,
insbes. eine hinreichend geringe Oberfächenrauhigkeit, welche für die weitere
Flanschherstellung erforderlich ist. Nach einem weiteren Trowalisieren
(Schritt S8') wird
auf den Flanschkern nun beidseitig durch einen Abscheideprozeß (z.B.
CVD-, PVD- Galvanik- Verfahren)
Kupfer (Cu) aufgebracht (Schritt S9'). Da die Abscheidung – im Gegensatz
zu herkömmlichen,
formgebenden Verfahren – weitgehend
spannungsfrei erfolgt, sind weitere Schritte zur Reduktion mechanischer
Spannungen nicht erforderlich.The process steps in detail:
After providing a tungsten (W) powder (step S1 '), it is filled into a mold (step S2'). The filled mold is sintered (step S3 ') and then infiltrated with Cu (step S4'). While the prior art would follow standard metallurgical processes (eg, rolling), the present flange core is now wobbled (step S5 '), which is understood to mean deburring in a rotating drum. This is followed by lapping (step S6 ') and grinding (step S7') of the flange core in order to achieve the required surface properties, in particular a sufficiently low surface roughness, which is required for further flange production. After further troweling (step S8 '), copper (Cu) is now applied to the flange core on both sides by a deposition process (eg CVD, PVD electroplating process) (step S9'). Since the deposition takes place largely stress-free, in contrast to conventional shaping processes, further steps for the reduction of mechanical stresses are not required.
Während nach dem Stand der Technik insgesamt 14 Schritte zur Herstellung des Flansches erforderlich sind, benötigt das erfindungsgemäße Verfahren nur 9 Schritte.While after In the prior art, a total of 14 steps to manufacture the Flange are required the inventive method only 9 steps.
Der Vergleich zeigt weiter, dass die Beschichtung von Flanschkernen durch Abscheide-Prozesse in weniger Prozessschritten bei gleichzeitig geringerer Verspannung und größerem Freiheitsgrad in Hinblick auf die Wahl der jeweiligen Schichtdicke möglich ist.Of the Comparison further shows that the coating of flanged cores through deposition processes in fewer process steps at the same time less tension and greater degree of freedom in view of the choice of the respective layer thickness is possible.
Die Auswahl der Materialien zur Kombination von Laminat-Flanschen wird offensichtlich, wenn man die Kennwerte der Wärmeleitfähigkeit (thermal conductivity, TC) und des thermischen Expanisonskoeffizienten (coefficient of thermal expansion, CTE) vergleicht (Tab. 1).The Selection of materials for combining laminate flanges becomes obvious if you take the characteristics of thermal conductivity (Thermal conductivity, TC) and the thermal Expanisonskoeffizienten (coefficient of thermal expansion, CTE) (Table 1).
Tab. 1 Tab. 1
Während reines Kupfer (Cu) eine besonders hohe thermische Leitfähigkeit besitzt und sich dadurch als Deckschicht-Material empfiehlt, ist es aufgrund der vergleichsweise hohen thermischen Expansion, welche z.B. bei 100°C ca. viermal so hoch ist wie die von Silizium (Si), als Flanschkern-Material weitgehend ungeeignet.While pure Copper (Cu) has a particularly high thermal conductivity and thereby as Facing material recommends, it is due to the comparatively high thermal Expansion, which e.g. at 100 ° C about four times as high as that of silicon (Si), as flange core material largely unsuitable.
- AA
- FlanschkernFlanschkern
- B1 B 1
- Obere DeckschichtUpper topcoat
- B2 B 2
- Untere DeckschichtLower topcoat
- C1 C 1
- Obere VermittlungsschichtUpper network layer
- C2 C 2
- Untere VermittlungsschichtLower network layer
- SS
- Material zum Fixieren des Halbleiterchipsmaterial for fixing the semiconductor chip
- Chch
- HalbleiterchipSemiconductor chip
Claims (22)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE200410047659 DE102004047659A1 (en) | 2004-09-30 | 2004-09-30 | A method of manufacturing a flange for a semiconductor device and a flange made by this method |
PCT/DE2005/001723 WO2006034697A1 (en) | 2004-09-30 | 2005-09-28 | Method for producing a flange for a semiconductor component, and flange produced according to said method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE200410047659 DE102004047659A1 (en) | 2004-09-30 | 2004-09-30 | A method of manufacturing a flange for a semiconductor device and a flange made by this method |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102004047659A1 true DE102004047659A1 (en) | 2006-04-13 |
Family
ID=35510998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE200410047659 Withdrawn DE102004047659A1 (en) | 2004-09-30 | 2004-09-30 | A method of manufacturing a flange for a semiconductor device and a flange made by this method |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE102004047659A1 (en) |
WO (1) | WO2006034697A1 (en) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2188194A (en) * | 1986-03-21 | 1987-09-23 | Plessey Co Plc | Carrier for high frequency integrated circuits |
DE3907004A1 (en) * | 1989-03-04 | 1990-09-06 | Contraves Ag | METHOD FOR PRODUCING THICK FILM CIRCUITS |
EP0434264B1 (en) * | 1989-12-22 | 1994-10-12 | Westinghouse Electric Corporation | Package for power semiconductor components |
JPH07122678A (en) * | 1993-10-21 | 1995-05-12 | Ngk Spark Plug Co Ltd | Semiconductor ceramic package |
US6107638A (en) * | 1997-03-14 | 2000-08-22 | Kabushiki Kaisha Toshiba | Silicon nitride circuit substrate and semiconductor device containing same |
US6261868B1 (en) * | 1999-04-02 | 2001-07-17 | Motorola, Inc. | Semiconductor component and method for manufacturing the semiconductor component |
AT5972U1 (en) * | 2002-03-22 | 2003-02-25 | Plansee Ag | PACKAGE WITH SUBSTRATE HIGH HEAT-CONDUCTIVITY |
-
2004
- 2004-09-30 DE DE200410047659 patent/DE102004047659A1/en not_active Withdrawn
-
2005
- 2005-09-28 WO PCT/DE2005/001723 patent/WO2006034697A1/en active Application Filing
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WO2006034697A1 (en) | 2006-04-06 |
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