DE10107664A1 - Contact arrangement with a dielectric fuse for an IC memory element and method for producing such a contact arrangement - Google Patents
Contact arrangement with a dielectric fuse for an IC memory element and method for producing such a contact arrangementInfo
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Abstract
Description
Die Erfindung betrifft eine Kontaktanordnung mit einer dielektrischen Fuse für ein IC-Speicherelement und ein Verfahren zur Herstellung einer solchen Kontaktanordnung.The invention relates to a contact arrangement with a dielectric fuse for an IC memory element and a Method for producing such a contact arrangement.
IC-Speicherbausteine, wie zum Beispiel DRAMs, umfassen üblicherweise eine größere Anzahl an redundanten Speicherzellen, die im Falle einer Fehlfunktion einzelner Standard-Speicherzellen aktiviert werden können. Zu diesem Zweck weisen die redundanten Speicherzellen oder deren Peripheriebeschaltung dielektrische Fuses auf, welche bei Bedarf durch Anlegen von Strom zerstört werden können, um eine leitende Verbindung zwischen den angrenzenden Metallschichten herzustellen.IC memory chips, such as DRAMs, include usually a larger number of redundant ones Memory cells in the event of a malfunction individual Standard memory cells can be activated. To this The redundant memory cells or their purpose Peripheral circuit on dielectric fuses, which at Can be destroyed by applying electricity to a conductive connection between the adjacent ones To produce metal layers.
Aufgrund der Funktion der dielektrischen Fuse, bei Anlegen von Überstrom eine elektrische Verbindung zu schaffen, anstelle die elektrische Verbindung zu unterbrechen, wie dies bei üblichen Fuses der Fall ist, handelt es sich funktionsmäßig eigentlich um eine "Anti-Fuse". In der folgenden Beschreibung wird zur Beschreibung eines solchen Elements jedoch der Begriff "Fuse" benutzt.Due to the function of the dielectric fuse, when applied of overcurrent to create an electrical connection instead of breaking the electrical connection like this is the case with usual fuses functionally actually an "anti-fuse". In the following description will be used to describe such Elements, however, uses the term "fuse".
Aus den Fig. 3a-d ist ein Verfahren zur Herstellung einer Kontaktanordnung mit einer dielektrischen Fuse ersichtlich, wie es aus der Herstellung eines DRAMs, insbesondere in Silizium-Technologie, bekannt ist.From FIGS. 3a-d, a method for fabricating a contact assembly having a dielectric fuse can be seen as it is known from the production of a DRAM, in particular in silicon technology.
In Fig. 3a bezeichnet das Bezugszeichen 20 eine Isolationsschicht, zum Beispiel aus Siliziumdioxid, in die zwei Metallisierungsbereiche 21a, 21b aus Wolfram eingebracht sind. Die Metallisierungsbereiche 21a, 21b dienen jeweils als Bitleitung zum Auslesen bzw. Einschreiben von Speicherinformationen aus einer Speicherzelle des DRAMs.In FIG. 3a, reference numeral 20 denotes an insulation layer, for example made of silicon dioxide, into which two metallization regions 21 a, 21 b made of tungsten are introduced. The metallization regions 21 a, 21 b each serve as a bit line for reading out or writing in memory information from a memory cell of the DRAM.
Die Metallisierungsbereiche 21a, 21b werden in einem Verfahren hergestellt, bei dem zunächst eine Grabenätzung in der Isolationsschicht 20 erfolgt und dann ganzflächig Wolfram abgeschieden wird. Danach wird die Oberfläche durch ein CMP- Verfahren (chemisch-mechanisches Polieren) planarisiert, wodurch die getrennten Metallisierungsbereiche 21a, 21b entstehen.The metallization regions 21 a, 21 b are produced in a method in which a trench etching is first carried out in the insulation layer 20 and then tungsten is deposited over the entire surface. The surface is then planarized by a CMP process (chemical mechanical polishing), as a result of which the separate metallization regions 21 a, 21 b are formed.
Wie in Fig. 3b gezeigt, wird in einem anschließendem Prozessschritt eine aus mehreren Schichten bestehende dielektrischen Fuse 22 auf die resultierende Struktur aufgebracht. Der Fuse-Stapel 22 besteht dabei vorzugsweise aus einer elektrisch isolierenden Schicht, z. B. aus SiN, und einer elektrisch leitfähigen Schicht, z. B. aus WSix, wobei die obere der beiden Schichten notwendig ist, damit ein späterer Kontakt-Ätzvorgang die untere dielektrische Schicht nicht beschädigt.As shown in FIG. 3b, in a subsequent process step, a dielectric fuse 22 consisting of several layers is applied to the resulting structure. The fuse stack 22 preferably consists of an electrically insulating layer, for. B. of SiN, and an electrically conductive layer, for. B. from WSi x , the upper of the two layers being necessary so that a later contact etching process does not damage the lower dielectric layer.
Durch Aufbringen von Fotolack 23 und anschließendem Wegätzen von nicht vom Fotolack 23 bedeckten Bereichen wird schließlich eine Struktur erhalten, wie sie in Fig. 3c gezeigt ist. Im Schaltkreis einer redundanten Speicherzelle ist dabei auf dem rechten Metallisierungsbereich 21b der Fuse Stapel 22 angeordnet, der eine fusable Link darstellt, während auf der linken Seite, zur Herstellung eines Standardkontakts, der Fuse Stapel entfernt wurde.By applying photoresist 23 and then etching away areas that are not covered by photoresist 23 , a structure is finally obtained as shown in FIG. 3c. In the circuit of a redundant memory cell is thereby disposed on the right metallization region 21 b of the fuse stack 22, which is a fusable link while on the left side, for the preparation of a standard contact, of the fuse stack has been removed.
Auf die resultierende Struktur wird anschließend eine Oxidschicht 24, z. B. mittels CVD, aufgebracht.An oxide layer 24 , e.g. B. applied by CVD.
Wie in Fig. 3d gezeigt ist, werden dann Kontaktlöcher 25a, 25b oberhalb des ersten bzw. zweiten Metallisierungsbereichs 21a, 21b gebildet und mit Wolfram gefüllt, um die Kontakte 26a, 26b zu schaffen. Die Oberfläche der Struktur wird wiederum mittels CMP bearbeitet.As shown in Fig. 3d, contact holes 25 a, 25 b are then formed above the first and second metallization areas 21 a, 21 b and filled with tungsten to create the contacts 26 a, 26 b. The surface of the structure is in turn processed using CMP.
Wie aus Fig. 3d klar erkennbar ist, wird der Fuse Stapel 22 durch das Ätzen des Kontaktlochs 25b angegriffen, so dass der Kontakt 26b leicht nach unten in den Fuse Stapel 22 hineinragt. Zur Vermeidung einer zu großen Beschädigung des Fuse Stapels 22 mit der Folge einer unerwünschten Kontaktierung der angrenzenden Metallschichten 21b und 26b ist es zum einen erforderlich, eine relativ dicke Schutzschicht auf die dielektrische Schicht aufzutragen. Zum anderen ist es aufgrund der geringen Abmessungen des Fuse Stapels 22 auch weiterhin möglich, daß eine unabsichtliche Durchkontaktierung auftritt.As can be clearly seen from FIG. 3d, the fuse stack 22 is attacked by the etching of the contact hole 25 b, so that the contact 26 b projects slightly downward into the fuse stack 22 . To avoid a too large damage to the fuse pack 22, with the consequence of an undesired contact with the adjacent metal layers 21 b and 26 b, it is firstly necessary to apply a relatively thick protective layer on the dielectric layer. On the other hand, due to the small dimensions of the fuse stack 22 , it is still possible for an unintentional through-connection to occur.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Kontaktanordnung mit einer dielektrischen Fuse bzw. ein entsprechendes Herstellungsverfahren zu schaffen, bei dem eine Schädigung der dielektrischen Fuse durch nachfolgende Prozessschritte weitestgehend ausgeschlossen ist.It is therefore the object of the present invention, a Contact arrangement with a dielectric fuse or a to create appropriate manufacturing process in which damage to the dielectric fuse by subsequent Process steps are largely excluded.
Erfindungsgemäß wird diese Aufgabe durch die Kontaktanordnung mit den Merkmalen des Patentanspruchs 1 sowie durch das Verfahren zur Herstellung einer Kontaktanordnung mit den Merkmalen des Patentanspruchs 11 gelöst.According to the invention, this object is achieved by the contact arrangement with the features of claim 1 and by Process for producing a contact arrangement with the Features of claim 11 solved.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht im wesentlichen darin, die dielektrischen Fuse unterhalb, vorzugsweise unmittelbar unterhalb, der Bitleitung anzuordnen um sie damit vor einem nachfolgenden Kontakt-Ätzvorgang zu schützen.The idea on which the present invention is based exists essentially in having the dielectric fuse below, preferably located immediately below the bit line so as to close them before a subsequent contact etching process protect.
Die erfindungsgemäße Kontaktanordnung mit dielektrischer Fuse umfasst im wesentlichen einen auf einem Substrat angeordneten Metallisierungsbereich, eine als dielektrischen Fuse dienende Isolationsschicht, die auf dem Metallisierungsbereich vorgesehen ist, sowie eine weitere Metallisierungsschicht, die als Bitleitung eines IC-Speicherbausteins dient, wobei die dielektrische Fuse-Schicht unterhalb, vorzugsweise direkt unterhalb, der Bitleitung vorgesehen ist.The contact arrangement with dielectric fuse according to the invention essentially comprises one arranged on a substrate Metallization area, one serving as a dielectric fuse Insulation layer on the metallization area is provided, as well as a further metallization layer, which serves as the bit line of an IC memory chip, wherein the dielectric fuse layer below, preferably directly below, the bit line is provided.
Die Bitleitung ist vorzugsweise in RIE-Technik (Reactive iron etching) hergestellt. Bei der RIE-Technik wird eine Schicht grossflächig aufgetragen und anschließend durch Lithographie- und Ätzvorgänge wie gewünscht strukturiert. Dies hat den Vorteil, dass der Abstand zwischen benachbarten Bitleitungen schon in der Lithographie größer gewählt werden kann als bei einer Herstellung in Damascene-Technologie, wodurch letztendlich die Bitleitungs-Nebenschlusskapazität reduziert wird.The bit line is preferably in RIE technology (reactive iron etching). With the RIE technology, one layer applied over a large area and then by lithography and patterned etches as desired. This has the Advantage that the distance between adjacent bit lines can already be chosen larger in lithography than in a production using Damascene technology, whereby ultimately reduced the bit line shunt capacitance becomes.
Der Metallisierungsbereich umfasst vorzugsweise eine Elektrode eines Transistors, wie zum Beispiel den Gate- Kontakt eines MOS-Transistors, sowie einen Kontakt (Bottom- Kontakt) zum Kontaktieren der Transistorelektrode.The metallization area preferably comprises one Electrode of a transistor, such as the gate Contact of a MOS transistor, as well as a contact (bottom Contact) for contacting the transistor electrode.
In einem Ausführungsbeispiel ist dielektrische Fuse-Schicht zwischen einem Bottom-Kontakt und der Bitleitung angeordnet.In one embodiment, dielectric fuse layer arranged between a bottom contact and the bit line.
Gemäß einer bevorzugten Ausführungsform besteht die dielektrische Fuse aus einer Nitridschicht, insbesondere aus einer Siliziumnitridschicht Si3N4.According to a preferred embodiment, the dielectric fuse consists of a nitride layer, in particular of a silicon nitride layer Si 3 N 4 .
Gemäß einer weiteren bevorzugten Weiterbildung besteht die Bitleitung aus mehreren Schichten, insbesondere aus drei Schichten. In diesem Fall unfasst die Bitleitung eine mittlere Schicht aus Aluminium und eine obere sowie eine untere Schicht aus vorzugsweise Ti und/oder TiN.According to a further preferred development, the Bit line consisting of several layers, in particular three Layers. In this case, the bit line includes one middle layer of aluminum and an upper and one lower layer of preferably Ti and / or TiN.
Gemäß einer weiteren bevorzugten Weiterbildung liegt die dielektrische Fuse oberhalb einer im Substrat befindlichen Isolationsschicht, insbesondere einer STI (Shallow Trench Insulation)-Schicht. Dies hat den Vorteil, dass das Substrat durch nachfolgende Prozessschritte nicht geschädigt wird. According to a further preferred development, the dielectric fuse above one in the substrate Insulation layer, in particular an STI (shallow trench Insulation) layer. This has the advantage of being the substrate is not damaged by subsequent process steps.
Das erfindungsgemäße Verfahren zur Herstellung einer solchen Kontaktanordnung mit dielektrischer Fuse umfasst u. a. das Bereitstellen eines Schaltungssubstrats, das Vorsehen eines Metallisierungsbereichs auf dem Schaltungssubstrat sowie das Anordnen einer als dielektrischen Fuse dienenden Isolationsschicht über dem Metallisierungsbereich. Ferner beinhaltet das erfindungsgemäße Herstellungsverfahren das Aufbringen einer Bitleitung, vorzugsweise in RIE-Technologie, auf der Isolationsschicht.The inventive method for producing such Contact arrangement with dielectric fuse includes u. a. the Providing a circuit substrate, providing a Metallization area on the circuit substrate as well Arranging one serving as a dielectric fuse Insulation layer over the metallization area. Further includes the manufacturing method of the invention Application of a bit line, preferably using RIE technology, on the insulation layer.
Die Bitleitung besteht vorzugsweise aus mehreren Schichten, insbesondere aus einer mittleren leitenden Schicht sowie äußeren Mantelschichten, z. B. aus Ti und/oder TiN.The bit line preferably consists of several layers, in particular from a middle conductive layer as well outer cladding layers, e.g. B. from Ti and / or TiN.
Die Bitleitung wird dabei vorzugsweise auf die Fuse-Schicht aufgesputtert.The bit line is preferably on the fuse layer sputtered.
Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert.The invention will now be described with reference to the accompanying Drawings explained in more detail by way of example.
Es zeigen:Show it:
Fig. 1a, 1b Ersatzschaltbilder einer Speicherzelle und eines Peripherietransistors eines DRAMs; FIG. 1a, 1b are equivalent circuit diagrams of a memory cell and a peripheral transistor of a DRAM;
Fig. 2 ein Beispiel einer gemäß einer Ausführungsform der Erfindung gestalteten Kontaktanordnung mit einer dielektrischen Fuse; und FIG. 2 shows an example of a in accordance with an embodiment of the invention designed contact assembly having a dielectric Fuse; and
Fig. 3a-d schematische Darstellungen verschiedener Prozessschritte eines bekannten Herstellungsverfahrens für eine Kontaktanordnung mit dielektrischen Fuse. Fig. 3a-d schematic illustrations of various process steps of a conventional manufacturing method for a contact arrangement with dielectric fuse.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile. In the figures, the same reference symbols designate the same or functionally identical components.
Fig. 1a zeigt ein Ersatzschaltbild einer Speicherzelle in einem DRAM, mit einem Feldeffekttransistor 11 zum Steuern des Auslesens bzw. Schreibens von Informationen aus bzw. in eine Kapazität 12. Der Gate-Kontakt 13 des Transistors 11 wird über eine sogenannte Wortleitung 14 angesteuert. 1 a shows an equivalent circuit diagram of a memory cell in a DRAM, with a field effect transistor 11 for controlling the reading out or writing of information from or into a capacitance 12 . The gate contact 13 of the transistor 11 is driven via a so-called word line 14 .
Die in der Kapazität 12 gespeicherte Information wird über die Kontakte 15, 16 des Transistors 11 über eine sogenannte Bitleitung 17 ausgelesen.The information stored in the capacitance 12 is read out via the contacts 15 , 16 of the transistor 11 via a so-called bit line 17 .
Ein in Fig. 1b dargestellter Peripherietransistor 19 umfasst einen Gate-Kontakt 18, der über einen zum Gate-Kontakt 2 führenden Leiter 3 mit der Bitleitung 5 verbunden ist.A peripheral transistor 19 shown in FIG. 1b comprises a gate contact 18 which is connected to the bit line 5 via a conductor 3 leading to the gate contact 2 .
Der Drain- und Source-Kontakt 30, 31 des Peripherietransistors 19 sind als CD-Kontakte (Contact to Diffusion) ausgeführt und sind jeweils an einer metallischen Leiterbahn 32 angeschlossen.The drain and source contacts 30 , 31 of the peripheral transistor 19 are designed as CD contacts (Contact to Diffusion) and are each connected to a metallic conductor track 32 .
Ein möglicher Ort für die Anordnung der dielektrischen Fuse liegt zwischen dem Leiter 3 und der Bitleitung 5. Die Fuse- Schicht könnte aber auch in einer Speicherzelle des Speicherelements angeordnet sein.A possible location for the arrangement of the dielectric fuse is between the conductor 3 and the bit line 5 . However, the fuse layer could also be arranged in a memory cell of the memory element.
Die Topographie einer entsprechenden Kontaktanordnung gemäß eine Ausführungsform der Erfindung ist in Fig. 2 gezeigt.The topography of a corresponding contact arrangement according to an embodiment of the invention is shown in FIG. 2.
Die in Fig. 2 gezeigte Kontaktanordnung umfasst einen auf einem Substrat 1 angeordneten Metallisierungsbereich, der den Gate-Kontakt 2 des Peripherietransistors 19 bildet. Der Gate- Kontakt 2 besteht üblicherweise aus einer Vielzahl einzelner Schichten, wie zum Beispiel Polysilizium, Wolframsilizid und Siliziumnitrid.The contact arrangement shown in FIG. 2 comprises a metallization region which is arranged on a substrate 1 and forms the gate contact 2 of the peripheral transistor 19 . The gate contact 2 usually consists of a large number of individual layers, such as, for example, polysilicon, tungsten silicide and silicon nitride.
Über dem Gate-Kontakt 2 ist ein keilförmiger Kontakt 3 (Bottom-Kontakt) zum Kontaktieren des Gate-Kontakts 2 vorgesehen. A wedge-shaped contact 3 (bottom contact) for contacting the gate contact 2 is provided above the gate contact 2 .
Die Kontakte 2 und 3 sind dabei von einer Isolationsschicht 17, wie zum Beispiel SiO2 oder BPSG (Bor Phosphors Silicat Glas) umgeben, die auf dem Substrat 1 aufgebracht ist.The contacts 2 and 3 are surrounded by an insulation layer 17 , such as SiO 2 or BPSG (boron phosphor silicate glass), which is applied to the substrate 1 .
Die Oberfläche der Isolationsschicht-Kontakt-Struktur wird vorzugsweise mittels CMP planarisiert, so dass der Bottom- Kontakt 3 bündig mit der Isolationsschicht 17 abschließt.The surface of the insulation layer contact structure is preferably planarized by means of CMP, so that the bottom contact 3 is flush with the insulation layer 17 .
Auf diese planarisierte Oberfläche wird schließlich die dielektrische Fuse-Schicht 4 aufgebracht. Diese Schicht wird anschließend, wie bezüglich Fig. 3 erläutert, strukturiert.Finally, the dielectric fuse layer 4 is applied to this planarized surface. This layer is then structured, as explained with reference to FIG. 3.
Unmittelbar auf der dielektrischen Fuse 4 ist eine aus mehreren Schichten 6, 7, 8 bestehende Bitleitung 5 angeordnet. Die Bitleitung 5 weist zwei äußere, eine obere 6 und eine untere Schicht 7, z. B. aus Ti/TiN4, und eine mittlere Schicht, vorzugsweise aus Aluminium, auf.A bit line 5 consisting of a plurality of layers 6 , 7 , 8 is arranged directly on the dielectric fuse 4 . The bit line 5 has two outer, an upper 6 and a lower layer 7 , z. B. from Ti / TiN 4 , and a middle layer, preferably made of aluminum.
Da Aluminium erheblich besser leitet als zum Beispiel Wolfram, kann diese Schicht sehr dünn gewählt werden, wodurch sich insbesondere die Bitleitungs-Nebenschlusskapazität verringert. Hinzu kommt, dass die Unterkante der Bitleitungsbahn weiter von der Oberkante des Gate- Kontaktstapels 2 entfernt ist als bei einer in Damascene- Technik hergestellten Bitleitung. Bei einer in Damascene- Technik hergestellten Bitleitung ist dieser Abstand immer kleiner als bei der in RIE-Technik hergestellten Bitleitung 5, da der limitierende Faktor für die Schichtdicke der über dem Gate-Kontakt-Stapel 2 angeordneten Isolationsschicht 17 der Ätzvorgang für das Kontaktloch des Bottom-Kontakts 3 und weiterer Kontakte zum Substrat ist.Since aluminum conducts much better than, for example, tungsten, this layer can be chosen to be very thin, which in particular reduces the bit line shunt capacitance. In addition, the lower edge of the bit line track is further away from the upper edge of the gate contact stack 2 than in the case of a bit line produced using damascene technology. With a bit line manufactured in Damascene technology, this distance is always smaller than with the bit line 5 manufactured in RIE technology, since the limiting factor for the layer thickness of the insulation layer 17 arranged above the gate contact stack 2 is the etching process for the contact hole of the bottom -Contact 3 and other contacts to the substrate.
Bei diesem Ausführungsbeispiel wird die Bitleitung 5 auf die dielektrischen Fuse 4 aufgesputtert. Da dies ein relativ kalter Prozess ist, tritt keine Schädigung der dielektrischen Fuse 4 auf. In this exemplary embodiment, the bit line 5 is sputtered onto the dielectric fuse 4 . Since this is a relatively cold process, there is no damage to the dielectric fuse 4 .
Bei der Strukturierung der Bitleitung 5 ist die Topographie, die durch die Fuse-Schicht entstanden ist, nicht störend. Die Fuse-Schicht 4 ist so strukturiert, dass sie den darunter liegenden Bottom-Kontakt 3 ausreichend weit überlappt, um letzteren bei einem Metall-Ätzprozess der Bitleitung 5 ausreichend zu schützen.When structuring the bit line 5 , the topography that is created by the fuse layer is not disruptive. The fuse layer 4 is structured in such a way that it overlaps the bottom contact 3 below it sufficiently to adequately protect the bottom contact 5 during a metal etching process.
Auf die Bitleitung 5 wird schließlich ein Kontakt 9 (Top Kontakt) aufgebracht, der zur Globalen Verdrahtung des Speicherchips dient und z. B. aus Wolfram oder Kupfer gebildet ist.Finally, a contact 9 (top contact) is applied to the bit line 5 , which is used for the global wiring of the memory chip and z. B. is formed from tungsten or copper.
Die Bitleitung 5 ist wiederum derart strukturiert, dass sie den darüber liegenden Top Kontakt 9 seitlich ausreichend weit überlappt, so dass der Kontaktloch-Ätzvorgang für den Topkontakt 9 die Fuse-Schicht nicht schädigt.The bit line 5 is in turn structured so as to be the top overlying contact 9 overlaps laterally sufficiently far, so that the contact hole etching process does not damage the fuse layer for the top contact. 9
Vor der Herstellung des Top Kontakts 9 wird vorzugsweise HDP- Oxid (High Density Plasma) aufgebracht. Die Oberfläche wird vorzugsweise per CMP planarisiert.Before the top contact 9 is produced, HDP oxide (high density plasma) is preferably applied. The surface is preferably planarized using CMP.
Die elektrischen Fuse-Schichten 4 werden vorzugsweise nur über STI-Bereichen 10 im Substrat 1 angeordnet, um negative Beeinflussungen des Substrats 1 durch nachfolgende Prozessschritte bei der Herstellung insbesondere der dielektrischen Fuse 4 und der Bitleitung 5 sowie durch den Fuse-blow-Prozess selbst zu vermeiden.The electrical fuse layers 4 are preferably arranged only over STI regions 10 in the substrate 1 in order to prevent the substrate 1 from being adversely affected by subsequent process steps in the manufacture, in particular, of the dielectric fuse 4 and the bit line 5 and by the fuse blow process itself avoid.
Die Prozess-Komplexität dieser Varianten übersteigt zwar die des jetzigen Standard-Prozesses, bei dem die Bitleitung 5 zusammen mit dem Bottom Kontakt 3 in Dual-Damascene-Technik hergestellt wird, hat aber wesentliche Vorteile, insbesondere bezüglich der Bitleitungs-Nebenkapazität und hinsichtlich der Zuverlässigkeit der dielektrischen Fuse. Although the process complexity of these variants exceeds that of the current standard process, in which the bit line 5 is produced together with the bottom contact 3 using dual damascene technology, it has significant advantages, in particular with regard to the bit line auxiliary capacitance and with regard to reliability the dielectric fuse.
11
Substrat
substratum
22
Metallisierungsbereich
metallization
33
Bottom-Kontakt
Bottom contact
44
Fuse
Fuse
55
Bitleitung
bit
66
obere Schicht
upper layer
77
untere Schicht
Lower class
88th
mittlere Schicht
middle layer
99
Topkontakt
top contact
1010
Isolationsbereich
Quarantine
1111
Transistor
transistor
1212
Kondensator
capacitor
1313
Gate
gate
1414
Wortleitung
wordline
1515
Gate-Kontakt
Gate contact
1616
Source-Kontakt
Source contact
1717
Isolationsschicht
insulation layer
2020
Isolationsschicht
21a, b Bitleitung
insulation layer
21a, b bit line
2222
Fuse Stapel
Fuse stack
2323
Fotolack
photoresist
2424
Isolationsschicht
25a, b Kontaktloch
26a, b Kontakt
insulation layer
25a, b contact hole
26a, b contact
3030
Kontakt
Contact
3131
Kontakt
Contact
3232
Leiter
ladder
Claims (15)
einen auf einem Substrat (1) angeordneten ersten Metallisierungsbereich (2, 3);
eine als dielektrische Fuse dienende Isolationsschicht (4) oberhalb des Metallisierungsbereichs (2, 3); und
einen weiteren Metallisierungsbereich (5), der oberhalb der Isolationsschicht (4) als Bitleitung (5) des IC- Speicherelements dient.1. A contact arrangement with a dielectric fuse for an IC memory element, comprising:
a first metallization region ( 2 , 3 ) arranged on a substrate ( 1 );
an insulation layer ( 4 ) serving as a dielectric fuse above the metallization region ( 2 , 3 ); and
a further metallization region ( 5 ), which serves as a bit line ( 5 ) of the IC memory element above the insulation layer ( 4 ).
Bereitstellen eines Substrats (1);
Bilden eines ersten Metallisierungsbereichs (2) auf dem Substrat (1);
Bilden eines Kontakts (3) zum Kontaktieren des Metallisierungsbereichs (2);
Aufbringen einer als dielektrische Fuse dienenden Isolationsschicht (4);
Strukturieren der Isolationsschicht (4);
Aufbringen eines weiteren Metallisierungsbereichs, der als Bitleitung (5) des IC-Speicherelements dient, wobei die Isolationsschicht (4) unterhalb der Bitleitung (5) angeordnet ist; und
Strukturieren der Bitleitung (5).11. A method for producing a contact arrangement of an IC memory element with a dielectric fuse, comprising the following steps:
Providing a substrate ( 1 );
Forming a first metallization region ( 2 ) on the substrate ( 1 );
Forming a contact ( 3 ) for contacting the metallization region ( 2 );
Applying an insulation layer ( 4 ) serving as a dielectric fuse;
Structuring the insulation layer ( 4 );
Application of a further metallization area, which serves as a bit line ( 5 ) of the IC memory element, the insulation layer ( 4 ) being arranged below the bit line ( 5 ); and
Structuring the bit line ( 5 ).
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| Publication number | Publication date |
|---|---|
| WO2002067263A2 (en) | 2002-08-29 |
| WO2002067263A3 (en) | 2002-12-12 |
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