DE10105285A1 - Semiconductor memory with pre-charge control e.g. SDRAM, uses decoder for connecting word-lines in dependence of address - Google Patents

Semiconductor memory with pre-charge control e.g. SDRAM, uses decoder for connecting word-lines in dependence of address

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DE10105285A1 DE2001105285 DE10105285A DE10105285A1 DE 10105285 A1 DE10105285 A1 DE 10105285A1 DE 2001105285 DE2001105285 DE 2001105285 DE 10105285 A DE10105285 A DE 10105285A DE 10105285 A1 DE10105285 A1 DE 10105285A1
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Abstract

Semiconductor memory has a memory cell array (10) with a number of word-lines (17,18) to which at least one memory cell (11,12) is connected. A decoder (16) is used to selectively connect a word-line from a number of word-lines, depending on an address (RADR). A control device (30) drives the decoder to release the output of a non-active level on the selective word-line (17), and a reference word-line (31) is operated parallel to the selective word-line. A reference read amplifier (35) is connected to the reference memory cell (32) via at least one reference bit line (34), and an evaluation device (36) is joined to the at least reference bit line (34).

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld und einer Vielzahl von Wortleitungen, von denen mindestens eine über einen Decoder auswählbar ist, wo­ bei auf die Wortleitungen ein aktiver und ein nicht-aktiver Pegel ausgegeben wird.The invention relates to a semiconductor memory with a Memory cell array and a variety of word lines, from which at least one can be selected via a decoder, where with an active and a non-active on the word lines Level is output.

Halbleiterspeicher mit wahlfreiem Zugriff, insbesondere mit dynamischen Speicherzellen, sogenannte DRAMs (Dynamic Random Access Memories), weisen Wortleitungen und Bitleitungen auf, an deren Kreuzungsorten Speicherzellen angeordnet sind. Eine Speicherzelle dynamischer Art umfaßt einen Speicherkondensa­ tor und einen Auswahltransistor. Der Steueranschluß des Aus­ wahltransistors ist an die Wortleitung angeschlossen. Die ge­ steuerte Strecke des Auswahltransistors ist einerseits an den Speicherkondensator und andererseits an die Bitleitung ange­ schlossen. Bei einem Zugriff, beispielsweise einem Lesezu­ griff, wird die Wortleitung durch Anlegen eines aktiven Pe­ gels aktiviert, so daß der Transistor leitend geschaltet wird. Der Speicherkondensator wird dadurch mit der Bitleitung verbunden und gibt seine Ladung auf die Bitleitung aus. Ein Leseverstärker verstärkt anschließend das vom Speicherkonden­ sator an die Bitleitung ausgegebene Signal zu einem vollpege­ ligen Signal. Das vom Leseverstärker verstärkte Signal wird anschließend längs des Auslesedatensignalpfads bis zu einem Ausgangsanschluß weitergeleitet, um am Ausgang des Halblei­ terspeichers bereitzustehen. Aufgrund von Leckströmen nimmt der Ladungsinhalt des Kondensators ab. Innerhalb vorgegebener Zeitabstände ist daher der Ladungsinhalt wieder aufzufri­ schen. Das vom Leseverstärker verstärkte Signal wird hierzu über den geöffneten Auswahltransistor in die Speicherzelle zurückgeschrieben. Sowohl beim Auslesen als auch beim Wieder­ auffrischen werden die Wortleitungen aktiviert und der Ver­ stärkungsvorgang am Leseverstärker ist so weit durchzuführen, bis ausreichende Sicherheit besteht, daß der ausgelesene Da­ tenwert mit einem ausreichend stabilen Pegel am Leseverstär­ ker vorliegt. Anschließend kann die aktivierte Wortleitung wieder deaktiviert werden. Auf die Wortleitung wird dabei ein nicht-aktiver Pegel ausgegeben, beispielsweise Bezugspotenti­ al oder Masse oder gar ein negativer Pegelwert. Demgegenüber weist der aktive Pegel ein positives Potential auf, welches mittels Spannungspumpen sogar noch über der von extern zuge­ führten Versorgungsspannung liegend erzeugt wird, um den Aus­ wahltransistor vollständig leitend zu schalten.Semiconductor memory with random access, in particular with dynamic memory cells, so-called DRAMs (Dynamic Random Access Memories), have word lines and bit lines, storage cells are arranged at their intersections. A A dynamic type memory cell includes a storage capacitor gate and a selection transistor. The control port of the off The selection transistor is connected to the word line. The ge controlled route of the selection transistor is on the one hand to the Storage capacitor and on the other hand to the bit line closed. With an access, for example a read access the word line is activated by creating an active Pe gels activated so that the transistor is turned on becomes. The storage capacitor is thereby connected to the bit line connected and outputs its charge on the bit line. On Sense amplifier then amplifies that from the memory probe signal output to the bit line to a full level leaky signal. The signal amplified by the sense amplifier is then along the readout data signal path up to one Output port forwarded to the output of the lead to be available. Due to leakage currents the charge content of the capacitor. Within given The load content must therefore be checked again at intervals rule. The signal amplified by the sense amplifier becomes this via the open selection transistor into the memory cell written back. Both when reading out and again refresh the word lines are activated and the ver Strengthening process on the sense amplifier is to be carried out so far  until there is sufficient certainty that the read Da tenwert with a sufficiently stable level at the sense amplifier ker is present. Then the activated word line be deactivated again. The wordline is a Inactive level output, for example reference potentiometers al or ground or even a negative level value. In contrast, the active level has a positive potential, which by means of voltage pumps even higher than that externally supplied led supply voltage is generated lying to the off Switch the selection transistor fully conductive.

Von Interesse für die hier betroffene Erfindung ist das zeit­ gerechte Anlegen des nicht-aktiven Pegels an die vorher aus­ gewählte Wortleitung. Wenn die Wortleitung zu früh abgeschal­ tet wird, besteht die Gefahr, daß der Leseverstärker das aus der ausgewählten Speicherzelle ausgelesene Datensignal noch nicht ausreichend hoch verstärkt hat und bei der Weiterlei­ tung dieses nur unvollständig verstärkten Signals an nachge­ schaltete Funktionseinheiten ein Verarbeitungsfehler auf­ tritt. Wenn andererseits das Abschalten der Wortleitung zu lange dauert, besteht zwar die Sicherheit, daß der Lesever­ stärker das ausgelesene Datensignal ausreichend hoch ver­ stärkt hat, aber ein nachfolgender Speicherzugriff kann erst erfolgen, wenn die Wortleitung vollständig abgeschlossen ist, d. h. der Precharge-Vorgang vollendet ist. Die Arbeitsge­ schwindigkeit wir durch einen lange dauernden Precharge- Vorgang verringert.This is of interest for the invention concerned here fair application of the inactive level to the previous one selected word line. If the word line is too early tet, there is a risk that the sense amplifier data signal read out from the selected memory cell has not strengthened sufficiently high and in passing on processing of this only incompletely amplified signal to the next switched functional units on a processing error occurs. On the other hand, when the word line is turned off takes a long time, there is certainty that the reading ver the ver read out data signal sufficiently high ver has strengthened, but a subsequent memory access can only when the word line is completely completed, d. H. the precharge process is complete. The working area dizziness due to a long pre-charge Process decreased.

Insbesondere bei taktsynchron betriebenen Halbleiterspei­ chern, sogenannten SDRAMs (Synchronous Dynamic Random Access Memories) werden die Verarbeitungsvorgänge im Halbleiterspei­ cher taktsynchron abgewickelt, so daß der Precharge-Vorgang nach einer vorbestimmten Anzahl von Taktzyklen auf die Ein­ leitung eines Zugriffs auf eine Speicherzelle hin veranlaßt werden könnte. Dem steht gegenüber, daß die vom Leseverstär­ ker benötigte Verstärkungszeit unabhängig vom Betriebstakt ist. Wenn ein Halbleiterchip bei unterschiedlichen Betriebsfrequenzen betrieben wird, kann bei einer taktweisen Zählung der Zeit bis zum Einleiten des Precharge-Vorgangs entweder eine Verletzung der Mindestzeit oder eine unnötigerweise lan­ ge Wartezeit angesetzt werden. Bei hoher Betriebsfrequenz kann auftreten, daß die gezählten Taktzyklen derart schnell abgelaufen sind, daß der Leseverstärker noch nicht ausrei­ chend verstärkt hat. Bei niedriger Betriebsfrequenz kann auf­ treten, daß unnötig lange abgewartet wird, bis die erforder­ liche Anzahl von Betriebstakten gezählt worden ist und der Leseverstärker bereits lange Zeit vorher den Verstärkungsvor­ gang abgeschlossen hat. Bei der niedrigen Betriebsfrequenz wird also ein erneuter Speicherzugriff unnötigerweise noch weiter verzögert und die effektive Betriebsfrequenz dadurch weiter verringert. Eine solche Lösung hat daher den Nachteil, daß der Precharge-Vorgang nicht flexibel genug auf unter­ schiedliche Betriebsbedingungen des Halbleiterspeichers rea­ giert.In particular with isochronous semiconductor memory so-called SDRAMs (Synchronous Dynamic Random Access Memories) are the processing processes in the semiconductor memory cher isochronous, so that the precharge process after a predetermined number of clock cycles conducts access to a memory cell could be. This contrasts with the fact that the sense amplifier The amplification time required is independent of the operating cycle is. If a semiconductor chip at different operating frequencies  can be operated with a cyclical count the time to initiate the precharge process either a violation of the minimum time or an unnecessarily long waiting time. At high operating frequency can occur that the counted clock cycles so quickly have expired that the sense amplifier is not yet sufficient has strengthened accordingly. At low operating frequency, can occur that you wait unnecessarily long until the required number of operating cycles has been counted and the Sense amplifiers the amplification before long has completed the course. At the low operating frequency So a new memory access is unnecessary further delayed and thereby the effective operating frequency further decreased. Such a solution therefore has the disadvantage that the precharge process is not flexible enough on under different operating conditions of the semiconductor memory rea yaws.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiter­ speicher anzugeben, dessen Precharge-Vorgang nach einem Zu­ griff auf eine Wortleitung unabhängig von der jeweiligen Be­ triebsgeschwindigkeit oder anderen Betriebsrandbedingungen in einem möglichst optimalen Zeitpunkt eingeleitet wird.An object of the invention is a semiconductor specify memory whose precharge operation after a close resorted to a word line regardless of the respective Be drive speed or other operating conditions in is initiated at an optimal time.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gelöst, der umfaßt: ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen, an die jeweils mindestens eine Speicherzelle angeschlossen ist, einen Decoder, über den eine der Wortleitungen aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse auswählbar ist und mit einem aktiven Pegel und einem anderen nicht-aktiven Pegel ansteuer­ bar ist, eine Steuerungseinrichtung zur Ansteuerung des De­ coders, um die Ausgabe eines nicht-aktiven Pegels auf die ausgewählte Wortleitung freizugeben, eine Referenzwortlei­ tung, die parallel zu der ausgewählten Wortleitung ansteuer­ bar ist und die mit einer Referenzspeicherzelle verbunden ist, einen Referenzleseverstärker, der über mindestens ein Referenzbitleitung mit der Referenzspeicherzelle verbunden ist und eine Bewertungseinrichtung, die mit der mindestens einen Referenzbitleitung verbunden ist, um die Ausgabe des nicht-aktiven Pegels auf die ausgewählte Wortleitung zu ver­ anlassen.According to the invention, this object is achieved by a half lead Solved memory, comprising: a memory cell array with a large number of word lines, each of which has at least one a memory cell is connected, a decoder, through which one of the word lines from the plurality of word lines in Dependency of an address can be selected and with a control active level and another non-active level bar is a control device for controlling the De to output a non-active level to the release selected word line, a reference word line device that drive in parallel to the selected word line bar and which is connected to a reference memory cell is a reference sense amplifier that has at least one  Reference bit line connected to the reference memory cell is and an evaluation facility that with the at least a reference bit line is connected to the output of the ver inactive levels to the selected word line Start.

Der Halbleiterspeicher gemäß der Erfindung steuert die Warte­ zeit bis zum Einleiten des Precharge-Vorgangs für eine akti­ vierte Wortleitung unabhängig vom Betriebstakt. Durch die Re­ ferenzspeicherzelle und die Referenzbitleitung wird parallel zum Auslesevorgang einer aktivierten Speicherzelle ein Refe­ renzauslesevorgang nachgebildet, und dann, wenn die vom an die Referenzzelle angeschlossenen Leseverstärker gelieferten Signalpegel genügend verstärkt sind, wird angenommen, daß der Auslesevorgang bzw. der Wiederauffrischungsvorgang sicher ab­ geschlossen ist und der Speicherzugriff durch das Abschalten der vorher aktivierten Wortleitung abgeschlossen werden kann. Eine Steuerungseinrichtung steuert den Precharge-Vorgang. Die Steuerungseinrichtung übernimmt das von der Bewertungsein­ richtung ausgegebene Steuersignal und teilt daraufhin dem Wortleitungsdecoder mit, daß der nicht-aktive Pegel auf die Wortleitung ausgegeben werden kann.The semiconductor memory according to the invention controls the control room time until the precharge process is initiated for an acti fourth word line independent of the operating cycle. By the Re reference memory cell and the reference bit line becomes parallel a Refe for reading out an activated memory cell replicated renzauslesevegung, and then when the from the sense amplifier connected to the reference cell Signal levels are sufficiently amplified, it is assumed that the Reading process or the refreshing process safely is closed and the memory access by switching off the previously activated word line can be completed. A control device controls the precharge process. The Control device takes over from the evaluation direction output control signal and then shares the Word line decoder with that the non-active level on the Word line can be output.

Die Bewertungsschaltung ist beispielsweise als Vergleicher ausgeführt. Sie ist parallel zum Leseverstärker an die Bit­ leitung angeschlossen, um den Momentanwert des gerade ver­ stärkten Signals zu überwachen. Beim Überschreiten einer Schaltschwelle wird ein Signal aktiviert, welches an die Steuerungseinrichtung weitergeleitet wird.The evaluation circuit is, for example, a comparator executed. It is parallel to the sense amplifier on the bits line connected to the instantaneous value of the ver monitor strong signal. When exceeding one Switching threshold, a signal is activated which is sent to the Control device is forwarded.

Die Referenzspeicherzelle ist mit einem vorbestimmten Daten­ wert zu beschreiben. Vorzugsweise erfolgt dies beim Anlegen von Versorgungsspannung, beim sogenannten Power-Up-Vorgang, wenn sämtliche Funktionseinheiten des Halbleiterspeichers in­ itialisiert werden. The reference memory cell is with a predetermined data worth describing. This is preferably done when creating of supply voltage, in the so-called power-up process, if all functional units of the semiconductor memory in be initialized.  

Wichtig ist, daß der Zugriff auf eine Speicherzelle des Spei­ cherzellenfeldes und das Auslesen und Bewerten anhand der Re­ ferenzspeicherzelle parallel zueinander erfolgen. Hierzu sind entsprechende Schaltungsmaßnahmen zu treffen. Die Bitleitung, an welche die gerade ausgelesene Speicherzelle des Speicher­ zellenfeldes angeschlossen ist, ist mit einem weiteren Lese­ verstärker verbunden, ebenso wie die Referenzspeicherzelle mit dem ersteren Leseverstärker verbunden ist. Der Verstär­ kungsvorgang ist in beiden Leseverstärkern vorzugsweise gleichzeitig, also parallel einzuleiten. Dann besteht Ver­ gleichbarkeit zwischen beiden Verstärkungsvorgängen. Der Ver­ stärkungsvorgang wird von der Steuerungseinrichtung eingelei­ tet. Sämtliche Leseverstärker, die Speicherzellen zugeordnet sind, die an eine aktivierte Wortleitung angeschlossen sind, verstärken die aus den jeweiligen Speicherzellen ausgelesenen Datenwerte. Derjenige der Datenwerte wird ausgewählt und wei­ tergeleitet, der von der adressierten Speicherzelle stammt. Die Auswahl erfolgt über einen Spaltendekoder.It is important that access to a memory cell of the memory cell field and the reading and evaluation based on the re Reference memory cell take place parallel to each other. For this are to take appropriate circuit measures. The bit line, to which the just read memory cell of the memory cell field is connected with another read amplifier connected, as well as the reference memory cell is connected to the former sense amplifier. The reinforcer The coupling process is preferred in both sense amplifiers to be initiated simultaneously, i.e. in parallel. Then Ver equality between the two reinforcement processes. The Ver Strengthening process is carried out by the control device tet. All sense amplifiers assigned to memory cells are connected to an activated word line, amplify those read from the respective memory cells Data values. The one of the data values is selected and knows which comes from the addressed memory cell. The selection is made using a column decoder.

Der Wortleitungsdecoder weist ausgangsseitig zugeordnet zu jeder Wortleitung einen Treiber auf, der einerseits an die oberhalb der Versorgungsspannung liegende aktive Wortlei­ tungsspannung angeschlossen ist und andererseits mit Bezugs­ potential oder gar einem unterhalb des Bezugspotentials lie­ genden Potential. Die einen aktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig leitend geschaltet ist. Die einen nicht-aktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig abgeschaltet ist. Bei immer kleiner werdenden Strukturgrößen bedingt dies sogar eine ne­ gative Beaufschlagung des Gateanschlusses des Auswahltransi­ stors. Die Wortleitung ist an den Ausgangsanschluß dieses Treibers angeschlossen. Der Eingang des Treibers wird von entsprechend decodierten Ausgängen der Decoderlogik angesteu­ ert und außerdem von der Steuerungseinrichtung freigegeben. Insbesondere das Abschalten des Decodertreibers, also das Verbinden der Wortleitung mit Bezugspotential oder dem negativen Potential, erfolgt in Abhängigkeit von der der Refe­ renzspeicherzelle nachgeschalteten Bewertungseinrichtung.The word line decoder assigns assigned on the output side each word line has a driver that is connected to the active word lines above the supply voltage voltage is connected and on the other hand with reference potential or even below the reference potential potential. The one representing an active level Word line voltage ensures that the selection transistor is completely switched on. One is inactive Word line voltage representing level ensures that the selection transistor is completely switched off. Always decreasing structure sizes even requires a ne Negative application of the gate connection of the selection transi stors. The word line is at the output terminal of this Driver connected. The driver input is from controlled according to decoded outputs of the decoder logic ert and also released by the control device. In particular, switching off the decoder driver, that is Connect the word line to reference potential or the negative  Potential, depends on that of the ref renz memory cell downstream evaluation device.

Die Speicherzellen sind wie herkömmlich in einem dynamischen Halbleiterspeicher aus dem Auswahltransistor und dem Spei­ cherkondensator gebildet. Aufgrund von Leckströmen ist der Speicherkondensator innerhalb bestimmter nicht zu überschrei­ tender Zeitintervalle wieder aufzufrischen. Dies bedeutet, daß der Inhalt der Speicherzelle ausgelesen, verstärkt und dabei gleichzeitig in die Speicherzelle zurückgeschrieben wird, wobei während des Verstärkungsvorgangs der Auswahltran­ sistor leitend geschaltet ist und die Speicherzelle mit der Bitleitung verbunden bleibt.As usual, the memory cells are dynamic Semiconductor memory from the selection transistor and the memory Cher capacitor formed. Due to leakage currents Storage capacitor within certain not to be exceeded refresh the time intervals again. This means, that the content of the memory cell is read out, amplified and at the same time written back to the memory cell , during which the selection trans sistor is turned on and the memory cell with the Bit line remains connected.

Die zusätzliche Referenzbitleitung und Referenzzelle stören den ansonsten regelmäßigen Aufbau des Speicherzellenfeldes nicht. Sie sind außerhalb des die Betriebsinformation spei­ chernden Speicherzellenfeldes angeordnet. Um die Referenzbit­ leitung oder die Referenzspeicherzelle ersetzen zu können, falls sie defekt hergestellt sind, können redundante Refe­ renzbitleitungen und Referenzspeicherzellen vorgesehen sein, um solche defekten Bitleitungen oder Speicherzellen zu erset­ zen. Das Speicherzellenfeld ist meist in verschiedene Spei­ cherbänke aufgeteilt. Eine Speicherbank ist eine an sich mit allen Funktionseinheiten versehene Einheit eines Halbleiter­ speichers, die an sich unabhängig von einer weiteren Spei­ cherbank betrieben werden kann. Vorzugsweise sind die Refe­ renzschaltungen gemäß der Erfindung einmal pro Speicherbank vorhanden. Bestimmte Halbleiterspeicher können sogenannte Sample-Wortleitungen aufweisen, die zum Einstellen des Wort­ leitungstimings benutzt werden. Die Referenzspeicherzelle kann an eine solche Sample-Wortleitung angeschlossen werden.The additional reference bit line and reference cell interfere the otherwise regular structure of the memory cell array Not. You are outside the operating information store arranged memory cell array. To the reference bit line or to replace the reference memory cell, if they are defective, redundant Refe marginal bit lines and reference memory cells can be provided, to replace such defective bit lines or memory cells Zen. The memory cell array is usually in different memory divided benches. A memory bank is one with itself Unit of a semiconductor provided with all functional units memory, which in itself is independent of another Spei bank can be operated. Preferably the Refe limit circuits according to the invention once per memory bank available. Certain semiconductor memories can be called Have sample word lines that are used to set the word line timings are used. The reference memory cell can be connected to such a sample word line.

Nachfolgend wird die Erfindung anhand des in der Figur darge­ stellten Ausführungsbeispiels im Detail erläutert. Die Figur zeigt einen Ausschnitt aus einem Halbleiterspeicher mit für die Erfindung relevanten Funktionseinheiten. The invention is illustrated by the figure in the figure presented embodiment explained in detail. The figure shows a section of a semiconductor memory with for functional units relevant to the invention.  

Die Figur zeigt ein Speicherzellenfeld 10 mit einer regelmä­ ßigen Anordnung von Speicherzellen, von denen die Speicher­ zellen 11 und 12 dargestellt sind. Jede Speicherzelle umfaßt einen Auswahltransistor, z. B. 111, sowie einen Speicherkon­ densator, z. B. 112. Zum Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 wird zuerst durch den Wortlei­ tungsdecoder 16 aus der Vielzahl der vorhandenen Wortleitun­ gen 17, 18 diejenige aktiviert, an welche die interessierende Speicherzelle, z. B. 11, angeschlossen ist. Dem Wortleitungs­ decoder 16 wird hierzu eine die Wortleitung identifizierende Adresse RADR zugeführt. Die Decoderlogik innerhalb des Wort­ leitungsdecoders 16 aktiviert daraufhin den Ausgangstreiber 161, der ausgangsseitig mit der Wortleitung 17 verbunden ist. Der Ausgangstreiber umfaßt komplementäre, bezüglich ihrer Drain-Source-Strecken in Reihe geschaltete MOS-Transistoren 162, 163. Der Transistor 162 ist an die Wortleitungsspannung VPP angeschlossen, der Transistor 163 an Massepotential VSS. Der Transistor 162 wird leitend geschaltet und verbindet die Wortleitung 17 mit dem Wortleitungspotential VPP. Das Wort­ leitungspotential VPP liegt noch oberhalb der dem Chip von extern zugeführten Versorgungsspannung. Dadurch wird der Aus­ wahltransistor 111, ein n-Kanal-MOS-Transistor, vollständig leitend geschaltet, und der Speicherkondensator 112 wird mit der Bitleitung 14 verbunden.The figure shows a memory cell array 10 with a regular arrangement of memory cells, of which the memory cells 11 and 12 are shown. Each memory cell comprises a selection transistor, e.g. B. 111, as well as a storage capacitor, e.g. B. 112. To access one of the memory cells of the memory cell array 10 is first activated by the word line decoder 16 from the plurality of existing word lines 17 , 18 to which the memory cell of interest, e.g. B. 11 is connected. For this purpose, the word line decoder 16 is supplied with an address RADR which identifies the word line. The decoder logic within the word line decoder 16 then activates the output driver 161 , which is connected on the output side to the word line 17 . The output driver comprises complementary MOS transistors 162 , 163 connected in series with respect to their drain-source paths. Transistor 162 is connected to word line voltage VPP, transistor 163 to ground potential VSS. The transistor 162 is turned on and connects the word line 17 to the word line potential VPP. The word line potential VPP is still above the supply voltage supplied externally to the chip. As a result, the selection transistor 111 , an n-channel MOS transistor, is turned completely on, and the storage capacitor 112 is connected to the bit line 14 .

Zum Auslesen dient ein Leseverstärker 13, der außerdem an ei­ ne komplementäre Bitleitung 15 angeschlossen ist, die mit der Speicherzelle 12 verbunden ist. In der Speicherzelle 11 wird beispielsweise das zu speichernde Datum nicht-invertiert ge­ speichert, in der Speicherzelle 12 wird das zu speichernde Datum invertiert gespeichert. Die vor dem Auslesevorgang un­ tereinander ausgeglichenen Potentiale der komplementären Bit­ leitungen 14, 15 werden nun durch den Ladungsinhalt des Spei­ cherkondensators 112 ausgelenkt. Der Leseverstärker verstärkt anschließend diese Unsymmetrie zu einem vollpegeligen Signal. An die Wortleitung 17 sind eine Vielzahl von Speicherzellen angeschlossen, deren sämtliche Auswahltransistoren leitend geschaltet werden. Sämtliche Leseverstäker, die diesen Spei­ cherzellen zugeordnet sind, verstärken die ausgelesenen Da­ tenwerte. Zur Freischaltung des Verstärkungsvorgangs der Le­ severstärker dient ein Ausgang 51 der Steuerungseinrichtung 30. Das an der Leitung 51 anliegende Steuersignal steuert den Leseverstärker 13 sowie alle weiteren Leseverstärker, die den an die Wortleitung 17 angeschlossen Speicherzellen zugeordnet sind. Nur der von der adressierten Speicherzelle ausgelesene Datenwert wird anschließend über eine Vielzahl von Schaltern und Leitungen im Datensignalpfad an einen Ausgangsanschluß des Halbleiterspeichers geführt wird. Für diese Auswahl dient ein Spaltendekoder. Diesem wird eine Spaltenadresse zugefügt, um den auszulesenen Datenwert in Abhängigkeit von der der adressierten Speicherzelle zugeordneten Spaltenadresse auszu­ wählen und an den Datenausgang weiterzuleiten. Auf diese Wei­ se wird durch Anlegen von Spalten- und Zeilenadressen auf die an der Kreuzung von Wortleitung 17 und Bitleitung 14 angeord­ nete Speicherzelle 11 zugegriffen, um eine der Zugriffsarten Lesen, Schreiben oder Wiederauffrischen auszuführen.For reading, a sense amplifier 13 is used , which is also connected to a complementary bit line 15 , which is connected to the memory cell 12 . In the memory cell 11 , for example, the date to be stored is stored non-inverted, in the memory cell 12 the date to be stored is stored inverted. The potentials of the complementary bit lines 14 , 15 which are balanced before the readout process are now deflected by the charge content of the storage capacitor 112 . The sense amplifier then amplifies this asymmetry to a full-level signal. A multiplicity of memory cells are connected to the word line 17 , all of whose selection transistors are switched to be conductive. All read amplifiers which are assigned to these memory cells amplify the data values read out. An output 51 of the control device 30 is used to enable the amplification process of the reading amplifier. The control signal present on line 51 controls the sense amplifier 13 and all further sense amplifiers which are assigned to the memory cells connected to the word line 17 . Only the data value read out by the addressed memory cell is then passed to an output terminal of the semiconductor memory via a plurality of switches and lines in the data signal path. A column decoder is used for this selection. A column address is added to this in order to select the data value to be read out as a function of the column address assigned to the addressed memory cell and to forward it to the data output. In this way, the memory cell 11 arranged at the intersection of word line 17 and bit line 14 is accessed by applying column and row addresses in order to carry out one of the access types reading, writing or refreshing.

Am Ende des Zugriffs, wenn die in der Speicherzelle 11 ge­ speicherte Information sicher ausgelesen ist, wird die Wort­ leitung 17 abgeschaltet und mit einem nicht-aktiven Pegel verbunden. Hierzu wird der Transistor 163 des Ausgangstrei­ bers 161 eingeschaltet, der Transistor 162 wird ausgeschal­ tet. Die Wortleitung 17 wird dann über den leitenden Transi­ stor 163 mit Massepotential VSS, dem nicht-aktiven Pegel, verbunden. Der Auswahltransistor 111 ist dann sicher gesperrt und die Speicherzelle 112 wird von der Bitleitung 14 ge­ trennt. Dieser Abschaltvorgang der Wortleitung 17 wird auch als sogenanntes Precharging bezeichnet.At the end of the access, when the information stored in the memory cell 11 is reliably read out, the word line 17 is switched off and connected to a non-active level. For this purpose, the transistor 163 of the output driver 161 is switched on, the transistor 162 is switched off. The word line 17 is then connected via the conductive transistor 163 to ground potential VSS, the inactive level. The selection transistor 111 is then securely blocked and the memory cell 112 is separated from the bit line 14 . This shutdown process of word line 17 is also referred to as so-called precharging.

Um einen möglichst optimalen Zeitpunkt für die Einleitung des Precharge-Vorgangs zu ermitteln, ist die Steuerungseinrich­ tung 30 mit der Referenzspeicherzelle 32, dem Referenzlese­ verstärker 35 und einer Bewertungseinrichtung 36 vorhanden. In order to determine the best possible time for initiating the precharge process, the control device 30 with the reference memory cell 32 , the reference reading amplifier 35 and an evaluation device 36 is present.

Parallel und gleichzeitig mit der Aktivierung der Wortleitung 17 wird die Referenzwortleitung 31 aktiviert. Der Auswahl­ transistor 321 der Referenzspeicherzelle 32 wird leitend ge­ schaltet und der Speicherkondensator 322 wird mit der Refe­ renzbitleitung 34 verbunden. Außerdem ist eine komplementäre Referenzbitleitung 33 vorgesehen. Der Leseverstärker 35 ver­ stärkt das aus der Speicherzelle 32 ausgelesene Referenzsi­ gnal. Die Einleitung des Verstärkungsvorgangs des Lesever­ stärkers 35 erfolgt parallel zu der Ansteuerung des Lesever­ stärkers 13 über das vom Ausgangsanschluß 51 der Steuerungs­ einrichtung 30 bereitgestellte Steuersignal.The reference word line 31 is activated in parallel and simultaneously with the activation of the word line 17 . The selection transistor 321 of the reference memory cell 32 is turned on and the storage capacitor 322 is connected to the reference bit line 34 . A complementary reference bit line 33 is also provided. The sense amplifier 35 ver amplifies the reference signal read from the memory cell 32 . The initiation of the amplification process of the reading amplifier 35 takes place in parallel to the control of the reading amplifier 13 via the control signal 30 provided by the output connection 51 of the control device.

Vom Leseverstärker 35 wird eine Bewertungseinrichtung 36 an­ gesteuert, die außerdem zwischen die komplementären Referenz­ bitleitungen 34, 33 geschaltet ist. Die Bewertungseinrichtung 36 vergleicht den vom Leseverstärker 35 an den komplementären Bitleitungen 34, 33 anliegenden verstärkten Pegel mit je ei­ nem Vergleichspegel und aktiviert ein Signal an ihrem Ausgang 39, wenn die Pegel der Referenzbitleitungen 34, 33 ausrei­ chend hoch verstärkt sind. Das Signal am Anschluß 39 signali­ siert der Steuerungseinrichtung 30, daß der Auslesevorgang aus der Referenzspeicherzelle 32 ausreichend weit abgeschlos­ sen ist und die verstärkten Pegel in ausreichender Stabilität und Höhe anliegen. Anschließend überträgt die Steuerungsein­ richtung 30 über die Leitung 40 an den Decoder 16 ein Steuer­ signal CTRL, um anzuzeigen, daß der Auslesevorgang abge­ schlossen ist. Daraufhin wird der Ausgangstreiber 161 zur An­ steuerung der Wortleitung 17 veranlaßt, den Precharge-Vorgang für die Wortleitung 17 einzuleiten, also den Transistor 162 abzuschalten und den Transistor 163 einzuschalten und die Wortleitung 17 mit Massepotential VSS zu verbinden.An evaluation device 36 is controlled by the sense amplifier 35 and is also connected between the complementary reference bit lines 34 , 33 . The evaluation device 36 compares the amplified level applied by the sense amplifier 35 to the complementary bit lines 34 , 33 with each comparison level and activates a signal at its output 39 when the levels of the reference bit lines 34 , 33 are amplified sufficiently high. The signal at the terminal 39 signals the control device 30 that the readout from the reference memory cell 32 is sufficiently far closed and that the amplified levels are of sufficient stability and height. Thereafter, the control device 30 transmits a control signal CTRL via line 40 to the decoder 16 to indicate that the readout process is complete. Thereupon, the output driver 161 for controlling the word line 17 is caused to initiate the precharge process for the word line 17 , that is to say to switch off the transistor 162 and to switch on the transistor 163 and to connect the word line 17 to ground potential VSS.

Die Steuerungseinrichtung 30 erzeugt die Signale außerdem aufgrund des Signals RA an ihrem Eingangsanschluß 38, welches angibt, daß eine Zeile, d. h. eine der Wortleitungen des Speicherzellenfeldes 10, zu aktivieren ist. Außerdem zeigt das Signal RC an ihrem Eingangsanschluß 37 an, daß der Zugriff abgeschlossen werden kann, also die entsprechende Zeile grundsätzlich schließbar und deaktivierbar ist. Das Signal RC veranlaßt dann die Aktivierung des Steuersignals CTRL auf Leitung 40, wenn die Bewertungseinrichtung 36 über den An­ schluß 39 der Steuerungseinrichtung 30 mitgeteilt hat, daß der Auslesevorgang bereits zu einer ausreichend sicheren und ausreichend hohen Verstärkung durch die Leseverstärker 13 bzw. 35 geführt hat.The control device 30 also generates the signals on the basis of the signal RA at its input terminal 38 , which indicates that a row, ie one of the word lines of the memory cell array 10 , is to be activated. In addition, the signal RC at its input connection 37 indicates that the access can be completed, that is to say the corresponding line can basically be closed and deactivated. The signal RC then triggers the activation of the control signal CTRL on line 40 when the evaluation device 36 has informed the control device 30 via the connection 39 that the readout process has already led to a sufficiently safe and sufficiently high gain by the sense amplifiers 13 and 35 , respectively ,

Während des Anlegens von Versorgungsspannung, also des Power- Up, wird die Referenzspeicherzelle 32 mit einem vorbestimmten Datenwert "0" oder "1" beschrieben. Die Wortleitung 31 ist beispielsweise eine solche, die ansonsten auch als Sample- Wortleitung verwendet wird, um Wortleitungstimings einzustel­ len. Durch sämtliche Steuerungsmaßnahmen, insbesondere durch die Steuerungseinrichtung 30 wird gewährleistet, daß die Re­ ferenzspeicherzelle 32 gleichzeitig wie bei einem Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 angesteu­ ert wird, insbesondere auch wie alle anderen Speicherzellen wieder aufgefrischt wird.During the application of supply voltage, that is to say the power-up, the reference memory cell 32 is written with a predetermined data value “0” or “1”. The word line 31 is, for example, one which is otherwise also used as a sample word line in order to set word line timings. All control measures, in particular by the control device 30 , ensure that the reference memory cell 32 is activated at the same time as when accessing one of the memory cells of the memory cell array 10 , in particular also is refreshed like all other memory cells.

Der Befehl zum Schließen einer Wortleitung wird durch die Er­ findung zum frühestmöglichen Zeitpunkt an den Wortleitungsde­ coder 16 weitergegeben, nämlich dann, wenn durch die Bewer­ tungseinheit 36 festgestellt wird, daß der aus der Speicher­ zelle 32 über den Referenzleseverstärker 35 ausgelesene Da­ tenwert mit ausreichend hohem Pegel anliegt. Der Wortlei­ tungsdecoder 16 steht mit Abschluß des Precharge-Vorgangs für einen weiteren Zugriff auf eine der Speicherzellen des Spei­ cherzellenfeldes 10 wieder zur Verfügung. Da die Referenz­ schaltung und Steuerungseinrichtung 30 dafür sorgen, daß der Precharge-Vorgang baldmöglichst eingeleitet wird, wird die Zugriffsgeschwindigkeit aufeinanderfolgender Speicherzugriffe erhöht, ohne daß die Zuverlässigkeit des Auslesevorgangs in Frage gestellt wird.The command to close a word line is passed on by the invention to the word line decoder 16 at the earliest possible time, namely when the evaluation unit 36 determines that the data value read from the memory cell 32 via the reference sense amplifier 35 is of a sufficiently high value Level is present. The word line decoder 16 is available at the end of the precharge process for further access to one of the memory cells of the memory cell array 10 . Since the reference circuit and control device 30 ensure that the precharge process is initiated as soon as possible, the access speed of successive memory accesses is increased without the reliability of the readout process being called into question.

Claims (7)

1. Halbleiterspeicher umfassend:
ein Speicherzellenfeld (10) mit einer Vielzahl von Wortlei­ tungen (17, 18), an die jeweils mindestens eine Speicherzelle (11, 12) angeschlossen ist,
einen Decoder (16), über den eine der Wortleitungen (17) aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse (RADR) auswählbar ist und mit einem aktiven Pegel (VPP) und einem anderen nicht-aktiven Pegel (VSS) ansteuerbar ist,
eine Steuerungseinrichtung (30) zur Ansteuerung des De­ coders (16), um die Ausgabe eines nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) freizugeben,
eine Referenzwortleitung (31), die parallel zu der ausge­ wählten Wortleitung (17) ansteuerbar ist und die mit einer Referenzspeicherzelle (32) verbunden ist,
einen Referenzleseverstärker (35), der über mindestens ein Referenzbitleitung (34) mit der Referenzspeicherzelle (32) verbunden ist und
eine Bewertungseinrichtung (36), die mit der mindestens ei­ nen Referenzbitleitung (34) verbunden ist, um die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) zu veranlassen.1. Semiconductor memory comprising:
a memory cell array ( 10 ) with a plurality of word lines ( 17 , 18 ) to which at least one memory cell ( 11 , 12 ) is connected,
a decoder ( 16 ), via which one of the word lines ( 17 ) can be selected from the plurality of word lines as a function of an address (RADR) and can be driven with an active level (VPP) and another non-active level (VSS),
a control device ( 30 ) for controlling the decoder ( 16 ) in order to enable the output of a non-active level (VSS) on the selected word line ( 17 ),
a reference word line ( 31 ) which can be driven in parallel with the selected word line ( 17 ) and which is connected to a reference memory cell ( 32 ),
a reference sense amplifier ( 35 ) which is connected to the reference memory cell ( 32 ) via at least one reference bit line ( 34 ) and
an evaluation device ( 36 ) which is connected to the at least one reference bit line ( 34 ) in order to cause the output of the inactive level (VSS) to the selected word line ( 17 ). 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerungseinrichtung (30) ein Steuersignal (CTRL) er­ zeugt, das dem Decoder (16) mitgeteilt wird, um davon abhän­ gig die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausge­ wählte Wortleitung (17) zu steuern, und daß die Ausgabe des Steuersignals (CTRL) von der Bewertungseinrichtung (36) frei­ gegeben wird.2. Semiconductor memory according to claim 1, characterized in that the control device ( 30 ) generates a control signal (CTRL) which is communicated to the decoder ( 16 ) in order to depend on the output of the non-active level (VSS) on the output selected word line ( 17 ) to control, and that the output of the control signal (CTRL) is released by the evaluation device ( 36 ). 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß durch die Bewertungseinrichtung (36) der Pegel der mindestens einen Referenzbitleitung (34) mit einem Vergleichspegel ver­ glichen wird und daß in Abhängigkeit des Vergleichs die Aus­ gabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wort­ leitung (17) veranlaßt wird.3. A semiconductor memory according to claim 1 or 2, characterized in that the evaluation device ( 36 ) compares the level of the at least one reference bit line ( 34 ) with a comparison level and that, depending on the comparison, the output of the non-active level (VSS ) is initiated on the selected word line ( 17 ). 4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß durch die Steuerungseinrichtung (30) die Referenzspeicherzel­ le (32) mit einem vorbestimmten Datenwert in Abhängigkeit von einer Initialisierung des Halbleiterspeichers beschreibbar ist.4. Semiconductor memory according to one of claims 1 to 3, characterized in that the reference memory cell le ( 32 ) can be written with a predetermined data value as a function of an initialization of the semiconductor memory by the control device ( 30 ). 5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen Leseverstärker (13), um eine an die ausgewählte Wort­ leitung (17) angeschlossene Speicherzelle (11) auszulesen, wobei der Referenzleseverstärker (35) und der Leseverstärker (13) in Abhängigkeit von der Steuerungseinrichtung (30) über einen Ausgangsanschluß (51) gleichzeitig zur Verstärkung freigeschaltet werden.5. Semiconductor memory according to one of claims 1 to 4, characterized by a sense amplifier ( 13 ) to read a memory cell ( 11 ) connected to the selected word line ( 17 ), the reference sense amplifier ( 35 ) and the sense amplifier ( 13 ) depending are simultaneously enabled for amplification by the control device ( 30 ) via an output connection ( 51 ). 6. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Decoder (16) ausgangsseitig für jede Wortleitung (17, 18) je eine Treiberstufe (161) aufweist, die an einen Anschluß zur Bereitstellung des aktiven Pegels (VPP) und einen An­ schluß zur Bereitstellung des nicht-aktiven Pegels (VSS) so­ wie an die jeweilige Wortleitung (17) angeschlossen ist, daß die ausgewählte Wortleitung (17) über den Treiber (161) mit dem Anschluß für den nicht-aktiven Pegel (VSS) verbunden wird, wenn die Steuerungseinrichtung (30) das Steuersignal ausgibt.6. Semiconductor memory according to claim 2, characterized in that the decoder ( 16 ) on the output side for each word line ( 17 , 18 ) each has a driver stage ( 161 ) connected to a connection for providing the active level (VPP) and a connection to Provision of the inactive level (VSS) as connected to the respective word line ( 17 ) in such a way that the selected word line ( 17 ) is connected to the connection for the inactive level (VSS) via the driver ( 161 ), if the control device ( 30 ) outputs the control signal. 7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzellen einen Auswahltransistor (111) und einen Speicherkondensator (112) umfassen, daß der Steueranschluß des Auswahltransistors (111) mit einer der Wortleitungen (17) verbunden ist.7. Semiconductor memory according to one of claims 1 to 6, characterized in that the memory cells comprise a selection transistor ( 111 ) and a storage capacitor ( 112 ) that the control terminal of the selection transistor ( 111 ) is connected to one of the word lines ( 17 ).
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