Ein Typ eines in der Technik bekannten Speichers ist ein dynamischer Direktzugriffsspeicher (DRAM). Ein DRAM umfasst üblicherweise eine Mehrzahl von Speicherbänken. Jede Speicherbank umfasst eines oder mehrere Arrays von Speicherzellen. Die Speicherzellen in jedem Array von Speicherzellen sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und die Spalten entlang einer y-Richtung. Leitfähige Wortleitungen erstrecken sich entlang der x-Richtung über ein Array von Speicherzellen und leitfähige Bitleitungen erstrecken sich entlang der y-Richtung über ein Array von Speicherzellen. Eine Speicherzelle befindet sich an jedem Kreuzungspunkt einer Wortleitung und einer Bitleitung. Auf Speicherzellen wird unter Verwendung einer Zeilenadresse und einer Spaltenadresse zugegriffen.One type of memory known in the art is Dynamic Random Access Memory (DRAM). A DRAM typically includes a plurality of memory banks. Each memory bank comprises one or more arrays of memory cells. The memory cells in each array of memory cells are arranged in rows and columns, with the rows extending along an x-direction and the columns along a y-direction. Conductive word lines extend along the x-direction across an array of memory cells, and conductive bitlines extend along the y-direction across an array of memory cells. A memory cell is located at each intersection of a wordline and a bitline. Memory cells are accessed using a row address and a column address.
Jede der Speicherzellen in einem Array von Speicherzellen umfasst einen Kondensator und einen Transistor. Der Kondensator ist elektrisch durch den Transistor mit einer der Bitleitungen gekoppelt. Der Steuereingang des Transistors ist elektrisch mit einer der Wortleitungen gekoppelt. Der Transistor wird eingeschaltet (leitend), um auf den Kondensator zuzugreifen, und ausgeschaltet (nichtleitend), um einen Spannungspegel auf dem Kondensator zu erfassen. Der Kondensator wird auf einen Hochspannungspegel geladen, der eine logische Eins darstellen kann, oder auf einen Niederspannungspegel entladen, der eine logische Null darstellen kann.Each of the memory cells in an array of memory cells includes a capacitor and a transistor. The capacitor is electrically coupled through the transistor to one of the bitlines. The control input of the transistor is electrically coupled to one of the word lines. The transistor is turned on (conducting) to access the capacitor and turned off (nonconducting) to detect a voltage level on the capacitor. The capacitor is charged to a high voltage level, which may represent a logic one, or discharged to a low voltage level, which may represent a logic zero.
Jede Bitleitung ist elektrisch mit einem Leseverstärker gekoppelt und durch eine Vorladespannungsquelle auf einen Vorladespannungspegel vorgeladen. Vor einer Lese- oder Schreiboperation wird die Vorladespannungsquelle von der Bitleitung entfernt und die Bitleitung floatet bzw. schwebt auf dem Vorladespannungspegel. Der Leseverstärker kann ein Differenzverstärker sein, wobei ein Eingang desselben elektrisch mit einer Bitleitung gekoppelt ist und der andere Eingang elektrisch mit einem Referenzspannungspegel, wie z. B. dem Vorladespannungspegel, gekoppelt ist.Each bitline is electrically coupled to a sense amplifier and precharged to a precharge voltage level by a precharge voltage source. Prior to a read or write operation, the precharge voltage source is removed from the bitline and the bitline floats at the precharge voltage level. The sense amplifier may be a differential amplifier, wherein one input thereof is electrically coupled to a bit line and the other input is electrically coupled to a reference voltage level, such as a reference voltage level. B. the Vorladespannungspegel coupled.
Während einer Leseoperation wird die Wortleitung aktiviert, um den Transistor einzuschalten. Der auf dem Kondensator gespeicherte Spannungspegel wird an die floatende bzw. schwebende Bitleitung weitergeleitet, um den Spannungspegel auf der Bitleitung in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespannungspegel zu verändern. Der Leseverstärker vergleicht den Spannungspegel auf der Bitleitung mit dem Referenzspannungspegel und liefert eine entsprechende Hoch- oder Niederspannungspegel-Antwort. Zusätzlich liefert der Leseverstärker die Antwort durch die Bitleitung zurück an die Speicherzelle, um den Kondensator zu laden oder zu entladen und den gerade zurückgelesenen Spannungspegel auf dem Kondensator zu speichern. Die Wortleitung wird deaktiviert, um den Transistor auszuschalten, und die Bitleitung wird auf den Vorladespannungspegel vorgeladen, um sich auf die nächste Operation vorzubereiten.During a read operation, the wordline is activated to turn on the transistor. The voltage level stored on the capacitor is passed to the floating bitline to change the voltage level on the bitline to either a higher or lower voltage level than the precharge voltage level. The sense amplifier compares the voltage level on the bit line with the reference voltage level and provides a corresponding high or low voltage level response. In addition, the sense amplifier provides the response through the bitline back to the memory cell to charge or discharge the capacitor and to store the voltage level just read back on the capacitor. The wordline is deactivated to turn off the transistor and the bitline is precharged to the precharge voltage level to prepare for the next operation.
Während einer Schreiboperation ist die Wortleitung aktiviert, um den Transistor einzuschalten, um durch die Bitleitung auf den Kondensator zuzugreifen. Üblicherweise übersteuert eine Schreibtreiberschaltung den Leseverstärker, um den Kondensator durch die Bitleitung und den Transistor zu laden oder zu entladen. Die Wortleitung wird deaktiviert, um den Transistor auszuschalten und den erfassten Wert auf dem Kondensator zu speichern. Die Bitleitung wird auf den Vorladespannungspegel vorgeladen, um sich für die nächste Operation vorzubereiten.During a write operation, the wordline is enabled to turn on the transistor to access the capacitor through the bitline. Typically, a write driver circuit overrides the sense amplifier to charge or discharge the capacitor through the bitline and transistor. The wordline is disabled to turn off the transistor and store the sensed value on the capacitor. The bitline is precharged to the precharge voltage level to prepare for the next operation.
Während eines Normalbetriebs, als Normalmodus bezeichnet, wird auf jede Speicherbank unabhängig von den anderen Speicherbänken zugegriffen. Ein Lese- oder Schreibbefehl wird ausgegeben und eine Speicherbank wird adressiert, um Speicherzellen in der ausgewählten Speicherbank zu lesen oder zu schreiben. Die anderen Speicherbänke werden vorgeladen, wenn auf die ausgewählte Speicherbank zugegriffen wird. Nachdem Daten von der ausgewählten Speicherbank gelesen oder in dieselbe geschrieben wurden, werden die Bitleitungen der ausgewählten Speicherbank auf den Vorladespannungspegel vorgeladen, um die Lese- oder Schreiboperation abzuschließen. Ein weiterer Befehl wird ausgegeben, um Speicherzellen in der gleichen oder einer anderen Speicherbank zu lesen oder zu schreiben. Das Ausgeben eines Befehls zum Zugreifen auf und Vorladen einer Speicherbank zu einem Zeitpunkt ist zeitraubend und kann, wenn dies zum Testen aller Speicherbänke verwendet wird, zu Testkosten führen, die für den Markt erträgliche Kosten übersteigen.During normal operation, referred to as normal mode, each memory bank is accessed independently of the other memory banks. A read or write command is issued and a memory bank is addressed to read or write memory cells in the selected memory bank. The other banks are precharged when the selected bank is accessed. After data has been read from or written to the selected memory bank, the bitlines of the selected memory bank are precharged to the precharge voltage level to complete the read or write operation. Another command is issued to read or write memory cells in the same or another memory bank. Issuing a command to access and preload a memory bank at a time is time consuming and, when used to test all of the memory banks, can result in test costs that exceed cost to the marketplace.
Während eines Testens des Speichers kann der Speicher in einen Spezialmodus, als Testmodus bezeichnet, gegeben werden. In dem Testmodus wird ein Lese- oder Schreibbefehl ausgegeben, um gleichzeitig auf eine Mehrzahl von Speicherbänken zuzugreifen. Der Speicher überträgt ansprechend auf einen Lese- oder Schreibbefehl automatisch Daten zu oder von jeder der Speicherbänke, auf die gleichzeitig zugegriffen wird. Mehrere Befehle werden zum Zugriff auf mehrere Speicherbänke nicht benötigt. Daten werden während der Lese- oder Schreiboperation zu oder von jeder der Speicherbänke, auf die gleichzeitig zugegriffen wird, in Datenblöcken bzw. Datenbündeln (data bursts), die zeitlich multiplexiert oder verschachtelt sind, übertragen. Während einer Testmodus-Leseoperation bei einem DRAM mit zwei Speicherbänken z. B. wird ein erstes Datenbit von der ersten Speicherbank auf einer Datenleitung, gefolgt durch ein erstes Datenbit von der zweiten Speicherbank, bereitgestellt. Als nächstes wird ein zweites Datenbit von der ersten Speicherbank auf der Datenleitung, gefolgt durch ein zweites Datenbit von der zweiten Speicherbank bereitgestellt. Das Datenbündel von der ersten Speicherbank ist nicht vollständig, bevor das Datenbündel von der zweiten Speicherbank beginnt. Eine Testmodusoperation senkt eine Testzeit verglichen mit einer Normalmodusoperation. Ein Vorladen der Speicherbänke zu der geeigneten Zeit und in der ordnungsgemäßen Reihenfolge kann jedoch eine schwierige Aufgabe sein.During memory testing, the memory may be placed in a special mode, called a test mode. In the test mode, a read or write command is issued to concurrently access a plurality of memory banks. The memory automatically transfers data to or from each of the simultaneously accessed memory banks in response to a read or write command. Several commands are not needed to access multiple memory banks. Data is transferred to or from each of the simultaneously accessed memory banks in data or data bursts that are time multiplexed or interleaved during the read or write operation. During a test mode read operation on a DRAM with two memory banks, e.g. B. is a first data bit from the first memory bank on a data line, followed by a first data bit from the second memory bank. Next, a second data bit from the first memory bank on the data line followed by a second data bit from the second memory bank is provided. The data bundle from the first memory bank is not complete before the data burst from the second memory bank begins. A test mode operation lowers a test time compared to a normal mode operation. However, pre-loading the memory banks at the appropriate time and order may be a difficult task.
Aus der DE 696 21 280 T2 ist ein Direktzugriffsspeicher mit Speicherbänken und einem Vorladezeitgeber bekannt, der in einem Normalmodus und in einem Testmodus Vorladesignale an die Speicherbänke liefert. Dabei werden im Testmodus mehrere Banken gleichzeitig adressiert.From the DE 696 21 280 T2 there is known a random access memory with memory banks and a precharge timer which provides precharge signals to the memory banks in a normal mode and in a test mode. In the test mode several banks are addressed simultaneously.
In der DE 102 49 652 A1 ist ein Direktzugriffsspeicher mit einer Speicherbank, einer Burst-Steuersignal-Erzeugungseinheit, welche ein Burst-Ende-Signal erzeugt, und einer Voraufladesteuereinheit, welche in einem Testmodus von dem Burst-EndeSignal gesteuert wird, beschrieben.In the DE 102 49 652 A1 is a random access memory having a memory bank, a burst control signal generation unit which generates a burst end signal, and a precharge control unit which is controlled in a test mode by the burst end signal.
Es ist die Aufgabe der vorliegenden Erfindung, einen Direktzugriffsspeicher, eine Speichersteuerschaltung oder ein Verfahren zum automatischen Vorladen mit verbesserten Charakteristika zu schaffen.It is the object of the present invention to provide a random access memory, a memory control circuit or a method for automatic pre-charging with improved characteristics.
Diese Aufgabe wird durch einen Direktzugriffsspeicher gemäß Anspruch 1 oder 23, eine Speichersteuerschaltung gemäß Anspruch 17 oder ein Verfahren gemäß Anspruch 27 gelöst.This object is achieved by a random access memory according to claim 1 or 23, a memory control circuit according to claim 17 or a method according to claim 27.
Ausführungsbeispiele der vorliegenden Erfindung sind in einem Direktzugriffsspeicher dargestellt. Bei einem Ausführungsbeispiel weist der Direktzugriffsspeicher Speicherbänke und Vorladezeitgeber auf, die konfiguriert sind, um Vorladesignale an die Speicherbänke zu liefern. Jeder der Vorladezeitgeber entspricht einer der Speicherbänke und jeder der Vorladezeitgeber ist konfiguriert, um in einem Normalmodus und in einem Testmodus eines der Vorladesignale an die entsprechende der Speicherbänke zu liefern.Embodiments of the present invention are shown in random access memory. In one embodiment, the random access memory includes memory banks and precharge timers configured to provide precharge signals to the memory banks. Each of the precharge timers corresponds to one of the memory banks and each of the precharge timers is configured to provide one of the precharge signals to the corresponding one of the memory banks in a normal mode and a test mode.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:Preferred embodiments of the present invention will be explained in more detail below with reference to the accompanying drawings. Show it:
1 ein Blockdiagramm, das einen dynamischen Direktzugriffsspeicher darstellt; 1 a block diagram illustrating a dynamic random access memory;
2 ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle in dem Array von Speicherzellen in dem dynamischen Direktzugriffsspeicher darstellt; 2 Fig. 12 is a diagram illustrating an embodiment of a memory cell in the array of memory cells in the dynamic random access memory;
3 ein Diagramm, das eine Vorladesteuerschaltung in dem dynamischen Direktzugriffsspeicher darstellt; 3 Fig. 12 is a diagram illustrating a precharge control circuit in the dynamic random access memory;
4 ein Zeitdiagramm, das eine Normalmodusfunktionsweise der Vorladesteuerschaltung darstellt; und 4 Fig. 10 is a timing chart illustrating a normal mode operation of the precharge control circuit; and
5 ein Zeitdiagramm, das eine Testmodusfunktionsweise der Vorladesteuerschaltung darstellt. 5 Fig. 10 is a timing chart illustrating a test mode operation of the precharge control circuit.
In der folgenden detaillierten Beschreibung wird Bezug auf die beigefügten Zeichnungen genommen, die einen Teil hiervon bilden und in denen zur Darstellung spezifische Ausführungsbeispiele gezeigt sind, bei denen die Erfindung praktiziert werden kann. Diesbezüglich wird eine Richtungsterminologie, wie z. B. „oben”, „unten”, „vorne”, „hinten”, „vorderer”, „hinterer” usw., unter Bezugnahme auf die Ausrichtung der gerade beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, wird die Richtungsterminologie zu Darstellungszwecken verwendet und ist in keiner Weise einschränkend. Es wird darauf verwiesen, dass andere Ausführungsbeispiele verwendet werden können und Struktur- oder Logikveränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung derselben soll deshalb in keinem einschränkenden Sinn aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.In the following detailed description, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. In this regard, a directional terminology, such. "Top", "bottom", "front", "rear", "front", "rear", etc., used with reference to the orientation of the figure (s) just described. Because components of embodiments of the present invention can be positioned in a number of different orientations, the directional terminology is used for purposes of illustration and is in no way limiting. It should be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. The following detailed description thereof is therefore not to be taken in a limiting sense, and the scope of the present invention is defined by the appended claims.
1 ist ein Blockdiagramm, das einen dynamischen Direktzugriffsspeicher (DRAN) 20 darstellt. Der DRAN 20 umfasst eine Speichersteuerschaltung 22, ein Adressregister 24, eine Daten-Eingangs/Ausgangs-(-I/O-)Schaltung 26 und zwei Speicherbänke, BANK0 und BANK1, angezeigt bei 28a und 28b. Bei einem Ausführungsbeispiel ist der DRAN 20 ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM). 1 FIG. 4 is a block diagram illustrating Dynamic Random Access Memory (DRAN). FIG. 20 represents. The DRAN 20 comprises a memory control circuit 22 , an address register 24 , a data input / output (-I / O) circuit 26 and two memory banks, BANK0 and BANK1, displayed at 28a and 28b , In one embodiment, the DRAN is 20 a synchronous dynamic random access memory with double data rate (DDR SDRAM).
Die Speichersteuerschaltung 22 umfasst eine Vorladesteuerschaltung 30, die automatisch eines oder mehrere Hochspannungspegel-Speicherbank-Vorladesignale ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreibbefehl liefert. Die Vorladesteuerschaltung 30 liefert ein Speicherbank-Null-Vorladesignal zum Vorladen der Speicherbank 28a und ein Speicherbank-Eins-Vorladesignal zum Vorladen der Speicherbank 28b. Die Leseverstärker 38 umfassen Vorladevorspannungsschaltungen 40, die durch das Hochspannungspegel-Speicherbank-Null-Vorladesignal aktiviert werden, um die Speicherbank 28a vorzuladen. Leseverstärker in der Speicherbank 28b umfassen Vorladevorspannungsschaltungen, die durch das Hochspannungspegel-Speicherbank-Eins-Vorladesignal aktiviert werden, um die Speicherbank 28b vorzuladen.The memory control circuit 22 includes a precharge control circuit 30 which automatically provides one or more high voltage level memory bank precharge signals in response to an automatic precharge read or write command. The precharge control circuit 30 provides a memory bank zero precharge signal for precharging the memory bank 28a and a memory bank one precharge signal for precharging the memory bank 28b , The sense amplifiers 38 include precharge bias circuits 40 caused by the high voltage level memory bank Zero precharge signal will be activated to the memory bank 28a subpoena. Sense amplifier in the memory bank 28b Precharge bias circuits activated by the high voltage level bank one precharge signal to the memory bank 28b subpoena.
Bei einer Normaloperation oder einem Normalmodus liefert die Vorladesteuerschaltung 30 ein Speicherbank-Vorladesignal, um automatisch die adressierte Speicherbank 28a oder 28b an dem Ende einer Lese- oder Schreiboperation vorzuladen. In dem Testmodus liefert die Vorladesteuerschaltung 30 ein Speicherbank-Null- und ein Speicherbank-Eins-Vorladesignal, um nacheinander die Vorladevorspannungsschaltungen, wie z. B. Vorladevorspannungsschaltungen 40, in den Speicherbänken 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreibbefehl zu aktivieren. In einem Testmodus wird jede der Speicherbänke 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreibbefehl vorgeladen.In a normal or normal mode, the precharge control circuit provides 30 a memory bank precharge signal to automatically address the addressed memory bank 28a or 28b at the end of a read or write operation. In the test mode, the precharge control circuit provides 30 a memory bank zero and a memory bank one precharge signal to successively precharge bias circuits, such. B. precharge bias circuits 40 , in the storage banks 28a and 28b in response to an automatic pre-load read or write command. In a test mode, each of the memory banks 28a and 28b preloaded in response to an automatic precharge read or write command.
Die Speicherbank 28a umfasst ein Array von Speicherzellen 32, ein Zeilenadresslatch- bzw. -zwischenspeicher- und Decodierelement 34, ein Spaltenadresslatch- bzw. -zwischenspeicher- und Decodierelement 36 und Leseverstärker 38. Die Leseverstärker 38 umfassen die Vorladevorspannungsschaltungen 40, die durch die Vorladesteuerschaltung 30 aktiviert werden, um die Speicherbank 28a vorzuladen. Leitfähige Wortleitungen 42, als Zeilenauswahlleitungen bezeichnet, erstrecken sich in der x-Richtung über das Array von Speicherzellen 32. Leitfähige Bitleitungen 44, Spaltenauswahlleitungen genannt, erstrecken sich in der y-Richtung über das Array von Speicherzellen 32. Eine Speicherzelle 46 befindet sich an jedem Kreuzungspunkt einer Wortleitung 42 und einer Bitleitung 44.The memory bank 28a includes an array of memory cells 32 , a row address latch and decode element 34 , a column address latch and decode element 36 and sense amplifiers 38 , The sense amplifiers 38 include the precharge bias circuits 40 through the precharge control circuit 30 be activated to the memory bank 28a subpoena. Conductive word lines 42 , referred to as row select lines, extend across the array of memory cells in the x direction 32 , Conductive bit lines 44 , Called column select lines, extend in the y-direction across the array of memory cells 32 , A memory cell 46 is located at each intersection of a wordline 42 and a bit line 44 ,
Jede Wortleitung 42 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 gekoppelt und jede Bitleitung 44 ist elektrisch mit einem der Leseverstärker 38 gekoppelt. Die Leseverstärker 38 sind elektrisch mit dem Spaltenadresslatch- und Decodierelement 36 durch leitfähige Spaltendecodierleitungen 48 gekoppelt. Zusätzlich sind die Leseverstärker 38 elektrisch mit der Daten-I/O-Schaltung 26 durch Daten-I/O-Leitungen 50 gekoppelt. Die Daten-I/O-Schaltung 26 ist elektrisch mit Daten-I/O-Anschlussflächen oder -Stiften, DQs bezeichnet, bei 52 gekoppelt.Every word line 42 is electrically connected to the row address latch and decode element 34 coupled and each bit line 44 is electrically connected to one of the sense amplifiers 38 coupled. The sense amplifiers 38 are electrically connected to the column address latch and decoder element 36 through conductive column decode lines 48 coupled. In addition, the sense amplifiers 38 electrically with the data I / O circuit 26 through data I / O lines 50 coupled. The data I / O circuit 26 is electrically attached to data I / O pads or pins, DQs 52 coupled.
Die Speichersteuerschaltung 22 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 und dem Spaltenadresslatch- und Decodierelement 36 durch leitfähige Latchsteuerleitungen 54 gekoppelt. Zusätzlich ist die Speichersteuerschaltung 22 elektrisch durch einen leitfähigen Signalpfad bei 56 mit dem Adressregister 24 gekoppelt. Das Adressregister 24 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 und dem Spaltenadresslatch- und Decodierelement 36 durch Zeilen- und Spaltenadressleitungen, bei 58 angezeigt, gekoppelt. Das Adressregister 24 empfängt Zeilen- und Spaltenadresssignale durch leitfähige Adressleitungen bei 60. Die Speichersteuerschaltung 22 empfängt Steuersignale, einschließlich Testmodus-, Zeilenadress-Strobe- bzw. -Freigabe-(-RAS-) und Spaltenadress-Strobe- bzw. -Freigabe-(-CAS-)Signale und Lese- und Schreibbefehle, einschließlich Automatik-Vorlade-Lese- und -Schreib-Befehlen, durch Steuerleitungen bei 62.The memory control circuit 22 is electrically connected to the row address latch and decode element 34 and the column address latch and decode element 36 through conductive latch control lines 54 coupled. In addition, the memory control circuit 22 electrically by a conductive signal path 56 with the address register 24 coupled. The address register 24 is electrically connected to the row address latch and decode element 34 and the column address latch and decode element 36 by row and column address lines, at 58 displayed, coupled. The address register 24 receives row and column address signals through conductive address lines 60 , The memory control circuit 22 receives control signals, including test mode, row address strobe (-RAS) and column address strobe (CAS) signals, and read and write commands, including auto-precharge read / write commands. and write commands, through control lines 62 ,
Die Speichersteuerschaltung 22, die die Vorladesteuerschaltung 30 umfasst, ist elektrisch mit den Leseverstärkern 38, die die Vorladevorspannungsschaltungen 40 umfassen, durch Vorladesteuerleitungen bei 64 gekoppelt. Die Vorladevorspannungsschaltungen 40 sind mit Bitleitungen 44 gekoppelt, derart, dass eine Aktivierung der Vorladevorspannungsschaltungen 40 die Bitleitungen 44 auf einen Vorladespannungspegel vorlädt. Die Speichersteuerschaltung 22, die die Vorladesteuerschaltung 30 umfasst, aktiviert die Vorladevorspannungsschaltungen 40 mit dem Speicherbank-Null-Vorladesignal, um die Speicherbank 28a vorzuladen, d. h. um die Bitleitungen 44 vorzuladen.The memory control circuit 22 that the precharge control circuit 30 is electrically connected to the sense amplifiers 38 that the precharge bias circuits 40 include by Vorladesteuerleitungen at 64 coupled. The precharge bias circuits 40 are with bitlines 44 such that activation of the precharge bias circuits 40 the bitlines 44 precharges to a precharge voltage level. The memory control circuit 22 that the precharge control circuit 30 includes, activates the precharge bias circuits 40 with the memory bank zero precharge signal to the memory bank 28a to preload, ie around the bitlines 44 subpoena.
Die Speicherbank 28b umfasst den gesamten Schaltungsaufbau der Speicherbank 28a. Zusätzlich ist die Speicherbank 28b elektrisch mit der Speichersteuerschaltung 22, dem Adressregister 24 und der Daten-I/O-Schaltung 26 gekoppelt, ähnlich wie die Speicherbank 28a elektrisch mit der Speichersteuerschaltung 22, dem Adressregister 24 und der Daten-I/O-Schaltung 26 gekoppelt ist. Bei einem Ausführungsbeispiel ist das Spaltenadresslatch- und Decodierelement 36 in ein Spaltenadresslatch für alle Speicherbänke 28a und 28b und einen Spaltendecodierer in jeder der Speicherbänke 28a und 28b unterteilt.The memory bank 28b includes the entire circuitry of the memory bank 28a , In addition, the memory bank 28b electrically with the memory control circuit 22 , the address register 24 and the data I / O circuit 26 coupled, similar to the memory bank 28a electrically with the memory control circuit 22 , the address register 24 and the data I / O circuit 26 is coupled. In one embodiment, the column address latch and decode element 36 in a column address latch for all memory banks 28a and 28b and a column decoder in each of the memory banks 28a and 28b divided.
Die Speichersteuerschaltung 22 empfängt ein Testmodussignal und einen Automatik-Vorlade-Lese- oder -Schreib-Befehl durch Steuerleitungen 62. Das Testmodussignal setzt den DRAM 20 zur Arbeit in einem Normalmodus, einem Niederspannungspegel, oder einem Testmodus, einem Hochspannungspegel. Bei dem Normalmodus wirkt der Automatik-Vorlade-Lese- oder -Schreib-Befehl auf eine adressierte Speicherbank 28a oder 28b und die Vorladesteuerschaltung 30 lädt automatisch die adressierte Speicherbank 28a oder 28b an dem Ende der Lese- oder Schreiboperation vor. In dem Testmodus wirkt der Automatik-Vorlade-Lese- oder -Schreib-Befehl, um alle Speicherbänke 28a und 28b zu testen, und die Vorladesteuerschaltung 30 lädt automatisch alle Speicherbänke 28a und 28b vor. Die Speichersteuerschaltung 22 empfängt außerdem das RAS- und das CAS-Steuersignal zur Zwischenspeicherung in der Zeilenadresse bzw. der Spaltenadresse.The memory control circuit 22 receives a test mode signal and an automatic precharge read or write command through control lines 62 , The test mode signal sets the DRAM 20 to work in a normal mode, a low voltage level, or a test mode, a high voltage level. In the normal mode, the automatic pre-load read or write command acts on an addressed memory bank 28a or 28b and the precharge control circuit 30 automatically loads the addressed memory bank 28a or 28b at the end of the read or write operation. In the test mode, the auto-preload read or write instruction acts on all memory banks 28a and 28b to test, and the precharge control circuit 30 automatically loads all memory banks 28a and 28b in front. The memory control circuit 22 also receives that RAS and CAS control signals for latching in the row address and column address, respectively.
Das Adressregister 24 empfängt eine Speicherbankadresse für die Speicherbank 28a oder die Speicherbank 28b in dem Normalmodus und liefert die Speicherbankadresse an die Speichersteuerschaltung 22, um die adressierte Speicherbank 28a oder 28b zu lesen oder zu beschreiben. Das Adressregister 24 empfängt außerdem eine Zeilenadresse und liefert die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34. Die Speichersteuerschaltung 22 liefert das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34, um die zugeführte Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 zwischenzuspeichern. Zusätzlich empfängt das Adressregister 24 eine Spaltenadresse und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 zwischenzuspeichern.The address register 24 receives a memory bank address for the memory bank 28a or the memory bank 28b in the normal mode and supplies the memory bank address to the memory control circuit 22 to the addressed memory bank 28a or 28b to read or describe. The address register 24 also receives a row address and supplies the row address to the row address latch and decoder 34 , The memory control circuit 22 provides the RAS signal to the row address latch and decode element 34 to the supplied line address in the Zeilenadresslatch- and decoding element 34 temporarily. In addition, the address register receives 24 a column address and supplies the column address to the column address latch and decode element 36 , The memory control circuit 22 provides the CAS signal to the column address latch and decode element 36 to the supplied column address in the column address latch and decode element 36 temporarily.
Die Daten-I/O-Schaltungen 26 umfassen eine Mehrzahl von Dateneingangspuffern und Latchen bzw. Zwischenspeichern, die Daten von einer externen Vorrichtung empfangen und zu den Leseverstärkern 38 senden. Die Daten und ein Eingangsdaten-Strobe- bzw. -Freigabe-(-DQS-)Signal werden durch eine externe Vorrichtung an die Daten-I/O-Schaltungen 26 geliefert. Das Eingangs-DQS-Signal führt eine Zwischenspeicherung der Daten in die Daten-I/O-Schaltung 26 bei jedem Übergang des Eingangs-DQS-Signals durch. Die zwischengespeicherten Daten werden an Leseverstärker 38 geliefert, die die Daten in ausgewählten Speicherzellen 46 in den Speicherbänken 28a und 28b speichern.The data I / O circuits 26 comprise a plurality of data input buffers and latches which receive data from an external device and to the sense amplifiers 38 send. The data and an input data strobe (DQS) signal are sent to the data I / O circuits by an external device 26 delivered. The input DQS signal caches the data into the data I / O circuitry 26 at each transition of the input DQS signal through. The cached data is sent to sense amplifiers 38 delivered the data in selected memory cells 46 in the storage banks 28a and 28b to save.
Zusätzlich umfassen die Daten-I/O-Schaltungen 26 eine Mehrzahl von Ausgangslatchen, die von ausgewählten Speicherzellen 46 in den Speicherbänken 28a und 28b gelesene Daten empfangen. Die Ausgangsdaten und ein Ausgangsdaten-Strobe- bzw. -Freigabe-(-DQS-)Signal werden an die DQs zum Lesen durch eine externe Vorrichtung geliefert. Von den ausgewählten Speicherzellen 46 gelesene Daten erscheinen an den DQs, sobald ein Zugriff abgeschlossen ist und die Ausgabe freigegeben. Zu anderen Zeiten befinden sich die DQs in einem hochohmigen Zustand.In addition, the data I / O circuits include 26 a plurality of starting latches from selected memory cells 46 in the storage banks 28a and 28b received data received. The output data and an output data strobe (DQS) signal are supplied to the DQs for reading by an external device. From the selected memory cells 46 Read data appears on the DQs as soon as access is complete and the output is released. At other times, the DQs are in a high impedance state.
Während einer Leseoperation der Speicherbank 28a bei einem Normalmodus empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lesebefehl und das Adressregister 24 empfängt die Speicherbankadresse für die Speicherbank 28a und die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46, die von der Speicherbank 28a gelesen werden sollen. Das Adressregister 24 leitet die Speicherbankadresse für die Speicherbank 28a an die Speichersteuerschaltung 22 weiter und die Zeilenadresse an die Zeilenadresslatch- und Decodierschaltung 34. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und liefert das RAS-Signal an die Zeilenadresslatch- und Decodierschaltung 34 zur Zwischenspeicherung in der zugeführten Zeilenadresse. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltungen 40, um ein Vorladen der Bitleitungen 44 in der Speicherbank 28a zu stoppen und es den Bitleitungen 44 zu ermöglichen, auf dem Vorladespannungspegel zu floaten.During a read operation of the memory bank 28a in a normal mode, the memory control circuit receives 22 an automatic precharge read command and the address register 24 receives the memory bank address for the memory bank 28a and the row address of one or more selected memory cells 46 coming from the memory bank 28a to be read. The address register 24 directs the memory bank address for the memory bank 28a to the memory control circuit 22 and the row address to the row address latch and decoder circuit 34 , The memory control circuit 22 receives a high to low voltage level RAS signal and provides the RAS signal to the row address latch and decode circuit 34 for buffering in the supplied row address. When the RAS signal transitions from a high to a low voltage level, the memory control circuit deactivates 22 the precharge bias circuits 40 to precharge the bitlines 44 in the memory bank 28a to stop it and the bitlines 44 to float at the precharge voltage level.
Das Zeilenadresslatch- und Decodierelement 34 decodiert die zwischengespeicherte Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Wenn die ausgewählte Wortleitung 42 aktiviert ist, wird der Spannungswert, der in jeder Speicherzelle 46 gespeichert ist, die mit der ausgewählten Wortleitung 42 gekoppelt ist, zu der jeweiligen Bitleitung 44 weitergeleitet. Jeder weitergeleitete Spannungswert verändert den Spannungspegel auf der Bitleitung 44 in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespannungspegel. Der höhere oder niedrigere Spannungspegel auf einer Bitleitung 44 wird durch einen der Leseverstärker 38 erfasst. Das Adressregister 24 empfängt die Spaltenadresse der ausgewählten Speicherzelle oder der -zellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-CAS-Signal und liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36 zur Zwischenspeicherung in der zugeführten Spaltenadresse. Das Spaltenadresslatch- und Decodierelement 36 decodiert die zwischengespeicherte Spaltenadresse zur Auswahl von Leseverstärkern 38, die Daten an die Daten-I/O-Schaltung 26 zur Wiedergewinnung durch eine externe Schaltung weiterleiten.The row address latch and decode element 34 decodes the cached row address and activates the selected wordline 42 , When the selected word line 42 is activated, the voltage value that is in each memory cell 46 is stored with the selected word line 42 is coupled to the respective bit line 44 forwarded. Each passed voltage value changes the voltage level on the bit line 44 in either a higher or lower voltage level than the precharge voltage level. The higher or lower voltage level on a bit line 44 is through one of the sense amplifiers 38 detected. The address register 24 receives the column address of the selected memory cell or cells 46 and supplies the column address to the column address latch and decode element 36 , The memory control circuit 22 receives a high-to-low voltage CAS signal and provides the CAS signal to the column address latch and decoder 36 for buffering in the supplied column address. The column address latch and decode element 36 decodes the latched column address to select sense amplifiers 38 that send data to the data I / O circuit 26 forward for recovery by an external circuit.
Zum Lesen zusätzlicher Speicherzellen 46 von der adressierten Speicherbank 28a und einer Zeile in einem Datenbündel wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 geliefert. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse und wählt Leseverstärker 38 aus. Die ausgewählten Leseverstärker 38 leiten Daten an die Daten-I/O-Schaltungen 26 zur Wiedergewinnung durch die externe Schaltung weiter.For reading additional memory cells 46 from the addressed memory bank 28a and a row in a data burst, the column address is changed and sent to the column address latch and decode element 36 delivered. The column address latch and decode element 36 decodes the column address and selects sense amplifiers 38 out. The selected sense amplifiers 38 route data to the data I / O circuits 26 for recovery by the external circuit on.
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass die Speicherbank 28a adressiert wird, zu Beginn des Automatik-Vorladelesebefehls. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbank-Null-Datenbündel vollständig oder nahezu vollständig ist. Ansprechend auf das Datenbündel-Ende-Signal liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal, das durch die Speichersteuerschaltung 22 weitergeleitet wird, um die Vorladevorspannungsschaltungen 40 zu aktivieren und automatisch die Bitleitungen 44 der Speicherbank 28a vorzuladen.The precharge control circuit 30 receives a memory bank zero precharge timer enable signal indicating that the memory bank 28a addressed at the beginning of the automatic preload reading command. In addition, the precharge control circuit receives 30 a data burst end signal indicating that the database null data bundle is complete or nearly complete. In response to the data burst end signal, the precharge control circuit provides 30 a high voltage level memory bank zero precharge signal generated by the memory control circuit 22 is forwarded to the Vorladeforspannungsschaltungen 40 to activate and automatically the bitlines 44 the memory bank 28a subpoena.
Während einer Schreiboperation der Speicherbank 28a bei dem Normalmodus empfängt die Speichersteuerschaltung 22 einen Automatik-Vorladeschreibbefehl und das Adressregister 24 empfängt die Speicherbankadresse für die Speicherbank 28a und die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46, die in die Speicherbank 28a geschrieben werden sollen. Das Adressregister 24 leitet die Speicherbankadresse der Speicherbank 28a an die Speichersteuerschaltung 22 weiter und die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und liefert das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 zur Zwischenspeicherung in der zugeführten Zeilenadresse. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltung 40, um ein Vorladen von Bitleitungen 44 in der Adressspeicherbank 28a zu stoppen und es den Bitleitungen 44 zu ermöglichen, bei dem Vorladespannungspegel zu floaten.During a memory bank write operation 28a in the normal mode, the memory control circuit receives 22 an automatic precharge write command and the address register 24 receives the memory bank address for the memory bank 28a and the row address of one or more selected memory cells 46 in the memory bank 28a should be written. The address register 24 directs the memory bank address of the memory bank 28a to the memory control circuit 22 and the row address to the row address latch and decode element 34 , The memory control circuit 22 receives a high to low voltage level RAS signal and provides the RAS signal to the row address latch and decode element 34 for buffering in the supplied row address. When the RAS signal transitions from a high to a low voltage level, the memory control circuit deactivates 22 the precharge bias circuit 40 to precharge bitlines 44 in the address memory bank 28a to stop it and the bitlines 44 to float at the precharge voltage level.
In der adressierten Speicherbank 28a zu speichernde Daten werden von einer externen Quelle an die DQs und die Daten-I/O-Schaltungen 26 geliefert. Die externe Quelle kann außerdem das Eingangs-DQS-Signal liefern, das die empfangenen Daten in die Daten-I/O-Schaltung 26 zwischenspeichert.In the addressed memory bank 28a Data to be stored is sent from an external source to the DQs and the data I / O circuits 26 delivered. The external source may also provide the input DQS signal that injects the received data into the data I / O circuit 26 caches.
Das Zeilenadresslatch- und Decodierelement 34 decodiert die zwischengespeicherte Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Das Adressregister 24 empfängt die Spaltenadresse der ausgewählten Speicherzelle oder der -zellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-CAS-Signal und liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36 zur Zwischenspeicherung in der zugeführten Spaltenadresse. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse zur Auswahl von Leseverstärkern, denen die zwischengespeicherten Eingangsdaten von den Daten-I/O-Schaltungen 26 weitergeleitet werden. Die Leseverstärker 38 schreiben die Daten durch die Bitleitungen 44 in die ausgewählte Speicherzelle oder die -zellen 46.The row address latch and decode element 34 decodes the cached row address and activates the selected wordline 42 , The address register 24 receives the column address of the selected memory cell or cells 46 and supplies the column address to the column address latch and decode element 36 , The memory control circuit 22 receives a high-to-low voltage CAS signal and provides the CAS signal to the column address latch and decoder 36 for buffering in the supplied column address. The column address latch and decode element 36 decodes the column address for selecting sense amplifiers to which the latched input data from the data I / O circuits 26 to get redirected. The sense amplifiers 38 write the data through the bit lines 44 into the selected memory cell or cells 46 ,
Zum Beschreiben zusätzlicher Speicherzellen 46 in der adressierten Speicherbank 28a und der ausgewählten Zeile in einem Datenbündel wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 geliefert. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse und wählt unterschiedliche Leseverstärker 38 aus. Den ausgewählten Leseverstärkern 38 werden Daten von der Daten-I/O-Schaltung 26 zum Schreiben der Daten in die eine oder die mehreren neu ausgewählten Speicherzellen 46 weitergeleitet. Ein Verändern der Spaltenadresse wird fortgesetzt, bis das Datenbündel vollständig ist.To describe additional memory cells 46 in the addressed memory bank 28a and the selected row in a data burst is changed to the column address and to the column address latch and decode element 36 delivered. The column address latch and decode element 36 decodes the column address and selects different sense amplifiers 38 out. The selected sense amplifiers 38 be data from the data I / O circuit 26 for writing the data into the one or more newly selected memory cells 46 forwarded. Changing the column address continues until the data burst is complete.
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass die Speicherbank 28a adressiert wird, zu Beginn des Automatik-Vorladeschreibbefehls. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal, das durch die Speichersteuerschaltung 22 weitergeleitet wird, um Vorladevorspannungsschaltungen 40 zu aktivieren und automatisch die Bitleitungen 44 der adressierten Speicherbank 28a vorzuladen.The precharge control circuit 30 receives a memory bank zero precharge timer enable signal indicating that the memory bank 28a is addressed at the beginning of the automatic precharge write command. In addition, the precharge control circuit receives 30 a data burst end signal indicating that the data burst is complete or nearly complete. In response, the precharge control circuit provides 30 a high voltage level memory bank zero precharge signal generated by the memory control circuit 22 is forwarded to Vorladeforspannungsschaltungen 40 to activate and automatically the bitlines 44 the addressed memory bank 28a subpoena.
Während einer Leseoperation in dem Testmodus empfängt die Speichersteuerschaltung 22 ein Hochspannungspegel-Testmodussignal und einen Automatik-Vorladelesebefehl. Das Adressregister 24 empfängt die Zeilenadresse der ausgewählten Speicherzelle oder der -zellen 46. Eine Speicherbankadresse wird in dem Testmodus nicht verwendet, da der DRAM 20 in dem Testmodus jede Speicherbank 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder Schreib-Befehl testet. Das Adressregister 24 liefert die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und leitet das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b zur Zwischenspeicherung der zugeführten Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b weiter. Wenn das RAS-Signal von einem Hoch- zu einem Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um ein Vorladen der Bitleitungen 44 in jeder Speicherbank 28a und 28b zu stoppen und es den Bitleitungen 44 in jeder Speicherbank 28a und 28b zu ermöglichen, auf dem Vorladespannungspegel zu floaten.During a read operation in the test mode, the memory control circuit receives 22 a high voltage level test mode signal and an automatic precharge reading command. The address register 24 receives the row address of the selected memory cell or cells 46 , A memory bank address is not used in the test mode because the DRAM 20 in the test mode, each memory bank 28a and 28b in response to an automatic precharge read or write command. The address register 24 returns the row address to the row address latch and decode element 34 in every memory bank 28a and 28b , The memory control circuit 22 receives a high-to-low voltage RAS signal and passes the RAS signal to the row address latch and decode element 34 in every memory bank 28a and 28b for latching the supplied row address into the row address latch and decoder 34 in every memory bank 28a and 28b further. When the RAS signal transitions from a high to a low voltage level, the memory control circuit deactivates 22 the precharge bias circuits 40 in every memory bank 28a and 28b to precharge the bitlines 44 in every memory bank 28a and 28b to stop it and the bitlines 44 in every memory bank 28a and 28b to float at the precharge voltage level.
Das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b decodiert die zwischengespeicherte Zeilenadresse und aktiviert eine ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b. Wenn die ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b aktiviert ist, wird der Spannungswert, der in jeder Speicherzelle 46 gespeichert ist, die mit den aktivierten Wortleitungen 42 gekoppelt ist, zu der jeweiligen Bitleitung 44 weitergeleitet. Der weitergeleitete Spannungspegel verändert den floatenden Spannungspegel auf der Bitleitung 44 in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespannungspegel. Der höhere oder niedrigere Spannungspegel wird durch Leseverstärker 38 erfasst.The row address latch and decode element 34 in every memory bank 28a and 28b decodes the latched row address and activates a selected wordline 42 in every memory bank 28a and 28b , When the selected word line 42 in every memory bank 28a and 28b is activated, the voltage value that is in each memory cell 46 stored with the activated word lines 42 is coupled to the respective bit line 44 forwarded. The forwarded voltage level changes the floating voltage level on the bitline 44 in either a higher or lower voltage level than the precharge voltage level. The higher or lower voltage level is provided by sense amplifiers 38 detected.
Das Adressregister 24 empfängt eine Spaltenadresse und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 liefert ein Hoch-zu-Niederspannungspegel-CAS-Signal an jede Speicherbank 28a und 28b, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die Spaltenadresse, um Leseverstärker 38 in jeder Speicherbank 28a und 28b auszuwählen, die Daten an die Daten-I/O-Schaltung 26 weiterleiten. Die Speicherbänke 28a und 28b werden abwechselnd zur Lieferung von Daten an die Daten-I/O-Schaltung 26 ausgewählt. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b.The address register 24 receives a column address and supplies the column address to the column address latch and decode element 36 in every memory bank 28a and 28b , The memory control circuit 22 provides a high to low voltage CAS signal to each memory bank 28a and 28b to the supplied column address in the column address latch and decode element 36 in every memory bank 28a and 28b temporarily. The column address latch and decode element 36 in every memory bank 28a and 28b decodes the column address to sense amplifiers 38 in every memory bank 28a and 28b select the data to the data I / O circuit 26 hand off. The memory banks 28a and 28b are used alternately to supply data to the data I / O circuit 26 selected. In one embodiment, the memory bank becomes 28a first selected, followed by the memory bank 28b ,
Zum Lesen einer oder mehrerer zusätzlicher Speicherzellen 46 von der aktiveren Zeile in jeder Speicherbank 28a und 28b in Datenbündeln von jeder Speicherbank 28a und 28b wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b geliefert. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die neue Spaltenadresse, um neue Leseverstärker 38 auszuwählen, die Daten an die Daten-I/O-Schaltung 26 weiterleiten. Die Speicherbänke 28a und 28b werden abwechselnd zur Lieferung verschachtelter Daten an die Daten-I/O-Schaltung 26 ausgewählt. Der Vorgang des Veränderns der Spaltenadresse und des Lesens neuer Daten wird fortgesetzt, bis die Datenbündel vollständig sind. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b, gefolgt durch die Speicherbank 28a, der wiederum die Speicherbank 28b folgt.For reading one or more additional memory cells 46 from the more active line in each memory bank 28a and 28b in data bundles from each memory bank 28a and 28b the column address is changed and sent to the column address latch and decode element 36 in every memory bank 28a and 28b delivered. The column address latch and decode element 36 in every memory bank 28a and 28b decodes the new column address to new sense amplifiers 38 select the data to the data I / O circuit 26 hand off. The memory banks 28a and 28b are alternately used to provide interleaved data to the data I / O circuit 26 selected. The process of changing the column address and reading new data continues until the data bursts are complete. In one embodiment, the memory bank becomes 28a first selected, followed by the memory bank 28b followed by the memory bank 28a which in turn is the memory bank 28b follows.
In dem Testmodus empfängt die Vorladesteuerschaltung 30 ein Speicherbank-Null-Zeitgeber-Freigabesignal, das anzeigt, dass der Automatik-Vorladelesebefehl beginnend mit der Speicherbank 28a begonnen hat. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel von der Speicherbank 28a vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null- und ein -Speicherbank-Eins-Vorladesignal nacheinander an die Speicherbänke 28a und 28b. Das Hochspannungspegel-Speicherbank-Null- und das Speicherbank-Eins-Vorladesignal aktivieren die Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um die Bitleitungen 44 der Speicherbänke 28a und 28b vorzuladen. Bei einem Ausführungsbeispiel liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal an die Speicherbank 28a, gefolgt durch ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal an die Speicherbank 28b.In the test mode, the precharge control circuit receives 30 a memory bank zero timer enable signal indicating that the automatic precharge reading command commences with the memory bank 28a has begun. In addition, the precharge control circuit receives 30 a data burst end signal indicating that the data burst is from the memory bank 28a completely or almost completely. In response, the precharge control circuit provides 30 a high voltage level memory bank zero and a memory bank one precharge signal to the memory banks in succession 28a and 28b , The high voltage level memory bank zero and memory bank one precharge signal activate the precharge bias circuits 40 in every memory bank 28a and 28b to the bitlines 44 the memory banks 28a and 28b subpoena. In one embodiment, the precharge control circuit provides 30 a high voltage level memory bank zero precharge signal to the memory bank 28a followed by a high voltage level bank one precharge signal to the memory bank 28b ,
Während einer Schreiboperation in dem Testmodus empfängt die Speichersteuerschaltung 22 ein Hochspannungspegel-Testmodussignal und einen Automatik-Vorladeschreibbefehl. Das Adressregister 24 empfängt die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46. Eine Speicherbankadresse wird in dem Testmodus nicht benötigt, da der DRAM 20 jede Speicherbank 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreib-Befehl testet. Das Adressregister 24 liefert die Zeilenadresse an das Zeilenlatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und leitet das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b weiter, um die zugeführte Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um ein Vorladen der Bitleitungen 44 in jeder Speicherbank 28a und 28b zu stoppen und es den Bitleitungen 44 zu ermöglichen, bei dem Vorladespannungspegel zu floaten. Das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b decodiert die zwischengespeicherte Zeilenadresse und aktiviert eine ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b.During a write operation in the test mode, the memory control circuit receives 22 a high voltage level test mode signal and an automatic precharge write command. The address register 24 receives the row address of one or more selected memory cells 46 , A memory bank address is not needed in the test mode because the DRAM 20 every memory bank 28a and 28b in response to an automatic precharge read or write command. The address register 24 returns the row address to the row latch and decode element 34 in every memory bank 28a and 28b , The memory control circuit 22 receives a high-to-low voltage RAS signal and passes the RAS signal to the row address latch and decode element 34 in every memory bank 28a and 28b to add the supplied row address to the row address latch and decode element 34 in every memory bank 28a and 28b temporarily. When the RAS signal transitions from a high to a low voltage level, the memory control circuit deactivates 22 Vorladevorspannungsschaltungen 40 in every memory bank 28a and 28b to precharge the bitlines 44 in every memory bank 28a and 28b to stop it and the bitlines 44 to float at the precharge voltage level. The row address latch and decode element 34 in every memory bank 28a and 28b decodes the latched row address and activates a selected wordline 42 in every memory bank 28a and 28b ,
In den Speicherbänken 28a und 28b zu speichernde Daten werden von einer externen Quelle an die DQs und die Daten-I/O-Schaltung 26 geliefert. Die externe Quelle kann auch das Eingangs-DQS-Signal liefern, das die empfangenen Daten in die Daten-I/O-Schaltungen 26 zwischenspeichert.In the storage banks 28a and 28b Data to be stored is sent from an external source to the DQs and the data I / O circuit 26 delivered. The external source can also receive the input DQS signal supply the data received to the data I / O circuits 26 caches.
Das Adressregister 24 empfängt die Spaltenadresse einer oder mehrerer ausgewählter Speicherzellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 liefert ein Hoch-zu-Niederspannungspegel-CAS-Signal an jede Speicherbank 28a und 28b, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die Spaltenadresse, um Leseverstärker 38 in jeder Speicherbank 28a und 28b auszuwählen, die durch die Daten-I/O-Schaltung 26 weitergeleitete Daten empfangen. Die ausgewählten Leseverstärker schreiben empfangene Daten in die ausgewählten Speicherzellen 46. Die Speicherbänke 28a und 28b werden abwechselnd ausgewählt, um von Daten-I/O-Schaltungen 26 bereitgestellte Daten zu empfangen. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b.The address register 24 receives the column address of one or more selected memory cells 46 and supplies the column address to the column address latch and decode element 36 in every memory bank 28a and 28b , The memory control circuit 22 provides a high to low voltage CAS signal to each memory bank 28a and 28b to the supplied column address in the column address latch and decode element 36 in every memory bank 28a and 28b temporarily. The column address latch and decode element 36 in every memory bank 28a and 28b decodes the column address to sense amplifiers 38 in every memory bank 28a and 28b select through the data I / O circuit 26 receive forwarded data. The selected sense amplifiers write received data to the selected memory cells 46 , The memory banks 28a and 28b are alternately selected to receive data I / O circuits 26 to receive provided data. In one embodiment, the memory bank becomes 28a first selected, followed by the memory bank 28b ,
Um eine oder mehrere zusätzliche Speicherzellen 46 in der adressierten Zeile jeder Speicherbank 28a und 28b in Datenbündeln für jede Speicherbank 28a und 28b zu schreiben, wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b geliefert. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die veränderte Spaltenadresse, um Leseverstärker 38 auszuwählen, die Daten von der Daten-I/O-Schaltung 26 empfangen und die empfangenen Daten in die Speicherbänke 28a und 28b schreiben. Die Speicherbänke 28a und 28b werden abwechselnd ausgewählt, um Daten von der Daten-I/O-Schaltung 26 zu empfangen. Bei einem Ausführungsbeispiel sind Daten derart verschachtelt, dass Daten, bei zwei Speicherbänken 28a und 28b und einem Datenbündel von zwei für jede Speicherbank 28a und 28b, zuerst in die Speicherbank 28a geliefert und geschrieben werden, gefolgt durch die Speicherbank 28b, gefolgt durch ein Verändern der Spaltenadresse und wieder ein Schreiben zugeführter Daten in die Speicherbank 28a, gefolgt durch die Datenbank 28b.To one or more additional memory cells 46 in the addressed line of each memory bank 28a and 28b in data bundles for each memory bank 28a and 28b to write, the column address is changed and sent to the column address latch and decode element 36 in every memory bank 28a and 28b delivered. The column address latch and decode element 36 in every memory bank 28a and 28b decodes the modified column address to sense amplifiers 38 select the data from the data I / O circuit 26 receive and the received data into the memory banks 28a and 28b write. The memory banks 28a and 28b are alternately selected to receive data from the data I / O circuit 26 to recieve. In one embodiment, data is interleaved such that data is at two memory banks 28a and 28b and a data bundle of two for each memory bank 28a and 28b , first in the memory bank 28a be delivered and written, followed by the memory bank 28b , followed by changing the column address and again writing data to the memory bank 28a followed by the database 28b ,
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass der Automatik-Vorladeschreibbefehl beginnend mit der Speicherbank 28a begonnen hat. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel zu der Speicherbank 28a vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null- und ein -Speicherbank-Eins-Vorladesignal nacheinander an die Speicherbänke 28a und 28b. Die Hochspannungspegel-Speicherbank-Vorladesignale aktiveren Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um die Bitleitungen 44 der jeweiligen Speicherbänke 28a und 28b vorzuladen. Bei einem Ausführungsbeispiel liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal an die Speicherbank 28a, gefolgt durch ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal an die Speicherbank 28b.The precharge control circuit 30 receives a memory bank zero precharge timer enable signal indicating that the automatic precharge write command is commencing with the memory bank 28a has begun. In addition, the precharge control circuit receives 30 a data burst end signal indicating that the data burst is to the memory bank 28a completely or almost completely. In response, the precharge control circuit provides 30 a high voltage level memory bank zero and a memory bank one precharge signal to the memory banks in succession 28a and 28b , The high voltage level memory bank precharge signals are active precharge bias circuits 40 in every memory bank 28a and 28b to the bitlines 44 the respective memory banks 28a and 28b subpoena. In one embodiment, the precharge control circuit provides 30 a high voltage level memory bank zero precharge signal to the memory bank 28a followed by a high voltage level bank one precharge signal to the memory bank 28b ,
2 ist ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle 46 in dem Array von Speicherzellen 32 darstellt. Die Speicherzelle 46 umfasst einen Transistor 70 und einen Kondensator 72. Das Gate des Transistors 70 ist elektrisch mit einer Wortleitung 42 gekoppelt. Eine Seite des Drain-Source-Pfades des Transistors 70 ist elektrisch mit einer Bitleitung 44 gekoppelt und die andere Seite des Drain-Source-Pfades ist elektrisch mit einer Seite des Kondensators 72 gekoppelt. Die andere Seite des Kondensators 72 ist elektrisch mit einer Referenzspannung, wie z. B. der Hälfte der Versorgungsspannung, gekoppelt. Der Kondensator 72 kann auf einen Hochspannungspegel, wie z. B. den Versorgungsspannungspegel, geladen werden, um eine logische Eins darzustellen, und der Kondensator 72 kann auf einen Niederspannungspegel, wie z. B. Masse oder null Volt, entladen werden, um eine logische Null darzustellen. 2 is a diagram illustrating an embodiment of a memory cell 46 in the array of memory cells 32 represents. The memory cell 46 includes a transistor 70 and a capacitor 72 , The gate of the transistor 70 is electric with a word line 42 coupled. One side of the drain-source path of the transistor 70 is electrical with a bit line 44 coupled and the other side of the drain-source path is electrically connected to one side of the capacitor 72 coupled. The other side of the capacitor 72 is electrically connected to a reference voltage, such. B. half of the supply voltage coupled. The capacitor 72 can be at a high voltage level, such. The supply voltage level, to represent a logical one, and the capacitor 72 can be at a low voltage level, such as Ground or zero volts, to represent a logical zero.
Die Vorladevorspannungsschaltung 40 lädt die Bitleitung 44 auf einen Vorladespannungspegel, wie z. B. die Hälfte des Versorgungsspannungspegels, vor. Vor einem Aktivieren der Wortleitung 42 in einer Lese- oder Schreiboperation wird die Vorladevorspannungsschaltung 40 deaktiviert und die Bitleitung 44 floatet bzw. schwebt bei dem Vorladespannungspegel.The precharge bias circuit 40 loads the bit line 44 to a precharge voltage level, such as. B. half of the supply voltage level before. Before activating the word line 42 in a read or write operation, the precharge bias circuit becomes 40 disabled and the bit line 44 Floats at the precharge voltage level.
Jeder der Leseverstärker 38 ist eine Komparatorschaltung, bei der ein Eingang an eine Bitleitung, wie z. B. die Bitleitung 44, gebunden ist und der andere Eingang an eine Referenzspannung, wie z. B. die Hälfte der Versorgungsspannung, gebunden ist. Bei einem Ausführungsbeispiel floatet die Bitleitung 44 auf dem Vorladespannungspegel mit der Hälfte der Versorgungsspannung und die Komparatorreferenzspannungseingabe wird bei der Hälfte der Versorgungsspannung gehalten.Each of the sense amplifiers 38 is a comparator circuit in which an input to a bit line, such. B. the bit line 44 , is bound and the other input to a reference voltage, such. B. half of the supply voltage is tied. In one embodiment, the bit line is floating 44 at the precharge voltage level with half the supply voltage and the comparator reference voltage input is maintained at half the supply voltage.
Während einer Leseoperation wird, wenn die Wortleitung 42 aktiviert ist, um den Transistor 70 einzuschalten, der Hochspannungspegel oder der Niederspannungspegel, der auf dem Kondensator 72 gespeichert ist, an die floatende Bitleitung 44 weitergeleitet. Dies verändert die Spannung auf der Bitleitung 44 durch ein Verändern der Bitleitung 44 auf einen höheren Spannungspegel oder durch ein Entladen der Bitleitung 44 auf einen niedrigeren Spannungspegel. Bei einem Ausführungsbeispiel wird die Bitleitung 44 auf einen höheren Spannungspegel als eine Hälfte der Versorgungsspannung geladen oder auf einen niedrigeren Spannungspegel als eine Hälfte der Versorgungsspannung entladen. Einer der Leseverstärker 38 erfasst den höheren oder niedrigeren Spannungspegel auf der Bitleitung 44 und liefert einen Hochspannungspegel, wie z. B. den Versorgungsspannungspegel, oder einen Niederspannungspegel, wie z. B. null Volt, an die Daten-I/O-Schaltung 26. Zusätzlich liefern die Leseverstärker 38 den Hochspannungspegel oder den Niederspannungspegel an den Kondensator 72, der gerade gelesen wurde, um den Spannungspegel auf dem Kondensator 72 wiederherzustellen. Die Wortleitung 42 wird deaktiviert und die Vorladevorspannungsschaltung 40 wird aktiviert, um die Bitleitung 44 auf den Vorladespannungspegel vorzuladen.During a read operation, when the word line 42 is activated to the transistor 70 turn on the high voltage level or the low voltage level on the capacitor 72 is stored to the floating bit line 44 forwarded. This changes the voltage on the bit line 44 by changing the bit line 44 on one higher voltage level or by discharging the bit line 44 to a lower voltage level. In one embodiment, the bitline becomes 44 is charged to a higher voltage level than one half of the supply voltage or discharged to a lower voltage level than one half of the supply voltage. One of the sense amplifiers 38 detects the higher or lower voltage level on the bit line 44 and provides a high voltage level, such as B. the supply voltage level, or a low voltage level, such as. Zero volts, to the data I / O circuit 26 , In addition, the sense amplifiers deliver 38 the high voltage level or the low voltage level to the capacitor 72 which was just read to the voltage level on the capacitor 72 restore. The word line 42 is disabled and the Vorladeforspannungsschaltung 40 is activated to the bit line 44 precharging to the precharge voltage level.
Während einer Schreiboperation wird die Wortleitung 42 aktiviert, um den Transistor 70 einzuschalten und auf den Kondensator 72 zuzugreifen. Eine Schreibschaltung übersteuert den jeweiligen Leseverstärker 38 mit einem Hochspannungspegel oder einem Niederspannungspegel und der Leseverstärker 38 speichert den bereitgestellten Spannungspegel auf dem Kondensator 72. Die Wortleitung 42 wird deaktiviert und die Vorladevorspannungsschaltung 40 wird aktiviert, um die Bitleitung 44 auf den Vorladespannungspegel vorzuladen.During a write operation, the wordline becomes 42 activated to the transistor 70 turn on and on the capacitor 72 access. A write circuit overrides the respective sense amplifier 38 with a high voltage level or a low voltage level and the sense amplifiers 38 stores the provided voltage level on the capacitor 72 , The word line 42 is disabled and the Vorladeforspannungsschaltung 40 is activated to the bit line 44 precharging to the precharge voltage level.
Die Leseoperation auf der Speicherzelle 46 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 72 auf den Nieder- oder den Hochspannungspegel, der gerade gelesen wurde, geladen oder entladen. Zusätzlich verändert sich selbst ohne eine Leseoperation die Spannung auf dem Kondensator 72 mit der Zeit. Um einen gespeicherten Wert beizubehalten, wird die Speicherzelle 46 periodisch durch ein Lesen oder Schreiben der Speicherzelle 46 aufgefrischt. Alle Speicherzellen 46 in dem Array von Speicherzellen 32 werden periodisch zur Beibehaltung ihrer Werte aufgefrischt.The read operation on the memory cell 46 is a destructive read operation. After each read operation, the capacitor becomes 72 to the low or high voltage level that has just been read, charged or discharged. In addition, even without a read operation, the voltage on the capacitor changes 72 with time. To maintain a stored value, the memory cell becomes 46 periodically by reading or writing the memory cell 46 refreshed. All memory cells 46 in the array of memory cells 32 are refreshed periodically to retain their values.
In einem DDR SDRAM werden die Lese- und Schreiboperationen zu einem Systemtakt synchronisiert. Der Systemtakt wird durch ein Hostsystem geliefert, das den DDR SDRAM umfasst. Ein DDR SDRAM arbeitet mit einem Differentialtakt, CK und bCK. Das Kreuzen von CK, in einen Hochzustand gehend, und von bCK, in einen Niedrigzustand gehend, wird als die positive Flanke von CK bezeichnet. Befehle, wie z. B. Lese- und Schreiboperationen, die Adress- und Steuersignale umfassen, werden an der positiven Flanke von CK registriert. Operationen werden bei sowohl der ansteigenden als auch der abfallenden Flanke des Systemtaktes gebildet.In a DDR SDRAM, the read and write operations are synchronized to a system clock. The system clock is supplied by a host system that includes the DDR SDRAM. A DDR SDRAM works with a differential clock, CK and bCK. The crossing of CK, going high, and bCK, going low, is called the positive edge of CK. Commands, such as B. Read and write operations that include address and control signals are registered on the positive edge of CK. Operations are formed on both the rising and falling edges of the system clock.
Der DDR SDRAM verwendet eine Doppeldatenratearchitektur zur Erzielung einer Hochgeschwindigkeitsoperation. Die Doppeldatenratenarchitektur ist im Wesentlichen eine 2n-Vorabholarchitektur mit einer Schnittstelle, die zur Übertragung von zwei Datenwörtern pro Taktzyklus bei den DQs entworfen ist. Ein einzelner Lese- oder Schreibzugriff für den DDR SDRAM besteht effektiv aus einer einzelnen 2n Bit breiten Eintaktzyklus-Datenübertragung bei dem internen Speicherarray und zwei entsprechenden n Bit breiten ½-Taktzyklus-Datenübertragungen bei den DQs.The DDR SDRAM uses a dual data rate architecture to achieve a high-speed operation. The dual data rate architecture is essentially a 2n prefetch architecture with an interface designed to transfer two data words per clock cycle to the DQs. A single read or write access for the DDR SDRAM effectively consists of a single 2n-bit wide single-clock data transfer on the internal memory array and two corresponding n-bit wide ½ clock cycle data transfers on the DQs.
Ein Eingangs-DQS-Signal wird durch eine externe Vorrichtung gemeinsam mit Eingangsdaten während Schreiboperationen übertragen. Das Eingangs-DQS-Signal ist mittig mit den Eingangsdaten ausgerichtet, die in dem DDR SDRAM an beiden Flanken des Eingangs-DQS-Signals registriert sein. Ein Ausgangs-DQS-Signal wird durch den DDR SDRAM während Leseoperationen übertragen. Das Ausgangs-DQS-Signal ist mit Ausgangsdaten Flanken-ausgerichtet, die durch eine externe Vorrichtung an beiden Flanken des Ausgangs-DQS-Signals registriert werden.An input DQS signal is transmitted by an external device along with input data during write operations. The input DQS signal is centered on the input data registered in the DDR SDRAM on both edges of the input DQS signal. An output DQS signal is transmitted by the DDR SDRAM during read operations. The output DQS signal is edge-aligned with output data registered by an external device on both edges of the output DQS signal.
Lese- und Schreibzugriffe auf einen DDR SDRAM sind bündelausgerichtet. Zugriffe beginnen an einem ausgewählten Ort und werden für eine programmierte Anzahl von Orten fortgesetzt. Zugriffe beginnen mit der Registrierung eines Automatik-Vorlade-Lese- oder -Schreibbefehls. Die Adressbits, die als mit dem Automatik-Vorlade-Lese- oder -Schreib-Befehl zusammenfallend registriert werden, werden verwendet, um die Speicherbank 28a und 28b und die Spalte, auf die zugegriffen werden soll, auszuwählen. Die nachfolgend registrierten Adressbits wählen die Spaltenorte für den Bündelzugriff aus.Read and write accesses to a DDR SDRAM are bundle-aligned. Accesses begin at a selected location and continue for a programmed number of locations. Accesses begin with the registration of an automatic pre-load read or write command. The address bits registered as coincident with the automatic precharge read or write command are used to store the memory bank 28a and 28b and select the column to be accessed. The following registered address bits select the column locations for the bundle access.
Der DDR SDRAM in der vorangegangenen Beschreibung wird als ein DDR-I SDRAM bezeichnet, da er die erste Generation von DDR SDRAM ist. Die nächste Generation von DDR SDRAM, DDR-II SDRAM, weist die gleichen Merkmale auf wie ein DDR-I SDRAM, mit der Ausnahme, dass die Datenrate verdoppelt ist. Die DDR-II SDRAM-Architektur ist im Wesentlichen eine 4n-Vorabholarchitektur mit einer Schnittstelle, die entworfen ist, um vier Datenwörter pro Taktzyklus bei den DQs zu übertragen. Ein einzelner Lese- oder Schreibzugriff für den DDR-II SDRAM besteht effektiv aus einer einzelnen 4n Bit breiten Eintaktzyklus-Datenübertragung an dem internen Speicherarray und vier entsprechenden n Bit breiten ½-Taktzyklus-Datenübertragungen bei den DQS. Bei einem Ausführungsbeispiel ist der DRAM 20 ein DDR-I SDRAM und bei einem Ausführungsbeispiel ist der DRAM 20 ein DDR-II SDRAM.The DDR SDRAM in the foregoing description is referred to as a DDR-I SDRAM because it is the first generation of DDR SDRAM. The next generation of DDR SDRAM, DDR-II SDRAM, has the same features as a DDR-I SDRAM, except that the data rate is doubled. The DDR-II SDRAM architecture is essentially a 4n prefetch architecture with an interface designed to transfer four data words per clock cycle to the DQs. A single read or write access for the DDR-II SDRAM effectively consists of a single 4n-bit one-clock cycle data transfer to the internal memory array and four corresponding n-bit wide ½ clock cycle data transfers to the DQS. In one embodiment, the DRAM is 20 a DDR-I SDRAM and in one embodiment is the DRAM 20 a DDR-II SDRAM.
3 ist ein Diagramm, das die Vorladesteuerschaltung 30 darstellt. Die Vorladesteuerschaltung 30 umfasst eine Bündelsteuerschaltung 100, eine Vorladezeitgeber-Freigabeschaltung 102, ein Schieberegister 104, einen Multiplexer 106, einen Speicherbank-Null-Vorladezeitgeber 108 und einen Speicherbank-Eins-Vorladezeitgeber 110. Der Speicherbank-Null-Vorladezeitgeber 108 liefert ein Speicherbank-Null-Vorladesignal PCG_BK0 auf einem Vorladesignalpfad 112, das die Vorladevorspannungsschaltungen 40 in der Speicherbank 28a aktiviert. Der Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Speicherbank-Eins-Vorladesignal PCG_BK1 auf einem Vorladesignalpfad 114, das die Vorladevorspannungsschaltungen in der Speicherbank 28b aktiviert. Bei anderen Ausführungsbeispielen umfasst der DRAM 20 mehr als zwei Speicherbänke 28a und 28b und die Vorladesteuerschaltung 30 umfasst einen zusätzlichen Schaltungsaufbau und zusätzliche Vorladezeitgeber, die Speicherbank-Vorladesignale zu den zusätzlichen Speicherbänken liefern. 3 is a diagram showing the precharge control circuit 30 represents. The precharge control circuit 30 includes a burst control circuit 100 , a precharge timer enable circuit 102 , a shift register 104 , a multiplexer 106 , a memory bank zero precharge timer 108 and a memory bank precharge timer 110 , The memory bank zero precharge timer 108 provides a memory bank zero precharge signal PCG_BK0 on a precharge signal path 112 that the precharge bias circuits 40 in the memory bank 28a activated. The Memory Bank One precharge timer 110 provides a memory bank one precharge signal PCG_BK1 on a precharge signal path 114 including the precharge bias circuits in the memory bank 28b activated. In other embodiments, the DRAM includes 20 more than two memory banks 28a and 28b and the precharge control circuit 30 includes additional circuitry and additional precharge timers that provide memory bank precharge signals to the additional memory banks.
Die Bündelsteuerschaltung 100 ist elektrisch durch einen Bündel-Ende-Signalpfad 116 mit einem ersten Eingang an dem Schieberegister 104, einem ersten Eingang an dem Multiplexer 106 und einem ersten Eingang auf dem Speicherbank-Null-Vorladezeitgeber 108 gekoppelt. Die Vorladezeitgeber-Freigabeschaltung 102 ist elektrisch durch einen Speicherbank-Null-Vorladezeitgeber-Freigabesignalpfad 118 mit einem zweiten Eingang an dem Schieberegister 104 und einem zweiten Eingang an dem Speicherbank-Null-Vorladezeitgeber 108 gekoppelt. Die Vorladezeitgeber-Freigabeschaltung 102 ist ebenso elektrisch durch einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 120 mit einem zweiten Eingang des Multiplexers 106 gekoppelt. Zusätzlich ist die Vorladezeitgeber-Freigabeschaltung 102 elektrisch mit einem Testmodus-Signalpfad 122 gekoppelt. Der Testmodus-Signalpfad 102 ist elektrisch mit einem Eingang der Vorladezeitgeber-Freigabeschaltung 102, einem Eingang der Bündel-Steuerschaltung 100, einem dritten Eingang des Schieberegisters 104 und einem dritten Eingang des Multiplexers 106 gekoppelt.The bundle control circuit 100 is electrically through a burst end signal path 116 with a first input on the shift register 104 , a first input to the multiplexer 106 and a first input on the memory bank zero precharge timer 108 coupled. The precharge timer enable circuit 102 is electrically through a memory bank zero precharge timer enable signal path 118 with a second input on the shift register 104 and a second input to the memory bank zero precharge timer 108 coupled. The precharge timer enable circuit 102 is also electrically through a normal mode memory bank one precharge timer enable signal path 120 with a second input of the multiplexer 106 coupled. In addition, the precharge timer enable circuit is 102 electrically with a test mode signal path 122 coupled. The test mode signal path 102 is electrically connected to an input of the precharge timer enable circuit 102 , an input of the burst control circuit 100 , a third input of the shift register 104 and a third input of the multiplexer 106 coupled.
Das Schieberegister 104 ist elektrisch durch einen Testmodus-Speicherbank-Eins-Bündel-Ende-Signalpfad 124 mit einem vierten Eingang des Multiplexers 106 und durch einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 126 mit einem fünften Eingang des Multiplexers 106 gekoppelt. Der Multiplexer 106 ist elektrisch durch einen Speicherbank-Eins-Bündel-Ende-Signalpfad 128 mit einem ersten Eingang des Speicherbank-Eins-Vorladezeitgebers 110 und durch einen Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 130 mit einem zweiten Eingang des Speicherbank-Eins-Vorladezeitgebers 110 gekoppelt.The shift register 104 is electrically through a test mode memory bank one burst end signal path 124 with a fourth input of the multiplexer 106 and a test mode memory bank one precharge timer enable signal path 126 with a fifth input of the multiplexer 106 coupled. The multiplexer 106 is electrically through a memory bank one burst end signal path 128 with a first input of the memory bank one precharge timer 110 and a memory bank one precharge timer enable signal path 130 with a second input of the memory bank one precharge timer 110 coupled.
Die Bündelsteuerschaltung 100 spricht auf einen Automatik-Vorladebefehl durch ein Liefern eines Bündel-Ende-Pulses in dem Bündel-Ende-Signal BSTEND auf dem Signalpfad 116 an. Die Bündelsteuerschaltung 100 liefert den Bündel-Ende-Puls ansprechend auf entweder einen Automatik-Vorlade-Lesebefehl oder einen Automatik-Vorlade-Schreibbefehl. Bei dem Normalmodus wird einem Automatik-Vorladebefehl eine Speicherbankadresse geliefert. Die Bündelsteuerschaltung 100 spricht mit einem Bündel-Ende-Puls an, der das Ende des Datenbündels von der adressierten Speicherbank 28a oder 28b anzeigt. Bei dem Testmodus kann ein Automatik-Vorladebefehl ohne eine Speicherbankadresse geliefert werden, da die Speicherbankadresse in dem Testmodus nicht verwendet wird. Die Bündelsteuerschaltung 100 spricht mit einem Bündel-Ende-Puls an, der das Ende des Datenbündels von der Speicherbank 28a anzeigt.The bundle control circuit 100 responds to an automatic precharge command by providing a burst end pulse in the burst end signal BSTEND on the signal path 116 at. The bundle control circuit 100 provides the burst end pulse in response to either an automatic precharge read command or an auto precharge write command. In the normal mode, a memory bank address is provided to an automatic precharge command. The bundle control circuit 100 responds with a burst end pulse indicating the end of the data burst from the addressed memory bank 28a or 28b displays. In the test mode, an automatic precharge command can be provided without a memory bank address since the memory bank address is not used in the test mode. The bundle control circuit 100 responds with a burst end pulse indicating the end of the data burst from the memory bank 28a displays.
Die Vorladezeitgeber-Freigabeschaltung 102 spricht auf einen Automatik-Vorladebefehl durch ein Liefern eines Speicherbank-Vorladezeitgeber-Freigabepulses an. Die Vorladezeitgeber-Freigabeschaltung 102 liefert den Speicherbank-Vorladezeitgeber-Freigabepuls ansprechend auf entweder einen Automatik-Vorlade-Lese- oder -Schreibbefehl. Bei dem Normalmodus wird einem Automatik-Vorladebefehl eine Speicherbankadresse geliefert. Die Vorladezeitgeber-Freigabeschaltung 102 spricht mit einem Vorladezeitgeber-Freigabepuls als Teil des Vorladezeitgeber-Freigabesignals für die adressierte Speicherbank 28a oder 28b an. Die Vorladezeitgeber-Freigabeschaltung 102 liefert einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls in dem Speicherbank-Null-Vorladezeitgeber-Freigabesignal PTEN_BK0 auf dem Signalpfad 118 für die Speicherbank 28a und einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls in dem Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM auf dem Signalpfad 120 für die Speicherbank 28b. In dem Testmodus liefert die Vorladezeitgeber-Freigabeschaltung 102 den Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 ansprechend auf einen Automatik-Vorladebefehl. Die Vorladezeitgeber-Freigabeschaltung 102 liefert während des Testmodus keinen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls.The precharge timer enable circuit 102 responds to an automatic precharge command by providing a memory bank precharge timer enable pulse. The precharge timer enable circuit 102 provides the memory bank precharge timer enable pulse in response to either an automatic precharge read or write command. In the normal mode, a memory bank address is provided to an automatic precharge command. The precharge timer enable circuit 102 speaks with a precharge timer enable pulse as part of the precharge timer enable signal for the addressed memory bank 28a or 28b at. The precharge timer enable circuit 102 provides a memory bank zero precharge timer enable pulse in the memory bank zero precharge timer enable signal PTEN_BK0 on the signal path 118 for the memory bank 28a and a normal mode memory bank one precharge timer enable pulse in the normal mode memory bank one precharge timer enable signal PTEN_BK1_NM on the signal path 120 for the memory bank 28b , In the test mode, the precharge timer enable circuit provides 102 the memory bank zero precharge timer enable pulse on the signal path 118 in response to an automatic precharge command. The precharge timer enable circuit 102 does not provide a normal mode memory bank one precharge timer enable pulse during the test mode.
Das Schieberegister 104 empfängt die Bündel-Ende-Pulse auf dem Signalpfad 116 und die Speicherbank-Null-Vorladezeitgeber-Freigabepulse auf dem Signalpfad 118. Bei dem Normalmodus liefert das Schieberegister 104 konstante Niederspannungspegel auf den Signalpfaden 124 und 126. Bei dem Testmodus verschiebt das Schieberegister 104 einen empfangenen Bündel-Ende-Puls um einen Taktzyklus und liefert das Ergebnis als einen Testmodus-Speicherbank-Eins-Bündel-Ende-Puls in dem Testmodus-Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1_TM auf dem Signalpfad 124. Zusätzlich verschiebt das Schieberegister 104 einen empfangenen Speicherbank-Null-Vorlade-Freigabepuls um einen Taktzyklus und liefert das Ergebnis als einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls in dem Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_TM auf dem Signalpfad 126.The shift register 104 receives the burst end pulses on the signal path 116 and the memory bank zero precharge timer enable pulses on the signal path 118 , In the normal mode, the shift register provides 104 constant low voltage levels on the signal paths 124 and 126 , In the test mode, the shift register shifts 104 a received burst end pulse by one clock cycle and provides the result as one Test mode memory bank one burst end pulse in the test mode memory bank one burst end signal BSTEND_BK1_TM on the signal path 124 , In addition, the shift register shifts 104 a received memory bank zero precharge enable pulse by one clock cycle and provides the result as a test mode memory bank one precharge timer enable pulse in the test mode memory bank one precharge timer enable signal PTEN_BK1_TM on the signal path 126 ,
Der Multiplexer 106 empfängt die Bündel-Ende-Pulse, die Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse, die Testmodus-Speicherbank-Eins-Bündel-Ende-Pulse und die Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse. Bei dem Normalmodus überträgt der Multiplexer 106 empfangene Bündel-Ende-Pulse als Speicherbank-Eins-Bündel-Ende-Pulse in dem Speicherbank-Eins-Bündel-Ende-Signal BSTEND_PK1 auf dem Signalpfad 128. Zusätzlich überträgt der Multiplexer 106 empfangene Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse als Speicherbank-Eins-Vorladezeitgeber-Freigabepulse in dem Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1 auf dem Signalpfad 130. Bei dem Testmodus überträgt der Multiplexer 106 empfangene Testmodus-Speicherbank-Eins-Bündel-Ende-Pulse als Speicherbank-Eins-Bündel-Ende-Pulse auf dem Signalpfad 128. Zusätzlich überträgt der Multiplexer 106 empfangene Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse als Speicherbank-Eins-Vorladezeitgeber-Freigabepulse auf dem Signalpfad 130.The multiplexer 106 receives the burst end pulses, the normal mode memory bank one precharge timer enable pulses, the test mode memory bank one burst end pulses, and the test mode memory bank one precharge timer enable pulses. In the normal mode, the multiplexer transmits 106 received burst end pulses as memory bank one burst end pulses in the memory bank one burst end signal BSTEND_PK1 on the signal path 128 , In addition, the multiplexer transmits 106 received normal mode memory bank one precharge timer enable pulses as memory bank one precharge timer enable pulses in the memory bank one precharge timer enable signal PTEN_BK1 on the signal path 130 , In the test mode, the multiplexer transmits 106 received test mode memory bank one burst end pulses as memory bank one burst end pulses on the signal path 128 , In addition, the multiplexer transmits 106 received test mode memory bank one precharge timer enable pulses as memory bank one precharge timer enable pulses on the signal path 130 ,
Der Modus der Bündelsteuerschaltung 100, der Vorladezeitgeber-Freigabeschaltung 102, des Schieberegisters 104 und des Multiplexers 106 wird durch ein Testmodussignal TEST MODE, das auf dem Signalpfad 122 geliefert wird, gesetzt. Ein Niederspannungspegel zeigt einen Normalmodus an und ein Hochspannungspegel zeigt einen Testmodus an.The mode of the bundle control circuit 100 , the precharge timer enable circuit 102 , the shift register 104 and the multiplexer 106 is passed through a test mode signal TEST MODE, which is on the signal path 122 delivered, set. A low voltage level indicates a normal mode and a high voltage level indicates a test mode.
Der Speicherbank-Null-Vorladezeitgeber 108 liefert das Speicherbank-Null-Vorladesignal PCG_BK0, um die Vorladevorspannungsschaltungen 40 in der Speicherbank 28a zu aktivieren und Bitleitungen 44 vorzuladen. Der Speicherbank-Null-Vorladezeitgeber 108 wird freigegeben, wenn er einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls empfängt. Wenn der Speicherbank-Null-Vorladezeitgeber 108 freigebeben ist und einen Bündel-Ende-Puls empfängt, liefert der Speicherbank-Null-Vorladezeitgeber 108 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 zum Vorladen der Speicherbank 28a. Bei einem Ausführungsbeispiel unter Verwendung eines synchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach dem empfangenen Bündel-Ende-Puls geliefert. Bei einem Ausführungsbeispiel unter Verwendung eines asynchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 nach einem asynchronen Zeitraum, wie z. B. weniger als einem Taktzyklus, geliefert.The memory bank zero precharge timer 108 provides the memory bank zero precharge signal PCG_BK0 to the precharge bias circuits 40 in the memory bank 28a to enable and bitlines 44 subpoena. The memory bank zero precharge timer 108 is released when it receives a memory bank zero precharge timer enable pulse. If the memory bank zero precharge timer 108 is free and receives a burst end pulse, the memory bank zero precharge timer provides 108 a high voltage level bank zero precharge signal PCG_BK0 for precharging the memory bank 28a , In one embodiment using a synchronous automatic precharge scheme, the high voltage level memory bank zero precharge signal PCG_BK0 is provided one clock cycle after the received burst end pulse. In one embodiment, using an asynchronous automatic precharge scheme, the high voltage level memory bank zero precharge signal PCG_BK0 is asserted after an asynchronous period of time, such as a period of time. Less than one clock cycle.
Der Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Speicherbank-Eins-Vorladesignal PCG_BK1 zur Aktivierung der Vorladevorspannungsschaltung in der Speicherbank 28b und zum Vorladen von Bitleitungen. Der Speicherbank-Eins-Vorladezeitgeber 110 wird freigegeben, wenn er einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls empfängt. Wenn der Speicherbank-Eins-Vorladezeitgeber 110 freigegeben ist und einen Speicherbank-Eins-Bündel-Ende-Puls empfängt, liefert der Speicherbank-Eins-Vorladezeitgeber 110 ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 zum Vorladen der Speicherbank 28b. Bei einem Ausführungsbeispiel unter Verwendung eines synchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach dem Speicherbank-Eins-Bündel-Ende-Puls geliefert. Bei einem Ausführungsbeispiel unter Verwendung eines asynchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 nach einem asynchronen Zeitraum, wie z. B. weniger als einem Taktzyklus, geliefert.The Memory Bank One precharge timer 110 provides a memory bank one precharge signal PCG_BK1 for activating the precharge bias circuit in the memory bank 28b and for precharging bitlines. The Memory Bank One precharge timer 110 is enabled when receiving a memory bank one-precharge timer enable pulse. If the memory bank one-preload timer 110 is enabled and receives a memory bank one burst end pulse, the memory bank one precharge timer provides 110 a high voltage level memory bank one precharge signal PCG_BK1 for precharging the memory bank 28b , In one embodiment using a synchronous automatic precharge scheme, the high voltage level bank one precharge signal PCG_BK1 is provided one clock cycle after the memory bank one burst end pulse. In one embodiment using an asynchronous automatic precharge scheme, the high voltage level memory bank one precharge signal PCG_BK1 is turned off after an asynchronous period of time, e.g. Less than one clock cycle.
Bei einer Normalmodusoperation empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lese- oder -Schreibbefehl und das Adressregister 24 empfängt eine Speicherbankadresse, wie z. B. die Adresse für die Speicherbank 28a. Wenn die Speicherbank 28a adressiert ist, liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104 auf dem Signalpfad 118. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 liefert ein Niederspannungspegelsignal auf dem Signalpfad 126. An dem Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Das Schieberegister 104 liefert ein Niederspannungspegelsignal auf dem Signalpfad 124 und der Multiplexer 106 leitet den Bündel-Ende-Puls an den Speicherbank-Eins-Vorladezeitgeber 110 auf dem Signalpfad 128 weiter. Ebenso behält der Multiplexer 106, wenn der Multiplexer 106 keinen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 120 empfangen hat, einen Niederspannungspegel auf dem Signalpfad 130 bei.In a normal mode operation, the memory control circuit receives 22 an automatic precharge read or write command and the address register 24 receives a memory bank address, such as B. the address for the memory bank 28a , If the memory bank 28a is addressed, provides the precharge timer enable circuit 102 a memory bank zero precharge timer enable pulse to the memory bank zero precharge timer 108 and the shift register 104 on the signal path 118 , The memory bank zero precharge timer enable pulse gives the memory bank zero precharge timer 108 free. The shift register 104 provides a low voltage level signal on the signal path 126 , At the end of the memory bank zero data burst, the burst control circuit provides 100 a burst end pulse on the signal path 116 to the memory bank zero precharge timer 108 , the shift register 104 and the multiplexer 106 , The shift register 104 provides a low voltage level signal on the signal path 124 and the multiplexer 106 routes the burst end pulse to the memory bank one-pre-charge timer 110 on the signal path 128 further. Likewise, the multiplexer retains 106 if the multiplexer 106 no normal mode memory bank one-precharge timer enable pulse on the signal path 120 received a low voltage level on the signal path 130 at.
Ansprechend auf den Bündel-Ende-Puls liefert der freigegebene Speicherbank-Null-Vorladezeitgeber 108 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 an die Vorladespannungsschaltungen 40 in der Speicherbank 28a zum Vorladen der Bitleitungen 44 in der Speicherbank 28a. Da der Speicherbank-Eins-Vorladezeitgeber 110 nicht durch den Signalpfad 130 freigegeben wurde, spricht der Speicherbank-Eins-Vorladezeitgeber 110 nicht auf den Speicherbank-Eins-Bündel-Ende-Puls an, der auf dem Signalpfad 128 empfangen wurde. Stattdessen behält der Speicherbank-Eins-Vorladezeitgeber 110 den Signalpfad 114 auf einem Niederspannungspegel bei. Bei einem Ausführungsbeispiel, das in einem synchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach einem Empfangen des Bündel-Ende-Pulses. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. in weniger als einem Taktzyklus, nach dem Bündel-Ende-Puls.In response to the burst end pulse, the shared memory bank zero precharge timer provides 108 a high voltage level bank zero precharge signal PCG_BK0 to the precharge voltage circuits 40 in the memory bank 28a for precharging the bitlines 44 in the memory bank 28a , As the memory bank one-preload timer 110 not through the signal path 130 the memory bank one-preload timer speaks 110 not on the memory bank one burst end pulse that is on the signal path 128 was received. Instead, the memory bank keeps one precharge timer 110 the signal path 114 at a low voltage level. In one embodiment configured in a synchronous automatic precharge scheme, the memory bank provides a zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 one clock cycle after receiving the burst end pulse. In one embodiment configured in an asynchronous automatic precharge scheme, the memory bank provides a zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 asynchronous, such as. In less than one clock cycle, after the burst end pulse.
Bei einer anderen Normalmodusoperation empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lese- oder -Schreibbefehl und das Adressregister 24 empfängt eine Adresse für die Speicherbank 28b. Wenn die Speicherbank 28b adressiert ist, liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls an den Multiplexer 106 auf dem Signalpfad 120. Der Multiplexer 106 leitet den Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls als einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 130 an den Speicherbank-Eins-Vorladezeitgeber 110 weiter. Der Speicherbank-Eins-Vorladezeitgeber-Freigabepuls gibt den Speicherbank-Eins-Vorladezeitgeber 110 frei. Am Ende des Speicherbank-Eins-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Da der Speicherbank-Null-Vorladezeitgeber 108 nicht freigegeben wurde, spricht der Speicherbank-Null-Vorladezeitgeber 108 nicht auf den Bündel-Ende-Puls an. Ebenso behält das Schieberegister 104 in dem Normalmodus die Signalpfade 124 und 126 bei dem Niederspannungspegel bei. Der Multiplexer 106 leitet den Bündel-Ende-Puls als einen Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 128 an den Speicherbank-Eins-Vorladezeitgeber 110. Ansprechend auf den Speicherbank-Eins-Bündel-Ende-Puls liefert der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 an Vorladevorspannungsschaltungen in der Speicherbank 28b, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach einem Empfangen des Speicherbank-Eins-Bündel-Ende-Pulses. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. innerhalb eines Taktzyklus, nach dem Speicherbank-Eins-Bündel-Ende-Puls.In another normal mode operation, the memory control circuit receives 22 an automatic precharge read or write command and the address register 24 receives an address for the memory bank 28b , If the memory bank 28b is addressed, provides the precharge timer enable circuit 102 a normal mode memory bank one precharge timer enable pulse to the multiplexer 106 on the signal path 120 , The multiplexer 106 directs the normal mode memory bank one precharge timer enable pulse as a memory bank one precharge timer enable pulse on the signal path 130 to the memory bank one-preload timer 110 further. The memory bank one precharge timer enable pulse gives the memory bank one precharge timer 110 free. At the end of the memory bank one burst, the burst control circuit provides 100 a burst end pulse on the signal path 116 to the memory bank zero precharge timer 108 , the shift register 104 and the multiplexer 106 , As the memory bank zero precharge timer 108 the memory bank zero preload timer speaks 108 not on the burst end pulse. Likewise, the shift register retains 104 in normal mode the signal paths 124 and 126 at the low voltage level. The multiplexer 106 conducts the burst end pulse as a memory bank one burst end pulse on the signal path 128 to the memory bank one-preload timer 110 , In response to the memory bank one burst end pulse, the shared memory bank one precharge timer provides 110 a high voltage level bank one precharge signal PCG_BK1 to precharge bias circuits in the memory bank 28b to the bitlines in the memory bank 28b subpoena. In one embodiment configured in a synchronous automatic precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 one clock cycle after receiving the memory bank one burst end pulse. In one embodiment configured in an asynchronous automatic precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 is asynchronous as e.g. Within one clock cycle, after the memory bank one burst end pulse.
Bei einer Testmodusoperation wird ein Hochspannungspegel-Testmodussignal TEST MODE auf dem Signalpfad 122 geliefert und die Speichersteuerschaltung 22 empfängt einen Automatik-Vorlade-Lese- oder Schreibbefehl. Ansprechend auf den Automatik-Vorladebefehl in dem Testmodus liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 empfängt den Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 und einen Taktzyklus später liefert es einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 126. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 126 und liefert einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls an den Speicherbank-Eins-Vorladezeitgeber 110 auf dem Signalpfad 130. Der Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 130 gibt den Speicherbank-Eins-Vorladezeitgeber 110 frei.In a test mode operation, a high voltage level test mode signal TEST MODE becomes on the signal path 122 delivered and the memory control circuit 22 receives an automatic precharge read or write command. In response to the automatic precharge command in the test mode, the precharge timer enable circuit provides 102 a memory bank zero precharge timer enable pulse on the signal path 118 to the memory bank zero precharge timer 108 and the shift register 104 , The memory bank zero precharge timer enable pulse on the signal path 118 gives the memory bank zero precharge timer 108 free. The shift register 104 receives the memory bank zero precharge timer enable pulse on the signal path 118 and one clock cycle later, it provides a test mode memory bank one precharge timer enable pulse on the signal path 126 , The multiplexer 106 receives the test mode memory bank one precharge timer enable pulse on the signal path 126 and supplies a memory bank one precharge timer enable pulse to the memory bank one precharge timer 110 on the signal path 130 , The memory bank one precharge timer enable pulse on the signal path 130 gives the memory bank one-preload timer 110 free.
Bei dem Testmodus ist das Speicherbank-Null-Datenbündel mit dem Speicherbank-Eins-Datenbündel verschachtelt. Einem ersten Bit in dem Speicherbank-Null-Datenbündel folgt ein erstes Bit in dem Speicherbank-Eins-Datenbündel, dem ein zweites Bit in dem Speicherbank-Null-Datenbündel folgt, gefolgt durch ein zweites Bit in dem Speicherbank-Eins-Datenbündel. An dem Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Der freigegebene Speicherbank-Null-Vorladezeitgeber 108 empfängt den Bündel-Ende-Puls und liefert ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 an Vorladevorspannungsschaltungen 40 in der Speicherbank 28a, um die Bitleitungen 44 in der Speicherbank 28a vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach dem Bündel-Ende-Puls. Bei einem Ausführungsbeispiel, das in einem asynchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. innerhalb eines Taktzyklus, zu dem Bündel-Ende-Puls.In the test mode, the memory bank null burst is nested with the memory bank one burst. A first bit in the memory bank zero data burst is followed by a first bit in the memory bank one burst followed by a second bit in the memory bank zero burst, followed by a second bit in the memory bank one burst. At the end of the memory bank zero data burst, the burst control circuit provides 100 a burst end pulse on the signal path 116 to the memory bank zero precharge timer 108 , the shift register 104 and the multiplexer 106 , The shared memory bank zero precharge timer 108 receives the bundle end Pulse and provides a high voltage level memory bank zero precharge signal PCG_BK0 to precharge bias circuits 40 in the memory bank 28a to the bitlines 44 in the memory bank 28a subpoena. In one embodiment configured in a synchronous precharge scheme, the memory bank provides a zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 one clock cycle after the burst end pulse. In one embodiment configured in an asynchronous precharge scheme, the memory bank provides zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 asynchronous, such as. Within one clock cycle, to the burst end pulse.
Das Schieberegister 104 empfängt den Bündel-Ende-Puls auf dem Signalpfad 116 und liefert ansprechend darauf einen Testmodus-Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 124 einen Taktzyklus nach einem Empfangen des Bündel-Ende-Pulses auf dem Signalpfad 116. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 124 und liefert ansprechend darauf einen Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 128 an den Speicherbank-Eins-Vorladezeitgeber 110. Der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 empfängt den Speicherbank-Eins-Bündel-Ende-Puls und liefert ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 an die Vorladevorspannungsschaltungen in der Speicherbank 28b, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach dem Speicherbank-Eins-Bündel-Ende-Puls. Bei einem Ausführungsbeispiel, das in einem asynchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. innerhalb eines Taktzyklus, zu dem Speicherbank-Eins-Bündel-Ende-Puls.The shift register 104 receives the burst end pulse on the signal path 116 and responsively provides a test mode memory bank one burst end pulse on the signal path 124 one clock cycle after receiving the burst end pulse on the signal path 116 , The multiplexer 106 receives the test mode memory bank one burst end pulse on the signal path 124 and responsively provides a memory bank one burst end pulse on the signal path 128 to the memory bank one-preload timer 110 , The Shared Memory Bank One precharge timer 110 receives the memory bank one burst end pulse and provides a high voltage level memory bank one precharge signal PCG_BK1 to the precharge bias circuits in the memory bank 28b to the bitlines in the memory bank 28b subpoena. In one embodiment configured in a synchronous precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 one clock cycle after the memory bank one burst end pulse. In one embodiment configured in an asynchronous precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 is asynchronous as e.g. Within one clock cycle, to the memory bank one burst end pulse.
4 ist ein Zeitdiagramm, das eine Normalmodusfunktionsweise der Vorladesteuerschaltung 30 darstellt. Jede der Speicherbänke 28a und 28b liefert ein Datenbündel, das zwei Datenbits lang ist. Ein Automatikvorlade-(AP-)Lese- oder -Schreib-COMMAND(-BEFEHL) 200 wird bei einer ersten ansteigenden Flanke 202 des Systemtaktsignals CLOCK (TAKT) 204 an die Speichersteuerschaltung 22 geliefert. Zusätzlich liefern Speicherbankadresssignale BANK_ADD bei 206 eine Speicherbank-Null-Adresse bei 208 für die Speicherbank 28a bei der ersten ansteigenden Flanke 202 des Taktsignals CLOCK 204. Das Testmodussignal TEST MODE bei 220 wird auf einem Niederspannungspegel gehalten, um den DRAM 20 in einem Normalmodus zu halten. 4 FIG. 13 is a timing chart showing a normal mode operation of the precharge control circuit. FIG 30 represents. Each of the memory banks 28a and 28b returns a burst of data that is two bits long. An Auto-preload (AP) read or write COMMAND (COMMAND) 200 becomes at a first rising edge 202 the system clock signal CLOCK (CLOCK) 204 to the memory control circuit 22 delivered. In addition, memory bank address signals provide BANK_ADD 206 a memory bank zero address at 208 for the memory bank 28a at the first rising edge 202 of the clock signal CLOCK 204 , The test mode signal TEST MODE at 220 is kept at a low voltage level to the DRAM 20 to keep in a normal mode.
Die Vorladezeitgeber-Freigabeschaltung 102 liefert ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal PTEN_BK0 bei 210. Ansprechend auf den AP COMMAND 200 und die Speicherbank-Null-Adresse 208 liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls bei 212. Das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 bei 214 pulst bei 216, um ein erstes Bit in dem Speicherbank-Null-Zweitbit-Datenbündel zu übertragen, und pulst bei 218 nach der zweiten ansteigenden Flanke 219 des Taktsignals CLOCK 204, um ein zweites Bit in dem Speicherbank-Null-Zweitbit-Datenbündel zu übertragen.The precharge timer enable circuit 102 supplies a memory bank zero precharge timer enable signal PTEN_BK0 210 , In response to the AP COMMAND 200 and the memory bank zero address 208 provides the precharge timer enable circuit 102 a memory bank zero precharge timer enable pulse 212 , The memory bank zero column select signal CSL_BK0 at 214 impulses 216 to transmit a first bit in the memory bank zero-second bit burst, and pulse 218 after the second rising edge 219 of the clock signal CLOCK 204 to transmit a second bit in the memory bank zero-second bit burst.
Die Bündelsteuerschaltung 100 liefert ein Bündel-Ende-Signal BSTEND bei 222. Da das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 bei 218 pulst, liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls bei 224 an den Speicherbank-Null-Vorladezeitgeber 108 und den Multiplexer 106. Der Speicherbank-Null-Vorladezeitgeber 108 liefert das Speicherbank-Null-Vorladesignal PCG_BK0 230. Da der Speicherbank-Null-Vorladezeitgeber 108 freigegeben wurde, setzt der Speicherbank-Null-Vorladezeitgeber 108 das Speicherbank-Null-Vorladesignal PCG_BK0 230 auf einen Hochspannungspegel bei 232. Bei einem Ausführungsbeispiel, das in einem synchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 bei 232 nach der dritten ansteigenden Flanke 234 des Taktsignals 204 und einen Taktzyklus nach der ansteigenden Flanke des Bündel-Ende-Pulses 224. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. vor der dritten ansteigenden Flanke 234 des Taktsignals CLOCK 204.The bundle control circuit 100 supplies a burst end signal BSTEND 222 , Since the memory bank zero column select signal CSL_BK0 214 at 218 pulses, provides the burst control circuit 100 a burst end pulse at 224 to the memory bank zero precharge timer 108 and the multiplexer 106 , The memory bank zero precharge timer 108 provides the memory bank zero precharge signal PCG_BK0 230 , As the memory bank zero precharge timer 108 the memory bank zero pre-load timer is set 108 the memory bank zero precharge signal PCG_BK0 230 at a high voltage level 232 , In one embodiment configured in a synchronous automatic precharge scheme, the memory bank provides zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 at 232 after the third rising edge 234 of the clock signal 204 and one clock cycle after the rising edge of the burst end pulse 224 , In one embodiment configured in an asynchronous automatic precharge scheme, the memory bank provides zero precharge timer 108 the high voltage level bank zero precharge signal PCG_BK0 asynchronous, such as. B. before the third rising edge 234 of the clock signal CLOCK 204 ,
Der Multiplexer 106 liefert das Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1 bei 226 und ansprechend auf den Bündel-Ende-Puls bei 224 liefert der Multiplexer 106 den Speicherbank-Eins-Bündel-Ende-Puls bei 227 an den Speicherbank-Eins-Vorladezeitgeber 110. Der Speicherbank-Eins-Vorladezeitgeber 110 liefert das Speicherbank-Eins-Vorladesignal PCG_BK1 228. Da jedoch der Speicherbank-Eins-Vorladezeitgeber 110 nicht freigegeben wurde, behält der Speicherbank-Eins-Vorladezeitgeber 110 das Speicherbank-Eins-Vorladesignal PCG_BK1 228 auf einem Niederspannungspegel bei.The multiplexer 106 supplies the memory bank one burst end signal BSTEND_BK1 226 and in response to the burst end pulse 224 delivers the multiplexer 106 the memory bank one burst end pulse 227 to the memory bank one-preload timer 110 , The Memory Bank One precharge timer 110 provides the memory bank one precharge signal PCG_BK1 228 , However, because the memory bank one precharge timer 110 The memory bank one-time precharge timer retains 110 the memory bank one precharge signal PCG_BK1 228 at a low voltage level.
Ein zweiter AP-Lese- oder -Schreib-COMMAND 236 wird bei einer vierten ansteigenden Flanke 238 des Taktsignals CLOCK 204 an die Speichersteuerschaltung 22 geliefert. Zusätzlich wird eine Speicherbank-Eins-Adresse bei 240 für die Speicherbank 28b bei der vierten ansteigenden Flanke 238 des Taktsignals CLOCK 204 geliefert. Die Vorladezeitgeber-Freigabeschaltung 102 liefert das Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM bei 242 und ansprechend auf den AP COMMAND 236 und die Speicherbank-Eins-Adresse 240 liefert einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 244 an den Multiplexer 106. Der Multiplexer 106 liefert das Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1 246. Ansprechend auf den Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 244 liefert der Multiplexer 106 einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 248, der den Speicherbank-Eins-Vorladezeitgeber 110 freigibt.A second AP Read or Write COMMAND 236 is at a fourth rising flank 238 of the clock signal CLOCK 204 to the memory control circuit 22 delivered. In addition, a memory bank one address is included 240 for the memory bank 28b at the fourth rising edge 238 of the clock signal CLOCK 204 delivered. The precharge timer enable circuit 102 supplies the normal mode memory bank one precharge timer enable signal PTEN_BK1_NM 242 and appealing to the AP COMMAND 236 and the memory bank one address 240 supplies a normal mode memory bank one precharge timer enable pulse 244 to the multiplexer 106 , The multiplexer 106 provides the memory bank one precharge timer enable signal PTEN_BK1 246 , In response to the normal mode memory bank one precharge timer enable pulse 244 delivers the multiplexer 106 a memory bank one precharge timer enable pulse 248 , the memory bank one-preload timer 110 releases.
Das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 bei 250 pulst bei 252, um ein erstes Bit in dem Speicherbank-Eins-Zweitbit-Datenbündel zu übertragen, und pulst bei 254 nach der fünften ansteigenden Flanke 256 des Taktsignals CLOCK 204, um eine zweites Bit in dem Speicherbank-Eins-Zweibit-Datenbündel zu übertragen. Da das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 250 bei 254 pulst, liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls bei 258 an den Speicherbank-Null-Vorladezeitgeber 108 und den Multiplexer 106. Der Speicherbank-Null-Vorladezeitgeber 108 wurde durch den AP COMMAND 236 und die Speicherbank-Eins-Adresse 240 nicht rückgesetzt oder freigegeben und der Speicherbank-Null-Vorladezeitgeber 108 behält das Speicherbank-Null-Vorladesignal PCG_BK0 230 auf einem Hochspannungspegel bei.The memory bank one column select signal CSL_BK1 at 250 impulses 252 to transmit a first bit in the memory bank one-second bit burst and pulses 254 after the fifth rising edge 256 of the clock signal CLOCK 204 to transmit a second bit in the memory bank one-two bit data burst. Since the memory bank one column select signal CSL_BK1 250 at 254 pulses, provides the burst control circuit 100 a burst end pulse at 258 to the memory bank zero precharge timer 108 and the multiplexer 106 , The memory bank zero precharge timer 108 was by the AP COMMAND 236 and the memory bank one address 240 not reset or enabled, and the memory bank zero precharge timer 108 reserves the memory bank zero precharge signal PCG_BK0 230 at a high voltage level.
Der Multiplexer 106 liefert den Speicherbank-Eins-Bündel-Ende-Puls bei 260 ansprechend auf den Bündel-Ende-Puls 258 an den Speicherbank-Eins-Vorladezeitgeber 110. Der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 bei 262 ansprechend auf den Speicherbank-Eins-Bündel-Ende-Puls bei 260. Bei einem Ausführungsbeispiel, das in einem synchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 bei 262 nach der sechsten ansteigenden Flanke 264 des Taktsignals CLOCK 204 und einen Taktzyklus nach der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Pulses 260. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. vor der sechsten ansteigenden Flanke 264 des Taktsignals CLOCK 204.The multiplexer 106 supplies the memory bank one burst end pulse 260 in response to the burst end pulse 258 to the memory bank one-preload timer 110 , The Shared Memory Bank One precharge timer 110 supplies a high voltage level bank one precharge signal PCG_BK1 262 in response to the memory bank one burst end pulse 260 , In one embodiment configured in a synchronous automatic precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 262 after the sixth rising edge 264 of the clock signal CLOCK 204 and one clock cycle after the rising edge of the memory bank one burst end pulse 260 , In one embodiment configured in an asynchronous automatic precharge scheme, the memory bank one precharge timer provides 110 the high voltage level bank one precharge signal PCG_BK1 is asynchronous as e.g. B. before the sixth rising edge 264 of the clock signal CLOCK 204 ,
Das Schieberegister 104 liefert ein Testmodus-Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1_TM 266 und ein Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_TM 268. In dem Normalmodus liefert das Schieberegister 104 einen Niederspannungspegel für jedes der Signale BSTEND_BK1_TM 266 und PTEN_BK1_TM 268. Ebenso wird der Speicherbank-Null-Vorladezeitgeber 108 rückgesetzt, um ein Niederspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 230 zu liefern, bevor der nächste AP COMMAND ausgeführt wird, der die Speicherbank 28a adressiert, und der Speicherbank-Eins-Vorladezeitgeber 110 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 228 zu liefern, bevor der nächste AP COMMAND, der die Speicherbank 28b adressiert, ausgeführt wird.The shift register 104 provides a test mode memory bank one burst end signal BSTEND_BK1_TM 266 and a test mode memory bank one precharge timer enable signal PTEN_BK1_TM 268 , In the normal mode, the shift register provides 104 a low voltage level for each of the BSTEND_BK1_TM signals 266 and PTEN_BK1_TM 268 , Likewise, the memory bank zero precharge timer 108 reset to a low voltage level bank zero precharge signal PCG_BK0 230 to deliver before the next AP COMMAND executes the memory bank 28a addressed, and the memory bank one-preload timer 110 is reset to a low voltage level bank one precharge signal PCG_BK1 228 to deliver before the next AP COMMAND, which is the memory bank 28b addressed, is executed.
5 ist ein Zeitdiagramm, das eine Testmodusfunktionsweise der Vorladesteuerschaltung 30 darstellt. Das Testmodussignal TEST MODE 220 wird auf einem Hochspannungspegel gehalten, um den DRAM 20 in dem Testmodus zu halten. In dem Testmodus liefert jede der Speicherbänke 28a und 28b ein Zweibit-Datenbündel. Das Datenbündel von der Speicherbank 28a ist mit dem Datenbündel von der Speicherbank 28b verschachtelt. 5 FIG. 13 is a timing chart illustrating a test mode operation of the precharge control circuit. FIG 30 represents. The test mode signal TEST MODE 220 is held at a high voltage level to the DRAM 20 in the test mode. In test mode, each of the memory banks provides 28a and 28b a two-bit data bundle. The data bundle from the memory bank 28a is with the data bundle from the memory bank 28b nested.
Ein AP-Lese- oder -Schreib-COMMAND 300 wird bei einer ersten ansteigenden Flanke 302 des Taktsignals CLOCK 204 geliefert. Eine Speicherbankadresse muss nicht durch Speicherbank-Adresssignale BANK_ADD 206 geliefert werden, da eine Speicherbankadresse in dem Testmodus nicht verwendet wird. Das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 pulst bei 304, um ein erstes Bit in dem Speicherbank-Null-Zweibit-Datenbündel zu übertragen.An AP Read or Write COMMAND 300 becomes at a first rising edge 302 of the clock signal CLOCK 204 delivered. A memory bank address does not need to be addressed by memory bank address signals BANK_ADD 206 because a memory bank address is not used in the test mode. The memory bank zero column select signal CSL_BK0 214 impulses 304 to transmit a first bit in the memory bank zero-bit data burst.
Die Vorladezeitgeber-Freigabeschaltung 102 liefert einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls bei 306 ansprechend auf den AP COMMAND 300. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 wird an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104 geliefert. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 empfängt den Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 und liefert einen Taktzyklus später einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 308. Der Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 308 wird nach der zweiten ansteigenden Flanke 310 des Taktsignals CLOCK 204 an den Multiplexer 106 geliefert. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 308 und liefert einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 312 zur Freigabe des Speicherbank-Eins-Vorladezeitgebers 110. Die Vorladezeitgeber-Freigabeschaltung 102 behält das Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM 242 bei den Testmodus in einem Niederspannungspegel bei. Das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 bei 250 pulst bei 314, um ein erstes Bit in dem Speicherbank-Eins-Zweitbit-Datenbündel zu übertragen.The precharge timer enable circuit 102 supplies a memory bank zero precharge timer enable pulse 306 in response to the AP COMMAND 300 , The memory bank zero precharge timer enable pulse 306 gets to the memory bank zero precharge timer 108 and the shift register 104 delivered. The memory bank zero precharge timer enable pulse 306 gives the memory bank zero precharge timer 108 free. The shift register 104 receives the memory bank zero precharge timer enable pulse 306 and supplies a test mode memory bank one precharge timer enable pulse one clock cycle later 308 , The test mode memory bank one precharge timer enable pulse 308 becomes after the second rising edge 310 of the clock signal CLOCK 204 to the multiplexer 106 delivered. The multiplexer 106 receives the test mode memory bank one precharge timer enable pulse 308 and provides a memory bank one precharge timer enable pulse 312 to enable the memory bank one precharge timer 110 , The precharge timer enable circuit 102 maintains the normal mode memory bank one precharge timer enable signal PTEN_BK1_NM 242 at the test mode in a low voltage level at. The memory bank one column select signal CSL_BK1 at 250 impulses 314 to transmit a first bit in the memory bank one-second bit burst.
Nach der dritten ansteigenden Flanke 316 des Taktsignals CLOCK 204 pulst das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 bei 318, um das zweite und das letzte Datenbit des Speicherbank-Null-Datenbündels zu übertragen. Ansprechend auf das Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerung 100 einen Bündel-Ende-Puls bei 320 an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104. Der Speicherbank-Null-Vorladegeber 108 empfängt den Bündel-Ende-Puls 320 und liefert einen Hochspannungspegel bei 322 als das Speicherbank-Null-Vorladesignal PCG_BK0 230. Der Hochspannungspegel bei 322 aktiviert die Vorladevorspannungsschaltungen 40 zur Vorladung der Bitleitungen 44 in der Speicherbank 28a. Bei einem Ausführungsbeispiel eines synchronen Vorladeschemas wird das Speicherbank-Null-Vorladesignal PCG_BK0 230 nach der vierten ansteigenden Flanke 324 des Taktsignals CLOCK 204 und einen Taktzyklus nach der ansteigenden Flanke des Bündel-Ende-Pulses 320 auf einen Hochspannungspegel bei 322 gesetzt. Bei einem Ausführungsbeispiel eines asynchronen Vorladeschemas wird das Speicherbank-Null-Vorladesignal PCG_BK0 230 asynchron, z. B. innerhalb eines Taktzyklus der ansteigenden Flanke des Bündel-Ende-Pulses 320, auf einen Hochspannungspegel bei 322 gesetzt.After the third rising edge 316 of the clock signal CLOCK 204 pulses the memory bank zero column select signal CSL_BK0 214 at 318 to transmit the second and the last data bits of the memory bank zero data burst. In response to the end of the memory bank zero data burst, the burst control provides 100 a burst end pulse at 320 to the memory bank zero precharge timer 108 and the shift register 104 , The Memory Bank Null Vorladegeber 108 receives the burst end pulse 320 and provides a high voltage level 322 as the memory bank zero precharge signal PCG_BK0 230 , The high voltage level at 322 activates the precharge bias circuits 40 for precharging the bit lines 44 in the memory bank 28a , In one embodiment of a synchronous precharge scheme, the memory bank zero precharge signal becomes PCG_BK0 230 after the fourth rising edge 324 of the clock signal CLOCK 204 and one clock cycle after the rising edge of the burst end pulse 320 at a high voltage level 322 set. In one embodiment of an asynchronous precharge scheme, the memory bank zero precharge signal becomes PCG_BK0 230 asynchronous, z. Within one clock cycle of the rising edge of the burst end pulse 320 , at a high voltage level 322 set.
Das Schieberegister 104 empfängt den Bündel-Ende-Puls 320 und liefert einen Taktzyklus später den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls 326. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls 326 und liefert den Speicherbank-Eins-Bündel-Ende-Puls 328 an den Speicherbank-Eins-Vorladezeitgeber 110. Zusätzlich pulst das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 250 bei 330, um das zweite und letzte Datenbit des Speicherbank-Eins-Datenbündels zu übertragen. Der Speicherbank-Eins-Vorladezeitgeber 110 empfängt den Speicherbank-Eins-Bündel-Ende-Puls 328 und liefert einen Hochspannungspegel bei 332 als das Speicherbank-Eins-Vorladesignal PCG_BK1 228 nach der fünften ansteigenden Flanke 334 des Taktsignals CLOCK 204. Der Hochspannungspegel bei 332 aktiviert die Vorladevorspannungsschaltungen, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel eines synchronen Vorladeschemas wird das Speicherbank-Eins-Vorladesignal PCG_BK1 228 nach der fünften ansteigenden Flanke 334 des Taktsignals 204 und einen Taktzyklus nach der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Pulses 328 auf einen Hochspannungspegel bei 332 gesetzt. Bei einem Ausführungsbeispiel eines asynchronen Vorladeschemas wird das Speicherbank-Eins-Vorladesignal PCG_BK1 228 asynchron, z. B. innerhalb eines Taktzyklus der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Signals 328, auf einen Hochspannungspegel bei 332 gesetzt.The shift register 104 receives the burst end pulse 320 and one clock cycle later, provides the test mode memory bank one burst end pulse 326 , The multiplexer 106 receives the test mode memory bank one burst end pulse 326 and provides the memory bank one burst end pulse 328 to the memory bank one-preload timer 110 , In addition, the memory bank one column select signal CSL_BK1 pulses 250 at 330 to transmit the second and last data bits of the memory bank one burst. The Memory Bank One precharge timer 110 receives the memory bank one burst end pulse 328 and provides a high voltage level 332 as the memory bank one precharge signal PCG_BK1 228 after the fifth rising edge 334 of the clock signal CLOCK 204 , The high voltage level at 332 activates the precharge bias circuits to the bitlines in the memory bank 28b subpoena. In one embodiment of a synchronous precharge scheme, the memory bank one precharge signal becomes PCG_BK1 228 after the fifth rising edge 334 of the clock signal 204 and one clock cycle after the rising edge of the memory bank one burst end pulse 328 at a high voltage level 332 set. In one embodiment of an asynchronous precharge scheme, the memory bank one precharge signal becomes PCG_BK1 228 asynchronous, z. Within one clock cycle of the rising edge of the memory bank one burst end signal 328 , at a high voltage level 332 set.
Der Speicherbank-Null-Vorladezeitgeber 108 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 230 zu liefern, bevor der nächste AP COMMAND ausgeführt wird, der die Speicherbank 28a adressiert, und der Speicherbank-Eins-Vorladezeitgeber 110 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 228 zu liefern, bevor der nächste AP COMMAND, der die Speicherbank 28b adressiert, ausgeführt wird.The memory bank zero precharge timer 108 is reset to a low voltage level bank zero precharge signal PCG_BK0 230 to deliver before the next AP COMMAND executes the memory bank 28a addressed, and the memory bank one-preload timer 110 is reset to a low voltage level bank one precharge signal PCG_BK1 228 to deliver before the next AP COMMAND, which is the memory bank 28b addressed, is executed.
