DE10105285B4 - Semiconductor memory with precharge control - Google Patents

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Abstract

Halbleiterspeicher umfassend:
– ein Speicherzellenfeld (10) mit einer Vielzahl von Wortleitungen (17, 18), an die jeweils mindestens eine Speicherzelle (11, 12) angeschlossen ist,
– einen Decoder (16), über den eine der Wortleitungen (17) aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse (RADR) auswählbar ist und mit einem aktiven Pegel (VPP) und einem anderen nicht-aktiven Pegel (VSS) ansteuerbar ist,
– eine Steuerungseinrichtung (30) zur Ansteuerung des Decoders (16), um die Ausgabe eines nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) freizugeben,
– eine Referenzwortleitung (31), die parallel zu der ausgewählten Wortleitung (17) ansteuerbar ist und die mit einer Referenzspeicherzelle (32) verbunden ist,
– einen Referenzleseverstärker (35), der über eine Referenzbitleitung (34) mit der Referenzspeicherzelle (32) verbunden ist und der mit einer komplementären Referenzbitleitung (33) verbunden ist, und
– eine Bewertungseinrichtung (36), die mit der Referenzbitleitung (34) und mit der komplementären Referenzbitleitung (33) verbunden ist,...Semiconductor memory comprising:
A memory cell array (10) having a plurality of word lines (17, 18), to each of which at least one memory cell (11, 12) is connected,
- A decoder (16) via which one of the word lines (17) of the plurality of word lines in response to an address (RADR) is selectable and with an active level (VPP) and another non-active level (VSS) is controlled .
- control means (30) for driving the decoder (16) to enable the output of a non-active level (VSS) to the selected word line (17),
A reference word line (31) which can be driven in parallel with the selected word line (17) and which is connected to a reference memory cell (32),
- A reference sense amplifier (35) which is connected via a reference bit line (34) to the reference memory cell (32) and which is connected to a complementary reference bit line (33), and
- an evaluation device (36), which is connected to the reference bit line (34) and to the complementary reference bit line (33), ...

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Figure 00000001

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld und einer Vielzahl von Wortleitungen, von denen mindestens eine über einen Decoder auswählbar ist, wobei auf die Wortleitungen ein aktiver und ein nicht-aktiver Pegel ausgegeben wird.The The invention relates to a semiconductor memory with a memory cell array and a plurality of word lines, at least one of which has a Decoder selectable is where the word lines are active and non-active Level is output.

Halbleiterspeicher mit wahlfreiem Zugriff, insbesondere mit dynamischen Speicherzellen, sogenannte DRAMs (Dynamic Random Access Memories), weisen Wortleitungen und Bitleitungen auf, an deren Kreuzungsorten Speicherzellen angeordnet sind. Eine Speicherzelle dynamischer Art umfaßt einen Speicherkondensator und einen Auswahltransistor. Der Steueranschluß des Auswahltransistors ist an die Wortleitung angeschlossen. Die gesteuerte Strecke des Auswahltransistors ist einerseits an den Speicherkondensator und andererseits an die Bitleitung angeschlossen. Bei einem Zugriff, beispielsweise einem Lesezugriff, wird die Wortleitung durch Anlegen eines aktiven Pegels aktiviert, so daß der Transistor leitend geschaltet wird. Der Speicherkondensator wird dadurch mit der Bitleitung verbunden und gibt seine Ladung auf die Bitleitung aus. Ein Leseverstärker verstärkt anschließend das vom Speicherkondensator an die Bitleitung ausgegebene Signal zu einem vollpegeligen Signal. Das vom Leseverstärker verstärkte Signal wird anschließend längs des Auslesedatensignalpfads bis zu einem Ausgangsanschluß weitergeleitet, um am Ausgang des Halbleiterspeichers bereitzustehen. Aufgrund von Leckströmen nimmt der Ladungsinhalt des Kondensators ab. Innerhalb vorgegebener Zeitabstände ist daher der Ladungsinhalt wieder aufzufrischen. Das vom Leseverstärker verstärkte Signal wird hierzu über den geöffneten Auswahltransistor in die Speicherzelle zurückgeschrieben. Sowohl beim Auslesen als auch beim Wiederauffrischen werden die Wortleitungen aktiviert und der Verstärkungsvorgang am Leseverstärker ist so weit durchzuführen, bis ausreichende Sicherheit besteht, daß der ausgelesene Datenwert mit einem ausreichend stabilen Pegel am Leseverstärker vorliegt. Anschließend kann die aktivierte Wortleitung wieder deaktiviert werden. Auf die Wortleitung wird dabei ein nichtaktiver Pegel ausgegeben, beispielsweise Bezugspotential oder Masse oder gar ein negativer Pegelwert. Demgegenüber weist der aktive Pegel ein positives Potential auf, welches mittels Spannungspumpen sogar noch über der von extern zugeführten Versorgungsspannung liegend erzeugt wird, um den Auswahltransistor vollständig leitend zu schalten.Semiconductor memory with random access, in particular with dynamic memory cells, DRAMs (Dynamic Random Access Memories) have word lines and bit lines, at the intersection of which memory cells are arranged. A dynamic type memory cell includes a storage capacitor and a selection transistor. The control terminal of the selection transistor is on the word line connected. The controlled path of the selection transistor is on the one hand to the storage capacitor and on the other hand to the Bit line connected. For an access, such as a Read access, the word line becomes active by applying an active level activated, so that the Transistor is turned on. The storage capacitor is thereby connected to the bit line and gives its charge to the Bit line off. A sense amplifier reinforced subsequently the signal output from the storage capacitor to the bit line to a full level signal. The amplified by the sense amplifier signal is then along the Read data signal paths forwarded to an output port, to stand by at the output of the semiconductor memory. Owing to Leakage takes the charge content of the capacitor from. Within predetermined time intervals is therefore refresh the cargo content again. The signal amplified by the sense amplifier is about this the opened one Returned selection transistor in the memory cell. Both at Read as well as refresh the wordlines activated and the amplification process at the sense amplifier is to be carried out until there is sufficient certainty that the read data value with a sufficiently stable level at the sense amplifier. Subsequently the activated word line can be deactivated again. On the Word line is output while a non-active level, for example Reference potential or ground or even a negative level value. In contrast, points the active level has a positive potential, which by means of voltage pumps even over the externally supplied Supply voltage is generated lying to the selection transistor Completely to turn on.

Von Interesse für die hier betroffene Erfindung ist das zeitgerechte Anlegen des nichtaktiven Pegels an die vorher ausgewählte Wortleitung. Wenn die Wortleitung zu früh abgeschaltet wird, besteht die Gefahr, daß der Leseverstärker das aus der ausgewählten Speicherzelle ausgelesene Datensignal noch nicht ausreichend hoch verstärkt hat und bei der Weiterleitung dieses nur unvollständig verstärkten Signals an nachgeschaltete Funktionseinheiten ein Verarbeitungsfehler auftritt. Wenn andererseits das Abschalten der Wortleitung zu lange dauert, besteht zwar die Sicherheit, daß der Leseverstärker das ausgelesene Datensignal ausreichend hoch verstärkt hat, aber ein nachfolgender Speicherzugriff kann erst erfolgen, wenn die Wortleitung vollständig abgeschlossen ist, d. h. der Precharge-Vorgang vollendet ist. Die Arbeitsgeschwindigkeit wird durch einen lange dauernden Precharge-Vorgang verringert.From interest in The invention concerned here is the timely application of the nonactive level to the previously selected Word line. If the word line shuts off too soon, it persists the danger that the sense amplifier that from the selected one Memory cell read data signal is not sufficiently high reinforced and in forwarding this incompletely amplified signal to downstream functional units a processing error occurs. On the other hand, if turning off the word line takes too long, Although there is certainty that the sense amplifier has amplified the read-out data signal sufficiently high, but a subsequent memory access can take place only if the wordline completely is completed, d. H. the precharge process is completed. The Working speed is reduced by a long-lasting precharge process.

In US 4 625 298 ist ein Halbleiterspeicher gezeigt, dessen Speicherzellenfeld eine Vielzahl von Wortleitungen aufweist, an denen jeweils Speicherzellen angeschlossen sind. Decoder dienen zum Aktivieren der Wortleitungen. Ein Leseverstärker verstärkt die an Bitleitungen von den Speicherzellen abgegriffenen Datensignale. Eine Detektionsschaltung ist mit den Ausgängen des Leseverstärkers verbunden und deaktiviert die Wortleitungen über AND-Gatter, wenn ausreichend Verstärkung festgestellt worden ist.In US 4,625,298 a semiconductor memory is shown, the memory cell array comprises a plurality of word lines, to each of which memory cells are connected. Decoders are used to activate the word lines. A sense amplifier amplifies the data signals tapped from the memory cells on bit lines. A detection circuit is connected to the outputs of the sense amplifier and deactivates the word lines via AND gates when sufficient gain has been detected.

In der US 4 727 519 ist ein EEPROM-Speicher gezeigt. Eine Steuerungslogik ist an eine Referenzspeicherzelle angeschlossen, die außerdem an eine Referenzwortleitung angeschlossen ist. Ein Stromspiegel lädt einen Kondensator auf und erzeugt über ein NAND-Gatter ein Steuersignal, welches einen am Speicherzellenfeld angeschlossenen Leseverstärker steuert.In the U.S. 4,727,519 an EEPROM memory is shown. A control logic is connected to a reference memory cell, which is also connected to a reference word line. A current mirror charges a capacitor and generates via a NAND gate a control signal which controls a sense amplifier connected to the memory cell array.

Insbesondere bei taktsynchron betriebenen Halbleiterspeichern, sogenannten SDRAMs (Synchronous Dynamic Random Access Memories), werden die Verarbeitungsvorgänge im Halbleiterspeicher taktsynchron abgewickelt, so daß der Precharge-Vorgang nach einer vorbestimmten Anzahl von Taktzyklen auf die Einleitung eines Zugriffs auf eine Speicherzelle hin veranlaßt werden könnte. Dem steht gegenüber, daß die vom Leseverstärker benötigte Verstärkungszeit unabhängig vom Betriebstakt ist. Wenn ein Halbleiterchip bei unterschiedlichen Betriebsfrequenzen betrieben wird, kann bei einer taktweisen Zählung der Zeit bis zum Einleiten des Precharge-Vorgangs entweder eine Verletzung der Mindestzeit oder eine unnötigerweise lange Wartezeit angesetzt werden. Bei hoher Betriebsfrequenz kann auftreten, daß die gezählten Taktzyklen derart schnell abgelaufen sind, daß der Leseverstärker noch nicht ausreichend verstärkt hat. Bei niedriger Betriebsfrequenz kann auftreten, daß unnötig lange abgewartet wird, bis die erforderliche Anzahl von Betriebstakten gezählt worden ist und der Leseverstärker bereits lange Zeit vorher den Verstärkungsvorgang abgeschlossen hat. Bei der niedrigen Betriebsfrequenz wird also ein erneuter Speicherzugriff unnötigerweise noch weiter verzögert und die effektive Betriebsfrequenz dadurch weiter verringert. Eine solche Lösung hat daher den Nachteil, daß der Precharge-Vorgang nicht flexibel genug auf unterschiedliche Betriebsbedingungen des Halbleiterspeichers reagiert.Particularly in the case of isochronous semiconductor memories, so-called SDRAMs (Synchronous Dynamic Random Access Memories), the processing operations in the semiconductor memory are handled isochronously, so that the precharge process after a predetermined number of clock cycles on the initiation of access to a memory cell could be caused. This contrasts with the fact that the gain time required by the sense amplifier is independent of the operating clock. If a semiconductor chip is operated at different operating frequencies, a clocked count of the time to initiate the precharge operation may either result in a violation of the minimum time or an unnecessarily long wait. At high operating frequency may occur that the counted clock cycles have expired so fast that the sense amplifier has not yet sufficiently amplified. When the operating frequency is low, it may happen that it will take an unnecessarily long time for the required number of operating cycles to be counted and for the sense amplifier to have completed the amplifying process long before. Thus, at the low operating frequency, re-memory access becomes unnecessary delayed even further and thereby further reduces the effective operating frequency. Such a solution therefore has the disadvantage that the precharge process does not react flexibly enough to different operating conditions of the semiconductor memory.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, dessen Precharge-Vorgang nach einem Zu griff auf eine Wortleitung unabhängig von der jeweiligen Betriebsgeschwindigkeit oder anderen Betriebsrandbedingungen in einem möglichst optimalen Zeitpunkt eingeleitet wird.A The object of the invention is to provide a semiconductor memory, whose precharge process for access to a wordline is independent of the respective operating speed or other operating boundary conditions in one possible optimal time is initiated.

Gemäß der Erfindung wird diese Aufgabe durch einen Halbleiterspeicher gelöst, der umfaßt: ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen, an die jeweils mindestens eine Speicherzelle angeschlossen ist, einen Decoder, über den eine der Wortleitungen aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse auswählbar ist und mit einem aktiven Pegel und einem anderen nicht-aktiven Pegel ansteuerbar ist, eine Steuerungseinrichtung zur Ansteuerung des Decoders, um die Ausgabe eines nicht-aktiven Pegels auf die ausgewählte Wortleitung freizugeben, eine Referenzwortleitung, die parallel zu der ausgewählten Wortleitung ansteuerbar ist und die mit einer Referenzspeicherzelle verbunden ist, einen Referenzleseverstärker, der über eine Referenzbitleitung mit der Referenzspeicherzelle und mit einer komplementären Referenzbitleitung verbunden ist und eine Bewertungseinrichtung, die mit der Referenzbitleitung und mit der komplementären Referenzbitleitung verbunden ist, um den an den Referenzbitleitungen anliegenden Pegel mit je einem Vergleichspegel zu vergleichen und abhängig davon die Ausgabe des nicht-aktiven Pegels auf die ausgewählte Wortleitung zu veranlassen.According to the invention This object is achieved by a semiconductor memory, the includes: a Memory cell array with a plurality of word lines to the in each case at least one memory cell is connected, a decoder via which one of the word lines of the plurality of word lines in dependence from an address selectable is and with one active level and another non-active one Level can be controlled, a control device for controlling the decoder to output a non-active level to the selected word line release a reference word line that is parallel to the selected word line is controllable and connected to a reference memory cell is, a reference sense amplifier, the one about Reference bit line to the reference memory cell and connected to a complementary reference bit line and an evaluation device connected to the reference bit line and with the complementary Reference bit line is connected to the reference bit lines level to be compared with a comparison level and dependent of which the output of the non-active level to the selected word line to induce.

Der Halbleiterspeicher gemäß der Erfindung steuert die Wartezeit bis zum Einleiten des Precharge-Vorgangs für eine aktivierte Wortleitung unabhängig vom Betriebstakt. Durch die Referenzspeicherzelle und die Referenzbitleitung wird parallel zum Auslesevorgang einer aktivierten Speicherzelle ein Referenzauslesevorgang nachgebildet, und dann, wenn die vom an die Referenzzelle angeschlossenen Leseverstärker gelieferten Signalpegel genügend verstärkt sind, wird angenommen, daß der Auslesevorgang bzw. der Wiederauffrischungsvorgang sicher abgeschlossen ist und der Speicherzugriff durch das Abschalten der vorher aktivierten Wortleitung abgeschlossen werden kann. Eine Steuerungseinrichtung steuert den Precharge-Vorgang. Die Steuerungseinrichtung übernimmt das von der Bewertungseinrichtung ausgegebene Steuersignal und teilt daraufhin dem Wortleitungsdecoder mit, daß der nichtaktive Pegel auf die Wortleitung ausgegeben werden kann.Of the Semiconductor memory according to the invention controls Waiting time to initiate the precharge process for an activated one Word line independent from the operating cycle. By the reference memory cell and the reference bit line becomes parallel to the read-out process of an activated memory cell a reference readout process is emulated, and then when the from Signal level supplied to the sense amplifier connected to the reference cell are sufficiently strengthened, it is assumed that the Read off process or the Wiederauffrischungsvorgang safely completed is and the memory access by switching off the previously activated Word line can be completed. A control device controls the precharge process. The control device takes over the output from the evaluation device control signal and then shares the word line decoder that the non-active Level can be output to the word line.

Die Bewertungsschaltung ist beispielsweise als Vergleicher ausgeführt. Sie ist parallel zum Leseverstärker an die Bitleitung angeschlossen, um den Momentanwert des gerade verstärkten Signals zu überwachen. Beim Überschreiten einer Schaltschwelle wird ein Signal aktiviert, welches an die Steuerungseinrichtung weitergeleitet wird.The Evaluation circuit is designed for example as a comparator. she is parallel to the sense amplifier connected to the bit line to the instantaneous value of the straight increased To monitor signals. When passing a switching threshold, a signal is activated, which is sent to the control device is forwarded.

Die Referenzspeicherzelle ist mit einem vorbestimmten Datenwert zu beschreiben. Vorzugsweise erfolgt dies beim Anlegen von Versorgungsspannung, beim sogenannten Power-Up-Vorgang, wenn sämtliche Funktionseinheiten des Halbleiterspeichers initialisiert werden.The Reference memory cell is to be written with a predetermined data value. This is preferably done when applying supply voltage, in the so-called power-up process, when all functional units of the semiconductor memory are initialized.

Wichtig ist, daß der Zugriff auf eine Speicherzelle des Speicherzellenfeldes und das Auslesen und Bewerten anhand der Referenzspeicherzelle parallel zueinander erfolgen. Hierzu sind entsprechende Schaltungsmaßnahmen zu treffen. Die Bitleitung, an welche die gerade ausgelesene Speicherzelle des Speicherzellenfeldes angeschlossen ist, ist mit einem weiteren Leseverstärker verbunden, ebenso wie die Referenzspeicherzelle mit dem ersteren Leseverstärker verbunden ist. Der Verstärkungsvorgang ist in beiden Leseverstärkern vorzugsweise gleichzeitig, also parallel einzuleiten. Dann besteht Vergleichbarkeit zwischen beiden Verstärkungsvorgängen. Der Verstärkungsvorgang wird von der Steuerungseinrichtung eingeleitet. Sämtliche Leseverstärker, die Speicherzellen zugeordnet sind, die an eine aktivierte Wortleitung angeschlossen sind, verstärken die aus den jeweiligen Speicherzellen ausgelesenen Datenwerte. Derjenige der Datenwerte wird ausgewählt und weitergeleitet, der von der adressierten Speicherzelle stammt. Die Auswahl erfolgt über einen Spaltendekoder.Important is that the Access to a memory cell of the memory cell array and the Reading and evaluating based on the reference memory cell parallel to each other respectively. For this purpose, appropriate circuit measures are to be taken. The bit line, to which the currently read memory cell of the memory cell array is connected, is connected to another sense amplifier, as well as the reference memory cell connected to the former sense amplifier is. The amplification process is in both sense amplifiers preferably simultaneously, so to initiate in parallel. Then exists Comparability between both amplification processes. The amplification process is initiated by the controller. All Sense amplifier, the memory cells are assigned to an activated word line are connected, amplify the data values read from the respective memory cells. The one the data values are selected and forwarded from the addressed memory cell. The Selection is via a column decoder.

Der Wortleitungsdecoder weist ausgangsseitig zugeordnet zu jeder Wortleitung einen Treiber auf, der einerseits an die oberhalb der Versorgungsspannung liegende aktive Wortleitungsspannung angeschlossen ist und andererseits mit Bezugspotential oder gar einem unterhalb des Bezugspotentials liegenden Potential. Die einen aktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig leitend geschaltet ist. Die einen nichtaktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig abgeschaltet ist. Bei immer kleiner werdenden Strukturgrößen bedingt dies sogar eine negative Beaufschlagung des Gateanschlusses des Auswahltransistors. Die Wortleitung ist an den Ausgangsanschluß dieses Treibers angeschlossen. Der Eingang des Treibers wird von entsprechend decodierten Ausgängen der Decoderlogik angesteuert und außerdem von der Steuerungseinrichtung freigegeben. Insbesondere das Abschalten des Decodertreibers, also das Verbinden der Wortleitung mit Bezugspotential oder dem nega tiven Potential, erfolgt in Abhängigkeit von der der Referenzspeicherzelle nachgeschalteten Bewertungseinrichtung.The word line decoder has, on the output side associated with each word line, a driver which is connected on the one hand to the active word line voltage lying above the supply voltage and on the other hand with reference potential or even a potential lying below the reference potential. The word line voltage representing an active level ensures that the selection transistor is fully turned on. The wordline voltage representing a non-active level causes the selection transistor to be completely turned off. With ever smaller structure sizes, this even causes a negative action on the gate terminal of the selection transistor. The word line is connected to the output terminal of this driver. The input of the driver is driven by correspondingly decoded outputs of the decoder logic and also released by the controller. In particular, the switching off of the decoder driver, that is, the connection of the word line to the reference potential or the nega tive potential, takes place in dependence on the reference memory cell downstream evaluation facility.

Die Speicherzellen sind wie herkömmlich in einem dynamischen Halbleiterspeicher aus dem Auswahltransistor und dem Speicherkondensator gebildet. Aufgrund von Leckströmen ist der Speicherkondensator innerhalb bestimmter nicht zu überschreitender Zeitintervalle wieder aufzufrischen. Dies bedeutet, daß der Inhalt der Speicherzelle ausgelesen, verstärkt und dabei gleichzeitig in die Speicherzelle zurückgeschrieben wird, wobei während des Verstärkungsvorgangs der Auswahltransistor leitend geschaltet ist und die Speicherzelle mit der Bitleitung verbunden bleibt.The Memory cells are as conventional in a dynamic semiconductor memory from the selection transistor and the storage capacitor. Due to leakage currents is the storage capacitor within certain not to be exceeded Refresh time intervals. This means that the content the memory cell read, amplified and at the same time written back to the memory cell being while being of the amplification process the selection transistor is turned on and the memory cell remains connected to the bit line.

Die zusätzliche Referenzbitleitung und Referenzzelle stören den ansonsten regelmäßigen Aufbau des Speicherzellenfeldes nicht. Sie sind außerhalb des die Betriebsinformation speichernden Speicherzellenfeldes angeordnet. Um die Referenzbitleitung oder die Referenzspeicherzelle ersetzen zu können, falls sie defekt hergestellt sind, können redundante Referenzbitleitungen und Referenzspeicherzellen vorgesehen sein, um solche defekten Bitleitungen oder Speicherzellen zu ersetzen. Das Speicherzellenfeld ist meist in verschiedene Speicherbänke aufgeteilt. Eine Speicherbank ist eine an sich mit allen Funktionseinheiten versehene Einheit eines Halbleiterspeichers, die an sich unabhängig von einer weiteren Speicherbank betrieben werden kann. Vorzugsweise sind die Referenzschaltungen gemäß der Erfindung einmal pro Speicherbank vorhanden. Bestimmte Halbleiterspeicher können sogenannte Sample-Wortleitungen aufweisen, die zum Einstellen des Wortleitungstimings benutzt werden. Die Referenzspeicherzelle kann an eine solche Sample-Wortleitung angeschlossen werden.The additional Reference bit line and reference cell interfere with the otherwise regular structure of the memory cell array not. They are outside of the operating information storing memory cell array arranged. To the reference bit line or replace the reference memory cell if it is defective are, can redundant reference bit lines and reference memory cells provided be to replace such defective bit lines or memory cells. The memory cell array is usually divided into different memory banks. A memory bank is in itself with all functional units provided unit of a semiconductor memory, which is independent of another memory bank can be operated. Preferably are the reference circuits according to the invention once per memory bank available. Certain semiconductor memories can So-called sample word lines, which are used for setting the Word line timings are used. The reference memory cell can be connected to such a sample word line.

Nachfolgend wird die Erfindung anhand des in der Figur dargestellten Ausführungsbeispiels im Detail erläutert. Die Figur zeigt einen Ausschnitt aus einem Halbleiterspeicher mit für die Erfindung relevanten Funktionseinheiten.following the invention is based on the embodiment shown in the figure explained in detail. The figure shows a section of a semiconductor memory with for the Invention relevant functional units.

Die Figur zeigt ein Speicherzellenfeld 10 mit einer regelmäßigen Anordnung von Speicherzellen, von denen die Speicherzellen 11 und 12 dargestellt sind. Jede Speicherzelle umfaßt einen Auswahltransistor, z. B. 111, sowie einen Speicherkondensator, z. B. 112. Zum Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 wird zuerst durch den Wortleitungsdecoder 16 aus der Vielzahl der vorhandenen Wortleitungen 17, 18 diejenige aktiviert, an welche die interessierende Speicherzelle, z. B. 11, angeschlossen ist. Dem Wortleitungsdecoder 16 wird hierzu eine die Wortleitung identifizierende Adresse RADR zugeführt. Die Decoderlogik innerhalb des Wortleitungsdecoders 16 aktiviert daraufhin den Ausgangstreiber 161, der ausgangsseitig mit der Wortleitung 17 verbunden ist. Der Ausgangstreiber umfaßt komplementäre, bezüglich ihrer Drain-Source-Strecken in Reihe geschaltete MOS-Transistoren 162, 163. Der Transistor 162 ist an die Wortleitungsspannung VPP angeschlossen, der Transistor 163 an Massepotential VSS. Der Transistor 162 wird leitend geschaltet und verbindet die Wortleitung 17 mit dem Wortleitungspotential VPP. Das Wortleitungspotential VPP liegt noch oberhalb der dem Chip von extern zugeführten Versorgungsspannung. Dadurch wird der Auswahltransistor 111, ein n-Kanal-MOS-Transistor, vollständig leitend geschaltet, und der Speicherkondensator 112 wird mit der Bitleitung 14 verbunden.The figure shows a memory cell array 10 with a regular array of memory cells, of which the memory cells 11 and 12 are shown. Each memory cell comprises a selection transistor, e.g. B. 111 , as well as a storage capacitor, z. B. 112 , To access one of the memory cells of the memory cell array 10 is first passed through the wordline decoder 16 from the multitude of available word lines 17 . 18 the one to which the memory cell of interest, e.g. B. 11 , connected. The wordline decoder 16 For this purpose, an address RADR identifying the word line is supplied. The decoder logic within the wordline decoder 16 then activates the output driver 161 , the output side with the word line 17 connected is. The output driver comprises complementary MOS transistors connected in series with respect to their drain-source paths 162 . 163 , The transistor 162 is connected to the word line voltage VPP, the transistor 163 at ground potential VSS. The transistor 162 is switched on and connects the word line 17 with the word line potential VPP. The word line potential VPP is still above the supply voltage externally supplied to the chip. This will make the selection transistor 111 , an n-channel MOS transistor, fully turned on, and the storage capacitor 112 is with the bit line 14 connected.

Zum Auslesen dient ein Leseverstärker 13, der außerdem an eine komplementäre Bitleitung 15 angeschlossen ist, die mit der Speicherzelle 12 verbunden ist. In der Speicherzelle 11 wird beispielsweise das zu speichernde Datum nicht-invertiert gespeichert, in der Speicherzelle 12 wird das zu speichernde Datum invertiert gespeichert. Die vor dem Auslesevorgang untereinander ausgeglichenen Potentiale der komplementären Bitleitungen 14, 15 werden nun durch den Ladungsinhalt des Speicherkondensators 112 ausgelenkt. Der Leseverstärker verstärkt anschließend diese Unsymmetrie zu einem vollpegeligen Signal. An die Wortleitung 17 sind eine Vielzahl von Speicherzellen angeschlossen, deren sämtliche Auswahltransistoren leitend geschaltet werden. Sämtliche Leseverstäker, die diesen Speicherzellen zugeordnet sind, verstärken die ausgelesenen Datenwerte. Zur Freischaltung des Verstärkungsvorgangs der Leseverstärker dient ein Ausgang 51 der Steuerungseinrichtung 30. Das an der Leitung 51 anliegende Steuersignal steuert den Leseverstärker 13 sowie alle weiteren Leseverstärker, die den an die Wortleitung 17 angeschlossen Speicherzellen zugeordnet sind. Nur der von der adressierten Speicherzelle ausgelesene Datenwert wird anschließend über eine Vielzahl von Schaltern und Leitungen im Datensignalpfad an einen Ausgangsanschluß des Halbleiterspeichers geführt wird. Für diese Auswahl dient ein Spaltendekoder. Diesem wird eine Spaltenadresse zugefügt, um den auszulesenen Datenwert in Abhängigkeit von der der adressierten Speicherzelle zugeordneten Spaltenadresse auszuwählen und an den Datenausgang weiterzuleiten. Auf diese Weise wird durch Anlegen von Spalten- und Zeilenadressen auf die an der Kreuzung von Wortleitung 17 und Bitleitung 14 angeordnete Speicherzelle 11 zugegriffen, um eine der Zugriffsarten Lesen, Schreiben oder Wiederauffrischen auszuführen.For reading a sense amplifier is used 13 which also connects to a complementary bitline 15 connected to the memory cell 12 connected is. In the memory cell 11 For example, the data to be stored is stored non-inverted in the memory cell 12 the date to be saved is stored inverted. The potentials of the complementary bit lines, which are balanced with one another before the read-out process 14 . 15 are now by the charge content of the storage capacitor 112 deflected. The sense amplifier then amplifies this unbalance to a full level signal. To the wordline 17 are connected a plurality of memory cells whose all selection transistors are turned on. All sense amplifiers associated with these memory cells amplify the read data values. To enable the amplification process of the sense amplifier is an output 51 the control device 30 , The on the line 51 applied control signal controls the sense amplifier 13 as well as all other sense amplifiers connected to the word line 17 connected to memory cells are assigned. Only the data value read out by the addressed memory cell is then fed via a plurality of switches and lines in the data signal path to an output terminal of the semiconductor memory. A column decoder serves for this selection. A column address is added to this, in order to select the data value to be read as a function of the column address assigned to the addressed memory cell and forward it to the data output. In this way, by applying column and row addresses to the at the intersection of word line 17 and bit line 14 arranged memory cell 11 is accessed to perform one of Read, Write, or Refresh access.

Am Ende des Zugriffs, wenn die in der Speicherzelle 11 gespeicherte Information sicher ausgelesen ist, wird die Wortleitung 17 abgeschaltet und mit einem nicht-aktiven Pegel verbunden. Hierzu wird der Transistor 163 des Ausgangstreibers 161 eingeschaltet, der Transistor 162 wird ausgeschaltet. Die Wortleitung 17 wird dann über den leitenden Transistor 163 mit Massepotential VSS, dem nichtaktiven Pegel, verbunden. Der Auswahltransistor 111 ist dann sicher gesperrt und die Speicherzelle 112 wird von der Bitleitung 14 getrennt. Dieser Abschaltvorgang der Wortleitung 17 wird auch als sogenanntes Precharging bezeichnet.At the end of the access, when in the memory cell 11 stored information is safely read out, the word line 17 turned off and connected to a non-active level. For this purpose, the transistor 163 of the output driver 161 turned on, the transistor 162 is switched off. The word line 17 is then via the conducting transistor 163 with ground potential VSS, the non-active Level, connected. The selection transistor 111 is then safely locked and the memory cell 112 is from the bit line 14 separated. This shutdown of the word line 17 is also referred to as so-called precharging.

Um einen möglichst optimalen Zeitpunkt für die Einleitung des Precharge-Vorgangs zu ermitteln, ist die Steuerungseinrichtung 30 mit der Referenzspeicherzelle 32, dem Referenzleseverstärker 35 und einer Bewertungseinrichtung 36 vorhanden.In order to determine the best possible time for the initiation of the precharge process, the control device 30 with the reference memory cell 32 , the reference sense amplifier 35 and a rating facility 36 available.

Parallel und gleichzeitig mit der Aktivierung der Wortleitung 17 wird die Referenzwortleitung 31 aktiviert. Der Auswahltransistor 321 der Referenzspeicherzelle 32 wird leitend geschaltet und der Speicherkondensator 322 wird mit der Referenzbitleitung 34 verbunden. Außerdem ist eine komplementäre Referenzbitleitung 33 vorgesehen. Der Leseverstärker 35 verstärkt das aus der Speicherzelle 32 ausgelesene Referenzsignal. Die Einleitung des Verstärkungsvorgangs des Leseverstärkers 35 erfolgt parallel zu der Ansteuerung des Leseverstärkers 13 über das vom Ausgangsanschluß 51 der Steuerungseinrichtung 30 bereitgestellte Steuersignal.Parallel and simultaneously with the activation of the word line 17 becomes the reference word line 31 activated. The selection transistor 321 the reference memory cell 32 is turned on and the storage capacitor 322 is using the reference bit line 34 connected. In addition, a complementary reference bit line 33 intended. The sense amplifier 35 amplifies this from the memory cell 32 read reference signal. The initiation of the amplification process of the sense amplifier 35 takes place parallel to the activation of the sense amplifier 13 over that from the output terminal 51 the control device 30 provided control signal.

Vom Leseverstärker 35 wird eine Bewertungseinrichtung 36 angesteuert, die außerdem zwischen die komplementären Referenzbitleitungen 34, 33 geschaltet ist. Die Bewertungseinrichtung 36 vergleicht den vom Leseverstärker 35 an den komplementären Bitleitungen 34, 33 anliegenden verstärkten Pegel mit je einem Vergleichspegel und aktiviert ein Signal an ihrem Ausgang 39, wenn die Pegel der Referenzbitleitungen 34, 33 ausreichend hoch verstärkt sind. Das Signal am Anschluß 39 signalisiert der Steuerungseinrichtung 30, daß der Auslesevorgang aus der Referenzspeicherzelle 32 ausreichend weit abgeschlossen ist und die verstärkten Pegel in ausreichender Stabilität und Höhe anliegen. Anschließend überträgt die Steuerungseinrichtung 30 über die Leitung 40 an den Decoder 16 ein Steuersignal CTRL, um anzuzeigen, daß der Auslesevorgang abgeschlossen ist. Daraufhin wird der Ausgangstreiber 161 zur Ansteuerung der Wortleitung 17 veranlaßt, den Precharge-Vorgang für die Wortleitung 17 einzuleiten, also den Transistor 162 abzuschalten und den Transistor 163 einzuschalten und die Wortleitung 17 mit Massepotential VSS zu verbinden.From the sense amplifier 35 becomes an evaluation facility 36 in addition, between the complementary reference bit lines 34 . 33 is switched. The evaluation facility 36 compares that from the sense amplifier 35 on the complementary bitlines 34 . 33 applied amplified level, each with a comparison level and activates a signal at its output 39 when the levels of the reference bit lines 34 . 33 are sufficiently high strength. The signal at the connection 39 signals the controller 30 in that the read-out process is from the reference memory cell 32 is sufficiently far completed and the amplified levels are in sufficient stability and height. Subsequently, the control device transmits 30 over the line 40 to the decoder 16 a control signal CTRL to indicate that the read operation is completed. Then the output driver becomes 161 for controlling the word line 17 causes the precharge process for the wordline 17 initiate, so the transistor 162 shut down and the transistor 163 turn on and the wordline 17 to connect to ground potential VSS.

Die Steuerungseinrichtung 30 erzeugt die Signale außerdem aufgrund des Signals RA an ihrem Eingangsanschluß 38, welches angibt, daß eine Zeile, d. h. eine der Wortleitungen des Speicherzellenfeldes 10, zu aktivieren ist. Außerdem zeigt das Signal RC an ihrem Eingangsanschluß 37 an, daß der Zu griff abgeschlossen werden kann, also die entsprechende Zeile grundsätzlich schließbar und deaktivierbar ist. Das Signal RC veranlaßt dann die Aktivierung des Steuersignals CTRL auf Leitung 40, wenn die Bewertungseinrichtung 36 über den Anschluß 39 der Steuerungseinrichtung 30 mitgeteilt hat, daß der Auslesevorgang bereits zu einer ausreichend sicheren und ausreichend hohen Verstärkung durch die Leseverstärker 13 bzw. 35 geführt hat.The control device 30 also generates the signals due to the signal RA at its input terminal 38 , which indicates that one row, ie one of the word lines of the memory cell array 10 , to activate. In addition, the signal RC shows at its input terminal 37 to that the access can be completed, so the corresponding line is basically closed and deactivated. The signal RC then causes the activation of the control signal CTRL on line 40 if the appraiser 36 over the connection 39 the control device 30 has communicated that the readout already to a sufficiently safe and sufficiently high gain by the sense amplifier 13 respectively. 35 has led.

Während des Anlegens von Versorgungsspannung, also des Power-Up, wird die Referenzspeicherzelle 32 mit einem vorbestimmten Datenwert "0" oder "1" beschrieben. Die Wortleitung 31 ist beispielsweise eine solche, die ansonsten auch als Sample-Wortleitung verwendet wird, um Wortleitungstimings einzustellen. Durch sämtliche Steuerungsmaßnahmen, insbesondere durch die Steuerungseinrichtung 30 wird gewährleistet, daß die Referenzspeicherzelle 32 gleichzeitig wie bei einem Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 angesteuert wird, insbesondere auch wie alle anderen Speicherzellen wieder aufgefrischt wird.During the application of supply voltage, ie the power-up, the reference memory cell 32 with a predetermined data value "0" or "1". The word line 31 For example, it is one that is otherwise used as a sample wordline to adjust wordline timings. Through all control measures, in particular by the control device 30 ensures that the reference memory cell 32 at the same time as accessing one of the memory cells of the memory cell array 10 is driven, especially as all other memory cells is refreshed.

Der Befehl zum Schließen einer Wortleitung wird durch die Erfindung zum frühestmöglichen Zeitpunkt an den Wortleitungsdecoder 16 weitergegeben, nämlich dann, wenn durch die Bewertungseinheit 36 festgestellt wird, daß der aus der Speicherzelle 32 über den Referenzleseverstärker 35 ausgelesene Datenwert mit ausreichend hohem Pegel anliegt. Der Wortleitungsdecoder 16 steht mit Abschluß des Precharge-Vorgangs für einen weiteren Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 wieder zur Verfügung. Da die Referenzschaltung und Steuerungseinrichtung 30 dafür sorgen, daß der Precharge-Vorgang baldmöglichst eingeleitet wird, wird die Zugriffsgeschwindigkeit aufeinanderfolgender Speicherzugriffe erhöht, ohne daß die Zuverlässigkeit des Auslesevorgangs in Frage gestellt wird.The instruction to close a word line is sent to the word line decoder by the invention at the earliest possible moment 16 passed, namely, if by the valuation unit 36 it is determined that the from the memory cell 32 via the reference sense amplifier 35 read out data value with a sufficiently high level. The wordline decoder 16 is at the conclusion of the precharge process for further access to one of the memory cells of the memory cell array 10 again available. As the reference circuit and control device 30 To ensure that the precharge process is initiated as soon as possible, the access speed of successive memory accesses is increased, without the reliability of the read operation is questioned.

Claims (6)

Halbleiterspeicher umfassend: – ein Speicherzellenfeld (10) mit einer Vielzahl von Wortleitungen (17, 18), an die jeweils mindestens eine Speicherzelle (11, 12) angeschlossen ist, – einen Decoder (16), über den eine der Wortleitungen (17) aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse (RADR) auswählbar ist und mit einem aktiven Pegel (VPP) und einem anderen nicht-aktiven Pegel (VSS) ansteuerbar ist, – eine Steuerungseinrichtung (30) zur Ansteuerung des Decoders (16), um die Ausgabe eines nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) freizugeben, – eine Referenzwortleitung (31), die parallel zu der ausgewählten Wortleitung (17) ansteuerbar ist und die mit einer Referenzspeicherzelle (32) verbunden ist, – einen Referenzleseverstärker (35), der über eine Referenzbitleitung (34) mit der Referenzspeicherzelle (32) verbunden ist und der mit einer komplementären Referenzbitleitung (33) verbunden ist, und – eine Bewertungseinrichtung (36), die mit der Referenzbitleitung (34) und mit der komplementären Referenzbitleitung (33) verbunden ist, um den an den Referenzbitleitungen (33, 34) anliegenden Pegel mit je einem Vergleichspegel zu vergleichen, um davon abhängig die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) zu veranlassen.A semiconductor memory comprising: - a memory cell array ( 10 ) with a plurality of word lines ( 17 . 18 ), to each of which at least one memory cell ( 11 . 12 ), - a decoder ( 16 ) over which one of the word lines ( 17 ) is selectable from the plurality of word lines as a function of an address (RADR) and can be driven with an active level (VPP) and another non-active level (VSS), - a control device ( 30 ) for controlling the decoder ( 16 ) to output a non-active level (VSS) to the selected word line ( 17 ), - a reference word line ( 31 ) parallel to the selected word line ( 17 ) is controllable and with a reference memory cell ( 32 ), - a reference sense amplifier ( 35 ), which is connected via a reference bit line ( 34 ) with the reference memory cell ( 32 ) and which is connected to a complementary reference bit line ( 33 ), and - an evaluation facility ( 36 ) connected to the reference bit line ( 34 ) and with the complementary reference bit line ( 33 ) is connected to the reference bit lines ( 33 . 34 ) to compare respective levels with a respective comparison level in order to depend on the output of the non-active level (VSS) on the selected word line ( 17 ). Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerungseinrichtung (30) ein Steuersignal (CTRL) erzeugt, das dem Decoder (16) mitgeteilt wird, um davon abhängig die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) zu steuern, und daß die Ausgabe des Steuersignals (CTRL) von der Bewertungseinrichtung (36) freigegeben wird.Semiconductor memory according to Claim 1, characterized in that the control device ( 30 ) generates a control signal (CTRL) which the decoder ( 16 ) in response to which the output of the non-active level (VSS) to the selected word line ( 17 ) and that the output of the control signal (CTRL) from the evaluation device ( 36 ) is released. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß durch die Steuerungseinrichtung (30) die Referenzspeicherzelle (32) mit einem vorbestimmten Datenwert in Abhängigkeit von einer Initialisierung des Halbleiterspeichers beschreibbar ist.Semiconductor memory according to Claim 1 or 2, characterized in that the control device ( 30 ) the reference memory cell ( 32 ) is writable with a predetermined data value in response to an initialization of the semiconductor memory. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen Leseverstärker (13), um eine an die ausgewählte Wortleitung (17) angeschlossene Speicherzelle (11) auszulesen, wobei der Referenzleseverstärker (35) und der Leseverstärker (13) in Abhängigkeit von der Steuerungseinrichtung (30) über einen Ausgangsanschluß (51) gleichzeitig zur Verstärkung freigeschaltet werden.Semiconductor memory according to one of Claims 1 to 3, characterized by a sense amplifier ( 13 ) to send to the selected word line ( 17 ) connected memory cell ( 11 ), the reference sense amplifier ( 35 ) and the sense amplifier ( 13 ) in dependence on the control device ( 30 ) via an output terminal ( 51 ) are simultaneously enabled for amplification. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Decoder (16) ausgangsseitig für jede Wortleitung (17, 18) je eine Treiberstufe (161) aufweist, die an einen Anschluß zur Bereitstellung des aktiven Pegels (VPP) und einen Anschluß zur Bereitstellung des nicht-aktiven Pegels (VSS) sowie an die jeweilige Wortleitung (17) angeschlossen ist, daß die ausgewählte Wortleitung (17) über den Treiber (161) mit dem Anschluß für den nicht-aktiven Pegel (VSS) verbunden wird, wenn die Steuerungseinrichtung (30) das Steuersignal ausgibt.Semiconductor memory according to Claim 2, characterized in that the decoder ( 16 ) on the output side for each word line ( 17 . 18 ) one driver stage each ( 161 ) to an active level (VPP) terminal and a non-active level (VSS) terminal, and to the respective word line (FIG. 17 ) is connected, that the selected word line ( 17 ) via the driver ( 161 ) is connected to the non-active level (VSS) terminal when the controller ( 30 ) outputs the control signal. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicherzellen einen Auswahltransistor (111) und einen Speicherkondensator (112) umfassen, daß der Steueranschluß des Auswahltransistors (111) mit einer der Wortleitungen (17) verbunden ist.Semiconductor memory according to one of Claims 1 to 5, characterized in that the memory cells have a selection transistor ( 111 ) and a storage capacitor ( 112 ) include that the control terminal of the selection transistor ( 111 ) with one of the word lines ( 17 ) connected is.
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