DE10105244A1 - Condenser arrangement for semiconducting memory device has first contact elements in a trench in insulating material essentially underneath and in electrical contact with lower electrodes - Google Patents
Condenser arrangement for semiconducting memory device has first contact elements in a trench in insulating material essentially underneath and in electrical contact with lower electrodesInfo
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Abstract
Description
Die Erfindung betrifft eine Kondensatoranordnung für eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des An spruchs 1 sowie eine Halbleiterspeichereinrichtung.The invention relates to a capacitor arrangement for a Semiconductor memory device according to the preamble of the An claim 1 and a semiconductor memory device.
Moderne Halbleiterspeichereinrichtungen verwenden häufig Kon densatoren oder Kondensatoreinrichtungen als Speicherelemente. Dabei werden eine Vielzahl im Wesentlichen identischer Spei cherkondensatoren in einer Kondensatoranordnung ausgebildet, wobei der Zugriff und die Adressierung über vorgesehene Zu griffsleitungen, nämlich Wortleitungen und Bitleitungen, er folgt.Modern semiconductor memory devices often use Kon capacitors or capacitor devices as storage elements. A large number of essentially identical dishes are thereby created cherkondensators formed in a capacitor arrangement, the access and the addressing are provided via the To handle lines, namely word lines and bit lines, he follows.
Eine Zielsetzung moderner Halbleiterschaltungstechniken ist das Erreichen einer möglichst hohen Integrationsdichte. Bei modernen Halbleiterspeichern, insbesondere bei Halbleiterspei chern vom ferroelektrischen Typ, sogenannten FeRAMs, werden sogenannte Chain-Architekturen verwendet, bei welchen bestimm te Elektroden oder Elektrodeneinrichtungen der Speicherkonden satoren von direkt benachbarten Speicherkondensatoren gemein sam genutzt werden. Bisher werden die einzelnen Speicherkon densatoren in der sogenannten Offsetanordnung ausgebildet, das heißt in Form zum Teil übereinander angeordneter und lateral gegeneinander versetzter Materialschichten, die als Elektroden bzw. als Dielektrikum dienen.One goal of modern semiconductor circuit technologies is achieving the highest possible integration density. at modern semiconductor memories, especially in semiconductor memory Ferroelectric type, so-called FeRAMs so-called chain architectures are used, in which certain te electrodes or electrode devices of the storage probes common from adjacent storage capacitors sam can be used. So far, the individual storage con capacitors formed in the so-called offset arrangement, the means in the form partially arranged one above the other and laterally mutually offset layers of material that act as electrodes or serve as a dielectric.
Da bei Kondensatoranordnungen oder Halbleiterspeichereinrich tungen vom Chain-Typ bestimmte Elektrodenanordnungen benach barter Speicherzellen einander kontaktiert werden, sind an dererseits im Hinblick auf die Verschaltung der Kondensato ranordnung in der Halbleiterspeichereinrichtung bestimmte Iso lationsmaßnahmen zu treffen. Bisherige Halbleiterspeichereinrichtungen realisieren die notwendigen Isolationsmaßnahmen da durch, dass bestimmte Mindestabstände bei der Einbettung der Kondensatoranordnungen im Bereich des Halbleitersubstrats und insbesondere bei der Einbettung in entsprechenden Passivie rungsbereichen bei der Offsettechnik unbedingt eingehalten werden.Since in capacitor arrangements or semiconductor memory devices Chain-type lines adjoin certain electrode arrangements Barter memory cells to be contacted are on on the other hand with regard to the connection of the condensate Arrangement in the semiconductor memory device certain Iso measures to take. Previous semiconductor memory devices implement the necessary insulation measures there through that certain minimum distances when embedding the Capacitor arrangements in the area of the semiconductor substrate and especially when embedded in the corresponding liability areas of offset technology must be adhered to become.
Da die Mindestabstände bestimmter Kontaktelemente zur Kontak tierung gleichnamiger Elektroden oder Elektrodeneinrichtungen benachbarter Speicherzellen zu anderen Kontaktelementen bzw. zu entsprechenden Kontaktbereichen oder Plugs im Bereich des Halbleitersubstrats nicht unterschritten werden dürfen, sind herkömmliche Halbleiterspeichereinrichtungen, insbesondere vom Chain-Typ zwangsläufig mit Limitierungen im Hinblick auf die Integrationsdichte behaftet.Since the minimum distances of certain contact elements to the contact of electrodes of the same name or electrode devices adjacent memory cells to other contact elements or to corresponding contact areas or plugs in the area of Semiconductor substrates must not be undercut conventional semiconductor memory devices, in particular of the chain type inevitably with limitations with regard to the integration density is affected.
Der Erfindung liegt die Aufgabe zugrunde, eine Kondensato ranordnung für eine Halbleiterspeichereinrichtung sowie eine Halbleiterspeichereinrichtung zu schaffen, bei welchen eine besonders hohe Integrationsdichte bei gleichzeitiger Sicher stellung eines verlässlichen Betriebs realisierbar ist.The invention has for its object a condenser arrangement for a semiconductor memory device and a To create semiconductor memory device in which a particularly high integration density with simultaneous security reliable operation is feasible.
Die Aufgabe wird einerseits durch eine gattungsgemäße Konden satoranordnungen für eine Halbleiterspeichereinrichtung mit den kennzeichnenden Merkmalen des Anspruchs 1 bzw. des An spruchs 3 gelöst. Andererseits ergibt sich eine erfindungsge mäße Lösung durch eine Halbleiterspeichereinrichtung mit den kennzeichnenden Merkmalen des Anspruchs 11. Vorteilhafte Wei terbildungen der erfindungsgemäßen Kondensatoranordnung sind Gegenstand der jeweiligen abhängigen Unteransprüche.The task is done on the one hand by a generic condensate Sator arrangements for a semiconductor memory device the characterizing features of claim 1 and of the Proverb 3 solved. On the other hand, there is a fiction moderate solution by a semiconductor memory device with the characterizing features of claim 11. Advantageous Wei are further developments of the capacitor arrangement according to the invention Subject of the respective dependent subclaims.
Die gattungsgemäße Kondensatoranordnung für eine Halbleiter speichereinrichtung oder dergleichen, insbesondere für einen FeRAM-Speicher, vorzugsweise in Chain-Technik, weist eine Mehrzahl von Kondensatoreinrichtungen auf. Die Kondensator einrichtungen weisen ihrerseits jeweils eine erste oder untere Elektrodeneinrichtung auf, die auch als Bottomelektrode be zeichnet wird. Ferner ist eine zweite oder obere Elektroden einrichtung vorgesehen, die auch als Topelektrode bezeichnet wird. Zwischen den beiden Elektrodeneinrichtungen ist herkömm licherweise ein Dielektrikum ausgebildet. Die Kondensatorein richtungen sind im Bereich eines Halbleitersubstrats oder der gleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon angeordnet und/oder ausgebildet. Es ist zumindest ein Teil der Kondensatoreinrichtungen der Kon densatoranordnung in Chaintechnik miteinander verbunden. Das heißt, dass zumindest ein Teil der Kondensatoreinrichtungen mit der unteren Elektrodeneineinrichtung über ein jeweiliges erstes Kontaktelement mit ihrer jeweiligen unteren Elektroden einrichtung einer ersten im Wesentlichen direkt räumlich be nachbarten Kondensatoreinrichtung und mit ihrer jeweiligen oberen Elektrodeneinrichtung über ein jeweiliges zweites Kon taktelement mit der oberen Elektrodeneinrichtung einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatorein richtung der Kondensatoranordnung kontaktiert ausgebildet sind.The generic capacitor arrangement for a semiconductor storage device or the like, in particular for one FeRAM memory, preferably in chain technology, has one Plurality of capacitor devices. The condenser facilities each have a first or lower one Electrode device, which can also be a bottom electrode is drawn. There is also a second or upper electrode device provided, also referred to as the top electrode becomes. Between the two electrode devices is conventional Lichlich formed a dielectric. The condenser directions are in the area of a semiconductor substrate or the same and / or a passivation area and / or one Surface area thereof arranged and / or formed. It is at least part of the capacitor devices of the Kon capacitor arrangement connected in chain technology. The means that at least part of the capacitor devices with the lower electrode device via a respective one first contact element with their respective lower electrodes establishment of a first essentially directly spatial neighboring capacitor device and with their respective upper electrode device via a respective second con clock element with the upper electrode device of a second essentially directly adjacent capacitors direction of the capacitor arrangement is formed in contact are.
Gemäß der ersten erfindungsgemäßen Lösung der Aufgabe ist es vorgesehen, dass die ersten Kontaktelemente jeweils im Wesent lichen unterhalb der und in elektrischem Kontakt mit den je weils zu kontaktierenden unteren Elektrodeneinrichtung en und im Wesentlichen ausschließlich zwischen diesen in einem vorge sehenen im Wesentlichen elektrisch isolierenden Material ver graben und/oder eingebettet angeordnet und/oder ausgebildet sind, insbesondere in Form einer Damascenetechnik oder der gleichen. Es ist dabei weiterhin erfindungsgemäß vorgesehen, dass dadurch zumindest die ersten Kontaktelemente jeweils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebil det sind von Zwischenbereichen zu im Wesentlichen direkt räum lich benachbarten und nicht über jeweilige untere Elektroden einrichtungen zu kontaktierenden Kondensatoreinrichtungen der Kondensatoranordnung. According to the first solution to the problem according to the invention, it is provided that the first contact elements each essentially Lichen below and in electrical contact with each because lower electrode device to be contacted and essentially exclusively between these in a pre see essentially electrically insulating material ver dig and / or embedded and / or formed are, especially in the form of a damascene technique or same. It is further provided according to the invention that thereby at least the first contact elements in each case Essentially electrically insulated and / or trained Det are essentially directly from intermediate areas Lich adjacent and not via respective lower electrodes devices to be contacted Capacitor arrangement.
Es ist somit ein Grundgedanke der ersten erfindungsgemäßen Lö sung der Aufgabe, die Kontaktelemente zur Kontaktierung der Bottomelektroden benachbarter Kondensatoreinrichtungen oder Speicherkondensatoren in einem Isolationsmaterial vergraben auszubilden. Dadurch wird einerseits erreicht, dass die be nachbarten zu kontaktierenden Speicherkondensatoren zum einen über ihre unteren Elektrodeneinrichtungen oder Bottomelektro den miteinander elektrisch kontaktiert werden. Zum anderen aber erfolgt eine besonders zuverlässige Isolation dieses je weiligen ersten Kontaktelements und der unteren Elektrodenein richtungen oder Bottomelektroden gegenüber der Umgebung. Da durch kann die laterale Ausdehnung der einzelnen Speicherkon densatoren und damit der Speicherzellen, das heißt also der herkömmlicherweise relativ groß zu wählende Mindestabstand be nachbarter Zellen, reduziert werden, wodurch sich die Integra tionsdichte im Vergleich zu herkömmlichen Speicheranordnungen steigern lässt, ohne dass die Zuverlässigkeit sinkt.It is therefore a basic idea of the first Lö according to the invention solution of the task, the contact elements for contacting the Bottom electrodes of adjacent capacitor devices or Buried storage capacitors in an insulation material train. On the one hand, this ensures that the be neighboring storage capacitors to be contacted on the one hand via their lower electrode devices or bottom electro which are electrically contacted with each other. On the other hand but this is particularly reliable isolation because of the first contact element and the lower electrodes directions or bottom electrodes to the environment. because the lateral extent of the individual storage con capacitors and thus the memory cells, i.e. the conventionally relatively large minimum distance to be selected neighboring cells, are reduced, which increases the integra density compared to conventional memory arrangements can be increased without reducing reliability.
Die andere erfindungsgemäße Lösung der Aufgabe ist dadurch ge kennzeichnet, dass das zweite Kontaktelement jeweils im We sentlichen oberhalb der und in elektrischem Kontakt mit den jeweiligen zu kontaktierenden oberen Elektrodeneinrichtungen und im Wesentlichen ausschließlich zwischen diesen angeordnet und/oder ausgebildet ist. Des Weiteren ist es gemäß der zwei ten Lösung vorgesehen, dass in Seiten- oder Randbereichen der jeweiligen Kondensatoreinrichtung, insbesondere der jeweiligen unteren Elektrodeneinrichtung, des Dielektrikums und/oder der jeweiligen oberen Elektrodeneinrichtungen davon, ein, insbe sondere seitlich begrenzendes, im Wesentlichen elektrisch iso lierendes Material oder ein Spacer vorgesehen ist, insbesonde re in Form einer Spacertechnik oder dergleichen. Schließlich ist es des Weiteren erfindungsgemäß vorgesehen, dass dadurch zumindest die zweiten Kontaktelemente jeweils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebildet sind zumindest von den unteren Elektrodeneinrichtungen der zu kontak tierenden Kondensatoreinrichtung en der Kondensatoranordnung.The other inventive solution to the problem is ge indicates that the second contact element in each case in We considerably above and in electrical contact with the respective upper electrode devices to be contacted and essentially arranged exclusively between them and / or is formed. Furthermore, it is according to the two th solution provided that in side or edge areas of respective capacitor device, in particular the respective lower electrode device, the dielectric and / or the respective upper electrode devices thereof, a, esp special laterally delimiting, essentially electrically iso lier material or a spacer is provided, in particular re in the form of a spacer technique or the like. Finally it is further provided according to the invention that at least the second contact elements each essentially are arranged and / or formed electrically isolated at least from the lower electrode devices to the contact the capacitor arrangement.
Grundgedanke der anderen erfindungsgemäßen Lösung ist also das Ausbilden einer Isolation zumindest für die Bottomelektrode und darüber hinaus gegebenenfalls für das Dielektrikum und/oder die Topelektrode und zwar in Seitenbereichen dieser Abschnitte bzw. in Seitenbereichen oder Randbereichen der je weiligen Kondensatoreinrichtung, insbesondere mittels einer Spacertechnik. Dadurch können ebenfalls die vertikalen und la teralen und zur herkömmlichen Isolation notwendigen Mindestab stände bei Einbettung in einem Isolationsmaterial reduziert werden, so dass auch hier eine weitere Erhöhung der Integrati on im Vergleich zu herkömmlichen Halbleiterspeichern möglich ist.The basic idea of the other solution according to the invention is that Form isolation at least for the bottom electrode and, if necessary, for the dielectric and / or the top electrode in side areas of the latter Sections or in side areas or edge areas of each because capacitor device, in particular by means of a Spacer technique. This also allows the vertical and la minimum and necessary for conventional insulation would be reduced when embedded in an insulation material so that here too, a further increase in integrati on compared to conventional semiconductor memories is.
Beide erfindungsgemäßen Lösungen haben somit durch explizit vorzusehende zusätzliche oder alternative Isolationsmaßnahmen Möglichkeiten zur Erhöhung der Integrationsdichte geschaffen, indem nämlich herkömmlich einzuhaltende Mindestabstände zur Isolation unterschritten werden können. Diese Neugestaltung der Mindestabstände bezieht sich sowohl auf laterale als auch auf vertikale Beabstandungen und ermöglicht darüber hinaus auch prozesstechnische Vereinfachungen, auf die später einge gangen werden soll.Both solutions according to the invention thus have an explicit additional or alternative insulation measures to be provided Created opportunities to increase the density of integration, by namely, the minimum distances to be observed in the conventional way Isolation can be undercut. This redesign the minimum distances refer to both lateral and on vertical spacing and beyond also process-technical simplifications, which will be discussed later to be walked.
Beide erfindungsgemäßen Lösungen können auch ergänzend zusam menwirken, wodurch sich eine weitere Verbesserung der erfin dungsgemäßen Halbleiterspeicheranordnung gegenüber dem Stand der Technik im Hinblick auf die Steigerung der Integrations dichte ergibt.Both solutions according to the invention can also be used together in addition effect, which further improves the inventions inventive semiconductor memory device compared to the prior art the technology with a view to increasing integration density results.
Eine weitere Steigerung der Integrationsdichte lässt dass er reichen, indem die Kondensatoreinrichtung jeweils mittels ei ner Stapeltechnik oder Stacktechnik und/oder in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder einem Passivie rungsbereich und/oder einem Oberflächenbereich davon im We sentlichen horizontal erstreckend ausgebildet sind, wobei ins besondere die Elektrodeneinrichtungen und/oder das Dielektri kum jeweils in Bezug auf das Halbleitersubstrat oder derglei chen und/oder einen Passivierungsbereich und/oder einen Ober flächenbereich davon zumindest lokal sich im Wesentlichen ho rizontal erstreckend ausgebildet sind und/oder wobei insbeson dere die Abfolge von erster Elektrodeneinrichtung, Dielektri kum (16) und zweiter Elektrodeneinrichtung der jeweiligen Kon densatoreinrichtung jeweils in Bezug auf das Halbleitersub strat oder dergleichen und/oder einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest lokal sich im Wesentlichen vertikal erstreckend ausgebildet ist.A further increase in the integration density can be achieved by the capacitor device in each case by means of a stacking technique or stacking technique and / or in relation to the, in particular essentially horizontally extending, semiconductor substrate or the like and / or a passivation area and / or a surface area thereof are substantially horizontally extending, in particular the electrode devices and / or the dielectric are each formed with respect to the semiconductor substrate or the like and / or a passivation area and / or a surface area thereof at least locally extending essentially horizontally and / or wherein in particular the sequence of the first electrode device, dielectric ( 16 ) and second electrode device of the respective capacitor device in each case with respect to the semiconductor substrate or the like and / or a passivation area and / or a surface Chen area thereof is at least locally substantially vertically extending.
Bevorzugt wird die erfindungsgemäße Kondensatoranordnung und das jeweilige Kontaktelement im Wesentlichen in einem Bereich eines Halbleitersubstrats und/oder einem Oberflächenbereich, einem Passivierungsbereich davon ausgebildet, insbesondere in in einem im Wesentlichen elektrisch isolierenden Gebiet einge betteter Form. Dadurch wird die notwendige Struktur der Kon densatoranordnung, deren Verschaltung untereinander mit dem jeweiligen Schaltungsabschnitt der Halbleiterspeichereinrich tung realisierbar.The capacitor arrangement and the respective contact element essentially in one area a semiconductor substrate and / or a surface area, a passivation area thereof, in particular in in an essentially electrically insulating area embedded form. The necessary structure of the Kon capacitor arrangement, the interconnection of which with the respective circuit section of the semiconductor memory device tion feasible.
Zur Verschaltung der Kondensatoranordnung ist im Bereich des Halbleitersubstrats eine CMOS-Struktur oder dergleichen vorge sehen. Diese weist insbesondere den jeweiligen Kondensatorein richtungen der Kondensatoranordnung zugeordnete Auswahltransi storeinrichtungen oder Auswahltransistoren oder dergleichen auf.To connect the capacitor arrangement is in the range of Preference semiconductor substrate a CMOS structure or the like see. This has in particular the respective capacitor Selection transi associated with the capacitor arrangement storage devices or selection transistors or the like on.
Des Weiteren ist dabei von Vorteil, dass erste und zweite Kon taktbereiche, insbesondere Plugbereiche oder dergleichen, vor gesehen sind, durch welche die ersten bzw. zweiten Kontakt elemente jeweils mit der CMOS-Struktur, insbesondere mit Source-/Draingebieten der Auswahltransistoreinrichtungen oder der gleichen, verbindbar sind. Dadurch wird die Verschaltung der eigentlichen Kondensatoranordnung von Speicherkondensatoren mit der Schaltungsanordnung der Halbleiterspeichereinrichtung verbunden.It is also advantageous that the first and second con Clock areas, especially plug areas or the like are seen through which the first or second contact elements with the CMOS structure, in particular with source / drain regions the selection transistor devices or the same, are connectable. This will interconnect the actual capacitor arrangement of storage capacitors with the circuit arrangement of the semiconductor memory device connected.
Die Kontaktelemente können vorteilhafterweise ein Metall auf weisen oder aus einem Metall gebildet werden, um eine mög lichst gute Leitfähigkeit und Kontaktierung zu bewirken.The contact elements can advantageously be made of a metal exhibit or be formed from a metal to a poss to achieve good conductivity and contact.
Des Weiteren sind die Kontaktelemente zum Beispiel im Wesent lichen schichtförmig ausgebildet. Dies kann insbesondere auch in Form eines horizontalen Verlaufs innerhalb eines Bereichs des Halbleitersubstrats oder dergleichen erfolgen.Furthermore, the contact elements are essential, for example lichen-shaped. In particular, this can also be the case in the form of a horizontal gradient within an area of the semiconductor substrate or the like.
Die erfindungsgemäße Kondensatoranordnung wird vorteilhafter
weise in einer Halbleiterspeichereinrichtung, insbesondere in
einer FeRAM-Speichereinrichtung oder dergleichen vorgesehen.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden
Erfindung ergeben sich aus den nachfolgenden Bemerkungen:
Ausgangspunkt der Überlegungen zu dieser Erfindung ist ein
Herstellungsprozess, insbesondere für ferroelektrische Spei
cher mit verbundener Architektur oder Chain-Architektur. Es
handelt sich dabei insbesondere um ferroelektrische Speicher
vom Chain-FeRAM-Typ. Dabei sind Kontakte von den Source-
/Draingebieten der Auswahltransistoren zu den entsprechenden
Bottomelektroden und Topelektroden der Speicherkondensatoren
notwendig. Insbesondere der Aufbau der Speicherzellen in Form
von Stacked-Zellen oder Stapelzellen war mit derartigen Kon
takten bisher nicht zu realisieren.The capacitor arrangement according to the invention is advantageously provided in a semiconductor memory device, in particular in an FeRAM memory device or the like. Further details, aspects and advantages of the present invention result from the following comments:
The starting point for the considerations relating to this invention is a manufacturing process, in particular for ferroelectric memories with connected architecture or chain architecture. These are in particular ferroelectric memories of the chain FeRAM type. This requires contacts from the source / drain regions of the selection transistors to the corresponding bottom electrodes and top electrodes of the storage capacitors. In particular, the construction of the memory cells in the form of stacked cells or stacked cells has not previously been possible with such contacts.
Folglich wurden bisher ferroelektrische Speicherelemente mit Chain-FeRAM-Architektur im Wesentlichen in Offset-Technik rea lisiert, bei welcher die Speicherkondensatoren aufgrund der lateralen Anordnung maßgeblicher Bestandteile mit einzuhaltenden Mindestabständen über eine geringe Integration möglich war.Consequently, ferroelectric memory elements have so far been used Chain FeRAM architecture essentially using offset technology lized, in which the storage capacitors due to lateral arrangement of relevant components with those to be observed Minimum distances possible due to low integration was.
Die Lösung des Problems besteht erfindungsgemäß zunächst in einer getrennten Betrachtung für die untere Elektrodeneinrich tung oder Bottomelektrode und die obere Elektrodeneinrichtung oder Topelektrode.According to the invention, the solution to the problem initially consists in a separate consideration for the lower electrode device device or bottom electrode and the upper electrode device or top electrode.
Der Kontakt zur Bottomelektrode wird erfindungsgemäß dadurch realisiert, dass die Verbindung der Bottomelektroden und/oder zwischen Bottomelektroden und Plugs in einer Damascenetechnik vergraben wird. Durch Verwendung einer dielektrischen Schicht mit sehr viel geringerer Ätzrate als die direkt auf dem im Oberflächenbereich des Halbleitersubstrats angeordneten Aus wahltransistor liegende dielektrische Schicht kann die Verbin dung oder das entsprechende Kontaktelement gemeinsam mit dem Plugbereich geätzt werden, zum Beispiel durch anisotrope oder isotrope Ätzung, wobei aber auch andere Vorgehensweisen denk bar sind.According to the invention, the contact to the bottom electrode is thereby realized that the connection of the bottom electrodes and / or between bottom electrodes and plugs using a damascene technique is buried. By using a dielectric layer with a much lower etch rate than that directly on the im Surface area of the semiconductor substrate arranged Aus Dielectric layer lying optional transistor can the Verbin dung or the corresponding contact element together with the Plug area can be etched, for example by anisotropic or isotropic etching, but other approaches are also possible are cash.
Dies hat insofern Vorteile, weil gegenüber herkömmlichen Ver fahren die dort notwendigen Fototechniken entfallen. Diese Fo totechniken führen herkömmlicherweise zu einem erheblichen Platzverlust.This has advantages because compared to conventional ver drive the necessary photo techniques there. This Fo Dead techniques traditionally lead to significant Loss of space.
Zusätzlich kann zum Schutz der Verbindung oder des Kontakt elements und vor allem des darunter liegenden Kontaktbereichs oder Plugs eine entsprechende Deckschicht verwendet werden. Diese kann auch ein geeignetes System aus Kontaktschicht - zum Beispiel TaN, TaSiN, TiAlN - und einer Sauerstoffbarriere, - zum Beispiel aus Ir, IrO2 - verwendet werden.In addition, an appropriate cover layer can be used to protect the connection or the contact element and, above all, the contact area or plug underneath. A suitable system consisting of a contact layer - for example TaN, TaSiN, TiAlN - and an oxygen barrier - for example made of Ir, IrO 2 - can also be used.
Die erfindungsgemäße Lösung im Hinblick auf die Kontaktierung der Topelektroden bzw. die Kontaktierung der Topelektroden mit dem entsprechenden Kontaktbereich oder Plug sieht eine Struk turierung des Kondensatorstapels vor und nachfolgend das Abscheiden und gegebenenfalls Rückätzen eines Spacers zur elek trischen Isolation. Dieser Spacer kann zum Beispiel aus Sili ziumnitrid oder dergleichen bestehen. Nach Abscheidung und Planarisierung eines weiteren Isolationsoxids kann dann in ei nem weiteren Ätzprozess, welcher selektiv zum Spacer verläuft, der Kontakt zum Source-/Draingebiet geöffnet und gefüllt wer den, um den Plugbereich auszubilden.The solution according to the invention with regard to contacting the top electrodes or the contacting of the top electrodes with the corresponding contact area or plug sees a structure the capacitor stack before and after the deposition and, if necessary, etching back a spacer for elec trical isolation. This spacer can be made of sili, for example zium nitride or the like exist. After separation and Planarization of another isolation oxide can then be done in egg another etching process, which is selective to the spacer, the contact to the source / drain area is opened and filled to train the plug area.
Die beiden zunächst unabhängigen Lösungen der Aufgabe können erfindungsgemäß auch miteinander kombiniert werden, so dass zum einen die Kontakte der Bottomelektroden bzw. der Bottom elektroden zum jeweiligen Plugbereich in einer Damascenetech nik vergraben werden und zum anderen die Kontakte der Topelek troden bzw. die Kontakte der Topelektroden zu den jeweiligen Plugbereichen mittels einer Spacertechnik für die Randbereiche oder Seitenbereiche der Kondensatorstapel geschützt werden.The two initially independent solutions to the task can according to the invention can also be combined with one another so that on the one hand the contacts of the bottom electrodes or the bottom electrodes for the respective plug area in a Damascenetech nik are buried and secondly the contacts of the Topelek toden or the contacts of the top electrodes to the respective Plug areas using a spacer technique for the edge areas or side areas of the capacitor stack are protected.
Die erfindungsgemäß beschriebene Vorgehensweise besitzt fol gende Vorteile. Zum einen wird im Herstellungsprozess ein selbstjustierter Kontaktbereich, und zwar in Form der vorgese henen Plugbereiche, ausgebildet zwischen den Topelektroden und den Source-/Draingebieten. Diese Selbstjustierung führt zu ei nem geringeren Platzbedarf. Des Weiteren kann der Kondensator stapel nach erfolgter Kristallisation des Dielektrikums in ei nem einzigen Schritt strukturiert werden, wodurch sich eine vereinfachte Prozessführung ergibt. Dadurch werden darüber hinaus bei Integration einer geeigneten Sauerstoffbarriere auch die Probleme im Hinblick auf die Oxidation der Plugberei che oder Kontaktbereiche zur CMOS-Struktur minimiert. Die Ab scheidung des Ferroelektrikums kann vorteilhafterweise auf ei ner völlig planaren Oberfläche der Bottomelektrode erfolgen, da die Strukturierung der Bottomelektrode - und der übrigen darüber angeordneten Schichten - erst nach erfolgter Abschei dung sämtlicher Schichten und entsprechenden Temperungen er folgt. The procedure described in the invention has fol advantages. Firstly, in the manufacturing process self-aligned contact area, in the form of the pre-scan the plug areas, formed between the top electrodes and the source / drain areas. This self-adjustment leads to egg takes up less space. Furthermore, the capacitor stack after crystallization of the dielectric in egg be structured in a single step, which results in a simplified process control results. This will be about it with the integration of a suitable oxygen barrier also the problems with regard to the oxidation of the plugs areas or contact areas to the CMOS structure are minimized. The Ab The ferroelectric can advantageously be separated on an egg a completely planar surface of the bottom electrode, because the structuring of the bottom electrode - and the rest layers arranged above - only after the parting has been made all layers and corresponding tempering follows.
Insgesamt gesehen bestehen die Kerngedanken der vorliegenden Erfindung in der Herstellung des Kontaktes zwischen den Sour ce-/Draingebieten der Auswahltransistoren und der Bottomelek trode im Vergraben der entsprechenden Kontaktelemente. Dadurch kann der Kondensatorstapel in einem einzigen Schritt struktu riert werden.Overall, the core ideas of the present exist Invention in making contact between the Sour CE / drain areas of the selection transistors and bottom elek trode in the burial of the corresponding contact elements. Thereby can structure the capacitor stack in a single step be cured.
Die Kernidee bei der Herstellung des Kontaktes zwischen den Source-/Draingebieten der Auswahltransistoren und der Topelek trode liegt in der Verwendung einer Spacertechnik. Diese ver hindert den Kontakt des nachfolgend eingefüllten Plugmateri als, zum Beispiel Polysilizium oder Wolfram, zur ferroelektri schen Schicht, nämlich dem Dielektrikum der Speicherkondensa toren, und zur Bottomelektrode.The core idea in making contact between the Source / drain regions of the selection transistors and the Topelek trode uses a spacer technique. This ver prevents contact of the plug material filled in below as, for example polysilicon or tungsten, for ferroelectric layer, namely the dielectric of the storage condenser gates, and to the bottom electrode.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage einer bevorzugten Ausführungsform näher erläutert.The invention is based on a schematic Drawing based on a preferred embodiment explained in more detail.
Fig. 1 zeigt in einer schematischen und geschnittenen Seitenansicht eine erfindungsgemäße Halbleiter speichereinrichtung unter Verwendung der erfin dungsgemäßen Kondensatoranordnung. Fig. 1 shows a schematic and sectional side view of a semiconductor memory device according to the invention using the capacitor arrangement according to the invention.
Fig. 1 zeigt in Form einer geschnittenen Seitenansicht eine Ausführungsform der erfindungsgemäßen Kondensatoranordnung 2 im Zusammenhang mit einer erfindungsgemäßen Halbleiterspei chereinrichtung 1. Dabei ist die Kondensatoranordnung 2 im Be reich eines Halbleitersubstrats 20 ausgebildet, und dabei in Passivierungsschichten 21 und 22, insbesondere aus Siliziumdi oxid oder dergleichen, eingebettet. Fig. 1 shows in the form of a sectional side view of an embodiment of the condenser arrangement 2 according to the invention in connection with an inventive Halbleiterspei chereinrichtung 1. Here, the capacitor arrangement 2 is formed in the area of a semiconductor substrate 20 , and is embedded in passivation layers 21 and 22 , in particular made of silicon oxide or the like.
Das eigentliche Halbleitersubstrat 20 kann zum Beispiel aus einem p-dotiertem Silizium bestehen. Zur Ausgestaltung der entsprechenden Auswahltransistoren T1, . . ., T4 sind n+-dotierte Siliziumbereiche als Source-/Drainbereiche SD im Oberflächenbereich 20a des Halbleitersubstrats 20 vorgesehen. In Zwischen bereichen zwischen den Source-/Drainbereichen SD sind oberhalb des Oberflächenbereichs 20a des Halbleitersubstrats 20 im ers ten Passivierungsbereich 21 aus Siliziumdioxid leitfähige Be reiche vorgesehen, die als Wortleitungen WL dienen und die dar über hinaus im unteren Bereich gegenüber dem Oberflächen bereich 20a des Halbleitersubstrats 20 mittels einer Oxid schicht elektrisch isoliert sind, wodurch ein entsprechender Gatebereich G gebildet wird.The actual semiconductor substrate 20 can, for example, consist of a p-doped silicon. To design the corresponding selection transistors T1,. , ., T4, n + -doped silicon regions are provided as source / drain regions SD in the surface region 20 a of the semiconductor substrate 20 . In between areas between the source / drain areas SD above the surface area 20 a of the semiconductor substrate 20 in the first passivation area 21 made of silicon dioxide conductive areas are provided, which serve as word lines WL and which are also in the lower area compared to the surface area 20 a of the semiconductor substrate 20 are electrically insulated by means of an oxide layer, as a result of which a corresponding gate region G is formed.
Die Source-/Drainbereiche SD sind über Kontaktbereiche in Form von Plugs P1 und P2 mit darüberliegenden Bereichen der Halb leiterspeichereinrichtung 1 und insbesondere mit der Kondensa toranordnung 2 verbunden. Diese Plugbereiche P1 und P2 können z. B. aus Polysilizium oder aus Wolfram bestehen.The source / drain regions SD are connected via contact regions in the form of plugs P1 and P2 to overlying regions of the semiconductor memory device 1 and in particular to the capacitor arrangement 2 . These plug areas P1 and P2 can e.g. B. consist of polysilicon or tungsten.
In Kontakt mit den ersten Plugbereichen P1 stehen die ersten Kontaktelemente 11, welche der Kontaktierung benachbarter Kon densatoreinrichtungen 10-1 und 10-2 bzw. 10-3 und 10-4 dienen. Die ersten Kontaktelemente 11 zur Kontaktierung über die Bot tomelektroden BE oder unteren Elektroden 14 sind in entspre chende Isolationsbereiche 15 mittels einer Damascenetechnik eingebettet.In contact with the first plug areas P1 are the first contact elements 11 , which are used to contact adjacent capacitor devices 10-1 and 10-2 or 10-3 and 10-4 . The first contact elements 11 for contacting via the bot tom electrodes BE or lower electrodes 14 are embedded in corresponding insulation areas 15 by means of a damascene technique.
Auf den ersten Kontaktelementen 11 aufbauend sind die Stack- Kondensatoren 10-1, . . ., 10-4 ausgebildet. Diese bestehen aus einer unteren Elektrodeneinrichtung 14 oder Bottomelektrode BE, einer nachfolgenden Dielektrikumsschicht 16 und einer zu oberst angeordneten oberen Elektrodeneinrichtung 18 oder Top elektrode TE. Die Seitenbereiche 19 der Kondensatoreinrichtung 10-1, . . ., 10-4 sind durch Isolationsmaterialien 17 elektrisch isoliert ausgebildet. In der Ausführungsform der Fig. 1 sind somit die Seitenbereiche oder Kantenbereiche der unteren E lektrodenbereiche 14 sowie des Dielektrikums 16 vollständig abgedeckt. Dadurch kann nachfolgend in einem Zwischenbereich 13 der Kondensatoreinrichtung 10-2 und 10-3 ein entsprechender Ätzschritt selektiv durchgeführt werden, um eine entsprechende Ausnehmung zu schaffen, die dann nachfolgend mit einem ent sprechenden Plugmaterial zur Ausbildung des zweiten Plugs P2 dient. Die isolierenden Materialien 17 verhindern im Betrieb einen Kontakt des Plugmaterials der zweiten Plugs P2 mit dem Dielektrikum 16 und der unteren Elektrodeneinrichtung 14 bzw. Bottomelektrode BE. In Kontakt mit den zweiten Plugs P2 stehen jeweils die zweiten Kontaktelemente 12 zur Kontaktierung der entsprechenden zugeordneten Topelektroden TE bzw. oberen Elek troden 18 der Kondensatoreinrichtungen 10-2 und 10-3. Building on the first contact elements 11 , the stack capacitors 10-1 ,. , ., 10-4 trained. These consist of a lower electrode device 14 or bottom electrode BE, a subsequent dielectric layer 16 and an uppermost electrode device 18 or top electrode TE. The side regions 19 of the capacitor device 10-1,. , ., 10-4 are formed electrically isolated by insulation materials 17 . In the embodiment of FIG. 1, the side regions or edge regions of the lower electrode regions 14 and of the dielectric 16 are thus completely covered. As a result, a corresponding etching step can subsequently be carried out selectively in an intermediate region 13 of the capacitor devices 10-2 and 10-3 in order to create a corresponding recess, which is then subsequently used with a corresponding plug material to form the second plug P2. The insulating materials 17 prevent contact of the plug material of the second plugs P2 with the dielectric 16 and the lower electrode device 14 or bottom electrode BE during operation. In contact with the second plugs P2 are the second contact elements 12 for contacting the corresponding associated top electrodes TE or upper electrodes 18 of the capacitor devices 10-2 and 10-3 .
11
Halbleiterspeichereinrichtung
Semiconductor memory device
22
Kondensatoranordnung
capacitor arrangement
10-110-1
Kondensatoreinrichtung
capacitor device
10-210-2
Kondensatoreinrichtung
capacitor device
10-310-3
Kondensatoreinrichtung
capacitor device
10-410-4
Kondensatoreinrichtung
capacitor device
1111
erstes Kontaktelement
first contact element
1212
zweites Kontaktelement
second contact element
1313
Zwischenbereich
intermediate area
1414
erste/untere Elektrodeneinrichtung
first / lower electrode device
1515
isolierendes Material/Isolationsbereich
insulating material / isolation area
1616
zweite/obere Elektrodeneinrichtung
second / upper electrode device
1717
isolierendes Material/Isolationsbereich
insulating material / isolation area
1919
Seiten-, Kanten-, Randbereich
Side, edge, edge area
2020
Halbleitermaterial
Semiconductor material
2020
a Oberflächenbereich
a surface area
2121
Passivierungsbereich, Isolationsbereich
Passivation area, isolation area
2222
Passivierungsbereich, Isolationsbereich
BE Bottomelektrode
G Gatebereich
P1, P2 Kontaktbereich, Plugbereich
SD Source-/Drainbereich
T1-T4 Transistoreinrichtung, Auswahltransistor
WL Wortleitung
Passivation area, isolation area
BE bottom electrode
G gate area
P1, P2 contact area, plug area
SD source / drain area
T1-T4 transistor device, selection transistor
WL word line
Claims (11)
mit einer Mehrzahl von Kondensatoreinrichtungen (10-1, . . ., 10-4),
welche im Bereich eines Halbleitersubstrats (20) oder der gleichen und/oder eines Passivierungsbereichs (21, 22) und/oder eines Oberflächenbereichs (20a) davon ausgebildet sind,
welche jeweils eine erste oder untere Elektrodeneinrichtung (14) oder Bottomelektrode (BE), eine zweite oder obere E lektrodeneinrichtung (18) oder Topelektrode (TE) sowie ein jeweils im Wesentlichen dazwischen vorgesehenes, insbesonde re ferroelektrisches Dielektrikum (16) aufweisen und
von denen zumindest ein Teil (10-2) mit ihrer jeweiligen un teren Elektrodeneinrichtung (14) über ein jeweiliges vorge sehenes erstes Kontaktelement (11) mit der unteren Elektro deneinrichtung (14) einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1) und mit ihrer jeweiligen oberen Elektrodeneinrichtung (18) über ein jeweiliges vorgesehenes zweites Kontaktelement (12) mit der oberen Elektrodeneinrichtung (18) einer zweiten im Wesentli chen direkt räumlich benachbarten Kondensatoreinrichtung (10-3) der Kondensatoranordnung (2) kontaktiert ausgebildet sind, insbesondere in Form einer Chaintechnik oder derglei chen,
dadurch gekennzeichnet,
dass die ersten Kontaktelemente (11) jeweils im Wesentlichen unterhalb der und in elektrischem Kontakt mit den jeweils zu kontaktierenden unteren Elektrodeneinrichtungen (14) und im Wesentlichen ausschließlich zwischen diesen in einem vorge sehenen im Wesentlichen elektrisch isolierenden Material (15) vergraben und/oder eingebettet angeordnet und/oder ausgebildet sind, insbesondere in Form einer Damascenetechnik oder dergleichen, und
dass dadurch zumindest die ersten Kontaktelemente (11) je weils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebildet sind von Zwischenbereichen (13) zu im Wesentlichen direkt räumlich benachbarten und nicht über die jeweiligen unteren Elektrodeneinrichtungen (14) zu kontak tierenden Kondensatoreinrichtungen (10-3) der Kondensatoran ordnung (2).1. capacitor arrangement for a semiconductor memory device, in particular for a FeRAM memory, or the like, preferably using chain technology,
with a plurality of capacitor devices ( 10-1 , ... , 10-4 ),
which are formed in the region of a semiconductor substrate ( 20 ) or the same and / or a passivation region ( 21 , 22 ) and / or a surface region ( 20 a) thereof,
which each have a first or lower electrode device ( 14 ) or bottom electrode (BE), a second or upper electrode device ( 18 ) or top electrode (TE) as well as an essentially interposed, in particular re ferroelectric dielectric ( 16 ) and
at least some of which ( 10-2 ) with their respective lower electrode device ( 14 ) via a respective provided first contact element ( 11 ) with the lower electrode device ( 14 ) of a first essentially directly adjacent capacitor device ( 10-1 ) and with their respective upper electrode device ( 18 ) via a respective provided second contact element ( 12 ) in contact with the upper electrode device ( 18 ) of a second essentially directly adjacent capacitor device ( 10-3 ) of the capacitor arrangement ( 2 ), in particular in Form of a chain technique or the like,
characterized by
that the first contact elements ( 11 ) are each buried and / or embedded essentially below and in electrical contact with the lower electrode devices ( 14 ) to be contacted in each case and essentially exclusively between them in a substantially electrically insulating material ( 15 ) provided and / or are formed, in particular in the form of a damascene technique or the like, and
that thereby at least the first contact elements ( 11 ) are each arranged and / or formed essentially electrically insulated from intermediate regions ( 13 ) to essentially directly spatially adjacent capacitor devices ( 10-3. not to be contacted via the respective lower electrode devices ( 14 ) ) the capacitor arrangement ( 2 ).
dass die zweiten Kontaktelemente (12) jeweils im Wesentli chen oberhalb der und in elektrischem Kontakt mit den je weils zu kontaktierenden oberen Elektrodeneinrichtungen (18) und im Wesentlichen ausschließlich zwischen diesen ausgebil det sind,
dass in Seiten- oder Randbereichen (19) der jeweiligen Kon densatoreinrichtung (10-1, . . ., 10-4), insbesondere der je weiligen unteren Elektrodeneinrichtung (14), des Dielektri kums (16) und/oder der oberen Elektrodeneinrichtung (18) da von, ein, insbesondere seitlich begrenzendes, im Wesentli chen elektrisch isolierendes Material (17) vorgesehen ist, insbesondere ein Spacer oder dergleichen, insbesondere in Form einer Spacertechnik oder dergleichen, und
dass dadurch zumindest die zweiten Kontaktelemente (12) je weils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebildet sind zumindest von den unteren Elektro deneinrichtungen (14) und/oder den Dielektrika der zu kon taktierenden Kondensatoreinrichtungen (10-2, 10-3) der Kon densatoranordnung (2).2. Capacitor arrangement according to claim 1, characterized in that
that the second contact elements ( 12 ) are each essentially formed above and in electrical contact with the respective upper electrode devices ( 18 ) to be contacted and essentially exclusively between them,
that in side or edge areas ( 19 ) of the respective condenser device ( 10-1 ,..., 10-4 ), in particular the respective lower electrode device ( 14 ), the dielectric ( 16 ) and / or the upper electrode device ( 18 ) since, in particular a laterally delimiting, essentially electrically insulating material ( 17 ) is provided, in particular a spacer or the like, in particular in the form of a spacer technique or the like, and
that as a result, at least the second contact elements ( 12 ) are each arranged and / or formed in an essentially electrically insulated manner at least from the lower electrode devices ( 14 ) and / or the dielectrics of the capacitor devices ( 10-2 , 10-3 ) to be contacted Kon capacitor arrangement ( 2 ).
mit einer Mehrzahl von Kondensatoreinrichtungen (10-1, . . ., 10-4),
welche im Bereich eines Halbleitersubstrats (20) oder der gleichen und/oder eines Passivierungsbereichs (21, 22) und/oder eines Oberflächenbereichs (20a) davon ausgebildet sind,
welche jeweils eine erste oder untere Elektrodeneinrichtung (14) oder Bottomelektrode (BE), eine zweite oder obere E lektrodeneinrichtung (18) oder Topelektrode (TE) sowie ein jeweils im Wesentlichen dazwischen vorgesehenes, insbesonde re ferroelektrisches Dielektrikum (16) aufweisen und
von denen zumindest ein Teil (10-2) mit ihrer jeweiligen un teren Elektrodeneinrichtung (14) über ein jeweiliges vorge sehenws erstes Kontaktelement (11) mit der unteren Elektro deneinrichtung (14) einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1) und mit ihrer jeweiligen oberen Elektrodeneinrichtung (18) über ein jeweiliges vorgesehenes zweites Kontaktelement (12) mit der oberen Elektrodeneinrichtung (18) einer zweiten im Wesentli chen direkt räumlich benachbarten Kondensatoreinrichtung (10-3) der Kondensatoranordnung (2) kontaktiert ausgebildet sind, insbesondere in Form einer Chaintechnik oder derglei chen,
dadurch gekennzeichnet,
dass die zweiten Kontaktelemente (12) jeweils im Wesentli chen oberhalb der und in elektrischem Kontakt mit den je weils zu kontaktierenden oberen Elektrodeneinrichtungen (18) und im Wesentlichen ausschließlich zwischen diesen ausgebil det sind,
dass in Seiten- oder Randbereichen (19) der jeweiligen Kon densatoreinrichtung (10-1, . . ., 10-4), insbesondere der je weiligen unteren Elektrodeneinrichtung (14), des Dielektri kums (16) und/oder der oberen Elektrodeneinrichtung (18) da von, ein, insbesondere seitlich begrenzendes, im Wesentli chen elektrisch isolierendes Material (17) vorgesehen ist, insbesondere ein Spacer oder dergleichen, insbesondere in Form einer Spacertechnik oder dergleichen, und
dass dadurch zumindest die zweiten Kontaktelemente (12) je weils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebildet sind zumindest von den unteren Elektro deneinrichtungen (14) und/oder den Dielektrika der zu kon taktierenden Kondensatoreinrichtungen (10-2, 10-3) der Kon densatoranordnung (2).3. capacitor arrangement for a semiconductor memory device, in particular for an FeRAM memory, or the like, preferably using chain technology,
with a plurality of capacitor devices ( 10-1 , ... , 10-4 ),
which are formed in the region of a semiconductor substrate ( 20 ) or the same and / or a passivation region ( 21 , 22 ) and / or a surface region ( 20 a) thereof,
which each have a first or lower electrode device ( 14 ) or bottom electrode (BE), a second or upper electrode device ( 18 ) or top electrode (TE) as well as an essentially interposed, in particular re ferroelectric dielectric ( 16 ) and
at least some of which ( 10-2 ) with their respective lower electrode device ( 14 ) via a respective provided first contact element ( 11 ) with the lower electrode device ( 14 ) of a first substantially directly adjacent capacitor device ( 10-1 ) and with their respective upper electrode device ( 18 ) via a respective provided second contact element ( 12 ) in contact with the upper electrode device ( 18 ) of a second essentially directly adjacent capacitor device ( 10-3 ) of the capacitor arrangement ( 2 ), in particular in Form of a chain technique or the like,
characterized,
that the second contact elements ( 12 ) are each essentially formed above and in electrical contact with the upper electrode devices ( 18 ) to be contacted each time and essentially exclusively between them,
that in side or edge areas ( 19 ) of the respective condenser device ( 10-1 ,..., 10-4 ), in particular the respective lower electrode device ( 14 ), the dielectric ( 16 ) and / or the upper electrode device ( 18 ) since, in particular a laterally delimiting, essentially electrically insulating material ( 17 ) is provided, in particular a spacer or the like, in particular in the form of a spacer technique or the like, and
that as a result, at least the second contact elements ( 12 ) are each arranged and / or formed essentially electrically insulated, at least from the lower electrode devices ( 14 ) and / or the dielectrics of the capacitor devices ( 10-2 , 10-3 ) to be contacted Kon capacitor arrangement ( 2 ).
dass die ersten Kontaktelemente (11) jeweils im Wesentlichen unterhalb der und in elektrischem Kontakt mit den jeweils zu kontaktierenden unteren Elektrodeneinrichtungen (14) und im Wesentlichen ausschließlich zwischen diesen in einem vorge sehenen im Wesentlichen elektrisch isolierenden Material (15) vergraben und/oder eingebettet angeordnet und/oder aus gebildet sind, insbesondere in Form einer Damascenetechnik oder dergleichen, und
dass dadurch zumindest die ersten Kontaktelemente (11) je weils im Wesentlichen elektrisch isoliert angeordnet und/oder ausgebildet sind von Zwischenbereichen (13) zu im Wesentlichen direkt räumlich benachbarten und nicht über die jeweiligen unteren Elektrodeneinrichtungen (14) zu kontak tierenden Kondensatoreinrichtungen (10-3) der Kondensatoran ordnung (2).4. A capacitor arrangement according to claim 3, characterized in that
that the first contact elements ( 11 ) are each buried and / or embedded essentially below and in electrical contact with the lower electrode devices ( 14 ) to be contacted in each case and essentially exclusively between them in a substantially electrically insulating material ( 15 ) provided and / or are formed, in particular in the form of a damascene technique or the like, and
that thereby at least the first contact elements ( 11 ) are each arranged and / or formed essentially electrically insulated from intermediate regions ( 13 ) to essentially directly spatially adjacent capacitor devices ( 10-3. not to be contacted via the respective lower electrode devices ( 14 ) ) the capacitor arrangement ( 2 ).
dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils mittels einer Stapeltechnik oder Stacktechnik und/oder in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstereckende, Halbleitersubstrat (20)oder dergleichen und/oder einem Passivierungsbereich (21, 22) und/oder einem Oberflächenbereich (20a) davon im Wesentlichen horizontal erstreckend ausgebildet sind,
wobei insbesondere die Elektrodeneinrichtungen (14, 18) und/oder das Dielektrikum (16) jeweils in Bezug auf das Halbleitersubstrat (20) oder dergleichen und/oder einen Pas sivierungsbereich (21, 22) und/oder einen Oberflächenbereich davon zumindest lokal sich im Wesentlichen horizontal er streckend ausgebildet sind und
wobei insbesondere die Abfolge von erster Elektrodeneinrich tung (14), Dielektrikum (16) und zweiter Elektrodeneinrich tung (18) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils in Bezug auf das Halbleitersubstrat (20) oder dergleichen und/oder einen Passivierungsbereich (21, 22) und/oder einen Oberflächenbereich davon zumindest lokal sich im Wesentlichen vertikal erstreckend ausgebildet ist.5. A capacitor arrangement according to one of the preceding claims, characterized in that
that the capacitor device ( 10-1 ,.., 10-4 ) in each case by means of a stacking technique or stacking technique and / or in relation to the semiconductor substrate ( 20 ) or the like, which in particular extends essentially horizontally, and / or a passivation area ( 21 , 22 ) and / or a surface area ( 20 a) thereof which is essentially horizontally extending,
wherein in particular the electrode devices ( 14 , 18 ) and / or the dielectric ( 16 ) in each case with respect to the semiconductor substrate ( 20 ) or the like and / or a passivation region ( 21 , 22 ) and / or a surface region thereof at least locally essentially horizontally he is stretched and
wherein in particular the sequence of the first electrode device ( 14 ), dielectric ( 16 ) and second electrode device ( 18 ) of the respective capacitor device ( 10-1 , ... , 10-4 ) each with respect to the semiconductor substrate ( 20 ) or the like and / or a passivation area ( 21 , 22 ) and / or a surface area thereof is at least locally substantially vertically extending.
dass zur Verschaltung der Kondensatoranordnung (2) mit der Halbleiterspeichereinrichtung (1) im Bereich des Halbleiter substrats (20) eine CMOS-Struktur oder dergleichen vorgesehen ist,
welche insbesondere den jeweiligen Kondensatoreinrichtungen (10-1, . . ., 10-4) zugeordnete Auswahltransistoreinrichtungen (T1, . . ., T4) aufweist. 7. capacitor arrangement according to claim 6, characterized in
that a CMOS structure or the like is provided for interconnecting the capacitor arrangement ( 2 ) with the semiconductor memory device ( 1 ) in the region of the semiconductor substrate ( 20 ),
which in particular has the selection transistor devices (T1,..., T4) assigned to the respective capacitor devices ( 10-1 , ... , 10-4 ).
dass die Kontaktelemente (11, 12) ein Metall aufweisen, oder aus einem Metall gebildet sind und/oder
dass die Kontaktbereich (P1, P2) Polysilizium, Wolfram und/oder dergleichen aufweisen oder daraus gebildet sind.9. capacitor arrangement according to one of the preceding and workman surface, characterized in that
that the contact elements ( 11 , 12 ) have a metal, or are formed from a metal and / or
that the contact areas (P1, P2) have polysilicon, tungsten and / or the like or are formed therefrom.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001105244 DE10105244A1 (en) | 2001-02-06 | 2001-02-06 | Condenser arrangement for semiconducting memory device has first contact elements in a trench in insulating material essentially underneath and in electrical contact with lower electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001105244 DE10105244A1 (en) | 2001-02-06 | 2001-02-06 | Condenser arrangement for semiconducting memory device has first contact elements in a trench in insulating material essentially underneath and in electrical contact with lower electrodes |
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| Publication Number | Publication Date |
|---|---|
| DE10105244A1 true DE10105244A1 (en) | 2002-08-22 |
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| DE2001105244 Ceased DE10105244A1 (en) | 2001-02-06 | 2001-02-06 | Condenser arrangement for semiconducting memory device has first contact elements in a trench in insulating material essentially underneath and in electrical contact with lower electrodes |
Country Status (1)
| Country | Link |
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| JP2000156472A (en) * | 1998-04-13 | 2000-06-06 | Toshiba Corp | Semiconductor memory device |
-
2001
- 2001-02-06 DE DE2001105244 patent/DE10105244A1/en not_active Ceased
Patent Citations (1)
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| JP2000156472A (en) * | 1998-04-13 | 2000-06-06 | Toshiba Corp | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |