DE10049934A1

DE10049934A1 - Integrated circuit component has memory cell fields, pipeline block with sampling amplifiers used in common by memory cell fields, to which they are coupled via input/output lines

Info

Publication number: DE10049934A1
Application number: DE10049934A
Authority: DE
Inventors: Byoung-Ju Kim; Kye-Hyun Kyung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-10-08
Filing date: 2000-10-06
Publication date: 2001-04-12
Also published as: KR100304712B1; KR20010036458A

Abstract

The component has first and second memory cell fields (401,403) and a pipeline block (406) containing a number of sampling amplifiers that can be used in common by the first and second memory cell fields, to which they are coupled via a number of input/output lines. The pipeline block has a number of line drivers and transmission gates.

Description

Die Erfindung bezieht sich auf ein integriertes Schaltkreis bauelement mit einem ersten und einem zweiten Speicherzellen feld und zugehörigen betriebsunterstützenden Schaltkreiskom ponenten.The invention relates to an integrated circuit Component with a first and a second memory cells field and associated operational circuit comm components.

Der Bedarf an integrierten Schaltkreisspeicherbauelementen mit erhöhten Integrationsdichten und Geschwindigkeiten nimmt allgemein zu. Um diesem Bedarf nachzukommen, werden integ rierte Schalkreisspeicherbauelemente benötigt, die ein erhöh tes Maß an Daten mit höheren Geschwindigkeiten verarbeiten können und dabei weniger Leistung verbrauchen. Für Speicher anwendungen hoher Geschwindigkeit wurden synchrone DRAMs ent wickelt, die synchron zu einem Systemtaktsignal arbeiten. In jüngerer Zeit wurden speziell sogenannte Doppeldatenra ten(DDR)-Rambus-DRAMs entwickelt, in denen Daten synchron zu sowohl den ansteigenden als auch den fallenden Flanken von Taktsignalen ein- und ausgegeben werden, um höhere Betriebs geschwindigkeiten zu erreichen.The need for integrated circuit memory devices with increased integration densities and speeds general to. In order to meet this need, integ circuit circuit storage components required, which increase Process the greatest amount of data at higher speeds can and use less power. For storage Synchronous DRAMs have been developed for high speed applications winds that work synchronously with a system clock signal. In More recently, so-called double dates have been developed ten (DDR) -Rambus DRAMs, in which data is synchronized to both the rising and falling edges of Clock signals are input and output for higher operating to reach speeds.

In Rambus-DRAMs sind typischerweise zusätzliche Schaltkreise enthalten, die es in herkömmlichen DRAMs nicht gibt, um Be triebsgeschwindigkeiten von 800 MHz oder mehr zu erzielen. Additional circuits are typically included in Rambus DRAMs included, which do not exist in conventional DRAMs to be to achieve driving speeds of 800 MHz or more.

Dementsprechend ist die Chipabmessung eines Rambus-DRAMs im allgemeinen größer als diejenige eines herkömmlichen DRAMs. Beim Entwurf von Rambus-DRAMs sind daher Faktoren wie Chipab messung, Betriebsgeschwindigkeit und Leistungsverbrauch zu berücksichtigen.Accordingly, the chip size of a Rambus DRAM is in the generally larger than that of a conventional DRAM. When designing Rambus DRAMs, there are factors like Chipab measurement, operating speed and power consumption consider.

In Fig. 1 ist ein herkömmliches Rambus-DRAM mit einem ersten und einem zweiten Speicherkernblock dargestellt, die sich ei nen Schnittstellenblock teilen. Der erste Speicherkernblock umfasst zwei Speicherzellenfelder 101, 102, einen Zeilensteu erblock 111 zur Steuerung von Zeilen der Speicherzellenfelder 101, 102, einen Spaltensteuerblock 107 zur Steuerung von Spalten des Speicherzellenfeldes 101 sowie einen Spaltensteu erblock 108 zur Steuerung von Spalten des Speicherzellenfel des 102. Der zweite Speicherkernblock besitzt einen entspre chenden Aufbau mit zwei Speicherzellenfeldern 103, 104, einem Zeilensteuerblock 112 zur Steuerung von Zeilen der Speicher zellenfelder 103, 104, einem Spaltensteuerblock 109 zur Steu erung von Spalten des Speicherzellenfeldes 103 sowie einem Spaltensteuerblock 110 zur Steuerung von Spalten des Spei cherzellenfeldes 104.In Fig. 1, a conventional Rambus DRAM is shown having a first and a second memory core block that share ei NEN interface block. The first memory core block comprises two memory cell arrays 101 , 102 , a row control block 111 for controlling rows of the memory cell arrays 101 , 102 , a column control block 107 for controlling columns of the memory cell array 101 and a column control block 108 for controlling columns of the memory cell array 102 . The second memory core block has a entspre sponding structure with two memory cell arrays 103, 104, a row control block 112 for controlling the rows of the memory cell arrays 103, 104, a column control block 109 to the CONT augmentation of columns of the memory cell array 103 and a column control block 110 for controlling the columns of the SpeI cell area 104 .

Der Schnittstellenblock enthält einen Schnittstellenlogik block 105, der dafür ausgelegt ist, Befehlspakete von Quellen außerhalb des Rambus-DRAMs 100 zu empfangen, die empfangenen Befehle zu interpretieren und Signale zur Steuerung des ers ten und zweiten Speicherkernblocks zu erzeugen. Der Schnitt stellenblock enthält des weiteren einen Pipelineblock 106 zum Senden von Daten zu den Speicherzellenfeldern 101, 102 des ersten Speicherkernblocks und zum Empfangen von Daten von denselben sowie zum Senden von Daten zu den Speicherzellen feldern 103, 104 des zweiten Speicherkernblocks und zum Emp fangen von Daten von denselben. Der Pipelineblock 106 sendet und empfängt Daten zu bzw. von den Speicherzellenfeldern 101 bis 104 unter Verwendung von Pipeline-Methoden. The interface block includes an interface logic block 105 that is configured to receive command packets from sources outside of the Rambus DRAM 100 , interpret the received commands, and generate signals to control the first and second memory core blocks. The interface block further includes a pipeline block 106 for sending data to and receiving data from the memory cell arrays 101 , 102 of the first memory core block and for sending data to the memory cell arrays 103 , 104 of the second memory core block and for receiving data from the same. Pipeline block 106 sends and receives data to and from memory cell arrays 101-104 using pipeline methods.

Fig. 2 zeigt das Speicherzellenfeld 101, den Spaltensteuer block 107, den Schnittstellenlogikblock 105, den Pipeline block 106, den Spaltensteuerblock 109 und das Speicherzellen feld 103 detaillierter. Dabei besitzen die Speicherzellenfel der 102 und 104 sowie die Spaltensteuerblöcke 108 und 110 je weils einen gleichartigen Aufbau. Die Spaltensteuerblöcke 107, 109 beinhalten jeweils einen Spaltendecoder 110a bzw. 109a, einen Schmelzsicherungsbox- und Zufalls- oder Auswahl- Schaltkreisblock 107b bzw. 109b sowie einen Block 107c bzw. 109c mit einem Eingabe/Ausgabe(I/O)-Abtastverstärker und ei nem I/O-Leitungstreiber. Die Schmelzsicherungsboxen der Blö cke 107b und 109b werden zum Reparieren von Spalten des Spei cherzellenfeldes 101 bzw. 103 verwendet. Die Zufalls- oder Auswahl-Schaltkreise der Blöcke 107b und 109b werden zur Steuerung des jeweiligen Spaltendecoders 107a und 109a ver wendet. Wie in Fig. 2 dargestellt, sind die I/O- Abtastverstärker S₁₁ bis S_1n für das Speicherzellenfeld 101 separat in dem Block 107c enthalten, und die I/O- Abtastverstärker S₃₁ bis S_3n sind separat in dem Block 109c enthalten. Analog sind die I/O-Leitungstreiber D₁₁ bis D_1n für das Speicherzellenfeld 101 separat im Block 107c und die I/O- Leitungstreiber D₃₁ bis D_3n separat im Block 109c enthalten. Fig. 2 shows the memory cell field 101 , the column control block 107 , the interface logic block 105 , the pipeline block 106 , the column control block 109 and the memory cell field 103 in more detail. The memory cell arrays 102 and 104 and the column control blocks 108 and 110 each have a similar structure. The column control blocks 107, 109 each include a column decoder 110 a and 109 a, and a random or Schmelzsicherungsbox- selection circuit block 107 b and 109 b and a block 107 c and 109 c with an input / output (I / O ) Sense amplifier and an I / O line driver. The fuse boxes of blocks 107 b and 109 b are used to repair columns of the memory cell field 101 and 103 , respectively. The random or select circuits of blocks 107 b and 109 b are used to control the respective column decoders 107 a and 109 a. As shown in FIG. 2, the I / O sense amplifiers S ₁₁ to S _1n for the memory cell array 101 are separately contained in the block 107 c, and the I / O sense amplifiers S ₃₁ to S _3n are separate in the block 109 c contain. Analogously, the I / O line drivers D ₁₁ to D _1n for the memory cell array 101 are contained separately in block 107c and the I / O line drivers D ₃₁ to D _3n are contained separately in block 109c .

Fig. 3 zeigt den Zeilensteuerblock 111 detaillierter. Wie daraus ersichtlich, enthält der Zeilensteuerblock 111 Zeilen decoder 111a und 111e zum Auswählen von Zeilen in dem jewei ligen Speicherzellenfeld 101, 102. Außerdem enthält der Zei lensteuerblock 111 Zufalls- oder Auswahl- und Iterations- Schaltkreisblöcke 111b und 111d. Die Zufalls- oder Auswahl- Schaltkreise der Blöcke 111b und 111d umfassen Schaltungen, die dazu benutzt werden, auf jeweilige Zeilen der Speicher zellenfelder 101 und 102 zuzugreifen. Die Iterations- Schaltkreise der Blöcke 111b und 111d werden dazu benutzt, das Abtasten des ersten bzw. zweiten Speicherzellenfeldes 101, 102 zu erleichtern. Der Zeilensteuerblock 111 enthält des weiteren eine Schmelzsicherungsbox 111 zum Reparieren von Zeilen der Speicherzellenfelder 101 und 102. Der Zeilensteu erblock 112 besitzt den gleichen Aufbau wie der Zeilensteuer block 111. Fig. 3 shows the row control block 111 in more detail. As can be seen, the row control block includes 111 row decoder 111 a and 111 e for selecting rows in the jewei time memory cell array 101, the 102nd In addition, the line control block 111 contains random or selection and iteration circuit blocks 111 b and 111 d. The random or selection circuits of blocks 111 and 111 b d include circuitry that are used to access cell arrays to respective rows of the memory 101 and 102nd The iteration circuits of blocks 111b and 111d are used to facilitate the scanning of the first and second memory cell arrays 101 , 102, respectively. Row control block 111 further includes a fuse box 111 for repairing rows of memory cell arrays 101 and 102 . The row control block 112 has the same structure as the row control block 111 .

Wie aus Fig. 1 ersichtlich ist, besitzt das herkömmliche Ram bus-DRAM einen Aufbau, bei dem der erste und der zweite Spei cherkernblock vom Schnittstellenlogikblock 105 getrennt sind, was eine erhöhte Chipabmessung bedeuten kann.As is apparent from Fig. 1, the conventional bus-Ram DRAM has a structure in which the first and second SpeI cherkernblock from interface logic block 105 are separated, resulting in increased chip size can mean.

Der Erfindung liegt als technisches Problem die Bereitstel lung eines integrierten Schaltkreisbauelementes der eingangs genannten Art zugrunde, das mit relativ wenig Chipfläche aus kommt.The invention is the technical problem of providing development of an integrated circuit component of the input mentioned type based on that with relatively little chip area is coming.

Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Schaltkreisbauelementes mit den Merkmalen des Anspruchs 1, 5, 8, 19 und 20. Erfindungsgemäß kann bei diesem integrierten Schaltkreisbauelement die Chipfläche re duziert oder konstant gehalten werden, indem verschiedene Schaltkreiskomponenten auf dem Chip geeignet neu angeordnet und/oder von den mehreren Speicherzellenfeldern gemeinsam ge nutzt werden, statt sie den Speicherzellenfeldern einzeln zu zuordnen.The invention solves this problem by providing it an integrated circuit component with the features of claim 1, 5, 8, 19 and 20. According to the invention can this integrated circuit component the chip area right induced or kept constant by different Circuit components suitably rearranged on the chip and / or from the multiple memory cell arrays together are used instead of individually for the memory cell fields assign.

So kann das erfindungsgemäße integrierte Schaltkreisbauele ment ein Paar von Speicherzellenfeldern und einen Pipeline block beinhalten, der von den beiden Speicherzellenfeldern gemeinsam genutzte Abtastverstärker enthält, die über zugehö rige Eingabe/Ausgabe(I/O)-Leitungen angekoppelt sind. Durch Neuanordnung dieser Abtastverstärker aus einem oder mehreren Spaltensteuerblöcken heraus in einen Pipelineblock, wo sie von mehreren Speicherzellenfeldern gemeinsam genutzt werden, kann beispielsweise die Chiplänge in der entsprechenden y- Achsenrichtung reduziert werden. Des weiteren kann der Pipe lineblock I/O-Leitungstreiber enthalten, die von den beiden Speicherzellenfeldern gemeinsam genutzt werden, um die Chip länge in der y-Achsenrichtung weiter zu verringern. Durch die gemeinsame Nutzung sowohl der I/O-Abtastverstärker als auch der I/O-Leitungstreiber kann die Anzahl von in einem Rambus- DRAM benötigten Schaltkreisen um die Hälfte reduziert werden.The integrated circuit component according to the invention can thus ment a pair of memory cell arrays and a pipeline block include that of the two memory cell arrays contains shared sense amplifiers, which over zugehö other input / output (I / O) lines are coupled. By Rearrange these sense amplifiers from one or more Column control blocks out in a pipeline block where they shared by several memory cell fields, can, for example, the chip length in the corresponding y- Axis direction can be reduced. Furthermore, the pipe lineblock I / O line drivers included by the two Memory cell arrays are shared to the chip to further reduce the length in the y-axis direction. Through the sharing both the I / O sense amplifier as well the I / O line driver can be the number of in a Rambus DRAM required circuits can be reduced by half.

In einer weiteren Ausgestaltung der Erfindung kann das integ rierte Schaltkreisspeicherbauelement ein Paar von Speicher zellenfeldern und einen Zeilensteuerblock enthalten, der eine Iterationsschaltung umfasst, die das Abtasten der beiden Speicherzellenfelder erleichtert und von diesen gemeinsam ge nutzt wird. Durch das gemeinsame Benutzen einer Iterations schaltung statt der Zuweisung separater Iterationsschaltungen für jedes jeweilige Speicherzellenfeld kann die Chiplänge in einer x-Achsenrichtung verringert werden, da die gemeinsam genutzte Iterationsschaltung als ein Einzelschichtblock imp lementiert werden kann.In a further embodiment of the invention, the integ Circuit memory device a pair of memory cell fields and a row control block containing a Iteration circuit that includes sampling the two Memory cell fields facilitated and shared by them is used. By sharing an iteration circuit instead of assigning separate iteration circuits for each respective memory cell array, the chip length in an x-axis direction can be reduced because the common iteration circuit used as a single layer block imp can be lemented.

In einer weiteren Ausgestaltung der Erfindung kann das integ rierte Schaltkreisspeicherbauelement ein Paar von Speicher zellenfeldern mit jeweils einem zugeordneten Zeilendecoder und Spaltendecoder beinhalten. Das integrierte Schaltkreis bauelement enthält des weiteren einen Schnittstellenlogik block, der von den Speicherzellenfeldern gemeinsam genutzt wird und ein Paar von Zeilensteuerschaltungen aufweist, die jeweilige Steuersignale zur Steuerung der Zeilendecoder und ein Paar von Spaltensteuerschaltungen zur Erzeugung jeweili ger Steuersignale zur Steuerung der Spaltendecoder enthält. In vorteilhaften Ausgestaltungen enthält der Speicherzellen logikblock Zeilenvordecoder zum Vordecodieren einer empfange nen Zeilenadresse und Zuführen der vordecodierten Zeilenad resse zu den Zeilendecodern, eine Abtaststeuerschaltung zur Erzeugung eines Steuersignals für die Steuerung einer Itera tionsschaltung, die von dem ersten und zweiten Speicherzel lenfeld gemeinsam genutzt wird, und/oder Spaltenvordecoder zum Vordecodieren einer empfangenen Spaltenadresse und Zufüh ren der vordecodierten Spaltenadresse zu den Spaltendecodern.In a further embodiment of the invention, the integ Circuit memory device a pair of memory cell fields each with an assigned row decoder and include column decoders. The integrated circuit The component also contains an interface logic block shared by the memory cell fields and has a pair of row control circuits which respective control signals for controlling the row decoder and a pair of column control circuits for generating each contains control signals for controlling the column decoder. In advantageous configurations, the memory cell contains Logic block row pre-decoder for pre-decoding a receive NEN row address and feeding the pre-decoded row address facing the row decoders, a scan control circuit for Generation of a control signal for the control of an Itera tion circuit by the first and second memory cell lenfeld is shared, and / or column predecoder for pre-decoding and receiving a received column address the pre-decoded column address to the column decoders.

Somit kann die Erfindung dazu genutzt werden, die Chipabmes sung dadurch zu reduzieren, dass Schaltkreiskomponenten, wie I/O-Abtastverstärker, I/O-Leitungstreiber und eine Iterati onsschaltung, von den mehreren Speicherzellenfeldern gemein sam genutzt werden.The invention can thus be used to measure the chip dimensions solution by reducing circuit components such as I / O sense amplifiers, I / O line drivers and an iterati ons circuit, common to the several memory cell fields sam can be used.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu terte herkömmliche Ausführungsbeispiel sind in den Zeichnun gen dargestellt, in denen zeigen:Advantageous embodiments of the Invention as well as that explained above for their better understanding tert conventional embodiment are in the drawings shown in which:

Fig. 1 ein Blockdiagramm eines Funktionsentwurfs eines herkömmlichen Rambus-DRAMs, Fig. 1 is a block diagram of a function of a conventional design Rambus DRAMs,

Fig. 2 ein Blockdiagramm zur detaillierteren Darstellung von Spaltensteuerblöcken und Schnittstellenblöcken in Fig. 1, FIG. 2 shows a block diagram for a more detailed representation of column control blocks and interface blocks in FIG. 1, FIG.

Fig. 3 ein Blockdiagramm zur detaillierteren Darstellung von Zeilensteuerblöcken in Fig. 1, Fig. 3 is a block diagram illustrating in more detail of row control blocks in Fig. 1,

Fig. 4 ein Blockdiagramm eines Funktionsentwurfs eines er findungsgemäßen integrierten Schaltkreisbauelements mit mehreren Speicherzellenfeldern, die sich be triebsunterstützende Schaltkreiskomponenten teilen, Fig. 4 is a block diagram of a function of a design he inventive integrated circuit device having a plurality of memory cell arrays that share be powered support circuit components,

Fig. 5 und 6 Blockdiagramme von Spaltensteuerblöcken in Fig. 4 für alternative erfindungsgemäße Ausführungsfor men, Fig. 5 and 6 are block diagrams of column control blocks in Fig. 4 men for alternative inventive Ausführungsfor,

Fig. 7 ein Blockdiagramm von erfindungsgemäßen Zeilensteu erblöcken in Fig. 4 und Fig. 7 is a block diagram of row control blocks according to the invention in Fig. 4 and

Fig. 8 und 9 Blockschaltbilder verschiedener alternativer er findungsgemäßer Ausführungsformen von I/O-Abtast verstärker- und I/O-Treiberverbindungen. FIGS. 8 and 9 are block diagrams of various alternative embodiments according to the invention he amplifier of I / O scan and I / O driver compounds.

Unter Bezugnahme auf die entsprechenden Zeichnungen werden nachfolgend verschiedene vorteilhafte Ausführungsformen der Erfindung näher erläutert, wobei funktionell gleiche Elemente der Übersichtlichkeit halber jeweils mit demselben Bezugszei chen markiert sind.With reference to the corresponding drawings below various advantageous embodiments of the Invention explained in more detail, with functionally identical elements For the sake of clarity, each with the same reference number Chen are marked.

Fig. 4 veranschaulicht ein erfindungsgemäßes Rambus-DRAM 400, das einen ersten und zweiten Speicherkernblock aufweist, die sich einen Schnittstellenblock teilen. Der erste Speicher kernblock enthält zwei Speicherzellenfelder 401, 402, einen Zeilensteuerblock 411 zur Steuerung von Zeilen der Speicher zellenfelder 401 und 402, einen Spaltensteuerblock 407 zur Steuerung von Spalten des Speicherzellenfeldes 401 sowie ei nen Spaltensteuerblock 408 zur Steuerung von Spalten des Speicherzellenfeldes 402. Der zweite Speicherkernblock be sitzt denselben Aufbau und umfasst zwei Speicherzellenfelder 403, 404, einen Zeilensteuerblock 412 zur Steuerung von Zei len der Speicherzellenfelder 403 und 404, einen Spaltensteu erblock 409 zur Steuerung von Spalten des Speicherzellenfel des 403 sowie einen Spaltensteuerblock 410 zur Steuerung von Spalten des Speicherzellenfeldes 404. FIG. 4 illustrates a Rambus DRAM 400 according to the invention, which has a first and a second memory core block that share an interface block. The first memory core block comprises two memory cell arrays 401, 402, a row control block 411 for controlling the rows of the memory cell arrays 401 and 402, a column control block 407 for controlling the columns of the memory cell array 401 and ei NEN column control block 408 for controlling the columns of the memory cell array 402nd The second memory core block be sitting the same construction and comprises two memory cell arrays 403, 404, a row control block 412 for controlling Zei len of the memory cell arrays 403 and 404, a Spaltensteu erblock 409 for controlling column of Speicherzellenfel of 403 and a column control block 410 for controlling the columns of Memory cell array 404 .

Der Schnittstellenblock enthält einen Schnittstellenlogik block 405, der dafür ausgelegt ist, Befehlspakete von Quellen außerhalb des Rambus-DRAMs 400 zu empfangen, die empfangenen Befehle zu interpretieren und Signale zur Steuerung des ers ten und zweiten Speicherkernblocks zu erzeugen. Der Schnitt stellenblock weist des weiteren einen Pipelineblock 406 auf, der dafür ausgelegt ist, Daten zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks zu senden und von die sen zu empfangen sowie Daten zu den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks zu senden und von diesen zu empfangen. Der Pipelineblock 406 sendet und emp fängt Daten zu bzw. von den Speicherzellenfeldern 401 bis 404 unter Verwendung von Pipeline-Methoden.The interface block includes an interface logic block 405 that is configured to receive command packets from sources outside of the Rambus DRAM 400 , interpret the received commands, and generate signals to control the first and second memory core blocks. The interface block further includes a pipeline block 406 that is configured to send and receive data to and from memory cell arrays 401 , 402 of the first memory core block and to send data to and from memory cell arrays 403 , 404 of the second memory core block to recieve. The pipeline block 406 sends and emp intercepts data to and from the memory cell arrays 401 to 404 using pipeline techniques.

Fig. 5 zeigt detaillierter das Speicherzellenfeld 401, den Spaltensteuerblock 407, den Schnittstellenlogikblock 405, den Pipelineblock 406, den Spaltensteuerblock 409 und das Spei cherzellenfeld 403. Dabei entsprechen sich die Speicherzel lenfelder 402 und 404 sowie die Spaltensteuerblöcke 408 und 410 jeweils in ihrem Aufbau. Die Spaltensteuerblöcke 407 und 409 enthalten Spaltendecoder 407a bzw. 409a und Schmelzsiche rungsboxen 407b bzw. 409b. Im Gegensatz zu den oben erwähnten herkömmlichen Rambus-DRAM-Architekturen enthalten die Spal tensteuerblöcke 407 und 409 keine Zufalls- oder Auswahl- Schaltkreise zur Steuerung der Spaltendecoder 407a und 409a und auch keine I/O-Abtastverstärker oder I/O-Leitungstreiber. Fig. 5 shows in greater detail the memory cell array 401, the column control block 407, the interface logic block 405, the pipeline block 406, the column control block 409 and the storage medium cherzellenfeld 403rd The memory cell fields 402 and 404 and the column control blocks 408 and 410 each correspond in their structure. The column control blocks 407 and 409 contain column decoders 407 a and 409 a and fuse boxes 407 b and 409 b, respectively. In contrast to the conventional Rambus DRAM architectures mentioned above, column control blocks 407 and 409 do not include random or select circuits to control column decoders 407 a and 409 a, and do not include I / O sense amplifiers or I / O line drivers.

Fig. 7 zeigt den Zeilensteuerblock 411 detaillierter. Wie daraus ersichtlich, beinhaltet der Zeilensteuerblock 411 Zei lendecoder 411a und 411d zum Auswählen von Zeilen im jeweili gen Speicherzellenfeld 401, 402. Zudem weist der Zeilensteu erblock 411 einen Iterationsschaltungsblock 411b auf, der da zu verwendet wird, das Abtasten des ersten und zweiten Spei cherzellenfeldes 401, 402 zu erleichtern. Der Zeilensteuer block 411 enthält des weiteren eine Schmelzsicherungsbox 411c zum Reparieren von Zeilen der Speicherzellenfelder 401 und 402. Der Zeilensteuerblock 412 besitzt den gleichen Aufbau wie der Zeilensteuerblock 411. Im Gegensatz zu den oben er wähnten herkömmlichen Rambus-DRAM-Architekturen enthält der Zeilensteuerblock 411 keine separaten Iterationsschaltungen, die mit dem jeweiligen Speicherzellenfeld 401, 402 verknüpft sind. Stattdessen wird der Iterationsschaltungsblock 411b von den beiden Speicherzellenfeldern 401 und 402 gemeinsam ge nutzt. Außerdem sind in dieser erfindungsgemäßen Ausführungs form die zwei Sätze von Zufalls- oder Auswahl-Schaltkreisen, die Teile der Blöcke 111b und 111d beim herkömmlichen Ausfüh rungsbeispiel von Fig. 3 umfassen, nicht im Zeilensteuerblock 411 enthalten. Fig. 7 shows the row control block 411 in more detail. As can be seen, the line control block 411 includes Zei lendecoder 411 a and 411 d for selecting lines in jeweili gen memory cell array 401, the 402nd In addition, the Zeilensteu erblock 411 a Iterationsschaltungsblock 411 b, which is there to be used, the sampling of the first and second SpeI cherzellenfeldes 401 to facilitate 402nd The row control block 411 further contains a fuse box 411 c for repairing rows of the memory cell fields 401 and 402 . Line control block 412 has the same structure as line control block 411 . In contrast to the conventional Rambus DRAM architectures mentioned above, the row control block 411 does not contain any separate iteration circuits which are linked to the respective memory cell array 401 , 402 . Instead, the iteration circuit block 411 b is shared by the two memory cell arrays 401 and 402 . In addition, in this inventive execution form the two sets of random or selection circuits, the parts of the blocks 111 b and 111 d in the conventional exporting approximately example of FIG. 3 comprises, not contained in the row control block 411.

Wie aus Fig. 5 weiter ersichtlich, beinhaltet der Schnitt stellenlogikblock 405 erfindungsgemäß Zufalls- oder Auswahl- Schaltkreise, die in herkömmlichen Rambus-DRAM-Architekturen üblicherweise in den Spaltensteuerblöcken 107 und 109 und/oder den Zeilensteuerblöcken 111 und 112 enthalten sind. As further shown in FIG. 5, the interface logic block 405 according to the invention contains random or selection circuits which are usually contained in conventional Rambus DRAM architectures in the column control blocks 107 and 109 and / or the row control blocks 111 and 112 .

Was Zufalls- oder Auswahl-Schaltkreise betrifft, die sich auf Spaltensteuerung beziehen, beinhaltet der Schnittstellenlo gikblock 405 eine Mehrzahl von Spaltensteuerschaltungen, die jeweilige Steuersignale zur Steuerung der Spaltendecoder 407a und 409a erzeugen. Zudem weist der Schnittstellenlogikblock 405 eine Mehrzahl von Spaltenvordecodern auf, die dafür aus gelegt sind, eine empfangene Spaltenadresse vorzudecodieren und die vordecodierte Spaltenadresse dem jeweiligen Spalten decoder 407a und 409a zuzuführen. Des weiteren enthält der Schnittstellenlogikblock 405 eine Abtastverstärker-Steuer schaltung, die Steuersignale zur Steuerung zur Abtastverstär ker S1 bis Sn im Pipelineblock 406A gemäß den Fig. 5 und 6 während Lese- und Schreibvorgängen erzeugt. Außerdem weist der Schnittstellenlogikblock 405 eine I/O-Leitungstreiber steuerschaltung auf, die Steuersignale zur Steuerung der I/O- Leitungstreiber D1 bis Dn im Pipelineblock 406A von Fig. 5 und/oder zur Steuerung der I/O-Leitungstreiber D₁₁ bis D_1n so wie D₃₁ bis D_3n von Fig. 6 während Lese- und Schreibvorgängen erzeugt.Regarding random or selection circuits related to column control, the Schnittstellenlo includes gikblock 405, a plurality of column control circuits, the respective control signals for controlling the column decoder 407 a and a generate 409th In addition, the interface logic block 405 has a plurality of column predecoders, which are designed to pre-decode a received column address and to supply the predecoded column address to the respective column decoder 407 a and 409 a. Furthermore, the interface logic block 405 contains a sense amplifier control circuit which generates control signals for the control of sense amplifiers S1 to Sn in the pipeline block 406 A according to FIGS. 5 and 6 during read and write operations. In addition, the interface logic block 405 has an I / O line driver control circuit, the control signals for controlling the I / O line drivers D1 to Dn in the pipeline block 406 A of FIG. 5 and / or for controlling the I / O line drivers D ₁₁ to D _1n such as D ₃₁ to D _3n of Fig. 6 generated during read and write operations.

Bezüglich Zufalls- oder Auswahlschaltkreisen, welche die Zei lensteuerung betreffen, enthält der Schnittstellenlogikblock 405 eine Mehrzahl von Zeilensteuerschaltungen, die Steuersig nale zur Steuerung des jeweiligen Zeilendecoders 411a und 411b erzeugen. Zusätzlich enthält der Schnittstellenlogik block 405 mehrere Zeilenvordecoder, die dafür ausgelegt sind, eine empfangene Zeilenadresse vorzudecodieren und die vorde codierte Zeilenadresse dem jeweiligen Zeilendecoder 407a, 40% zuzuführen. Des weiteren enthält der Schnittstellenlo gikblock 405 eine Abtaststeuerschaltung, die ein Steuersignal zur Steuerung der Iterationsschaltung 411b von Fig. 7 er zeugt.Regarding random or selection circuits which relate to the line control, the interface logic block 405 contains a plurality of line control circuits which generate control signals for controlling the respective line decoder 411 a and 411 b. In addition, the interface logic block 405 contains a number of line pre-decoders which are designed to pre-decode a received line address and to supply the pre-coded line address to the respective line decoder 407 a, 40%. Furthermore, the interface logic block 405 contains a sample control circuit which generates a control signal for controlling the iteration circuit 411 b of FIG. 7.

Der in Fig. 5 gezeigte Pipelineblock 406 sendet Daten zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks über die ersten I/O-Leitungen I/O_1i (i = 1, 2, . . . n) und empfängt darüber Daten von diesen, sendet Daten von den Speicherzel lenfeldern 403, 404 des zweiten Speicherkernblocks über die zweiten I/O-Leitungen I/O_3i (i = 1, 2, . . . n) und empfängt darüber Daten von diesen. Der Pipelineblock 406 sendet und empfängt Daten zu und von den Speicherzellenfeldern 401 bis 404 unter Verwendung von Pipeline-Methoden.The pipeline block 406 shown in FIG. 5 sends data to the memory cell fields 401 , 402 of the first memory _core block via the first I / O lines I / O _1i (i = 1, 2, _... N) and receives data _therefrom , sends data from the memory cell fields 403 , 404 of the second memory core block via the second I / O lines I / O _3i (i = 1, 2,... n) and receives data therefrom. Pipeline block 406 sends and receives data to and from memory cell arrays 401-404 using pipeline methods.

Genauer gesagt sind, wie aus den Fig. 4 bis 6 ersichtlich, Pipelineschaltungen P1 bis Pn des Pipelineblocks 406 dafür ausgelegt, während eines Schreibvorgangs über einen nicht ge zeigten I/O-Puffer seriell von Quellen außerhalb des Rambus- DRAMs 400 eingegebene Daten zu empfangen und die empfangenen Daten parallel über die ersten I/O-Leitungen IO_1i zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks oder über die zweiten I/O-Leitungen IO_3i zu den Speicherzel lenfeldern 403, 404 des zweiten Speicherkernblocks zu über tragen. Die Pipelineschaltungen P1 bis Pn des Pipelineblocks 406A sind außerdem dafür ausgelegt, während eines Lesevor gangs parallel von den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks über die ersten I/O-Leitungen IO_1i abgegebene Daten zu empfangen und die empfangenen Daten se riell zu dem I/O-Puffer zu übertragen oder parallel von den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks über die zweiten I/O-Leitungen IO_3i abgegebene Daten zu emp fangen und die empfangenen Daten seriell zu dem I/O-Puffer zu übertragen.More specifically told how to 6 apparent pipeline circuits designed from the Fig. 4 P1 to Pn of the pipeline block 406 for during a write operation indicated by a non ge I / O buffer to receive serially from sources outside the Rambus DRAMs 400 entered data and to transmit the received data in parallel via the first I / O lines IO _1i to the memory cell _fields 401 , 402 of the first memory _core block or via the second I / O lines IO _3i to the memory cell fields 403 , 404 of the second memory core block. The pipeline circuits P1 to Pn of the pipeline block 406 A are also designed to receive data output during a read operation in parallel from the memory cell arrays 401 , 402 of the first memory _core block via the first I / O lines IO _1i and to separate the received data To transmit I / O buffers or to receive data output in parallel from the memory cell fields 403 , 404 of the second memory core block via the second I / O lines IO _3i and to transmit the received data serially to the I / O buffer.

Die I/O-Abtastverstärker des Pipelineblocks 406 tasten wäh rend eines Lesevorgangs Ausgabedaten, die über die ersten I/O-Leitungen IO_i oder die zweiten I/O-Leitungen IO_3i übertra gen werden, ab und verstärken diese und geben die abgetaste ten und verstärkten Daten an die Pipelineschaltungen P1 bis Pn ab. Die I/O-Leitungstreiber des Pipelineblocks 406 empfan gen über die Pipelineschaltungen P1 bis Pn während eines Schreibvorgangs Eingabedaten und geben die empfangenen Einga bedaten an die ersten I/O-Leitungen IO_1i oder die zweiten I/O-Leitungen IO_3i ab. The I / O sense amplifiers of the pipeline block 406 sample and amplify output data, which are transmitted via the first I / O lines IO _i or the second I / O lines IO _3i, during a read operation, and amplify these and give the sampled data and amplified data to pipeline circuits P1 through Pn. The I / O line drivers of the pipeline block 406 receive input data via the pipeline circuits P1 to Pn during a write operation and output the received input data to the first I / O lines IO _1i or the second I / O lines IO _3i .

Die I/O-Abtastverstärker und I/O-Leitungstreiber können er findungsgemäß in mehreren alternativen Weisen aufgebaut sein. Gemäß ersten, unter Fig. 5 fallenden Ausführungsformen teilen sich der erste und der zweite Speicherkernblock die I/O- Abtastverstärker S1 bis Sn und die I/O-Leitungstreiber D1 bis Dn. Speziell sind im Beispiel von Fig. 5 die I/O- Abtastverstärker S1 bis Sn über die ersten I/O-Leitungen IO_1i und Transmissionsgatter W_1i an das Speicherzellenfeld 401 ge koppelt. Die I/O-Leitungstreiber D1 bis Dn sind über die ers ten I/O-Leitungen IO_1i und Transmissionsgatter W_1ix an das Speicherzellenfeld 401 gekoppelt. Analog sind die I/O- Abtastverstärker S1 bis Sn über die zweiten I/O-Leitungen IO_3i und Transmissionsgatter W_3i an das Speicherzellenfeld 403 gekoppelt. Die I/O-Leitungstreiber D1 bis Dn sind über die zweiten I/O-Leitungen IO_3i und Transmissionsgatter W_3ix an das Speicherzellenfeld 403 gekoppelt.According to the invention, the I / O sense amplifier and I / O line drivers can be constructed in several alternative ways. According to first embodiments falling under FIG. 5, the first and the second memory core block share the I / O sense amplifiers S1 to Sn and the I / O line drivers D1 to Dn. Specifically, in the example of FIG. 5, the I / O _{sense amplifiers} S1 to Sn are _coupled to the memory cell _array 401 via the first I / O lines IO _1i and transmission _gates W _1i . The I / O line _drivers D1 to Dn are coupled to the memory cell _array 401 via the first I / O lines IO _1i and transmission _gates W _1ix . Analogously, the I / O sense amplifiers S1 to Sn are coupled to the memory cell array 403 via the second I / O lines IO _3i and transmission gates W _3i . The I / O line _drivers D1 to Dn are coupled to the memory cell _array 403 via the second I / O lines IO _3i and transmission _gates W _3ix .

Bei zweiten, exemplarischen Ausführungsbeispielen, die von Fig. 6 erfasst werden, teilen sich der erste und der zweite Speicherkernblock die I/O-Abtastverstärker S1 bis Sn. Hinge gen teilen sie sich nicht die I/O-Leitungstreiber. Speziell sind die I/O-Abtastverstärker S1 bis Sn von Fig. 6 so ausge legt, wie dies vorstehend unter Bezugnahme auf Fig. 6 erläu tert wurde. Eine erste Mehrzahl von I/O-Leitungstreibern D₁₁ bis D_1n ist mit dem Speicherzellenfeld 401 verknüpft und an dieses über die ersten I/O-Leitungen IO_1i gekoppelt. Analog ist eine zweite Mehrzahl von I/O-Leitungstreibern D₃₁ bis D_3n mit dem Speicherzellenfeld 403 verknüpft und jeweils mit die sem über die zweiten I/O-Leitungen IO_3i gekoppelt.In second exemplary embodiments, which are captured by FIG. 6, the first and the second memory core block share the I / O sense amplifiers S1 to Sn. However, they do not share the I / O line drivers. Specifically, the I / O sense amplifiers S1 to Sn of FIG. 6 are laid out as explained above with reference to FIG. 6. A first plurality of I / O line drivers D ₁₁ to D _1n is associated with the memory cell array 401 and coupled to this via the first I / O lines IO _1i. Analogously, a second plurality of I / O line drivers D ₃₁ to D _{3n are} linked to the memory cell array 403 and each coupled to the same via the second I / O lines IO _3i .

Wie aus den Fig. 5 und 6 ersichtlich, enthalten im Gegensatz zu den oben erwähnten, herkömmlichen Rambus-DRAM-Architek turen die Spaltensteuerblöcke 407 und 409 keine Zufalls- oder Auswahl-Schaltkreise zur Steuerung der Spaltendecoder 407a und 409a und auch keine I/O-Abtastverstärker oder I/O- Leitungstreiber. Stattdessen beinhalten die Spaltensteuerblö cke 407, 409 jeweils einen Spaltendecoder 407a, 409a und eine Schmelzsicherungsbox 407b, 409b. Die Spaltensteuerblöcke 408 und 410 sind ebenso aufgebaut.As can be seen from FIGS. 5 and 6, in contrast to the conventional Rambus DRAM architectures mentioned above, the column control blocks 407 and 409 contain no random or selection circuits for controlling the column decoders 407 a and 409 a and also no I. / O sense amplifier or I / O line driver. Instead, the column control blocks 407 , 409 each contain a column decoder 407 a, 409 a and a fuse box 407 b, 409 b. Column control blocks 408 and 410 are also constructed.

Wie aus Fig. 7 zu erkennen, enthält der Zeilensteuerblock 411 im Gegensatz zu den oben erläuterten herkömmlichen Rambus- DRAM-Architekturen keine separaten Iterationsschaltungen, die mit dem jeweiligen Speicherzellenfeld 401, 402 verknüpft sind. Stattdessen teilen sich die beiden Speicherzellenfelder 401 und 402 den Iterationsschaltungsblock 411b. Außerdem sind in den erfindungsgemäßen Ausführungsformen die zwei Sätze von Zufalls- oder Auswahl-Schaltkreisen, die einen jeweiligen Teil der Blöcke 111b und 111d von Fig. 3 umfassen, nicht im Zeilensteuerblock 411 enthalten. Der Zeilensteuerblock 412 ist in gleicher Weise aufgebaut.As can be seen from FIG. 7, in contrast to the conventional Rambus DRAM architectures explained above, the row control block 411 does not contain any separate iteration circuits which are linked to the respective memory cell array 401 , 402 . Instead, the two memory cell fields 401 and 402 share the iteration circuit block 411 b. In addition, in the embodiments of the present invention, the two sets of random or select circuitry that comprise a respective part of the blocks 111b and 111d of FIG. 3 are not included in the line control block 411 . Line control block 412 is constructed in the same way.

Der Schnittstellenlogikblock 405 beinhaltet erfindungsgemäß Zufalls- oder Auswahl-Schaltungen, die in den herkömmlichen Rambus-DRAM-Architekturen in den Spaltensteuerblöcken 107 bis 110 und/oder den Zeilensteuerblöcken 111 und 112 vorgesehen sind. Wie aus Fig. 3 zu erkennen, verwenden herkömmliche Rambus-DRAM-Architekturen zwei Schichten 111b und 111d, um die Zufalls- oder Auswahl-Schaltungs- und Iterationsschal tungs-Blöcke im Zeilensteuerblock 111 zu implementieren. Im Gegensatz dazu verwenden die erfindungsgemäßen Ausführungs formen, wie aus Fig. 7 zu erkennen, nur einen Einzelschicht- Iterationsschaltungsblock 411b im Zeilensteuerblock 411, da die Iterationsschaltung gemeinsam genutzt wird und die Zu falls- oder Auswahl-Schaltkreise in den Schnittstellenlogik block 405 verlagert sind. Als Resultat hiervon kann die Chip länge in der x-Achsenrichtung reduziert werden.The interface logic block 405 according to the invention contains random or selection circuits which are provided in the conventional Rambus DRAM architectures in the column control blocks 107 to 110 and / or the row control blocks 111 and 112 . As seen from Fig. 3, use conventional Rambus DRAM architectures, two layers 111 b and 111 d, to implement the random or selection circuit and Iterationsschal tung blocks in the row control block 111. In contrast, the embodiments according to the invention, as can be seen from FIG. 7, use only a single-layer iteration circuit block 411 b in the line control block 411 , since the iteration circuit is shared and the random or selection circuits are shifted to the interface logic block 405 . As a result, the chip length in the x-axis direction can be reduced.

Erfindungsgemäß kann der Schnittstellenlogikblock 405 zudem die Spaltensteuerung betreffende Zufalls- oder Auswahl- Schaltkreise enthalten. Wie in Fig. 2 gezeigt, sind diese Zu falls- oder Auswahl-Schaltkreise in herkömmlichen Rambus- DRAM-Architekturen in den Schmelzsicherungsbox- und Zufalls- oder Auswahlschaltungs-Blöcken 107b und 109b des jeweiligen Spaltensteuerblocks 107, 109 vorgesehen. Die vorliegende Er findung kann folglich dafür genutzt werden, zusätzlichen Platz für die Schmelzsicherungsboxen 407b und 409b von Fig. 5 bereitzustellen, um defekte Spalten zu reparieren.In accordance with the invention, interface logic block 405 may also include random or select circuitry related to column control. As shown in Fig. 2, this selection to if-or circuits in conventional Rambus DRAM architectures in the Schmelzsicherungsbox- and random or selection circuit blocks 107 b and 109 b of the respective column control blocks 107, 109 provided. The present invention can thus be used to provide additional space for the fuse boxes 407 b and 409 b of FIG. 5 to repair defective gaps.

Wie oben in Verbindung mit den Fig. 5 und 6 erläutert, können die I/O-Abtastverstärker S1 bis Sn in den Pipelineblöcken 406A und 406B angeordnet sein und von dem ersten und zweiten Speicherkernblock unter Verwendung von Schaltmitteln oder Transmissionsgattern W_1i und W_3i (i = 1, 2, . . . n) gemeinsam ge nutzt werden. Außerdem können die I/O-Leitungstreiber D1 bis Dn in den Pipelineblöcken 406A und 406B angeordnet sein und von dem ersten und zweiten Speicherkernblock unter Verwendung von Schaltmitteln oder Transmissionsgattern W_1ixund W_3ix (i = 1, 2, . . . n) gemeinsam genutzt werden, wie in Fig. 5 gezeigt. Alternativ kann, wie in Fig. 5 gezeigt, eine erste Mehrzahl von I/O-Leitungstreibern D₁₁ bis D_1n mit dem ersten Speicher kernblock und eine zweite Mehrzahl von I/O-Leitungstreibern D_3i bis D_3n mit dem zweiten Speicherkernblock verknüpft sein.As explained above in connection with FIGS. 5 and 6, the I / O sense amplifiers S1 to Sn can be arranged in the pipeline blocks 406 A and 406 B and from the first and second memory core block using switching means or transmission _gates W _1i and W _3i (i = 1, 2,... N) can be used together. In addition, the I / O line drivers D1 to Dn can be arranged in the pipeline blocks 406 A and 406 B and can be separated from the first and second memory core blocks using switching means or transmission _gates W _1ix and W _3ix (i = 1, 2, _... ) are shared, as shown in Fig. 5. Alternatively, as shown in FIG. 5, a first plurality of I / O line drivers D ₁₁ to D _{1n can be} linked to the first memory core block and a second plurality of I / O line drivers D _3i to D _{3n can be} linked to the second memory core block .

Dementsprechend kann gemäß den Ausführungsformen der Erfin dung, wie sie in Fig. 5 illustriert sind, die Anzahl an I/O- Abtastverstärkern und die Anzahl an I/O-Leitungstreibern je weils auf die Hälfte der Anzahl reduziert werden, die typi scherweise in herkömmlichen Rambus-DRAM-Architekturen verwen det wird. Gemäß Ausführungsformen der Erfindung, wie sie in Fig. 6 illustriert sind, kann die Anzahl an I/O-Abtastver stärkern gegenüber herkömmlichen Rambus-DRAM-Architekturen ebenfalls um die Hälfte reduziert sein. Wie gesagt, sind in den herkömmlichen Rambus-DRAM-Architekturen die I/O-Abtast verstärker und I/O-Leitungstreiber gemäß den Fig. 1 und 2 in den Spaltensteuerblöcken 107 bis 110 enthalten. Da in den er findungsgemäßen Ausführungsformen die I/O-Abtastverstärker und I/O-Leitungstreiber im Pipelineblock 406 enthalten sein können, lässt sich die Chiplänge in der y-Achsenrichtung ver ringern. Accordingly, according to the embodiments of the invention as illustrated in FIG. 5, the number of I / O sense amplifiers and the number of I / O line drivers can each be reduced to half the number typically found in conventional ones Rambus DRAM architectures is used. According to embodiments of the invention, as illustrated in FIG. 6, the number of I / O sampling amplifiers can also be reduced by half compared to conventional Rambus DRAM architectures. As said, in the conventional Rambus DRAM architectures, the I / O sense amplifiers and I / O line drivers shown in FIGS. 1 and 2 are included in column control blocks 107 through 110 . In which he inventive embodiments, since the I / O sense amplifier and I / O line drivers in the pipeline block 406 may be present, the chip length can fungibility in the y-axis direction.

Fig. 8 zeigt detaillierter Verbindungen zwischen den I/O- Abtastvertstärkern, I/O-Leitungstreibern und den Pipeline schaltungen von Fig. 5. Erfindungsgemäß können vom ersten und zweiten Speicherkernblock ein I/O-Abtastverstärker Si und I/O-Leitungstreiber Di unter Verwendung von Schaltmitteln oder Transmissionsgattern gemeinsam genutzt werden. Speziell ist ein erstes Paar von I/O-Leitungen IO_1i und IO_1i des ers ten Speicherkernblocks mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W_ia und W_ib verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn ein Blockauswahlsignal BS auf einen hohen Logikpegel, d. h. einen "1"-Logikpegel, gesteuert wird. Ein zweites Paar von I/O-Leitungen IO_3i und IO_3i des zweiten Speicherkernblocks ist mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W_3ia und W_3ib verbunden, die leitend ge schaltet sind, wenn ein invertiertes Blockauswahlsignal BS auf einen hohen Logikpegel, d. h. einen "1"-Logikpegel, ge steuert wird. Fig. 8 shows detailed connections between the I / O sense amplifiers, I / O line drivers and the pipeline circuits of Fig. 5. According to the invention, an I / O sense amplifier Si and I / O line driver Di can be taken from the first and second memory core block Use of switching means or transmission gates can be shared. Specifically, a first pair of I / O lines IO _1i and IO _{1i of} the first memory _core block is connected to the I / O _{sense amplifier} Si via a respective transmission _gate W _ia and W _ib , which are switched on, ie allow transmission if a block selection signal BS is controlled to a high logic level, ie a "1" logic level. A second pair of I / O lines IO _3i and IO _{3i of} the second memory _core block is connected to the I / O _{sense amplifier} Si via a respective transmission _gate W _3ia and W _3ib , which are switched on when an inverted block _{selection signal} BS is on high logic level, ie a "1" logic level, ge is controlled.

Außerdem ist das Paar von I/O-Leitungen IO_1i und IO_1i des ersten Speicherkernblocks mit dem I/O-Leitungstreiber Di über ein jeweiliges Transmissionsgatter W_1ixa und W_1ixb verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn ein Blockauswahlsignal BS auf einen hohen Logikpegel ge steuert wird. Das zweite Paar von I/O-Leitungen IO_3i und IO_3i des zweiten Speicherkernblocks ist mit dem I/O-Leitungs treiber Di über ein jeweiliges Transmissionsgatter W_3ixa und W_3ixb verbunden, die leitend geschaltet sind, wenn ein inver tiertes Blockauswahlsignal BS auf einen hohen Logikpegel ge steuert wird.In addition, the pair of I / O lines IO _1i and IO _{1i of} the first memory _core block is connected to the I / O line _driver Di via a respective transmission _gate W _1ixa and W _1ixb , which are switched on, ie allow transmission when a block _{selection signal} BS is controlled to a high logic level. The second pair of I / O lines IO _3i and IO _{3i of} the second memory core block is connected to the I / O line driver Di via a respective transmission _gate W _3ixa and W _3ixb , which are switched on when an inverted block selection signal BS is on a high logic level is controlled.

Nachfolgend werden exemplarische Lesevorgänge gemäß den in Fig. 8 illustrierten Ausführungsformen der Erfindung erläu tert. Wenn der erste Speicherkernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W_1ia und W_1ib leitend ge schaltet. Dementsprechend können Ausgabedaten vom ersten Speicherkernblock über das erste Paar von I/O-Leitungen IO_1i und IO_1i zum I/O-Abtastverstärker Si übertragen werden, der durch ein Lesefreigabesignal RE aktiviert wird. Wenn der zweite Speicherkernblock ausgewählt ist, d. h. das invertierte Blockauswertesignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W_3ia und W_3ib leitend geschaltet. Dementsprechend können Ausgabedaten vom zweiten Speicherkern block über das zweite Paar von I/O-Leitungen IO_3i und IO_3i zum I/O-Abtastverstärker Si übertragen werden. Der I/O- Abtastverstärker verstärkt die Ausgabedaten und führt sie ei ner Pipelineschaltung Pi zu, die eine Ausgabedaten-Schiebe schaltung P_io enthält. Letztere führt die empfangenen Ausga bedaten D_out über einen I/O-Puffer und einen I/O-Anschluss, die nicht gezeigt sind, Quellen außerhalb des Rambus-DRAMs 400 zu.Exemplary reads according to the embodiments of the invention illustrated in FIG. 8 are explained below. When the first memory _core block is selected, ie the block selection signal BS is controlled to a high logic level, the transmission _gates W _1ia and W _{1ib are switched to be} conductive. Accordingly, output data can be transmitted from the first memory _core block via the first pair of I / O lines IO _1i and IO _1i to the I / O _{sense amplifier} Si, which is activated by a read enable signal RE. If the second memory _core block is selected, ie the inverted block _{evaluation signal} BS is controlled to a high logic level, the transmission _gates W _3ia and W _{3ib are turned on} . Accordingly, output data can be transferred from the second memory core block to the I / O sense amplifier Si via the second pair of I / O lines IO _3i and IO _3i . The I / O sense amplifier amplifies the output data and feeds it to a pipeline circuit Pi which contains an output data shift circuit P _io . The latter supplies the received output data D _out via an I / O buffer and an I / O connection, which are not shown, to sources outside the Rambus DRAM 400 .

Exemplarische Schreibvorgänge gemäß den Ausführungsformen der Erfindung, wie sie in Fig. 8 illustriert sind, funktionieren wie folgt. Wenn der ersten Speicherkernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W_1ixa und W_1ixb leitend ge schaltet. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Pipelineschaltung Pi empfangen werden, die eine Eingabedaten-Schiebeschaltung P_ii enthält. Letztere führt die empfangenen Eingabedaten dem ers ten Speicherkernblock über den I/O-Leitungstreiber Di und das erste Paar von I/O-Leitungen IO_1i und IO_1i zu. Wenn der zwei te Speicherkernblock ausgewählt ist, d. h. das invertierte Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W_3ixa und W_3ixb leitend geschal tet. Dementsprechend können Eingabedaten DIN von Quellen au ßerhalb des Rambus-DRAMs 400 über die Eingabedaten- Schiebeschaltung P_ii empfangen werden und dem zweiten Spei cherkernblock über den I/O-Treiber Di und das zweite Paar von I/O-Leitungen IO_3i und IO_3i zugeführt werden. Exemplary writes in accordance with the embodiments of the invention as illustrated in FIG. 8 function as follows. When the first memory _core block is selected, that is, the block selection signal BS is controlled to a high logic level, the transmission _gates W _1ixa and W _{1ixb are} turned on. Accordingly, input data DIN can be received from sources outside the Rambus DRAM 400 via the pipeline circuit Pi, which includes an input data shift circuit P _ii . The latter feeds the received input data to the first memory core block via the I / O line _driver Di and the first pair of I / O lines IO _1i and IO _1i . If the second memory _core block is selected, ie the inverted block selection signal BS is controlled to a high logic level, the transmission _gates W _3ixa and W _{3ixb are switched to be} conductive. Accordingly, input data DIN can be received from sources outside the Rambus DRAM 400 via the input data shift circuit P _ii and the second memory core block via the I / O driver Di and the second pair of I / O lines IO _3i and IO _3i are fed.

In Fig. 9 sind Verbindungen zwischen den I/O-Abtastver stärkern, den I/O-Leitungstreibern und den Pipelineschaltun gen von Fig. 6 detaillierter dargestellt. Erfindungsgemäß können sich der erste und zweite Speicherkernblock den I/O- Abtastverstärker Si unter Verwendung von Schaltmitteln oder Transmissionsgattern teilen. Speziell ist ein erstes Paar von I/O-Leitungen IO_1i und IO_1i des ersten Speicherkernblocks mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissi onsgatter W_1ia und W_1ib verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird. Ein zweites Paar von I/O-Leitungen IO_3i und IO_3i des zweiten Speicherkernblocks ist mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W_3ia und W_3ib verbunden, die leitend ge schaltet sind, wenn ein invertiertes Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird. Der I/O-Leitungstreiber D_1i ist mit dem ersten Speicherkernblock verknüpft und mit diesem über das erste Paar von I/O-Leitungen IO_1i und IO_1i verbunden. Der I/O-Leitungstreiber D_3i ist mit dem zweiten Speicherkernblock verknüpft und mit diesem über das zweite Paar von I/O-Leitungen IO_3i und IO_3i verbunden. FIG. 9 shows connections between the I / O sampling amplifiers, the I / O line drivers and the pipeline circuits of FIG. 6 in more detail. According to the invention, the first and second memory core blocks can share the I / O sense amplifier Si using switching means or transmission gates. Specifically, a first pair of I / O lines IO _1i and IO _{1i of} the first memory _core block is connected to the I / O sense amplifier Si via a respective transmission gate W _1ia and W _1ib , which are switched on, ie allow transmission if the block selection signal BS is controlled at a high logic level. A second pair of I / O lines IO _3i and IO _{3i of} the second memory _core block is connected to the I / O _{sense amplifier} Si via a respective transmission _gate W _3ia and W _3ib , which are turned on when an inverted block _{selection signal} BS is high Logic level is controlled. The I / O line _driver D _1i is linked to the first memory _{core block} and connected to it via the first pair of I / O lines IO _1i and IO _1i . The I / O line driver D _3i is linked to the second memory core block and connected to it via the second pair of I / O lines IO _3i and IO _3i .

Die Lesevorgänge der durch Fig. 9 illustrierten Ausführungs formen der Erfindung entsprechen denen, wie sie oben zu Fig. 8 erläutert sind. Exemplarische Schreibvorgänge der erfin dungsgemäßen Ausführungsformen, wie sie in Fig. 9 illustriert sind, werden nachfolgend erläutert. Wenn der erste Speicher kernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, ist der I/O-Leitungstreiber D_1i aktiviert. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Pipeline schaltung Pi empfangen werden, die eine Eingabedaten- Schiebeschaltung P_ii enthält. Letztere führt die empfangenen Eingabedaten dem ersten Speicherkernblock über den I/O- Treiber D_1i, der auf ein Schreibfreigabesignal WE anspricht, und das erste Paar von I/O-Leitungen IO_1i und IO_1i zu. Wenn der zweite Speicherkernblock ausgewählt ist, d. h. das inver tierte Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, ist der I/O-Leitungstreiber D_3i aktiviert. Dementspre chend können Eingabedaten DIN von Quellen außerhalb des Ram bus-DRAMs 400 über die Eingabedaten-Schiebeschaltung P_ii emp fangen und dem zweiten Speicherkernblock über den I/O- Leitungstreiber D_3i, der auf das Schreibfreigabesignal WE an spricht, und das zweite Paar von I/O-Leitungen IO_3i und IO_3i zugeführt werden.The reading operations of the embodiment illustrated by FIG. 9 form the invention correspond to those as explained above for FIG. 8. Exemplary write operations of the embodiments according to the invention, as illustrated in FIG. 9, are explained below. When the first memory core block is selected, ie the block selection signal BS is controlled to a high logic level, the I / O line _driver D _{1i is} activated. Accordingly, input data DIN can be received from sources outside the Rambus DRAM 400 via the pipeline circuit Pi, which includes an input data shift circuit P _ii . The latter _feeds the received input data to the first memory _core block via the I / O driver D _1i , which responds to a write _{enable signal} WE, and the first pair of I / O lines IO _1i and IO _1i . When the second memory core block is selected, ie the inverted block selection signal BS is controlled to a high logic level, the I / O line driver D _{3i is} activated. Accordingly, input data DIN from sources outside the Ram bus DRAM 400 can receive via the input data shift circuit P _ii and the second memory core block via the I / O line driver D _3i , which responds to the write enable signal WE, and the second pair of I / O lines IO _3i and IO _{3i are} supplied.

Aus der vorstehenden Beschreibung vorteilhafter Ausführungs formen wird deutlich, dass die Erfindung eine gemeinsame Nut zung von I/O-Abtastverstärkern und/oder I/O-Leitungstreibern durch mehrere Speicherkernblöcke erlaubt. Dadurch lässt sich die Anzahl von I/O-Abtastverstärkern und/oder I/O-Leitungs treibern in einem Rambus-DRAM erfindungsgemäß verringern, was eine Reduzierung der Chiplänge in der y-Achsenrichtung er laubt. Zudem können sich zwei Speicherzellenfelder einen Ein zelschicht-Iterationsschaltungsblock, z. B. den Block 411b von Fig. 7, in einem Zeilensteuerblock teilen, was die Chiplänge in x-Achsenrichtung verringern kann. Schließlich kann zusätz licher Platz in Spaltensteuerblöcken für weitere Schmelzsi cherungsschaltkreise zwecks Reparieren defekter Spalten be reitgestellt werden, indem Zufalls- oder Auswahl-Schalt kreise, die sich auf Spaltensteuerung beziehen, neu angeord net werden, nämlich aus Spaltensteuerblöcken heraus in einen Schnittstellenlogikblock.From the above description of advantageous embodiments, it is clear that the invention allows a common use of I / O sense amplifiers and / or I / O line drivers by several memory core blocks. As a result, the number of I / O sense amplifiers and / or I / O line drivers in a Rambus DRAM can be reduced according to the invention, which allows a reduction in the chip length in the y-axis direction. In addition, two memory cell arrays can form a single-layer iteration circuit block, e.g. B. block 411 b of FIG. 7, in a line control block, which can reduce the chip length in the x-axis direction. Finally, additional space in column control blocks can be provided for additional fuse circuits for repairing defective columns by reordering random or select circuits related to column control, namely from column control blocks into an interface logic block.

Claims

1. Integrated circuit component with

- a first and a second memory cell array ( 401 , 403 ) and
- a pipeline block ( 406 ),

characterized in that

- The pipeline block ( 406 ) contains a plurality of sense amplifiers (S1,..., Sn), which are shared between the first and second memory cell array ( 401 , 403 ) and with these via a plurality of input / output lines ( IO ₁₁ ,..., IO _in ; IO _3i , _... , IO _3n ) are coupled.

2. The integrated circuit device of claim 1, further characterized in that the pipeline block has a plurality of input / output line drivers (D ₁₁ , _... , D _1n ; D _3i , _... D _3n ) that are _different from the first and second memory cell array are shared and are coupled to them via the plurality of input / output lines.

3. Integrated circuit component according to claim 2, further characterized in that the pipeline block has a first and a second plurality of transmission gates (W _ii , _... , W _in ; W _3i , _... , W _3n ), each of which the plurality Pair an input / output line driver with the multiple input / output lines.

4. Integrated circuit component according to claim 1, further characterized in that the pipeline block is a first plurality of input / output line drivers using linked to the first memory cell array and via this the plurality of input / output lines are coupled, and a second plurality of input / output line drivers having linked to the second memory cell array are and with this over the multiple input / output Lines are coupled.

5. Integrated circuit component with

- a first and a second memory cell array ( 401 , 403 ) and
a line control block ( 411 ),

characterized in that

- The row control block has an iteration circuit ( 411 b), which is shared by the first and second memory cell array ( 401 , 402 ) and supports data sampling operations.

6. An integrated circuit device according to claim 5, further characterized by a first and second column control block ( 407 , 408 ) associated with the first and second memory cell arrays, respectively.

7. Integrated circuit component according to claim 5 or 6, further characterized in that the line control block contains the following further elements:

- a first row decoder ( 411 a) for selecting a row in the first memory cell array ( 401 ),
- A second row decoder ( 411 b) for selecting a row in the second memory cell array ( 402 ) and
- A fuse box ( 411 c) for repairing defective rows in the first and second memory cell array.

8. Integrated circuit component with

- A first and second memory cell array, each with a row decoder and a column decoder is linked, and
an interface logic block ( 405 ) that is shared by the two memory cell fields,

characterized in that

- The interface logic block contains a first and a second control circuit for generating control signals for the control of the row decoder and a first and two column control circuit for generating control signals for the control of the column decoder.

9. Integrated circuit component according to claim 8, further characterized by the interface logic block further a first and second line predecoder for pre-decoding a received row address and feeding the pre-decoded line address at the end of each line coder contains.

10. Integrated circuit component according to claim 8 or 9, further characterized by an iteration circuit that shared by the first and second memory cell array is supported and data sampling operations, the cut place logic block a sample control circuit for generation a control signal for controlling the iteration circuit contains.

11. Integrated circuit component according to claim 8 or 9, further characterized by a first iteration circuit to support data sampling operations of the first memory cher cell field and a second iteration circuit for the Un support of data sampling operations of the second memory cell lenfeldes, the interface logic block further first and second sample control circuits for generating egg nes first and second control signals for controlling the contains the first or the second iteration circuit.

12. Integrated circuit component according to one of the An Proverbs 8 to 11, further characterized in that the Interface logic block further a first and two th column predecoder for predecoding a received Column address and for feeding the pre-decoded column address address to the respective column decoder.

13. Integrated circuit component according to one of the An sayings 8 to 12, further characterized by a plurality of sense amplifiers from the first and second memories cell field can be shared and with each one coupled via a plurality of input / output lines are.

14. Integrated circuit component according to claim 13, further characterized by the interface logic block a sense amplifier control circuit for generating Control signals for the control of several sense amplifiers ker contains.

15. Integrated circuit component according to one of the An sayings 8 to 14, further characterized by a plurality of input / output line drivers from the first and second memory cell array can be shared and with each via a plurality of input / output Lines are coupled.

16. Integrated circuit component according to claim 15, further characterized by the interface logic block an input / output line driver control circuit for Generation of control signals for controlling the multiple Includes input / output line drivers.

17. Integrated circuit component according to one of the An sayings 8 to 14, further characterized by a first Plurality of input / output line drivers that are compatible with the first memory cell array linked and with this via a Plurality of input / output lines are coupled, and a second plurality of input / output line drivers, which are linked with the second memory cell array and with the coupled over the plurality of input / output lines are.

18. Integrated circuit component according to claim 17, further characterized by the interface logic block first and second input / output line drivers Control circuit for generating control signals for the Control of the first and the second plurality of inputs be / output line drivers.

19. Integrated circuit component with

a first and a second memory core block, each of which has memory cell arrays and control circuits for controlling the memory cell arrays,
a pipeline block located between the first and second memory core blocks and containing pipeline circuitry for sending data to and receiving data from the first or second memory core block via first or second input / output lines, and
an interface logic block arranged between the first and second memory core block, which receives commands entered from outside in packets, interprets the received commands and generates signals for controlling the first and second memory core blocks,

characterized in that

- Input and output line sense amplifiers and input and output line drivers are shared by the first and second memory core blocks and are arranged in the pipeline block, the input and output line sense receivers during a read from the first or second memory core block via the first or second input Sampling and amplifying output data transmitted to and from the output lines and supplying the sampled and amplified output data to the pipeline circuits and receiving the input and output line drivers during a write operation via the pipeline circuits input data and feeding the received input data to the first or second input and output lines.

20. Integrated circuit component with

a first and a second memory core block, each of which has memory cell arrays and control circuits for controlling the memory cell arrays,
an pipeline block arranged between the first and second memory core blocks, which contains pipeline circuits for sending data to and receiving data from the first or second memory core block via first or second input / output lines, and
an interface logic block arranged between the first and second memory core block, which receives commands entered from outside in packets, interprets the received commands and generates signals for controlling the first and second memory core blocks,

characterized in that

- Input and output line sense amplifiers that sample and amplify output data transmitted from the first or second memory core block during a read operation over the first or second input and output lines and output the sampled and amplified output data to the pipeline circuitry from the first and second memory core block are shared and input and output line drivers that receive input data input during a write operation via the pipeline circuitry and output the received input data to the first or second input and output lines are separately contained in the first and second memory core block, the input and From line scan receiver and the input and output line drivers are arranged in the pipeline block.

21. Integrated circuit component according to claim 19 o the 20, further characterized in that in the interface lenlogikblock Selection circuits for controlling lines decoders and column decoders of the first and second memories core blocks are arranged.

22. Integrated circuit component according to one of the An Proverbs 19 to 21, further characterized in that the Pipeline circuits the serial input data received and the received input data in parallel over the first or second input and output lines to the first th or second memory core block.

23. Integrated circuit component according to one of the An Proverbs 19 to 22, further characterized in that the Pipeline circuits running in parallel from the first or second Memory core block via the first or second input and Output lines received and the output data transmitted Output received output data serially.