DE4226825A1 - Solid state memory with block selection circuit - uses address signals received by AND gate logic to generate signals to select and activate logic blocks - Google Patents
Solid state memory with block selection circuit - uses address signals received by AND gate logic to generate signals to select and activate logic blocksInfo
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf eine Halblei terspeichervorrichtung mit einer Speicherzellen-Blockauswahl funktion und insbesondere auf eine Vorrichtung zum Auswählen von Speicherzellenblöcken mit geringem Stromverbrauch.The present invention relates to a half lead Memory device with a memory cell block selection function and in particular on a device for selection of memory cell blocks with low power consumption.
Ein dynamischer RAM (DRAM) kann in einen Speicherzellen bereich und einen peripheren Schaltkreisbereich unterteilt werden. In einem solchen DRAM beträgt das Verhältnis des Lei stungsverbrauchs des Speicherzellenbereichs zum peripheren Schaltkreisbereich normalerweise 100 zu 30. Die in den Speicherzellen verbrauchte Leistung wird im allgemeinen durch den Schreibvorgang beim Schreiben von Daten in eine Speicher zelle, die von einer verschiedenen Speicherzelle ausgelesen wird, verursacht und durch die Auffrischzyklen und die Anzahl der Speicherzellenblöcke bestimmt. Wenn der Strom abrupt verbraucht wird, kann Stromrauschen erzeugt werden. Daher ist es sehr wichtig, daß der Leistungsverbrauch in einer Spei chervorrichtung mit hoher Geschwindigkeit und hoher Dichte verringert wird.A dynamic RAM (DRAM) can be in a memory cell area and a peripheral circuit area divided will. In such a DRAM, the Lei ratio is Power consumption of the memory cell area to the peripheral Circuit range normally 100 to 30. The in the Power consumed by memory cells is generally determined by the writing process when writing data to a memory cell read from a different memory cell is caused and by the refresh cycles and the number of the memory cell blocks. If the current is abrupt is consumed, current noise can be generated. thats why it is very important that the power consumption in a memory High speed, high density device is reduced.
In Fig. 4A ist die Konfiguration eines bekannten Halb leiterspeicherchips mit einer Blockauswahlfunktion gezeigt, bei vier Hauptblöcke ULA, URA, LLA, LRA jeweils in zweiund dreißig Unterblöcke unterteilt sind. Wie in Fig. 4A gezeigt, treibt die herkömmliche Halbleiterspeichervorrichtung nur eine bestimmte Anzahl von Unterblöcken innerhalb jedes Haupt blocks, um den gesamten Leistungsverbrauch zu verteilen. Zum Beispiel werden die Unterblöcke SB1 und SB17 in dem oberen linken Block ULA; die Unterblöcke SB33 und SB49 in dem oberen rechten Block URA; die Unterblöcke SB65 und SB77 in dem unte ren linken Block; und die Unterblöcke SB96 und SB112 in dem unteren rechten Block LRA ausgewählt.In Fig. 4A, the configuration is of a known semiconductor memory chips with a block selection function shown, are each divided in four main blocks ULA, URA, LLA, LRA in two and thirty sub-blocks. As shown in Fig. 4A, the conventional semiconductor memory device drives only a certain number of sub-blocks within each main block to distribute the total power consumption. For example, sub-blocks SB 1 and SB 17 in the upper left block ULA; the sub-blocks SB 33 and SB 49 in the upper right block URA; the sub-blocks SB 65 and SB 77 in the lower left block; and the sub-blocks SB 96 and SB 112 selected in the lower right block LRA.
Herkömmliche Halbleitervorrichtungen, die die in Fig. 4A gezeigte teilweise Aktivierungstechnologie verwenden, sind in den US-Patenten Nr. 45 28 646 und 45 69 036 offengelegt. In Fig. 4B ist eine weitere herkömmliche Halbleiterspeichervor richtung gezeigt, die in dem US-Patent Nr. 45 28 646 offenge legt ist. In der Zeichnung ist gezeigt, daß die Vorrichtung teilweise durch erste bis vierte Auswahlschaltkreise akti viert wird, die durch ein Auswahlsteuerungssignal kontrol liert werden. Der erste Auswahlschaltkreis steuert selektiv den linken oder rechten Bitleitungs-Vorladungsschaltkreis, um ein Bitleitungspaar entsprechend einem Unterblock des linken oder rechten Speicherzellenfeldes zu aktivieren. Der zweite Auswahlschaltkreis aktiviert einen Leseverstärker, der einer Speicherzelle des ausgewählten Unterblocks entspricht. Der dritte Auswahlschaltkreis aktiviert eine Datenbusleitung, die dem ausgewählten Unterblock entspricht, und der vierte Aus wahlschaltkreis aktiviert einen Eingabe/Ausgabe-Vorladungs schaltkreis, der dem ausgewählten Unterblock entspricht. Durch Antreiben des Bitleitungs-Vorladungsschaltkreises, des Leseverstärkers, der Datenbusleitung und des Eingabe/Ausgabe- Vorladungsschaltkreises, die den Unterblöcken SB1, SB17, SB33, SB49, SB65, SB77, SB96 und SB112 entsprechen, wird das Speicherzellenfeld (das den Unterblöcken des jeweiligen Hauptblocks der Fig. 4 entspricht) teilweise aktiviert.Conventional semiconductor devices using the partial activation technology shown in Fig. 4A are disclosed in U.S. Patent Nos. 4,528,646 and 4,569,036. In Fig. 4B, another conventional Halbleiterspeichervor shown direction which is placed in the US Pat. No. 45 28 646 offenge. In the drawing it is shown that the device is partially activated by first to fourth selection circuits which are controlled by a selection control signal. The first selection circuit selectively controls the left or right bit line precharge circuit to activate a bit line pair corresponding to a sub-block of the left or right memory cell array. The second selection circuit activates a sense amplifier that corresponds to a memory cell of the selected sub-block. The third selection circuit activates a data bus line that corresponds to the selected sub-block, and the fourth selection circuit activates an input / output precharge circuit that corresponds to the selected sub-block. By driving the bit line precharge circuit, the sense amplifier, the data bus line and the input / output precharge circuit, which correspond to the sub-blocks SB 1 , SB 17 , SB 33 , SB 49 , SB 65 , SB 77 , SB 96 and SB 112 , this becomes Memory cell array (which corresponds to the sub-blocks of the respective main block of FIG. 4) is partially activated.
In Fig. 4C ist eine im US-Patent Nr. 45 69 036 offenge legte Halbleiterspeichervorrichtung gezeigt. Diese Vorrich tung unterscheidet sich nur geringfügig von der in Fig. 4B gezeigten Vorrichtung, aber ein von einem Zeilenadresspuffer erzeugtes Signal RSBS (zufällig ausgewähltes Bitsignal) wird an einen Treiberschaltkreis angelegt, und Leseverstärker ent sprechend dem jeweiligen Speicherzellenfeld werden von dem Treiberschaltkreis gesteuert. Es wird festgestellt, daß die Vorrichtung der Fig. 4C ebenfalls eine partielle Aktivie rungsfunktion ähnlich der Vorrichtung der Fig. 4A besitzt.In Fig. 4C, there is shown a lay 45 69 036 offenge in U.S. Patent no. A semiconductor memory device. This device is only slightly different from the device shown in Fig. 4B, but a signal RSBS (randomly selected bit signal) generated by a row address buffer is applied to a driver circuit, and sense amplifiers corresponding to the respective memory cell array are controlled by the driver circuit. It is noted that the device of FIG. 4C also has a partial activation function similar to the device of FIG. 4A.
Die Speichervorrichtung mit der partiellen Aktivierungs funktion hat den Vorteil, das Rauschen durch Verteilen des Gesamtstromverbrauchs des Speicherzellenfeldes zu reduzieren. Jedoch werden in jüngster Zeit wegen der hohen Dichte der Halbleiterspeichervorrichtung ein doppelter Anschluß und eine doppelte Metalleitung für den Spannungsversorgungsanschluß Vcc und/oder den Erdpotentialanschluß Vss verwendet, so daß das Rauschen nicht beträchtlich verringert wird im Vergleich mit einer Vorrichtung, in der der Stromverbrauch der Unter blöcke nicht verteilt ist. Statt dessen ist in dem Fall, in dem die Unterblöcke gleichmäßig verteilt sind, der periphere Schaltkreis zum Steuern der Unterblöcke zusätzlich erforder lich, und die gesamten peripheren Schaltkreise müssen freige geben werden, selbst wenn nur einige der Unterblöcke in jedem Hauptblock aktiviert werden, wie in Fig. 4 gezeigt. Das er höht nicht nur den Leistungsverbrauch sondern auch den Spit zenstrom in den peripheren Schaltkreisen. Solche unerwünsch ten Effekte werden schlimmer, wenn die Chipgröße zunimmt, da die Last der Drähte eines Steuerungsschaltkreises zum Treiben der Unterblöcke normalerweise von der zwischen dem Metall und dem Substrat gebildeten Kapazität beeinflußt wird. Wenn also die Chipgröße der Halbleiterspeichervorrichtung zunimmt, wird der Übertragungsweg für Signale des Steuerungsschaltkreises länger, und die Flächen des Metalls und des Substrats nehmen ebenfalls zu. Das vorstehende Verhältnis kann aus der Glei chung C=A/d verstanden werden, in der A die Fläche des Me talls und des Substrats und d der Abstand zwischen den Dräh ten ist. Außerdem kann aus der verwandten Gleichung i=C(dv/dt) und p=iv verstanden werden, daß der Leistungsver brauch zunimmt.The memory device with the partial activation function has the advantage of reducing the noise by distributing the total current consumption of the memory cell array. However, recently, because of the high density of the semiconductor memory device, a double terminal and a double metal line are used for the power supply terminal Vcc and / or the ground potential terminal Vss, so that the noise is not significantly reduced compared to a device in which the power consumption of the sub blocks is not distributed. Instead, in the case where the sub-blocks are evenly distributed, the peripheral circuit for controlling the sub-blocks is additionally required and the entire peripheral circuits must be released even if only some of the sub-blocks in each main block are activated, as in FIG Fig. 4 shown. This increases not only the power consumption but also the peak current in the peripheral circuits. Such undesirable effects become worse as the chip size increases because the load on the wires of a control circuit for driving the sub-blocks is normally affected by the capacitance formed between the metal and the substrate. Thus, as the chip size of the semiconductor memory device increases, the transmission path for signals of the control circuit becomes longer, and the areas of the metal and the substrate also increase. The above relationship can be understood from the equation C = A / d, in which A is the area of the metal and the substrate and d is the distance between the wires. In addition, it can be understood from the related equation i = C (dv / dt) and p = iv that the power consumption increases.
Es ist demzufolge eine Aufgabe der vorliegenden Erfin dung, eine Halbleiterspeichervorrichtung mit einer Mehrzahl von Unterblöcken zur Verfügung zu stellen, die in der Lage ist, den Leistungsverbrauch der peripheren Schaltkreise wäh rend der Auswahl der Unterblöcke zu reduzieren.It is therefore an object of the present invention a semiconductor device having a plurality of sub-blocks that are able to provide is the power consumption of the peripheral circuits to reduce the selection of sub-blocks.
Diese und weitere Aufgaben werden durch die in den bei gefügten Patentansprüchen definierte Halbleiterspeichervor richtung gelöst.These and other tasks are described in the The attached patent claims defined semiconductor memories direction solved.
Entsprechend einem Gesichtspunkt der vorliegenden Erfin dung wählt eine Halbleiterspeichervorrichtung, die in eine Anzahl von Hauptblöcken unterteilt ist, wobei jeder Haupt block eine Anzahl von Unterblöcken besitzt, einen einzelnen Hauptblock aus und gibt die Unterblöcke des ausgewählten Hauptblocks frei, um den Leistungsverbrauch zu reduzieren. Die in erste bis vierte Hauptblöcke unterteilte Halbleiter speichervorrichtung, wobei jeder Hauptblock eine Mehrzahl von Unterblöcken besitzt, umfaßt eine Blockauswahlvorrichtung zum Auswählen eines der ersten bis vierten Hauptblöcke bei Erhalt der ersten und zweiten Zeilenadressignale, eine erste Boost schaltkreisvorrichtung zum Auswählen der Unterblöcke des er sten Hauptblocks bei Erhalt der jeweiligen komplementären Adressignale der ersten und zweiten Zeilenadressignale, eine zweite Boostschaltkreisvorrichtung zum Auswählen der Unter blöcke des zweiten Hauptblocks bei Erhalt des komplementären Adressignals des ersten Zeilenadressignals und des zweiten Zeilenadressignals, eine dritte Boostschaltkreisvorrichtung zum Auswählen der Unterblöcke des dritten Hauptblocks bei Er halt des ersten Zeilenadressignals und des komplementären Adressignals des zweiten Zeilenadressignals, eine vierte Boostschaltkreisvorrichtung zum Auswählen der Unterblöcke des vierten Hauptblocks bei Erhalt der ersten und zweiten Zei lenadressignale, eine erste Zeilenadress-Vordekodiervorrich tung zum Auswählen von Wortleitungen der Unterblöcke der er sten bis dritten Hauptblöcke bei Erhalt des komplementären Adressignals des zweiten Zeilenadressignals und eine zweite Zeilenadress-Vordekodiervorrichtung zum Auswählen von Wort leitungen der Unterblöcke der zweiten bis vierten Hauptblöcke bei Erhalt des komplementären Adressignals des zweiten Zei lenadressignals.According to one aspect of the present invention dung selects a semiconductor memory device that is integrated into a Number of main blocks is divided, each main block has a number of sub-blocks, a single one Main block and returns the sub-blocks of the selected one Main blocks free to reduce power consumption. The semiconductor divided into first to fourth main blocks memory device, each main block comprising a plurality of Has sub-blocks, includes a block selector for Select one of the first to fourth main blocks upon receipt of the first and second row address signals, a first boost Circuit device for selecting the sub-blocks of the er most main blocks upon receipt of the respective complementary ones Address signals of the first and second row address signals, one second boost circuit device for selecting the sub blocks of the second main block on receipt of the complementary Address signal of the first row address signal and the second Row address signal, a third boost circuit device to select the sub-blocks of the third main block at Er hold the first row address signal and the complementary Address signal of the second row address signal, a fourth Boost circuit device for selecting the sub-blocks of the fourth main block on receipt of the first and second period lenadressignale, a first row address predecoder device for selecting word lines of the sub-blocks of the er most to third main blocks on receipt of the complementary Address signal of the second row address signal and a second Row address predecoder for selecting word lines of the sub-blocks of the second to fourth main blocks upon receipt of the complementary address signal of the second time lenadressignal.
Für ein besseres Verständnis der Erfindung und um zu zeigen, wie dieselbe ausgeführt werden kann, wird nun bei spielhaft auf die beigefügten diagrammatischen Zeichnungen Bezug genommen.For a better understanding of the invention and to show how the same can be done is now at playfully on the attached diagrammatic drawings Referred.
Fig. 1 zeigt ein schematisches Diagramm der Unterblock auswahl nach der vorliegenden Erfindung. Fig. 1 shows a schematic diagram of the sub-block selection according to the present invention.
Fig. 2A zeigt ein Ausführungsbeispiel zur Auswahl eines Hauptblocks nach der vorliegenden Erfindung. Fig. 2A shows an embodiment for selecting a master block according to the present invention.
Die Fig. 2B bis 2E zeigen detaillierte Ansichten der jeweiligen Blockselektoren. FIGS. 2B to 2E are detailed views of the respective Blockselektoren.
Die Fig. 3A und 3B zeigen ein Ausführungsbeispiel ei nes Zeilenadressdekodierers und eines Boosttaktgenerators nach der vorliegenden Erfindung. FIGS. 3A and 3B show an embodiment ei nes Zeilenadressdekodierers and a boost clock generator according to the present invention.
Fig. 4A zeigt ein schematisches Diagramm einer Unter blockauswahl in einer herkömmlichen Halbleiterspeichervor richtung. Fig. 4A shows a schematic diagram of a device in a conventional Halbleiterspeichervor sub-block selection.
Fig. 4B zeigt ein Ausführungsbeispiel der herkömmlichen Speichervorrichtung, die die Unterblöcke wie in Fig. 4A ge zeigt auswählt. FIG. 4B shows an embodiment of the conventional memory device that selects the sub-blocks as shown in FIG. 4A.
Fig. 4C zeigt ein weiteres Ausführungsbeispiel der her kömmlichen Speichervorrichtung, die die Unterblöcke wie in Fig. 4A gezeigt auswählt. FIG. 4C shows another embodiment of the conventional memory device that selects the sub-blocks as shown in FIG. 4A.
In Fig. 1 ist eine Situation gezeigt, bei der der obere linke Hauptblock ULA ausgewählt und dessen Unterblöcke SB1, SB5, SB9, SB13, SB17, SB21, SB25, SB29 aktiviert sind. In Fig. 2A ist ein Ausführungsbeispiel zur Auswahl eines einzel nen Hauptblocks aus den vier Hauptblöcken ULA, URA, LLA, LRA gezeigt. Blockselektoren 31, 32, 33, 34 wählen entsprechende Hauptblöcke unter Verwendung von Zeilen- und Spaltenadressi gnalen RA8-RA12 und CA11-CA12 aus. Es sollte festgestellt wer den, daß die Zeilen und Spaltenadressignale RA8-RA12 und CA11-CA12 (auch wenn in der Zeichnung nicht gezeigt) ihre je weiligen komplementären Adressignale umfassen. Logische Kom binationen der an die jeweiligen Blockselektoren 31 bis 34 angelegten Zeilenadressignale sind im Detail beispielhaft in den Fig. 3B bis 3E gezeigt. In diesem Ausführungsbeispiel werden die vier verschiedenen logischen Kombinationen durch Verwenden der Zeilenadressignale RA10, RA10, RA11, RA11 er halten. In Fig. 1 a situation is shown in which the upper left main block ULA selected and its sub-blocks SB 1, SB 5, SB 9, SB 13, SB 17, SB 21, SB 25, SB 29 engaged. In Fig. 2A, an embodiment is for selecting a single NEN main block of the four main blocks ULA, URA, LLA, LRA shown. Block selectors 31 , 32 , 33 , 34 select corresponding main blocks using row and column addresses RA 8 -RA 12 and CA 11 -CA 12 . It should be determined who the that the row and column address signals RA 8 -RA 12 and CA 11 -CA 12 (even if not shown in the drawing) include their respective complementary address signals. Logical combinations of the row address signals applied to the respective block selectors 31 to 34 are shown in detail by way of example in FIGS . 3B to 3E. In this embodiment, the four different logical combinations are obtained by using the row address signals RA 10 , RA 10 , RA 11 , RA 11 .
Unter Bezugnahme auf Fig. 2B wird festgestellt, daß, wenn die Zeilenadressignale RA10, RA11 im logisch hohen Zu stand sind, die UND-Gatter 31a-31e alle freigegeben sind und daher der obere linke Hauptblock ULA die 32 Unterblöcke (also 25) entsprechend den Zeilen- und Spaltenadressignalen RA8/RA8, RA9/RA9, RA12/RA12, CA11/CA11, CA12/CA12 auswählen kann. Es können nämlich die Ausgangssignale CA12UL, CA11UL, RA12UL, RA9UL und RA8UL der UND-Gatter 31a-31e 32 Unterblock auswahlsignale (also 25) zur Auswahl der 32 Unterblöcke er zeugen. Auf ähnliche Weise wird in Fig. 2C der obere rechte Hauptblock URA durch die Zeilenadressignale RA10, RA11 ausge wählt. Wenn die Zeilenadressignale RA10, RA11 freigegeben sind, werden die 32 Unterblöcke in dem oberen, rechten Haupt block URA entsprechend den Adressignalen CA12/CA12, CA11/CA11, RA12/RA12, RA9/RA9, RA8/RA8 ausgewählt, die an den Eingang der UND-Gatter 32a-32e angelegt werden. In Fig. 2D wird der linke untere Block LLA durch die Zeilenadressignale RA10, RA11 ausgewählt, und der untere rechte Block LRA in Fig. 2 wird durch die Zeilenadressignale RA10, RA11 ausge wählt. Ein solcher Dekodierungsvorgang kann mittels der fol genden Tabelle 1 verstanden werden. Referring to Fig. 2B, it is determined that when the row address signals RA 10, RA 11 are in the logic high on the status, the AND gate 31 a-31 e are all released and therefore the upper left main block ULA the 32 sub-blocks (i.e. 2 5 ) can select according to the row and column address signals RA 8 / RA 8 , RA 9 / RA 9 , RA 12 / RA 12 , CA 11 / CA 11 , CA 12 / CA 12 . It can namely the output signals CA 12 UL, CA 11 UL, RA 12 UL, RA 9 UL and RA 8 UL of the AND gates 31 a- 31 e 32 sub-block selection signals (ie 2 5 ) to select the 32 sub-blocks. Similarly, the upper right main block URA is selected by the row address signals RA 10 , RA 11 in FIG. 2C. If the row address signals RA 10 , RA 11 are enabled, the 32 sub-blocks in the upper right main block URA are corresponding to the address signals CA 12 / CA 12 , CA 11 / CA 11 , RA 12 / RA 12 , RA 9 / RA 9 , RA 8 / RA 8 are selected which are applied to the input of the AND gates 32 a- 32 e. In FIG. 2D, the lower left block LLA is selected by the row address signals RA 10 , RA 11 , and the lower right block LRA in FIG. 2 is selected by the row address signals RA 10 , RA 11 . Such a decoding process can be understood by means of the following table 1.
Es sollte natürlich festgestellt werden, daß die Zei lenadressignale nicht auf die Signale RA10 und RA11 be schränkt sind und daß andere Adressignale zum Dekodieren der Unterblockauswahlsignale verwendet werden können.It should of course be noted that the row address signals are not limited to the RA 10 and RA 11 signals and that other address signals can be used to decode the sub-block select signals.
In Fig. 3A sind Ausführungsbeispiele eines Zeilendeko dierschaltkreises und eines Boostschaltkreises beschrieben, die ausgeführt sind, die Unterblock- und Hauptblockaktivie rung entsprechend der vorliegenden Erfindung durchzuführen.In Fig. 3A, embodiments of a row decoding circuit and a boost circuit are described which are designed to perform the sub-block and main block activation according to the present invention.
Die Hauptblöcke ULA, URA, LLA, LRA umfassen jeweils Boost schaltkreise 41, 42, 43 und 44. Die Wortleitungen der linken Hauptblöcke ULA und LLA und der rechten Hauptblöcke URA und LRA teilen sich jeweils gemeinsame Zeilenadressdekodierer 47 und 48. Die Zeilenadressdekodierer 47 und 48 erhalten jeweils die Ausgabesignale von Zeilenadressvordekodierern 45 und 46. Es sollte festgestellt werden, daß die Adressignale RA0-RA11 komplementäre Signale RA0-RA11 besitzen. Die Boostschalt kreise 41 und 43 umfassen Boosttaktgeneratoren 50 und 51 und implementieren eine NOR-Logik für die eingegebenen Zeilenadr essignale, um die Ausgangssignale davon an einen entsprechen den Hauptblock anzulegen. Die NOR-Gatter 41a, 42a, 43a und 44a, die in den Boostschaltkreisen 41, 42, 43 und 44 umfaßt sind, und die UND-Gatter 45a, 45b, 45c, 46a, 46b und 46c, die in den Zeilenadressvordekodierern 45 und 46 umfaßt sind, die nen zum Dekodieren der Zeilenadressignale, die in einer vor gegebenen logischen Kombination eingegeben sind. Jedoch be stehen in der Praxis die NOR-Gatter 41a, 42a, 43a und 44a je weils aus acht NOR-Gattern, und daher werden acht Ausgangssi gnale von den acht NOR-Gattern als Wortleitungstreibersignale erzeugt. Also kann, da 28=256, jeder Boostschaltkreis einen Unterblock mit zweihundertsechsundfünfzig Wortleitungen kon trollieren oder auswählen. Die entsprechenden Boostschalt kreise kontrollieren nämlich die entsprechenden Unterblöcke. Zur Referenz besitzt im Falle der Speicherzellenfelder der Fig. 4 und 1 ein einzelner Unterblock 512 Kilobits an Speicherkapazität (1 Kilobit=1024 Bits), da der Unterblock 512 Wortleitungen (einschließlich der stummen Wortleitungen) und 1096 Bitleitungen (einschließlich 72 redundanter Bitlei tungen) umfaßt. Dementsprechend besitzt ein einzelner Haupt block 512 K·32=2·2·2·2=16 Megabits, und die Spei chervorrichtung besitzt insgesamt 16 Megabits·4=64 Mega bits an Speicherkapazität. Da außerdem zehn Zeilenadressig nale an die Zeilenadressvordekodierer 45 und 46 angelegt wer den, bildet jeder Zeilenadressvordekodierer 2 10=1024 Zah lenkombinationen.The main blocks ULA, URA, LLA, LRA each include boost circuits 41 , 42 , 43 and 44 . The word lines of the left main blocks ULA and LLA and the right main blocks URA and LRA share common row address decoders 47 and 48 , respectively. Row address decoders 47 and 48 receive the output signals from row address predecoders 45 and 46 , respectively. It should be noted that the address signals RA 0 -RA have 11 complementary signals RA 0 -RA 11th The boost circuits 41 and 43 include boost clock generators 50 and 51 and implement NOR logic for the input row address signals to apply the output signals thereof to a corresponding main block. The NOR gates 41 a, 42 a, 43 a and 44 a, which are included in the boost circuits 41 , 42 , 43 and 44 , and the AND gates 45 a, 45 b, 45 c, 46 a, 46 b and 46 c, which are included in the row address predecoders 45 and 46 , the NEN for decoding the row address signals, which are input in a given logical combination. However, in practice, the NOR gates 41 a, 42 a, 43 a and 44 a each consist of eight NOR gates, and therefore eight output signals are generated by the eight NOR gates as word line driver signals. So, since 2 8 = 256, each boost circuit can control or select a sub-block with two hundred and fifty-six word lines. The corresponding boost circuits control the corresponding sub-blocks. For reference, in the case of the memory cell arrays of FIGS . 4 and 1, a single sub-block has 512 kilobits of memory capacity (1 kilobit = 1024 bits) since the sub-block comprises 512 word lines (including the silent word lines) and 1096 bit lines (including 72 redundant bit lines) . Accordingly, a single main block has 512 K x 32 = 2 x 2 x 2 x 2 = 16 megabits, and the storage device has a total of 16 megabits x 4 = 64 megabits of storage capacity. In addition, since ten row address signals are applied to row address predecoders 45 and 46 , each row address predecoder forms 2 10 = 1024 number combinations.
Als Ergebnis wählt der linke Zeilenadressvordekodierer 45 1024 Wortleitungen aus den entsprechenden Unterblöcken in den linken Hauptblöcken ULA und LLA aus, und der rechte Zei lenadressvordekodierer 46 wählt 1024 Wortleitungen aus den entsprechenden Unterblöcken innerhalb der rechten Hauptblöcke URA und LRA aus. In Fig. 3A ist gezeigt, daß die Zei lenadressdekodierer 47 und 48 jeweils nur bei den linken und rechten Hauptblöcken angeordnet sind. Jedoch sind in der Pra xis 1024 Zeilenadressdekodierer mit der gleichen Struktur wie die Zeilenadressdekodierer 47 und 48 erforderlich. Außerdem erfordern die UND-Gatter 45a/46a, 45b/46b und 45c/46c in den Zeilenadressvordekodierern 45 und 46 in der Praxis jeweils 8, 4 und 4 UND-Gatter. Der Boosttaktgenerator 51 erhält das Zei lenadressignal RA10, das gemeinsam mit der Auswahl der unte ren linken und rechten Hauptblöcke LLA und LRA verbunden ist, um gemeinsam die NOR-Gatter 43a und 44a zu kontrollieren. Das NOR-Gatter 43a dient zur Auswahl der Unterblöcke in dem unte ren linken Hauptblock LLA und das NOR-Gatter 44a dient zur Auswahl der Unterblöcke in dem unteren rechten Hauptblock LRA. Außerdem erhalten die acht NOR-Gatter 43a die Zeilenadr essignale RA0, RA1, RA2 und RA11, wobei das Zeilenadressignal gemeinsam an die acht NOR-Gatter 43a angelegt ist. Die acht NOR-Gatter 44a erhalten die Zeilenadressignale RA0, RA1, RA2 und RA11, wobei das Zeilenadressignal gemeinsam an die acht NOR-Gatter 44a angelegt ist. In der Zwischenzeit erhalten die UND-Gatter 45a, 45b und 45c des linken Zeilenadressvordeko dierers 45 zur Kontrolle des Zeilenadressdekodierers 47, der den linken Hauptblöcken ULA und LLA entspricht, Unterblock dekodierende Zeilenadressignale (RA2, RA3, RA4), (RA5, RA6) und (RA7, RA8), wobei das Zeilenadressignale RA11 gemeinsam an die acht, vier und vier UND-Gatter 45a, 45b und 45c ange legt wird.As a result, the left row address pre-decoder 45 selects 1024 word lines from the corresponding sub-blocks in the left main blocks ULA and LLA, and the right row address pre-decoder 46 selects 1024 word lines from the corresponding sub-blocks within the right main blocks URA and LRA. In Fig. 3A, it is shown that the row address decoders 47 and 48 are arranged only in the left and right main blocks, respectively. However, 1024 row address decoders having the same structure as row address decoders 47 and 48 are required in practice. In addition, the AND gates 45 a / 46 a, 45 b / 46 b and 45 c / 46 c in the row address predecoders 45 and 46 require 8, 4 and 4 AND gates in practice. The boost clock generator 51 receives the row address signal RA 10 , which is connected together with the selection of the lower left and right main blocks LLA and LRA, in order to jointly control the NOR gates 43 a and 44 a. The NOR gate 43 a is used to select the sub-blocks in the lower left main block LLA and the NOR gate 44 a is used to select the sub-blocks in the lower right main block LRA. In addition, the eight NOR gates 43 a receive the row address signals RA 0 , RA 1 , RA 2 and RA 11 , the row address signal being applied jointly to the eight NOR gates 43 a. The eight NOR gates 44 a receive the row address signals RA 0 , RA 1 , RA 2 and RA 11 , the row address signal being applied together to the eight NOR gates 44 a. In the meantime, the AND gates 45 a, 45 b and 45 c of the left row address predecoder 45 to control the row address decoder 47 , which corresponds to the left main blocks ULA and LLA, receive sub-block decoding row address signals (RA 2 , RA 3 , RA 4 ), (RA 5 , RA 6 ) and (RA 7 , RA 8 ), the row address signals RA 11 being applied to the eight, four and four AND gates 45 a, 45 b and 45 c.
In Fig. 3B sind im Detail die Zustände der an die Boost schaltkreise 41, 42, 43 und 44 und an die Zeilenadressvorde kodierer 45 und 46 angelegten Zeilenadressignale gezeigt. Der Boosttaktgenerator 50 zum Kontrollieren der NOR-Gatter 41a und 42a erhält das Zeilenadressignal RA10, das gemeinsam mit der Auswahl der Hauptblöcke ULA und URA verbunden ist. Das NOR-Gatter 41a dient zur Auswahl der Unterblöcke innerhalb des oberen linken Hauptblocks ULA, und das NOR-Gatter 42a dient zur Auswahl der Unterblöcke innerhalb des oberen rech ten Hauptblocks URA. Das NOR-Gatter 41a erhält die Zeilena dressignale RA0, RA1, RA2 und RA11, wobei das Zeilenadressignal RA11 mit der Auswahl des oberen linken Hauptblocks ULA ver bunden ist. Auf ähnliche Weise besteht das NOR-Gatter 41a praktisch aus acht NOR-Gattern, an die das Zeilenadressignal RA11 gemeinsam und weitere drei Zeilenadressignale RA0, RA1 und RA2 mit einer vorgegebenen logischen Kombination angelegt werden. Solche Kombinationen werden auch für die anderen NOR- Gatter 42a, 43a und 44a durchgeführt. Das NOR-Gatter 42a näm lich besteht in der Praxis aus acht NOR-Gattern, und die acht NOR-Gatter erhalten gemeinsam das Adressignal RA11, und drei Unterblockdekodiersignale RA0, RA1, RA2 werden mit einer vor gegebenen logischen Kombination an die acht NOR-Gatter ange legt, um acht logische Kombinations-Signalausgänge zu erzeu gen. Die UND-Gatter 46a, 46b und 46c des rechten Zei lenadressvordekodierers 46 zum Kontrollieren des Zei lenadressdekodierers 48, der den rechten Hauptblöcken URA und LRA entspricht, umfassen jeweils acht, vier und vier UND-Gat ter, die jeweils gemeinsam das Zeilenadressignal RA11 erhal ten, und die Unterblockdekodierzeilenadressignale (RA2, RA3, RA4), (RA5, RA6) und (RA7, RA8) werden jeweils an die UND- Gatter mit einer vorgegebenen logischen Kombination angelegt. Wie aus den vorstehenden Beschreibungen entnommen werden kann, aktiviert eine Halbleiterspeichervorrichtung mit einer Mehrzahl von Unterblöcken entsprechend der vorliegenden Er findung nur die Unterblöcke innerhalb eines einzelnen Haupt blocks, um somit den Leistungsverbrauch zu reduzieren.In Fig. 3B, the states of the row address signals applied to the boost circuits 41 , 42 , 43 and 44 and to the row address encoders 45 and 46 are shown in detail. The boost clock generator 50 for controlling the NOR gates 41 a and 42 a receives the row address signal RA 10 , which is connected together with the selection of the main blocks ULA and URA. The NOR gate 41 a is used to select the sub-blocks within the upper left main block ULA, and the NOR gate 42 a is used to select the sub-blocks within the upper right main block URA. The NOR gate 41 a receives the row dress signals RA 0 , RA 1 , RA 2 and RA 11 , the row address signal RA 11 being connected to the selection of the upper left main block ULA. In a similar way, the NOR gate 41a practically consists of eight NOR gates, to which the row address signal RA 11 together and a further three row address signals RA 0 , RA 1 and RA 2 are applied with a predetermined logical combination. Such combinations are also carried out for the other NOR gates 42 a, 43 a and 44 a. In practice, the NOR gate 42 a consists of eight NOR gates, and the eight NOR gates together receive the address signal RA 11 , and three sub-block decoding signals RA 0 , RA 1 , RA 2 are applied with a given logical combination the eight NOR gates are applied to generate eight logical combination signal outputs. The AND gates 46 a, 46 b and 46 c of the right row address predecoder 46 for controlling the row address decoder 48 , which corresponds to the right main blocks URA and LRA , each include eight, four and four AND gates, each of which collectively receives the row address signal RA 11 , and the sub-block decode row address signals (RA 2 , RA 3 , RA 4 ), (RA 5 , RA 6 ) and (RA 7 , RA 8 ) are applied to the AND gates with a predetermined logical combination. As can be seen from the above descriptions, a semiconductor memory device having a plurality of sub-blocks according to the present invention only activates the sub-blocks within a single main block, so as to reduce the power consumption.
Die vorstehende Beschreibung zeigt nur ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung. Verschiedene Modifikationen sind für den Fachmann offensichtlich, ohne vom Umfang der vorliegenden Erfindung abzuweichen, die lediglich durch die beigefügten Patentansprüche beschränkt ist. Daher dient das gezeigte und beschriebene Ausführungsbeispiel nur zur Illustration und nicht zur Einschränkung.The above description shows only one preferred Embodiment of the present invention. Various Modifications will be apparent to those skilled in the art without Deviate scope of the present invention, the only is limited by the appended claims. Therefore the embodiment shown and described only serves for illustration and not for limitation.
Claims (4)
eine Blockauswahlvorrichtung (31-34) zum Auswählen eines der ersten bis vierten Hauptblöcke bei Erhalt der ersten und zweiten Zeilenadressignale,
eine erste Boostschaltkreisvorrichtung (41) zum Auswäh len der Unterblöcke des ersten Hauptblocks bei Erhalt der je weiligen komplementären Adressignale der ersten und zweiten Zeilenadressignale,
eine zweite Boostschaltkreisvorrichtung (42) zum Auswäh len der Unterblöcke des zweiten Hauptblocks bei Erhalt des komplementären Adressignals des ersten Zeilenadressignals und des zweiten Zeilenadressignals,
eine dritte Boostschaltkreisvorrichtung (43) zum Auswäh len der Unterblöcke des dritten Hauptblocks bei Erhalt des ersten Zeilenadressignals und des komplementären Adressignals des zweiten Zeilenadressignals,
eine vierte Boostschaltkreisvorrichtung (44) zum Auswäh len der Unterblöcke des vierten Hauptblocks bei Erhalt der ersten und zweiten Zeilenadressignale,
eine ersten Zeilenadress-Vordekodiervorrichtung (45) zum Auswählen von Wortleitungen der Unterblöcke der ersten bis dritten Hauptblöcke bei Erhalt des komplementären Adressig nals des zweiten Zeilenadressignals, und
eine zweite Zeilenadress-Vordekodiervorrichtung (46) zum Auswählen von Wortleitungen der Unterblöcke der zweiten bis vierten Hauptblöcke bei Erhalt des komplementären Adressig nals des zweiten Zeilenadressignals.1. A semiconductor memory device divided into first to fourth main blocks (ULA, URA, LLA, LRA), each main block having a plurality of sub-blocks (SB), characterized in that it comprises:
block selection means ( 31-34 ) for selecting one of the first to fourth main blocks upon receipt of the first and second row address signals,
a first boost circuit device ( 41 ) for selecting the sub-blocks of the first main block upon receipt of the respective complementary address signals of the first and second row address signals,
second boost circuit means ( 42 ) for selecting the sub-blocks of the second main block upon receipt of the complementary address signal of the first row address signal and the second row address signal,
a third boost circuit device ( 43 ) for selecting the sub-blocks of the third main block upon receipt of the first row address signal and the complementary address signal of the second row address signal,
fourth boost circuit means ( 44 ) for selecting the sub-blocks of the fourth main block upon receipt of the first and second row address signals,
first row address predecoding means ( 45 ) for selecting word lines of the sub-blocks of the first to third main blocks upon receipt of the complementary address signal of the second row address signal, and
second row address predecode means ( 46 ) for selecting word lines of the sub-blocks of the second through fourth main blocks upon receipt of the complementary address signal of the second row address signal.
eine Blockauswahlvorrichtung (31-34) zum Auswählen einer der Hauptblöcke in Abhängigkeit von Zeilenadressignalen;
eine erste Boostschaltkreisvorrichtung (31) zum Auswäh len der Unterblöcke des ausgewählten Hauptblocks in Abhängig keit von Zeilenadressignalen; und
einen zweiten Boostschaltkreis (32), der geeignet ist in Abhängigkeit von den Zeilenadressignalen gesperrt zu werden.2. A semiconductor memory device divided into a plurality of main blocks (URA, ULA, LRA, LLA), each main block comprising a plurality of sub-blocks (SB), characterized in that it comprises:
block selection means ( 31-34 ) for selecting one of the main blocks in response to row address signals;
first boost circuit means ( 31 ) for selecting the sub-blocks of the selected main block in response to row address signals; and
a second boost circuit ( 32 ) which is suitable to be blocked in dependence on the row address signals.
eine erste Dekodiervorrichtung zum Auswählen von Wort leitungen der Unterblöcke des ausgewählten Hauptblocks in Ab hängigkeit der Zeilenadressignale; und
eine zweite Dekodiervorrichtung, die geeignet ist, in Abhängigkeit von den Zeilenadressignalen gesperrt zu werden.4. A semiconductor memory device according to claim 2, characterized in that it further comprises:
a first decoder for selecting word lines of the sub-blocks of the selected main block in dependence on the row address signals; and
a second decoding device which is suitable for being locked in response to the row address signals.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| R071 | Expiry of right | ||
| R071 | Expiry of right |