DE10035108B4

DE10035108B4 - Non-volatile ferroelectric memory

Info

Publication number: DE10035108B4
Application number: DE10035108A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1999-07-21
Filing date: 2000-07-19
Publication date: 2006-08-17
Anticipated expiration: 2020-07-20
Also published as: KR20010010654A; JP2001057073A; JP4553453B2; KR100335119B1; DE10035108A1

Abstract

Ein nichtflüchtiger ferroelektrischer Speicher mit einer Anzahl von Zellenarrays in einer Matrix ist mit Folgendem versehen: DOLLAR A - einer Anzahl von Pulldown-Leseverstärkern (12_1 und 14_1), die zwischen in vertikaler Richtung angeordneten Zellenarrays so ausgebildet sind, dass sie diesen entsprechen, um eine Pulldown-Verstärkung von Daten in einem entsprechenden Zellenarray auszuführen; und DOLLAR A - einem Pullup-Leseverstärker (13_1), der von einem oberen und einem unteren Zellenarray gemeinsam genutzt wird, um eine selektive Pullup-Verstärkung eines Datenwerts im oberen Zellenarray oder eines solchen im unteren Zellenarray auszuführen. DOLLAR A Bei diesem Speicher ist die Anzahl von Zellenarrays senkrecht angeordnet und die Struktur der Zwischenzellenarrays angeordneten Leseverstärker ist in eine solche mit einem Pulldown-Leseverstärker und einem Pullup-Leseverstärker unterteilt, wobei der Pullup-Leseverstärker aufeinanderfolgend von einem oberen Zellenarray und einem unteren Zellenarray gemeinsam genutzt wird. Dadurch ist die Layoutfläche wirkungsvoll verringerbar und es ist für Stabilität bei der Verstärkung gesorgt.A non-volatile ferroelectric memory having a number of cell arrays in a matrix is provided with: DOLLAR A - a number of pull-down sense amplifiers (12_1 and 14_1) formed between vertically aligned cell arrays to correspond to one another Perform pulldown amplification of data in a corresponding cell array; and DOLLAR A - a pullup sense amplifier (13_1) shared by upper and lower cell arrays to perform selective pullup amplification of a data value in the upper cell array or one in the lower cell array. DOLLAR A In this memory, the number of cell arrays is arranged vertically and the structure of the intercell array arrayed sense amplifiers is divided into one with a pull-down sense amplifier and a pull-up sense amplifier, the pull-up sense amplifier being common to one another from an upper cell array and a lower cell array is being used. As a result, the layout surface is effectively reduced and it provides stability in the reinforcement.

Description

Die Erfindung betrifft einen nichtflüchtigen ferroelektrischen Speicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher, bei dem das Layout durch gemeinsame Nutzung eines Leseverstärkers wirkungsvoll verkleinerbar ist.The The invention relates to a non-volatile ferroelectric Memory, more specifically a non-volatile ferroelectric memory, where the layout by sharing a sense amplifier effectively is reducible.

Ein nichtflüchtiger ferroelektrischer Speicher, nämlich ein ferroelektrischer Direktzugriffsspeicher (FRAM) verfügt im Allgemeinen über eine Datenverarbeitungsgeschwindigkeit, die so hoch wie die eines dynamischen Direktzugriffsspeichers (DRAM) ist, und er hält Daten selbst dann aufrecht, wenn die Spannung abgeschaltet ist. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher als Speicher der nächsten Generation viel Aufmerksamkeit auf sich gezogen.One nonvolatile ferroelectric memory, namely a ferroelectric random access memory (FRAM) generally has a Data processing speed as high as that of a dynamic one Random access memory (DRAM), and it maintains data even then when the voltage is switched off. For this reason, have non-volatile ferroelectric Memory as memory of the next Generation attracted much attention.

FRAMs und DRAMs sind Speicher mit beinahe gleichen Strukturen, und sie enthalten einen ferroelektrischen Kondensator mit der Eigenschaft hoher Restpolarisation. Dies ermöglicht es, dass Daten selbst dann nicht gelöscht werden, wenn ein elektrisches Feld weggenommen wird.FRAM and DRAMs are memories with almost identical structures, and they contain a ferroelectric capacitor with the property high residual polarization. this makes possible it does not erase data even if an electrical Field is taken away.

1 zeigt die Hystereseschleife eines üblichen Ferroelektrikums. Wie es in 1 dargestellt ist, bleiben Daten, die durch die durch ein elektrisches Feld induzierte Polarisation gespeichert wurden, selbst beim Wegnehmen des elektrischen Felds in gewissem Ausmaß (Zustände d und a) wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation) ohne Löschung erhalten. 1 shows the hysteresis loop of a conventional ferroelectric. As it is in 1 is shown, data stored by the electric field induced polarization is retained even when the electric field is removed to some extent (states d and a) because of the presence of residual polarization (or spontaneous polarization) without erasure.

Dieser Effekt lässt sich dadurch als Speicherzelle eines Speichers verwenden, dass die Zustände d und a den logischen Werten 1 bzw. 0 gleichgesetzt werden.This Leaves effect thereby using as a memory cell of a memory that the conditions d and a are equated to the logical values 1 and 0, respectively.

Wenn nachfolgend der Kürze halber von einem Speicher die Rede ist, ist darunter ein nichtflüchtiger ferroelektrischer Speicher zu verstehen.If below for brevity Half of a memory is mentioned, including a non-volatile to understand ferroelectric memory.

Nun wird ein bekannter Speicher unter Bezugnahme auf die beigefügten 2 und 6 beschrieben. 2 zeigt eine Einheitszelle dieses Speichers.Now, a known memory with reference to the attached 2 and 6 described. 2 shows a unit cell of this memory.

Wie es in 2 dargestellt ist, beinhaltet der bekannte Speicher eine in einer Richtung ausgebildete Bitleitung B/L; eine die Bitleitung schneidende Wortleitung W/L; eine in der Richtung der Wortleitung verlaufende und von dieser beabstandete Plattenleitung P/L; einen Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1, dessen erster Anschluss mit dem Drain des Transistors T1 verbunden ist und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.As it is in 2 1, the known memory includes a unidirectional bit line B / L; a word line W / L intersecting the bit line; a plate line P / L extending in the direction of the word line and spaced therefrom; a transistor T1 whose gate is connected to the word line and whose source is connected to the bit line; and a ferroelectric capacitor FC1 whose first terminal is connected to the drain of the transistor T1 and whose second terminal is connected to the plate line P / L.

Nachfolgend wird ein Daten-Eingabe/Ausgabe-Vorgang bei diesem bekannten Speicher beschrieben.following becomes a data input / output operation in this known memory described.

3a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs im Schreibmodus dieses Speichers, und 3b ist ein entsprechendes Diagramm für den Lesemodus. 3a FIG. 11 is a timing chart illustrating operation in the write mode of this memory, and FIG 3b is a corresponding diagram for the read mode.

Im Schreibmodus wird ein von außen angelegtes Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert. Dabei startet der Schreibmodus, wenn gleichzeitig ein Schreibfreigabesignal WEBpad vom hohen in den niedrigen Zustand angelegt wird.in the Write mode becomes external applied chip enable signal CSBpad from high to low State activated. This will start the write mode if at the same time a write enable signal WEBpad from high to low state is created.

Anschließend wird, wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an eine entsprechende Wortleitung angelegter Impuls vom niedrigen in den hohen Zustand überführt, wodurch eine Zelle ausgewählt wird.Subsequently, when an address decoding operation starts in the write mode, on a corresponding word line applied pulse from the low in transferred to the high state, creating a Cell selected becomes.

An eine entsprechende Plattenleitung werden in einer Periode, in der die Wortleitung auf hohem Zustand gehalten wird, ein hohes Signal in einer bestimmten Periode und ein niedriges Signal in einer bestimmten Periode sequenziell angelegt.At a corresponding plate line will be in a period in the the word line is held high, a high signal in a certain period and a low signal in a certain period Period created sequentially.

Um den logischen Wert 1 oder 0 in die ausgewählte Zelle zu schreiben, wird ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes oder niedriges Signal an eine entsprechende Bitleitung angelegt. Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt, und in den ferroelektrischen Kondensator wird der logische Wert 1 eingeschrieben, wenn das an die Plattenleitung angelegte Signal in einer Periode niedrig ist, in der das an die Wortleitung angelegte Signal hoch ist.Around to write the logical value 1 or 0 into the selected cell becomes a high synchronized with the write enable signal WEBpad or low signal is applied to a corresponding bit line. In other words, a high signal is applied to the bit line, and in the ferroelectric capacitor becomes the logical value 1 is written when the signal applied to the plate line is low in a period in which the applied to the word line Signal is high.

Wenn ein niedriges Signal an die Bitleitung angelegt wird, wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn dabei das an die Plattenleitung angelegte Signal hoch ist.If a low signal is applied to the bit line becomes the logical one Value 0 inscribed in the ferroelectric capacitor when while the signal applied to the plate line signal is high.

Nun wird ein Lesevorgang für den in eine durch den obigen Vorgang im Schreibmodus eingespeicherten Datenwert beschrieben.Now will be a read for the one stored in a write mode by the above operation Data value described.

Wenn das von außen zugeführte Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitleitungen durch ein Ausgleichssignal dieselbe niedrige Spannung, bevor eine entsprechende Wortleitung ausgewählt wird.If that from the outside supplied Chip enable signal CSBpad activated from high to low state , all bitlines receive the same through a balance signal low voltage before a corresponding word line is selected.

Dann wird die jeweilige Bitleitung inaktiv und es erfolgt eine Adressendecodierung. In einer entsprechenden Wortleitung wird mittels der decodierten Adresse ein niedriges Signal in ein hohes Signal überführt, wodurch die entsprechende Zelle ausgewählt wird.Then the respective bit line becomes inactive and there is an address decoding. In an ent speaking word line is converted by means of the decoded address, a low signal in a high signal, whereby the corresponding cell is selected.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um den in der Zelle gespeicherten, dem logischen Wert 1 entsprechenden Datenwert zu zerstören.At the plate line of the selected A high signal is applied to the cell to store the information stored in the cell. destroy the logical value of 1 corresponding data value.

Wenn in der ferroelektrischen Zelle der logische Wert 0 gespeichert ist, wird der entsprechende Datenwert nicht zerstört.If the logic value 0 is stored in the ferroelectric cell, the corresponding data value is not destroyed.

Der zerstörte Datenwert und der nicht zerstörte Datenwert werden wegen des oben genannten Prinzips auf Grundlage der Hystereseschleife als verschiedene Werte ausgegeben, so dass ein Leseverstärker den logischen Wert 1 oder 0 erfasst.Of the destroyed Data value and the undamaged Data value is based on the above principle the hysteresis loop is output as different values, so that a sense amplifier Logical value 1 or 0 recorded.

Anders gesagt, wird, wenn der Datenwert zerstört ist, der Zustand d in den Zustand f überführt, wie es durch die Hystereseschleife in 1 dargestellt ist. Wenn der Datenwert nicht zerstört ist, wird der Zustand a in den Zustand f überführt. Demgemäß wird dann, wenn der Datenwert zerstört ist, der logische Wert 1 ausgegeben, wenn der Leseverstärker nach dem Verstreichen einer bestimmten Zeit aktiviert wird, während im Fall eines nicht zerstörten Datenwerts der logische Wert 0 ausgegeben wird.In other words, when the data value is destroyed, the state d is transferred to the state f as represented by the hysteresis loop in FIG 1 is shown. If the data value is not destroyed, the state a is transferred to the state f. Accordingly, when the data is destroyed, the logical value 1 is output when the sense amplifier is activated after a lapse of a certain time, while in the case of an undamaged data, the logic value 0 is output.

Wie oben genannt, wird, nachdem der Leserverstärker einen Datenwert ausgegeben hat, die Plattenleitung vom hohen Zustand in den niedrigen Zustand deaktiviert, während ein hohes Signal an die entsprechende Wortleitung angelegt wird, um den ursprünglichen Datenwert wiederherzustellen.As above, after the reader amplifier outputs a data value has, the plate line from the high state to the low state disabled while a high signal is applied to the corresponding word line, around the original one Restore data value.

4 ist ein Blockdiagramm des bekannten Speichers. 4 is a block diagram of the known memory.

Wie es in 4 dargestellt ist, beinhaltet der bekannte Speicher ein Hauptzellenarray 41; ein Bezugszellenarray 42, das dem unteren Teil des Hauptzellenarrays 41 zugeordnet ist; einen Wortleitungstreiber 43, der auf einer Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal an das Hauptzellenarray 41 und das Bezugszellenarray 42 zu legen; und einen Leseverstärker 44, der im unteren Teil des Bezugszellenarrays 42 ausgebildet ist.As it is in 4 is shown, the known memory includes a main cell array 41 ; a reference cell array 42 that is the lower part of the main cell array 41 assigned; a wordline driver 43 formed on one side of the main cell array to supply a drive signal to the main cell array 41 and the reference cell array 42 to lay down; and a sense amplifier 44 in the lower part of the reference cell array 42 is trained.

Der Wortleitungstreiber 43 legt das Ansteuerungssignal an eine Hauptwortleitung des Hauptzellenarrays 41 und eine Bezugswortleitung des Bezugszellenarrays 42 an.The wordline driver 43 sets the drive signal to a main word line of the main cell array 41 and a reference word line of the reference cell array 42 at.

Der Leseverstärker 44 verfügt über eine Anzahl einzelner Leseverstärker, und er verstärkt Signale einer Bitleitung und einer inversen Bitleitung.The sense amplifier 44 has a number of individual sense amplifiers, and it amplifies signals of a bit line and an inverse bit line.

Nun wird die Funktion dieses Speichers unter Bezugnahme auf 5 beschrieben, die eine detaillierte Teilansicht zu 4 ist. Wie es aus der Zeichnung erkennbar ist, verfügt das Hauptzellenarray auf dieselbe Weise wie ein DRAM über eine Struktur mit gefalteter Bitleitung.Now, the function of this memory will be explained with reference to FIG 5 described a detailed partial view too 4 is. As can be seen from the drawing, the main cell array has a folded bit line structure in the same way as a DRAM.

Auch das Bezugszellenarray 42 verfügt über eine Struktur mit gefalteter Bitleitung, und es enthält eine Bezugszellen-Wortleitung und eine Bezugszellen-Plattenleitung in Paaren. Die Bezugszellen-Wortleitung und die Bezugszellen-Plattenleitung als RWL_1 und RPL_1 bzw. RWL_2 und RPL_2 bezeichnet.Also the reference cell array 42 has a folded bit line structure, and includes a reference cell word line and a reference cell plate line in pairs. The reference cell word line and the reference cell plate line are designated as RWL_1 and RPL_1 and RWL_2 and RPL_2, respectively.

Wenn die Hauptzellen-Wortleitung MWL_N – 1 und die Hauptzellen-Plattenleitung MPL_N – 1 aktiviert werden, werden die Bezugszellen-Wortleitung RWL_1 und die Bezugszellen-Plattenleitung RPL_1 aktiviert. Daher wird der Datenwert in einer Hauptzelle auf die Bitleitung B/L geladen, und ein Datenwert in einer Bezugszelle wird auf die inverse Bitleitung BB/L geladen.If the main cell word line MWL_N-1 and the main cell plate line MPL_N - 1 are activated, the reference cell word line RWL_1 and the reference cell plate line RPL_1 is activated. Therefore, the Data value in a main cell loaded on the bit line B / L, and a data value in a reference cell is applied to the inverse bit line BB / L loaded.

Wenn die Hauptzellen-Wortleitung MWL_N und die Hauptzellen-Plattenleitung MPL_N aktiviert werden, werden die Bezugszellen-Wortleitung RWL_2 und die Bezugszellen-Plattenleitung RPL_2 aktiviert. Daher wird der Datenwert in einer Hauptzelle auf die inverse Bitleitung BB/L geladen, und der Datenwert in einer Bezugszelle wird auf die Bitleitung B/L geladen.If the main cell word line MWL_N and the main cell plate line MPL_N are activated, the reference cell word line RWL_2 and the reference cell plate line RPL_2 is activated. Therefore, the Data value in a main cell loaded on the inverse bit line BB / L, and the data in a reference cell becomes bit line B / L loaded.

6 ist eine detaillierte Detailansicht zu 4, und sie zeigt einen der mehreren Einzelleseverstärker, die den Leseverstärker aufbauen. 6 is a detailed detailed view too 4 , and it shows one of the several single read amplifiers that build the sense amplifier.

Wie es in 6 dargestellt ist, verfügt der bekannte Leseverstärker über die Struktur eines solchen vom Latchtyp.As it is in 6 is shown, the known sense amplifier on the structure of such a latency.

Anders gesagt, beinhaltet der Leserverstärker zwei PMOS-Transistoren und zwei NMOS-Transistoren, die jeweils über Inverterstruktur vom Latchtyp verfügen. Ein erster PMOS-Transistor MP1 und ein zweiter PMOS-Transistor MP2 sind einander zugewandt. Der Ausgangsanschluss des ersten PMOS-Transistors MP1 ist mit dem Gate des zweiten PMOS-Transistors MP2 verbunden, und der Ausgangsanschluss dieses zweiten PMOS-Transistors MP2 ist mit dem Gate des ersten NMOS-Transistors MP1 verbunden.Different said reader amplifier includes two PMOS transistors and two NMOS transistors, each having a latency type inverter structure feature. A first PMOS transistor MP1 and a second PMOS transistor MP2 face each other. The output terminal of the first PMOS transistor MP1 is connected to the Gate of the second PMOS transistor MP2, and the output terminal This second PMOS transistor MP2 is connected to the gate of the first NMOS transistor MP1 connected.

An die Eingangsanschlüsse des ersten und zweiten PMOS-Transistors MP1 und MP2 wird ein Signal SAP gemeinsam angelegt. Dieses Signal SAP ist ein aktives Signal, das den ersten und zweiten PMOS-Transistor MP1 und MP2 aktiviert.At the input terminals of the first and second PMOS transistors MP1 and MP2 becomes a signal SAP created together. This signal SAP is an active signal which activates the first and second PMOS transistors MP1 and MP2.

Der erste NMOS-Transistor MN1 ist mit dem Ausgangsanschluss des ersten PMOS-Transistors MP1 in Reihe geschaltet, während de zweite NMOS-Transistor MN2 mit dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 in Reihe geschaltet ist.The first NMOS transistor MN1 is connected to the Output terminal of the first PMOS transistor MP1 connected in series, while the second NMOS transistor MN2 is connected in series with the output terminal of the second NMOS transistor MN2.

Der Ausgangsanschluss des zweiten NMOS-Transistors MN2 ist mit dem Gate des ersten NMOS-Transistors MN1 verbunden, während der Ausgangsanschluss dieses ersten NMOS-Transistors MN1 mit dem Gate des zweiten NMOS-Transistors MN2 verbunden ist.Of the Output terminal of the second NMOS transistor MN2 is connected to the gate of the first NMOS transistor MN1 while the output terminal this first NMOS transistor MN1 to the gate of the second NMOS transistor MN2 is connected.

An die Eingangsanschlüsse des ersten und zweiten NMOS-Transistors MN1 und MN2 wird ein Signal SAN gemeinsam angelegt. Dieses Signal SAN ist ein aktives Signal, das den ersten und zweiten NMOS-Transistor MN1 und MN2 aktiviert.At the input terminals of the first and second NMOS transistors MN1 and MN2 becomes a signal SAN created together. This signal SAN is an active signal activating the first and second NMOS transistors MN1 and MN2.

Die Ausgangsanschlüsse des ersten PMOS-Transistors MP1 und des ersten NMOS-Transistors MN1 sind gemeinsam mit der Bitleitung B_N verbunden, während die Ausgangsanschlüsse des zweiten PMOS-Transistors MP2 und des zweiten NMOS-Transis tors MN2 mit der nächsten Bitleitung B_N + 1 verbunden sind.The output terminals of the first PMOS transistor MP1 and the first NMOS transistor MN1 are commonly connected to bit line B_N, while the output terminals of the second PMOS transistor MP2 and the second NMOS Transis sector MN2 with the next Bit line B_N + 1 are connected.

Das Ausgangssignal des Leseverstärkers wird auf die Bitleitungen B_N und B_N + 1 gegeben, um in die Hauptzelle bzw. die Bezugszelle eingegeben und ausgegeben zu werden, wodurch Eingabe/Ausgabe-Vorgänge in die Hauptzelle und die Bezugszelle ermöglicht sind.The Output signal of the sense amplifier is given to the bitlines B_N and B_N + 1 to enter the main cell or the reference cell to be input and output, whereby Input / output operations into the main cell and the reference cell are enabled.

Das Signal SAP, das Signal SAN sowie die Signale B_N und B_N + 1 werden alle für eine Vorabladeperiode, in der der Leseverstärker inaktiv ist, auf 1/2 Vcc gehalten. Andererseits wird das Signal SAP auf den hohen Pegel gezogen und das Signal SAN wird auf den niedrigen Pegel gezogen.The Signal SAP, the signal SAN as well as the signals B_N and B_N + 1 all for a precharge period in which the sense amplifier is inactive, to 1/2 Vcc held. On the other hand, the signal SAP is pulled high and the signal SAN is pulled low.

7 zeigt ein System zum Wahrnehmen von Signalen aus einem oberen Zellenarray und einem unteren Zellenarray unter Verwendung des bekannten Leseverstärkers. 7 shows a system for detecting signals from an upper cell array and a lower cell array using the known sense amplifier.

Die Bezugszahl 41a bezeichnet das obere Zellenarray, und 41b bezeichnet das untere Zellenarray. Um Daten im oberen Zellenarray zu erfassen, wird ein Steuersignal TSEL auf den hohen Pegel überführt, und ein anderes Steuersignal BSEL wird auf den niedrigen Pegel überführt. Demgemäß wird der Pfad zwischen dem unteren Zellenarray und dem Leseverstärker gesperrt während der Pfad zwischen dem oberen Zellenarray und dem Leseverstärker geöffnet wird. Dann erfasst der Leseverstärker das Signal auf der Bitleitung und der inversen Bitleitung im oberen Zellenarray.The reference number 41a denotes the upper cell array, and 41b denotes the lower cell array. In order to detect data in the upper cell array, a control signal TSEL is transferred to the high level, and another control signal BSEL is transferred to the low level. Accordingly, the path between the lower cell array and the sense amplifier is disabled while the path between the upper cell array and the sense amplifier is opened. Then, the sense amplifier detects the signal on the bit line and the inverse bit line in the upper cell array.

Andererseits wird zum Erfassen von Daten im unteren Zellenarray ein Steuersignal TSEL auf den niedrigen Pegel überführt, und ein anderes Steuersignal BSEL wird auf den hohen Pegel überführt. Demgemäß wird der Pfad zwischen dem oberen Zellenarray und dem Leseverstärker gesperrt und der Pfad zwischen dem unteren Zellenarray und dem Leseverstärker wird geöffnet. Der Leseverstärker erfasst das Signal auf der Bitleitung und der inversen Bitleitung des unteren Zellenarrays.on the other hand For detecting data in the lower cell array, a control signal is generated TSEL transferred to the low level, and another control signal BSEL is transferred to the high level. Accordingly, the Path between the upper cell array and the sense amplifier disabled and the path between the lower cell array and the sense amplifier is opened. Of the sense amplifier detects the signal on the bit line and the inverse bit line of the lower cell array.

Demgemäß besteht beim bekannten Speicher das Problem, dass Lasten hinsichtlich der Bitleitung und der inversen Bitleitung differieren können, da der Eingangsanschluss der Leseverstärkers über ein Schaltbauteil unmittelbar mit den oberen und unteren Bitleitungen verbunden wird. Da dadurch der Verstärkungsvorgang bei verschiedenen Lasten erfolgen kann, kann die Verstärkung instabil werden.Accordingly, there is in the known memory the problem that loads in terms of Bit line and the inverse bit line can differ because the input terminal of the sense amplifier via a switching device immediately is connected to the upper and lower bit lines. Because of it the amplification process at different loads, the gain can be unstable become.

Kang, H. B., et al.: "Multi-phase-driven split-word-line ferroelectric memory without plate line" IEEE International Solid-State Circuits Conference, 15–17 Feb. 1999, 108–109 und Koike H., "A 60ns 1MB Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate Line Write/Read Scheme", IEEE International Solid-State Circuits Conference, 10. Feb. 1996, 368–369, 475 beschreiben den Aufbau einer Einheitszelle in einem nichtflüchtigen ferroelektrischen Speicher, wobei insbesondere die erstgenannte Schrift den Schaltungsaufbau einer Einheitszelle zeigt, wie sie in der vorliegenden Erfindung verwendet wird.Kang, H. B., et al .: "Multi-phase-driven split-word-line ferroelectric memory without plate line "IEEE International Solid-State Circuits Conference, 15-17 Feb. 1999, 108-109 and Koike H., "A 60ns 1MB Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate Line Write / Read Scheme ", IEEE International Solid State Circuits Conference, Feb. 10, 1996, 368-369, 475 describe the construction of a unit cell in a non-volatile ferroelectric memory, in particular the former Scripture shows the circuitry of a unit cell as it used in the present invention.

Die US 5,367,213 beschreibt eine Pullup-Schaltung für P-Kanal-Leseverstärker in einem DRAM. Hierbei werden an einem Ende eines Datenleitungspaares eines DRAMs Pullup-Leseverstärker und zwischen zwei Unterarrays Pulldown-Leseverstärker angeordnet, wobei jeder Pullup-Leseverstärker unter Steuerung einer WRITE-Leitung mit einem Pullup-Knoten gekoppelt ist. Auf der anderen Seite ist jeder Pulldown-Leserverstärker unter Steuerung einer NLAT-Leitung mit Masse verbunden. Hierbei sind die Pullup- und Pulldown-Leseverstärker durch Trenntransistoren getrennt.The US 5,367,213 describes a pull-up circuit for P-channel sense amplifiers in a DRAM. In this case, pull-up sense amplifiers are arranged at one end of a data line pair of a DRAM and pull-down sense amplifiers are arranged between two sub-arrays, wherein each pull-up sense amplifier is coupled to a pull-up node under control of a WRITE line. On the other hand, each pull-down sense amplifier is grounded under the control of a NLAT line. Here, the pull-up and pull-down sense amplifiers are separated by isolation transistors.

Die US 5,228,106 und die US 5,668,765 beschreiben Latchtyp-Leseverstärker mit Ausgleichstransistoren. Wie insbesondere in der US 5,228,106 gezeigt, erfolgt das Auslesen einer Einheitszelle eines Zellenarrays in einem statischen Speicher mittels eines Leseverstärkers. Dieser Leseverstärker weist jedoch nur einen Pullup- und einen Pulldown-Teil auf.The US 5,228,106 and the US 5,668,765 describe latency sense amplifiers with equalizing transistors. As in particular in the US 5,228,106 As shown, the reading out of a unit cell of a cell array is done in a static memory by means of a sense amplifier. However, this sense amplifier has only one pullup and one pulldown part.

Die US 4,873,664 beschreibt einen ferroelektrischen Speicher, der eine Plattenleitung verwendet. Ein Signal auf der Plattenleitung verursacht eine Spannungsänderung in der Bitleitung abhängig vom Zellenzustand. Hierbei verwendet eine Blind zellenanordnung einen Kondensator pro Zelle und eine andere Anordnung verwendet zwei Kondensatoren pro Zelle ohne Blindkondensator. Zum Auslesen der Zellen werden gewöhnliche Leseverstärker verwendet.The US 4,873,664 describes a ferroelectric memory using a plate line. A signal on the plate line causes a voltage change in the bit line depending on the cell state. Here, a dummy cell arrangement uses one capacitor per cell and one This arrangement uses two capacitors per cell without a dummy capacitor. For reading the cells, ordinary sense amplifiers are used.

Der Erfindung liegt die Aufgabe zu Grunde, einen nichtflüchtigen ferroelektrischen Speicher mit verringerter Layoutfläche zu schaffen.Of the Invention is based on the object, a non-volatile to create ferroelectric memory with reduced layout area.

Diese Aufgabe ist durch den Speicher gemäß Anspruch 1 gelöst.These The object is achieved by the memory according to claim 1.

Vorteilhafte Ausgestaltungen und Weiterbildungen des Speichers sind in den Unteransprüchen dargelegt.advantageous Refinements and developments of the memory are set forth in the subclaims.

Hierbei weist die Erfindung den Vorteil auf, dass ein nichtflüchtiger ferroelektrischer Speicher mit stabiler Verstärkung geschaffen wird.in this connection the invention has the advantage that a non-volatile ferroelectric memory with stable gain is created.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.The Drawings attached are to understanding to promote the invention illustrate embodiments of the invention and together with the description to serve their To explain principles.

1 zeigt die Hystereseschleife eines üblichen Ferroelektrikums; 1 shows the hysteresis loop of a conventional ferroelectric;

2 ist eine schematische Darstellung der Einheitszelle eines bekannten Speichers; 2 is a schematic representation of the unit cell of a known memory;

3a und 3b sind zeitbezogene Diagramme zum Veranschaulichen des Betriebs des bekannten Speichers im Schreib- bzw. Lesemodus; 3a and 3b are timing diagrams illustrating the operation of the known memory in the write mode;

4 ist ein Blockdiagramm des bekannten Speichers mit einer Zelle mit 1T/1C-Struktur; 4 Fig. 10 is a block diagram of the prior art memory having a 1T / 1C cell;

5 ist eine detaillierte Teilansicht zu 4; 5 is a detailed partial view too 4 ;

6 ist eine detaillierte schematische Ansicht eines Leseverstärkers in 4; 6 is a detailed schematic view of a sense amplifier in FIG 4 ;

7 ist ein Blockdiagramm eines Zellenarrays und eines Leseverstärkers beim bekannten Speicher; 7 Fig. 10 is a block diagram of a cell array and a sense amplifier in the prior art memory;

8 ist ein Blockdiagramm der Einheitszelle eines Speichers gemäß einem Ausführungsbeispiel der Erfindung; 8th Fig. 10 is a block diagram of the unit cell of a memory according to an embodiment of the invention;

9 ist ein Schaltbild des Speichers des Ausführungsbeispiels; 9 Fig. 12 is a circuit diagram of the memory of the embodiment;

10 ist ein zeitbezogenes Diagramm zum Betrieb des Speichers des Ausführungsbeispiels; 10 Fig. 11 is a timing chart for operating the memory of the embodiment;

11 ist ein Blockdiagramm eines Speichers gemäß dem Ausführungsbeispiel; 11 Fig. 10 is a block diagram of a memory according to the embodiment;

12 ist eine vergrößerte Teilansicht zu 11; 12 is an enlarged partial view too 11 ;

13 ist ein Blockdiagramm eines Leseverstärkers im Speicher des Ausführungsbeispiels; 13 Fig. 10 is a block diagram of a sense amplifier in the memory of the embodiment;

14 zeigt die Änderung von Signalverläufen am Ausgangsknoten des in 13 dargestellten Leseverstärkers; 14 shows the change of waveforms at the output node of in 13 illustrated sense amplifier;

15 ist ein Blockdiagramm eines Pulldown-Leseverstärkers im Speicher des Ausführungsbeispiels; und 15 Fig. 10 is a block diagram of a pull-down sense amplifier in the memory of the embodiment; and

16 ist ein Blockdiagramm eines Pullup-Leseverstärkers im Speicher gemäß dem Ausführungsbeispiel. 16 FIG. 10 is a block diagram of a pull-up sense amplifier in memory according to the embodiment. FIG.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt sind.Now More specifically, the preferred embodiments of the invention Reference is made to those examples shown in the accompanying drawings are.

Wie es schematisch in 8 dargestellt ist, verfügt eine Einheitszelle im Speicher gemäß dem Ausführungsbeispiel über eine erste und eine zweite Teilwortleitung SWL1 und SWL2, die mit einem bestimmten Intervall in Zeilenrichtung ausgebildet sind; eine erste und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der Bitleitung B/L1 verbunden ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbun den ist und dessen Drain mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.As it is schematic in 8th 1, a unit cell in the memory according to the embodiment has first and second sub-word lines SWL1 and SWL2 formed at a predetermined interval in the row direction; first and second bit lines B / L1 and B / L2 formed intersecting with the first and second split word lines SWL1 and SWL2; a first transistor T1 whose gate is connected to the first sub-word line SWL1 and whose drain is connected to the bit line B / L1; a first ferroelectric capacitor FC1 connected between the source of the first transistor T1 and the second split word line SWL2; a second transistor T2 whose gate is connected to the second split word line SWL2 and whose drain is connected to the second bit line B / L2; and a second ferroelectric capacitor FC2 connected between the source of the second transistor T2 and the first sub-word line SWL1.

Eine Anzahl von Einheitszellen bildet ein Zellenarray. Hinsichtlich der Datenspeicherung beinhaltet eine Einheitszelle ein Paar Teilwortleitungen, eine Bitleitung, einen Transistor 1T und einen ferroelektrischen Kondensator 1C. Hinsichtlich der Datenstruktur beinhaltet die Einheitszelle ein Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren 2T und zwei ferroelektrische Kondensatoren 2C.A Number of unit cells forms a cell array. With regard to the Data storage includes a unit cell a pair of sub-word lines, a bit line, a transistor 1T and a ferroelectric Capacitor 1C. With regard to the data structure, the unit cell includes a pair of sub-word lines, two bit lines, two transistors 2T and two ferroelectric capacitors 2C.

Nun wird der Betrieb dieses Speichers im Einzelnen beschrieben.Now The operation of this memory will be described in detail.

Wie es im Schaltbild der 9 dargestellt ist, ist eine Anzahl von Teilwortleitungspaaren mit jeweils einer ersten und einer zweiten Teilwortleitung SWL1 und SWL2 in Zeilenrichtung ausgebildet. Die Teilwortleitungspaare schneidend ist eine Anzahl von Bitleitungen B/Ln und B/Ln + 1 ausgebildet. Zwischen den jeweiligen Bitleitungen sind Leseverstärker SA ausgebildet, die über die Bitleitungen übertragene Daten erfassen und die Daten an eine Datenleitung D/L oder eine inverse Datenleitung D/L übertragen. Dabei sind ferner ein Leseverstärker-Freigabeabschnitt (nicht dargestellt) und ein Auswählschaltabschnitt CS vorhanden. Der Leseverstärker-Freigabeabschnitt gibt ein Leseverstärker-Freigabesignal SEN zum Freigeben der Leseverstärker SA aus, und der Auswählschaltabschnitt CS schaltet in selektiver Weise Bitleitungen und Datenleitungen.As it is in the diagram of the 9 is shown, a number of sub-word line pairs, each having a first and a second sub-word line SWL1 and SWL2 formed in the row direction. The partial word line pairs intersecting are formed a number of bit lines B / Ln and B / Ln + 1. Between the respective bit lines are formed sense amplifiers SA which detect data transmitted via the bit lines and the data to a data line D / L or an inverse data line D / L transfer. There is further provided a sense amplifier enable section (not shown) and a select switch section CS. The sense amplifier enable section outputs a sense amplifier enable signal SEN for enabling the sense amplifiers SA, and the selection switch section CS selectively switches bit lines and data lines.

Nun wird der Betrieb dieses Speichers unter Bezugnahme auf das in 10 dargestellte Zeitdiagramm beschrieben.Now, the operation of this memory will be described with reference to the in 10 described timing diagram described.

Eine Periode T0 in 10 bezeichnet die Periode vor dem Aktivieren der ersten Teilwortleitung SWL1 und der zweiten Teilwortleitung SWL2 auf hoch(H). In dieser Periode T0 werden alle Bitleitungen auf den Schwellenspannungspegel eines NMOS-Transistors vorab aufgeladen.A period T0 in 10 denotes the period before activating the first sub-word line SWL1 and the second sub-word line SWL2 high (H). In this period T0, all bit lines are precharged to the threshold voltage level of an NMOS transistor.

Eine Periode T1 bezeichnet eine Periode, in der die ersten und zweiten Teilwortleitungen SWL1 und SWL2 alle den Pegel H erhalten. In dieser Periode T1 wird der Datenwert im ferroelektrischen Kondensator einer Hauptzelle an die Hauptbitleitung übertragen, wodurch sich der Bitleitungspegel ändert.A Period T1 denotes a period in which the first and second Part word lines SWL1 and SWL2 all get the level H. In this Period T1 becomes the data value in the ferroelectric capacitor Main cell transferred to the main bit line, whereby the Bit line level changes.

Dabei wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert hoch die Polarität des Ferroelektrikums zerstört, da an die Bitleitung und die Teilwortleitung elektrische Felder mit entgegengesetzten Polaritäten angelegt werden, so dass ein großer Strom fließt, wodurch in der Bitleitung eine hohe Spannung erzeugt wird.there becomes in the case of a ferroelectric capacitor with the logical Value high the polarity destroyed the ferroelectric, because to the bit line and the sub-word line electric fields with opposite polarities be created so that a large current flows through it a high voltage is generated in the bit line.

Andererseits wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert niedrig die Polarität des Ferroelektrikums nicht zerstört, da elektrische Felder derselben Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, so dass ein kleiner Strom fließt, wodurch in der Bitleitung eine relativ niedrige Spannung erzeugt wird.on the other hand becomes in the case of a ferroelectric capacitor with the logical Value low the polarity of the ferroelectric not destroyed, since electric fields of the same polarities to the bit line and the Partial word line can be applied so that a small current flows, thereby a relatively low voltage is generated in the bit line.

Wenn der Zellendatenwert ausreichend auf die Bitleitung geladen ist, wird das Leseverstärker-Freigabesignal SEN auf hoch überführt, um den Leseverstärker zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.If the cell data value is sufficiently loaded on the bit line, becomes the sense amplifier enable signal SEN on high convicted to the sense amplifier to activate. As a result, the bit line level is amplified.

Der logische Datenwert H in der zerstörten Zelle kann im Zustand, in dem sich die erste und die zweite Teilwortleitung SWL1 und SWL2 auf hoch befinden, nicht wiederhergestellt werden, jedoch kann er in Perioden T2 und T3 wiederhergestellt werden.Of the logical data H in the destroyed cell may be in the state in which the first and the second sub-word line SWL1 and SWL2 to be high, not to be restored, but he can be restored in periods T2 and T3.

Anschließend wird die erste Teilwortleitung SWL1, in der genannten Periode T2, auf niedrig überführt, die zweite Teilwortleitung SWL2 wird in den hohen Zustand überführt und der zweite Transistor T2 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung auf hohem Pegel liegt, ein hoher Datenwert an eine Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen, so dass der logische Wert 1 wiederhergestellt wird.Subsequently, will the first sub-word line SWL1, in said period T2 on low convicted, the second sub-word line SWL2 is brought into the high state and the second transistor T2 is turned on. It will, if the corresponding bit line is high, a high data value transferred to an electrode of the second ferroelectric capacitor FC2, so that the logical value 1 is restored.

In der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor T1 wird eingeschaltet. Dabei wird der logische Wert 1 wiederhergestellt, wenn die entsprechende Bitleitung hoch ist.In the period T3, the first sub-word line SWL1 is transferred high, the second sub-word line SWL2 is made low and the first transistor T1 is switched on. The logical value 1 is restored, if the corresponding bit line is high.

Gemäß dem in 11 dargestellten Blockdiagramm verfügt der Speicher des Ausführungsbeispiels über eine Anzahl von in einer Matrix ausgebildeten Zellenarrays 11_1, 11_2, ..., 11_N; erste Pulldown-Leseverstärker 12_1, 12_2, ..., 12_N, die zwischen senkrechten Zellenarrays innerhalb der Anzahl der Zellenarrays ausgebildet sind, um eine Pulldown-Verstärkung des Bitleitungspegels eines oberen Zellenarrays vorzunehmen; zweite Pulldown-Leseverstärker 14_1, 14_2, ..., 14_N, um eine Pulldown-Verstärkung des Bitleitungspegels eines unteren Zellenarrays vorzunehmen; und Pullup-Leseverstärker 13_1, 13_2, ..., 13_N, um eine Pullup-Verstärkung des Ausgangssignals der ersten Pulldown-Leseverstärker 12_1, 12_2, ..., 12_N oder des Ausgangssignals der zweiten Pulldown-Leseverstärker 14_1, 14_2, ..., 14_N vorzunehmen.According to the in 11 In the illustrated block diagram, the memory of the embodiment has a number of cell arrays formed in a matrix 11_1 . 11_2 , ..., 11_N ; first pulldown sense amplifier 12_1 . 12_2 , ..., 12_N formed between vertical cell arrays within the number of cell arrays to pull-down the bit line level of an upper cell array; second pull-down sense amplifier 14_1 . 14_2 , ..., 14_N to pull-down the bitline level of a lower cell array; and pullup sense amplifiers 13_1 . 13_2 , ..., 13_N to pull-pull the output of the first pull-down sense amplifier 12_1 . 12_2 , ..., 12_N or the output of the second pull-down sense amplifier 14_1 . 14_2 , ..., 14_N make.

Die Leseverstärker 15_1 und 15_2 zum Erfassen von Daten in einem Zellenarray an der äußersten Position in senkrechter Richtung verfügen über ein System, in dem der Pullup-Leseverstärker und entweder der erste oder der zweite Pulldown-Leseverstärker kombiniert sind.The sense amplifiers 15_1 and 15_2 for detecting data in a cell array at the outermost position in the vertical direction have a system in which the pull-up sense amplifier and either the first or the second pull-down sense amplifier are combined.

Das heißt, dass von den zwei Pulldown-Leseverstärkern einer mit dem Pullup-Leseverstärker verbunden wird, um die Leseverstärker 15_1 und 15_2 zum Erfassen der Daten im äußersten Zellenarray zu bilden.That is, of the two pull-down sense amplifiers one is connected to the pull-up sense amplifier to the sense amplifiers 15_1 and 15_2 to capture the data in the outermost cell array.

In diesem Fall weisen die ersten Pulldown-Leseverstärker 12_1, 12_2, ..., 12_N und die zweiten Pulldown-Leseverstärker 14_1, 14_2, ..., 14_N dasselbe System auf, jedoch mit der Ausnahme, dass der Ausgangsanschluss der ersten Pulldown-Leseverstärker 12_1, 12_2, ..., 12_N mit der Bitleitung im oberen Zellenarray verbunden ist, während der Eingangsanschluss der zweiten Pulldown-Leseverstärker 14_1, 14_2, ..., 14_N mit der Bitleitung im unteren Zellenarray verbunden ist. Die Ausgangsanschlüsse der ersten und zweiten Pulldown-Leseverstärker sind gemeinsam mit dem Eingangsanschluss des Pullup-Leseverstärkers 13_1, 13_2, ..., 13_N verbunden.In this case, the first pulldown sense amplifiers point 12_1 . 12_2 , ..., 12_N and the second pull-down sense amplifiers 14_1 . 14_2 , ..., 14_N the same system, except that the output terminal of the first pull-down sense amplifier 12_1 . 12_2 , ..., 12_N is connected to the bit line in the upper cell array, wah the input terminal of the second pull-down sense amplifier 14_1 . 14_2 , ..., 14_N is connected to the bit line in the lower cell array. The output terminals of the first and second pull-down sense amplifiers are common with the input terminal of the pull-up sense amplifier 13_1 . 13_2 , ..., 13_N connected.

Indessen werden die ersten Pulldown-Leseverstärker 12_1, 12_2, ..., 12_N und die Pullup-Leseverstärker 13_1, 13_2, ..., 13_N gleichzeitig aktiviert, und auch die zweiten Pulldown-Leseverstärker 14_1, 14_2, ..., 14_N und die Pullup-Leseverstärker 13_1, 13_2, ..., 13_N werden gleichzeitig aktiviert.Meanwhile, the first pull-down sense amplifiers 12_1 . 12_2 , ..., 12_N and the pullup sense amplifiers 13_1 . 13_2 , ..., 13_N activated simultaneously, and also the second pull-down sense amplifier 14_1 . 14_2 , ..., 14_N and the pullup sense amplifiers 13_1 . 13_2 , ..., 13_N are activated at the same time.

Wenn jedoch die ersten Pulldown-Leseverstärker und die Pullup-Leseverstärker aktiv sind, werden die zweiten Pulldown-Leseverstärker inaktiv gehalten. Im Gegensatz hierzu werden die ersten Pulldown-Leseverstärker inaktiv gehalten, wenn die zweiten Pulldown-Leseverstärker und die Pullup-Leseverstärker aktiv sind.If however, the first pull-down sense amplifiers and the pull-up sense amplifiers are active are, the second pull-down sense amplifiers are kept inactive. In contrast For this purpose, the first pull-down sense amplifiers are kept inactive when the second pulldown sense amplifier and the pullup sense amplifiers are active.

12 ist ein Blockdiagramm, das die ersten und zweiten Pulldown-Leseverstärker und einen Pullup-Leseverstärker im Speicher des Ausführungsbeispiels zeigt. Demgemäß sind ein erster Pulldown-Leseverstärker 12_1 und ein Pullup-Leseverstärker 13_1 zum Bilden eines vollständigen Leseverstärkers 12a kombiniert, und ein zweiter Pulldown-Leseverstärker 14_1 und der Pullup-Leseverstärker 13_1 sind kombiniert, um einen anderen vollständigen Leseverstärker 14a zu bilden. Hier sei darauf hingewiesen, dass der Pullup-Leseverstärker 13_1 für jeden der Pulldown-Leseverstärker gemeinsam verwendet wird. 12 Fig. 10 is a block diagram showing the first and second pull-down sense amplifiers and a pull-up sense amplifier in the memory of the embodiment. Accordingly, a first pull-down sense amplifier 12_1 and a pullup sense amplifier 13_1 to form a complete sense amplifier 12a combined, and a second pull-down sense amplifier 14_1 and the pullup sense amplifier 13_1 are combined to another complete sense amplifier 14a to build. It should be noted that the pullup sense amplifier 13_1 for each of the pull-down sense amplifiers is shared.

Beim erfindungsgemäßen Speicher mit dem vorstehend genannten System werden, um einen Datenwert im oberen Zellenarray 11_1 zu erfassen und zu verstärken, ein erster Pulldown-Leseverstärker 12_1 und ein Pullup-Leseverstärker 13_1 aktiviert, während der zweite Pulldown-Leseverstärker 14_1 nicht aktiviert wird.In the memory according to the invention with the aforementioned system, a data value in the upper cell array 11_1 to capture and amplify a first pull-down sense amplifier 12_1 and a pullup sense amplifier 13_1 activated while the second pull-down sense amplifier 14_1 not activated.

Wenn der erste Pulldown-Leseverstärker 12_1 und der Pullup-Leseverstärker 13_1 aktiviert sind und sich der Bitleitungspegel im oberen Zellenarray 11_1 unter einem Bezugspegel befindet, führt der erste Pulldown-Leseverstärker 12_1 eine Pulldown-Verstärkung aus. Wenn sich der Bitleitungspegel im oberen Zellenarray 11_1 über dem Bezugspegel befindet, führt der Pullup-Leseverstärker 13_1 eine Pullup-Verstärkung des Ausgangssignals des ersten Pulldown-Leseverstärkers 12_1 aus.When the first pulldown sense amplifier 12_1 and the pullup sense amplifier 13_1 are activated and the bit line level in the upper cell array 11_1 is below a reference level, the first pull-down sense amplifier leads 12_1 a pulldown gain off. When the bit line level in the upper cell array 11_1 is above the reference level, the pullup sense amplifier carries 13_1 a pull-up gain of the output signal of the first pull-down sense amplifier 12_1 out.

Um dagegen einen Datenwert im unteren Zellenarray 11_2 zu erfassen und zu verstärken, werden der zweite Pulldown-Leseverstärker 14_1 und der Pullup-Leseverstärker 13_1 aktiviert, und der erste Pulldown-Leseverstärker 12_1 wird nicht aktiviert.In contrast, a data value in the lower cell array 11_2 to capture and amplify, become the second pull-down sense amplifier 14_1 and the pullup sense amplifier 13_1 enabled, and the first pull-down sense amplifier 12_1 will not be activated.

Wenn der zweite Pulldown-Leseverstärker 14_1 und der Pullup- Leseverstärker 13_1 aktiviert sind und sich der Bitleitungspegel im unteren Zellenarray 11_2 unter einem Bezugspegel befindet, führt der zweite Pulldown-Leseverstärker 14_1 eine Pulldown-Verstärkung aus, und wenn sich der Bitleitungspegel über dem Bezugspegel befindet, führt der Pullup-Leseverstärker 13_1 eine Verstärkung des Ausgangssignals des zweiten Pulldown-Leseverstärkers 14_1 aus.If the second pull-down sense amplifier 14_1 and the pullup sense amplifier 13_1 are activated and the bit line level in the lower cell array 11_2 is below a reference level, the second pull-down sense amplifier leads 14_1 pull-down gain, and when the bit line level is above the reference level, the pull-up sense amplifier will operate 13_1 a gain of the output of the second pull-down sense amplifier 14_1 out.

Nun wird der Leseverstärker an einer äußersten Position, der einen Pulldown-Leseverstärker und einen Pullup-Leseverstärker aufweist, im Speicher des Ausführungsbeispiels im Einzelnen beschrieben, der über erste und zweite Pulldown-Leseverstärker sowie Pullup-Leseverstärker verfügt.Now becomes the sense amplifier at one extreme Position having a pull-down sense amplifier and a pull-up sense amplifier, in the memory of the embodiment described in detail above first and second pull-down sense amplifiers and pull-up sense amplifiers.

13 ist ein Blockdiagramm eines Leseverstärkers zum Erfassen von Daten im äußersten Zellenarrays eines Speichers des Ausführungsbeispiels. 13 Fig. 10 is a block diagram of a sense amplifier for detecting data in the outermost cell array of a memory of the embodiment.

Gemäß 13 verfügt der Leseverstärker im Speicher des Ausführungsbeispiels über einen ersten Transistor T1 zum Schalten eines auf die Bitleitung geladenen Signals; einen zweiten Transistor T2 zum Schalten eines Bezugssignals von einer Bezugssignal-Erzeugungsschaltung (nicht dargestellt); einen dritten Transistor T3 zum Schalten eines über dem ersten Transistor T1 gelieferten Signals von der Bitleitung; einen vierten Transistor T4 zum Schalten eines über den zweiten Transistor T2 gelieferten Bezugssignals; einen fünften Transistor T5, dessen Gate mit dem Eingangsanschluss des vierten Transistors T4 verbunden ist und dessen Drain mit dem Ausgangsanschluss des dritten Transistors T3 verbunden ist; einen sechsten Transistor T6, dessen Gate mit dem Eingangsanschluss des dritten Transistors T3 verbunden ist und dessen Drain mit dem Ausgangsanschluss des vierten Transistors T4 verbunden ist; einen siebten Transistor T7, der zwischen den Ausgangsanschluss des fünften Transistors T5 und eine Datenleitung D/L geschaltet ist und durch ein Spaltenauswählsignal gesteuert wird; einen achten Transistor T8, der zwischen den Ausgangsanschluss des sechsten Transistors T6 und eine inverse Datenleitung DB/L geschaltet ist und durch das Spaltenauswählsignal gesteuert wird; einen neunten Transistor T9, dessen Source mit einem Masseanschluss GND verbunden ist und dessen Drain mit den Drains des fünften und sechsten Transistors T5 und T6 verbunden ist; einen zehnten Transistor T10, dessen Source mit einem Versorgungsspannungsanschluss Vcc verbunden ist und dessen Drain mit dem Ausgangsanschluss des zweiten Transistors T2 verbunden ist; einen elften Transistor T11, dessen Source mit dem Versorgungsspannungsanschluss verbunden ist und dessen Drain sowohl mit dem Ausgangsanschluss des dritten Transistors T3 als auch dem Gate des zehnten Transistors T10 verbunden ist; und einem zwölften Transistor T12 zum Ausgleichen der Drains des zehnten Transistors T10 und des elften Transistors T11.According to 13 the sense amplifier in the memory of the embodiment has a first transistor T1 for switching a signal loaded on the bit line; a second transistor T2 for switching a reference signal from a reference signal generating circuit (not shown); a third transistor T3 for switching a signal supplied via the first transistor T1 from the bit line; a fourth transistor T4 for switching a reference signal supplied through the second transistor T2; a fifth transistor T5 whose gate is connected to the input terminal of the fourth transistor T4 and whose drain is connected to the output terminal of the third transistor T3; a sixth transistor T6 whose gate is connected to the input terminal of the third transistor T3 and whose drain is connected to the output terminal of the fourth transistor T4; a seventh transistor T7 connected between the output terminal of the fifth transistor T5 and a data line D / L and controlled by a column selection signal; an eighth transistor T8 connected between the output terminal of the sixth transistor T6 and an inverse data line DB / L and controlled by the column selection signal; a ninth transistor T9 whose source is connected to a ground terminal GND and whose drain is connected to the drains of the fifth and sixth transistors T5 and T6; a tenth transistor T10 whose source is connected to a supply voltage terminal Vcc and whose drain is connected to the output terminal of the second transistor T2; an eleventh transistor T11 whose source ver with the supply voltage terminal is connected and whose drain is connected to both the output terminal of the third transistor T3 and the gate of the tenth transistor T10; and a twelfth transistor T12 for equalizing the drains of the tenth transistor T10 and the eleventh transistor T11.

Das Gate des elften Transistors T11 ist mit dem Drain des zehnten Transistors T10 verbunden.The Gate of the eleventh transistor T11 is connected to the drain of the tenth transistor T10 connected.

Der erste Transistor T1 wird durch ein Bitleitungs-Steuersignal BLC gesteuert, und der zweite Transistor T2 wird durch ein Bezugsbitleitungs-Steuersignal RLC gesteuert. Der dritte und der vierte Transistor T3 und T4 werden durch ein Latchfreigabe-Steuersignal LEC gesteuert. Der neunte Transistor T9 wird durch ein Leseverstärker-Freigabesignal SEN gesteuert. Der zwölfte Transistor T12 wird durch ein Leseverstärker-Ausgleichssignal SEQ gesteuert. Bei den in 14 dargestellten Signalverläufen an Knoten SN3 und SN4 des in 13 dargestellten Leseverstärkers repräsentiert A eine Vorabladeperiode, B eine Verstärkungsperiode, C eine Pseudolatchperiode, D eine tatsächliche Latchperiode und E eine Ausgabeperiode.The first transistor T1 is controlled by a bit line control signal BLC, and the second transistor T2 is controlled by a reference bit line control signal RLC. The third and fourth transistors T3 and T4 are controlled by a latch enable control signal LEC. The ninth transistor T9 is controlled by a sense amplifier enable signal SEN. The twelfth transistor T12 is controlled by a sense amplifier compensation signal SEQ. At the in 14 shown signal profiles at nodes SN3 and SN4 of in 13 A represents a precharge period, B a gain period, C a dummy latch period, D an actual latch period, and E an output period.

Der im detaillierten Blockdiagramm der 15 dargestellte Pulldown-Leseverstärker im Speicher des Ausführungsbeispiels ist Teil des in 13 dargestellten Leseverstärkers.The detailed block diagram of the 15 illustrated pull-down sense amplifier in the memory of the embodiment is part of the in 13 illustrated sense amplifier.

Der Pulldown-Leseverstärker gemäß 15 verfügt über einen ersten Transistor T1 zum Schalten eines Signals von der Hauptbitleitung; einen zweiten Transistor T2 zum Schalten eines Bezugssignals; einen dritten Transistor T3 zum Schalten des über den ersten Transistor T1 empfangenen Signals von der Hauptbitleitung; einen vierten Transistor T4 zum Schalten eines über den zweiten Transistor T2 empfangenen Bezugssignals; einen fünften Transistor T5, dessen Gate mit dem Eingangsanschluss des vierten Transistors T4 verbunden ist und dessen Drain mit dem Ausgangsanschluss des dritten Transistors T3 verbunden ist; einen sechsten Transistor T6, dessen Gate mit dem Eingangsanschluss des dritten Transistors T3 verbunden ist und dessen Drain mit dem Ausgangsanschluss des vierten Transistors T4 verbunden ist; und einen neunten Transistor T9, dessen Source mit einem Masseanschluss GND verbunden ist und dessen Drain mit den Drains des fünften und sechsten Transistors T5 und T6 verbunden ist.The pull-down sense amplifier according to 15 has a first transistor T1 for switching a signal from the main bit line; a second transistor T2 for switching a reference signal; a third transistor T3 for switching the signal received via the first transistor T1 from the main bit line; a fourth transistor T4 for switching a reference signal received via the second transistor T2; a fifth transistor T5 whose gate is connected to the input terminal of the fourth transistor T4 and whose drain is connected to the output terminal of the third transistor T3; a sixth transistor T6 whose gate is connected to the input terminal of the third transistor T3 and whose drain is connected to the output terminal of the fourth transistor T4; and a ninth transistor T9 whose source is connected to a ground terminal GND and whose drain is connected to the drains of the fifth and sixth transistors T5 and T6.

Wenn ein an das Gate des neunten Transistors T9 geliefertes Leseverstärker-Freigabesignal auf den hohen Pegel überführt wird, erfolgt durch den fünften Transistor T5, dessen Gate das Bezugssignal empfängt, und den sechsten Transistor T6, dessen Gate das Signal von der Bitleitung empfängt, ein Verstärkungsvorgang.If a sense amplifier enable signal provided to the gate of the ninth transistor T9 is transferred to the high level, done by the fifth Transistor T5, whose gate receives the reference signal, and the sixth transistor T6 whose gate receives the signal from the bit line Amplification process.

Dann wird das Ausgangssignal an Knoten SN3 und SN4 geliefert, und dann wird es auf das Latchfreigabe-Steuersignal LEC hin an Knoten SN1 und SN2 geliefert. Das heißt, dass das Ausgangssignal auf ein Bitleitungs-Steuersignal BLC hin über den ersten und zweiten Transistor T1 und T2 an die Zellen bitleitung geliefert wird. Der in 16 dargestellte Pullup-Leseverstärker im Speicher des Ausführungsbeispiels ist Teil des in 13 dargestellten Leseverstärkers. Das heißt, dass er innerhalb des in 13 dargestellten Leseverstärkers die Teile ausschließlich des in 15 dargestellten Pulldown-Leseverstärkers aufweist.Then, the output signal is supplied to nodes SN3 and SN4, and then supplied to nodes SN1 and SN2 in response to the latch enable control signal LEC. That is, the output signal is supplied to a bit line control signal BLC through the first and second transistors T1 and T2 to the cell bit line. The in 16 illustrated pull-up sense amplifier in the memory of the embodiment is part of the in 13 illustrated sense amplifier. That means that he is within the in 13 shown sense amplifier parts exclusively of in 15 has shown pull-down sense amplifier.

Dieser Pullup-Leseverstärker verstärkt das über die Knoten SN3 und SN4 gelieferte Signal von der Bitleitung. Der Knoten SN3 ist der Ausgangsanschluss des dritten Transistors T3, und der Knoten SN4 ist der Ausgangsanschluss des vierten Transistors T4.This Pull-sense amplifier reinforced the above the nodes SN3 and SN4 supplied signal from the bit line. Of the Node SN3 is the output terminal of the third transistor T3, and the node SN4 is the output terminal of the fourth transistor T4.

Da der dritte und der vierte Transistor T3 und T4 Bauteile im Pullup-Leseverstärker sind, kann gesagt werden, dass der Pullup-Leseverstärker schließlich eine Pullup-Verstärkung des Signals von der Bitleitung ausführt, das über den Pulldown-Leseverstärker geliefert wird.There the third and fourth transistors T3 and T4 are components in the pull-up sense amplifier, can be said that the pullup sense amplifier finally a pull-up of the Executes signals from the bitline, the above the pulldown sense amplifier is delivered.

Der in 16 dargestellte Pullup-Leseverstärker verfügt über zwei PMOS-Transistoren T10 und T11, deren Drains mit den Knoten SN3 bzw. SN4 verbunden sind, denen vom Pulldown-Leseverstärker ein Signal von der Bitleitung zugeführt wird, und mit Sources, die mit einem Versorgungsspannungsanschluss Vcc verbunden sind; einen anderen PMOS-Transistor 12 zum Ausgleichen der Drains der PMOS-Transistoren T10 und T11; und zwei NMOS-Transistoren T7 und T8 zum selektiven Übertragen des pullup-verstärkten Signals an eine Datenleitung und eine inverse Datenleitung.The in 16 Pullup sense amplifiers shown have two PMOS transistors T10 and T11 whose drains are connected to nodes SN3 and SN4, respectively, to which a signal is supplied from the bit line from the pull-down sense amplifier and to sources connected to a supply voltage terminal Vcc ; another PMOS transistor 12 for equalizing the drains of the PMOS transistors T10 and T11; and two NMOS transistors T7 and T8 for selectively transmitting the pullup amplified signal to a data line and an inverse data line.

Das heißt, dass dann, wenn der Datenwert auf der Bitleitung über dem Pegel eines Bezugssignals liegt, der Pullup-Leseverstärker eine Pullup-Verstärkung des über den dritten und vierten Transistor T3 und T4 im Pulldown-Leseverstärker übertragenen Bitleitungssignals ausführt. Dieser Prozess er folgt im Lesemodus.The is called, that if the data value on the bit line is above the Level of a reference signal, the pullup sense amplifier is a Pullup gain of the over the third and fourth transistors T3 and T4 in the pull-down sense amplifier transmitted bit line signal performs. This process follows in reading mode.

Wenn sich dagegen der Datenwert auf der Datenleitung und der inversen Datenleitung im Schreibmodus über dem Pegel des Bezugssignals befindet, wird das Bitleitungssignal durch den Pullup-Leseverstärker pullup-verstärkt, es durchläuft die Knoten SN3 und SN4, und es wird über den dritten und vierten Transistor T3 und T4 sowie den ersten und zweiten Transistor T1 und T2 im Pulldown-Leseverstärker an die Bitleitung geliefert.If on the other hand, the data value on the data line and the inverse one Data line in write mode via the level of the reference signal is the bit line signal through the pullup sense amplifier reinforced pullup, it goes through the nodes SN3 and SN4, and it is about the third and fourth Transistor T3 and T4 and the first and second transistor T1 and T2 in the pull-down sense amplifier delivered to the bit line.

Beim obigen Pullup-Leseverstärker dient der zwölfte Transistor T12 nicht nur zum Ausgleichen der Knoten SN3 und SN4, sondern er verhindert auch, dass der Pullup-Leseverstärker in einen Latchmodus umschaltet, und zwar obwohl ein durch die Knoten SN3 und SN4 induziertes Signal durch den Pulldown-Leseverstärker verstärkt wird. Demgemäß kann eine Verstärkung immer dann erfolgen, wenn sich das Eingangssignal ändert. Daher kann der zwölfte Transistor T12 während der gesamten Vorabladeperiode und der Verstärkungsperiode des Eingangs-Leseverstärkers im eingeschalteten Zustand gehalten werden.The above pullup sense amplifier is used for The twelfth transistor T12 not only balances the nodes SN3 and SN4, but also prevents the pull-up sense amplifier from switching to a latch mode even though a signal induced by the nodes SN3 and SN4 is amplified by the pull-down sense amplifier. Accordingly, a gain can be made whenever the input signal changes. Therefore, the twelfth transistor T12 can be kept on during the entire precharge period and the amplification period of the input sense amplifier.

Wie erläutert, verfügt der erfindungsgemäße nichtflüchtige ferroelektrische Speicher über den Vorteil, dass die Leseverstärker jeweils in einen Pulldown-Leseverstärker und einen Pullup-Leseverstärker unterteilt sind, wobei der Pullup-Leseverstärker von einem oberen und einem unteren Zellenarray, die in vertikaler Richtung angeordnet sind, gemeinsam genutzt wird, was es erlaubt, die durch die Leseverstärker belegte Fläche zu minimieren, um dadurch eine effekte Verringerung des Layouts zu erleichtern und für Stabilität folgend auf einen Verstärkungsvorgang zu sorgen.As explains has the nonvolatile ferroelectric according to the invention Memory over the advantage that the sense amplifier each divided into a pull-down sense amplifier and a pull-up sense amplifier with the pullup sense amplifier of an upper and a lower cell array, in the vertical direction are arranged, shared, what is allowed by the the sense amplifiers occupied area minimize, thereby effectively reducing the layout to facilitate and for stability following an amplification process to care.

Claims

Non-volatile ferroelectric memory, comprising: - a number of cell arrays ( 11_1 . 11_2 , ..., 11_N ) in a matrix; A number of first pull-down sense amplifiers ( 12_1 . 12_2 , ..., 12_N ) arranged between the vertically arranged cell arrays ( 11_1 . 11_2 , .., 11_N ) are adapted to perform a pulldown amplification of a bit line level of an upper cell array; A number of second pull-down sense amplifiers ( 14_1 . 14_2 , ..., 14_N ) arranged between vertically arranged cell arrays ( 11_1 . 11_2 , .., 11_N ) are adapted to perform a pulldown amplification of a bit line level of a lower cell array; and a number of pullup sense amplifiers ( 13_1 . 13_2 , ..., 13_N ) between the first pull-down sense amplifiers ( 12_ 1 . 12_2 , ..., 12_N ) and the second pull-down sense amplifiers ( 14_1 . 14_2 , .., 14_N ) are adapted to pull-pull amplify an output of the first pull-down sense amplifier ( 12_1 . 12_2 , .., 12_N ) or an output of the second pull-down sense amplifier ( 14_1 . 14_2 , .., 14_N ).

Memory according to claim 1, characterized in that the first or second pull-down sense amplifier ( 12_1 . 14_1 ) simultaneously with the pull-up sense amplifier ( 13_1 ) is activated.

Memory according to claim 1 or 2, characterized in that when the first pull-down sense amplifier ( 12_1 ) and the pullup sense amplifier ( 13_1 ) are activated and the bit line level of the upper cell array is above a reference level, the first pull-down sense amplifier ( 12_1 ) performs a pulldown amplification, and when the bit line level is below the reference level, the pullup sense amplifier ( 13_1 ) a pull-up amplification of the output signal of the first pull-down sense amplifier ( 12_1 ).

Memory according to claim 1 or 2, characterized in that in a state in which the second pull-down sense amplifier ( 14_1 ) and the pullup sense amplifier ( 13_1 ) are activated and the bit line level of the lower cell array is above a reference level, the pullup sense amplifier ( 13_1 ) a pull-up amplification of the output signal of the second pull-down sense amplifier ( 14_1 ), and when the bit line level is below the reference level, the second pull down sense amplifier ( 14_1 ) performs a pulldown amplification.

Memory according to one of Claims 3 or 4, characterized in that the pull-up sense amplifier ( 13_1 ) a pull-up gain of one via the pull-down sense amplifier ( 12_1 . 14_1 ) performs the received bitline signal.

Memory according to one of the preceding claims, characterized in that the first and the second pull-down sense amplifier ( 12_1 respectively. 14_1 between a top and bottom cell array comprises: a first transistor (T1) for switching the signal from a main bit line (MB / L) of the upper and lower cell arrays, respectively; A second transistor (T2) for switching a reference signal (REF); A third transistor (T3) controlled by a latch enable control signal (LEC) to switch the signal from the first transistor (T1); A fourth transistor (T4) controlled by the latch enable control signal (LEC) to switch the signal from the second transistor (T2); A fifth transistor (T5) whose gate is connected to the input terminal of the fourth transistor (T4) and whose drain is connected to the output terminal of the third transistor (T3); A sixth transistor (T6) whose gate is connected to the input terminal of the third transistor (T3) and whose drain is connected to the output terminal of the fourth transistor (T4); and a ninth transistor (T9) whose source is connected to a ground terminal (GND) and whose drain is connected to the drains of the fifth and sixth transistors (T5, T6).

Memory according to claim 6, characterized gekenn characterized in that the transistors in the first and second pull-down sense amplifiers ( 12_1 respectively. 14_1 ) NMOS transistors are.

Memory according to claim 6 or 7, characterized that the drain of the fifth Transistor (T5) connected to the drain of the tenth transistor (T10) and the drain of the sixth transistor (T6) is connected to the drain of the 11th transistor (T11) is connected.

Memory according to one of the preceding claims, characterized in that the pull-up sense amplifier ( 13_1 between a top and bottom cell array comprises: a seventh transistor (T7) formed between the output terminal of the fifth transistor (T5) and a data line and controlled by the column selection signal (CS); An eighth transistor (T8) formed between the output terminal of the sixth transistor (T6) and an inverse data line (DB / L) and controlled by the column control signal (CS); A tenth transistor (T10) whose source is connected to the supply voltage terminal (Vcc) and whose drain is connected to the output terminal of the third transistor (T3); An eleventh transistor (T11) whose source is connected to the supply voltage terminal (V _CC ) and whose drain is commonly connected to the output terminal of the fourth transistor (T4) and the gate of the tenth transistor (T10); and a twelfth transistor (T12) for equalizing the drains of the tenth and eleventh transistors (T10, T11).

Memory according to one of the preceding claims, characterized in that for detecting a data value in the cell array at an outermost position in the vertical direction of the cell arrays as a sense amplifier, a combination of either the first or the second pull-down sense amplifier ( 12_1 . 14_1 ) and the pullup sense amplifier ( 13_1 ) is provided.

The memory according to claim 10, characterized in that said sense amplifier for detecting a data value in the cell array at the outermost position in the vertical direction comprises: - a first transistor (T1) for switching a signal from a main bit line (MB / L); A second transistor (T2) for switching a reference signal (REF); A third transistor (T3) controlled by a latch enable control signal (LEC) to switch the signal from the first transistor (T1); A fourth transistor (T4) controlled by the latch enable control signal (LEC) to switch the signal from the second transistor (T2); A fifth transistor (T5) whose gate is connected to the input terminal of the fourth transistor (T4) and whose drain is connected to the output terminal of the third transistor (T3); A sixth transistor (T6) whose gate is connected to the input terminal of the third transistor (T3) and whose drain is connected to the output terminal of the fourth transistor (T4); A seventh transistor (T7) formed between the output terminal of the fifth transistor (T5) and a data line (B / L) and controlled by a column selection signal (CS); An eighth transistor (T8) formed between the output terminal of the sixth transistor (T6) and an inverse data line (DB / L) and controlled by the column selection signal (CS); A ninth transistor (T9) whose drain is connected to the sources of the fifth and sixth transistors (T5, T6) and whose source is connected to a ground terminal (GND) and which operates in response to a sense amplifier enable signal (SEN); A tenth transistor (T10) whose source is connected to a supply voltage terminal (Vcc) and whose drain is connected to the output terminal of the third transistor (T3); - An eleventh transistor (T11) whose source is connected to the supply voltage terminal (V _CC ) and whose drain is connected in common to the output terminal of the fourth transistor (T4) and the drain of the tenth transistor (T10); and a twelfth transistor (T12) for equalizing the drains of the tenth and eleventh transistors (T10, T11).

Memory according to claim 11, characterized that the tenth, eleventh and twelfth transistor (T10, T11 and T12) are PMOS transistors and the other transistors NMOS transistors are.

Memory according to claim 11 or 12, characterized that the third and the fourth transistor (T3, T4) during the Writing data to be kept in the on state and while of reading data in the off state.