DD261663A1

DD261663A1 - CIRCUIT FOR EVALUATING THE SIGNALS OF AN INCREMENTAL SIGNAL TRANSDUCER

Info

Publication number: DD261663A1
Application number: DD30351087A
Authority: DD
Inventors: Gerald Wagner; Christian Holzbrecher; Ralf Knospe
Original assignee: Suhl Feinmesszeugfab Veb
Priority date: 1987-06-04
Filing date: 1987-06-04
Publication date: 1988-11-02

Abstract

Geschaffen wird eine Schaltungsanordnung zur Auswertung der Signale eines inkrementalen Wegmesswandlers. Die Schaltung ermoeglicht ein sicheres Arbeiten bei hoher Genauigkeit. Sie arbeitet ohne die staendige Ausgabe eines Uebernahmesignals vom Rechner und uebernimmt trotzdem nur stabile Zaehlerstaende in allen Betriebsarten. Ein Interpolator, bestehend aus einem Vierfach D-Flipflop dessen Ausgaenge ueber drei Exklussiv-OR-Gatter verknuepft sind, werden getaktet, wodurch die interpolierten Messsignale in eine feste Beziehung zum Takt aus dem Rechner stehen. Durch den gleichen Takt wird auch eine Logik zur Uebernahme der Messwerte aus dem Zaehler im Register gesteuert. Fig. 1What is provided is a circuit arrangement for evaluating the signals of an incremental displacement transducer. The circuit enables safe working with high accuracy. It works without the constant output of a takeover signal from the computer and still takes only stable Zaehlerstaende in all modes. An interpolator, consisting of a quad D flip-flop whose outputs are connected via three exclusive OR gates, are clocked, whereby the interpolated measurement signals are in a fixed relationship to the clock from the computer. The same clock also controls a logic for taking over the measured values from the counter in the register. Fig. 1

Description

Wesen der ErfindungEssence of the invention

Die Erfindung löst die Aufgabe, eine Schaltung zur Auswertung der Signale eines inkrementalen Wegmeßwandlers zu schaffen die ohne die ständige Ausgabe eines Übernahmesignals vom Rechner nur stabile Zählerstände übernimmt, auch wenn die Übernahme von einer Referenzmarke oder eines externen Indikators ausgelöst wird.The invention solves the problem of providing a circuit for evaluating the signals of an incremental displacement transducer which takes only stable counter readings without the constant output of a transfer signal from the computer, even if the acquisition of a reference mark or an external indicator is triggered.

Gelöst wird die Aufgabe dadurch, daß die Signale eines inkrementalen Wegmeßwandlers in bekannter Weise in einer Eingangsschaltung in zwei 90° phasenverschobene Rechecksignale geformt werden, die dann an ein Vierfach-D-Flipflop gelangen, die Ausgänge des Vierfach-D-Flipflops über drei Exklusiv-OR-Gatter verknüpft sind, wobei die Signalverarbeitung durch einen Takt gesteuert ist, die Zählimpulse aus dem Exklusiv-OR-Gatter und die Richtungsimpulse aus dem Exklusiv-OR-Gatter an einen Zähler gelangen und die Meßwerte aus dem Zähler in Register gelangen, die neben anderen Registern, wie externe Speicher ansprechbar sind, wenn von einer Logik, die von demselben Takt wie der Interpolator gesteuert ist, ein Impuls an die Register gelangt, wobei die Logik mehrere unabhängige Eingänge besitzt.The object is achieved in that the signals of an incremental transducer are formed in a known manner in an input circuit in two 90 ° out of phase Rechecksignale, which then arrive at a four-D flip-flop, the outputs of the quadruple-D flip-flop over three exclusive OR gates are connected, wherein the signal processing is controlled by a clock, the counts from the exclusive-OR gate and the direction pulses from the exclusive-OR gate to a counter and the readings from the counter in registers, in addition to other registers, such as external memory are responsive, when a pulse, which is controlled by a logic that is controlled by the same clock as the interpolator, to the registers, the logic having a plurality of independent inputs.

Ausführungsbeispielembodiment

Die Erfindung soll anhand einer Zeichnung näher erläutert werdenThe invention will be explained in more detail with reference to a drawing

Die einzelnen Figuren zeigen: The individual figures show:

Figur 1: Blockschaltbild der gesamten Auswerteschaltung Figur 2: Schaltbild für den Interpolator und die Übernahmelogik Figur 3: Taktdiagramm für die Schaltung nach Figur 2.FIG. 1: Block diagram of the entire evaluation circuit FIG. 2: Circuit diagram for the interpolator and the transfer logic Figure 3: Timing diagram for the circuit according to FIG. 2.

In Figur 1 ist ein inkrementaler Wegmeßwandler 1, beispielsweise eine digitale Meßuhr, mit einer Eingangsschaltung 2 verbunden.In FIG. 1, an incremental displacement transducer 1, for example a digital dial gauge, is connected to an input circuit 2.

Die zu Rechtecksignalen geformten Meßsignale Z₁, Z₂ gelangen von der Eingangsschaltung 2 an eine Interpolationsschaltung 5, 6,7,8, deren Interpolationsfaktor umschaltbar ist und von da an eine erste Logik 10 zur Steuerung der Übernahme der Meßwerte MW von einem Zähler 9 in Register 11.The measuring signals Z ₁ , Z ₂ formed into square-wave signals arrive from the input circuit 2 to an interpolation circuit 5, 6, 7, 8 whose interpolation factor can be switched, and from there to a first logic 10 for controlling the transfer of the measured values MW from a counter 9 in FIG Register 11.

Der vom Einchipmikrorechner 12 kommende Takt (SCLK) steuert die Interpolationsschaltung 5,6,7,8 und die erste Logik 10. Die erste Logik 10 hat mehrere unabhängige Eingänge für Referenz- und Übernahmesignale.The clock (SCLK) from the single-chip microcomputer 12 controls the interpolation circuits 5, 6, 7, 8 and the first logic 10. The first logic 10 has a plurality of independent inputs for reference and strobe signals.

Der Einchipmikrorechner 12 ist mit allen Registern 11,14,15,16 verbunden und übernimmt über eine zweite Logik 13 den gesamten Datenaustausch und die Berechnung der Meßergebnisse sowie weiterer Daten.The Einchipmikrorechner 12 is connected to all registers 11,14,15,16 and takes over a second logic 13, the entire data exchange and the calculation of the measurement results and other data.

In Figur 2 gelangen die beiden Meßsignale Z₁, Z₂ an die ersten beiden D-Flipflops des Vierfach-D-Flipflops 5. Der Ausgang A des ersten D-Flipflops ist mit zwei Exklussiv-OR-Gattern 6,7 verbunden.In Figure 2, the two measurement signals Z ₁ , Z ₂ reach the first two D flip-flops of the quad D flip-flop 5. The output A of the first D flip-flop is connected to two Exclusive OR gates 6, 7.

Der Ausgang B des zweiten D-Flipflops ist mit dem ersten Exklussiv-OR-Gatter 6 gekoppelt und mit einem vierten D-Flipflop verbunden, dessen Ausgang C an das zweite Exklussiv-OR-Gatter 7 gelangt.The output B of the second D flip-flop is coupled to the first Exclusive-OR gate 6 and connected to a fourth D flip-flop whose output C is applied to the second Exclusive-OR gate 7.

Nach dem Durchlauf der Meßsignale Z₁, Z₂ durch die ersten beiden D-Flipflops stehen die Meßsignale Z₁, Z₂ an den Ausgängen A, B in einer festen Beziehung zum Takt (SCLK).After the passage of the measuring signals Z ₁ , Z ₂ through the first two D flip-flops, the measuring signals Z ₁ , Z _{2 are} at the outputs A, B in a fixed relationship to the clock (SCLK).

Am Exklussiv-OR-Gatter 7 werden das erste Meßsignal vom ersten D-Flipflop und das zweite um eine Taktperiode verzögerte Meßsignal B verknüpft. Die Richtungsimpulse Rl am Ausgang des Exklussiv-OR-Gatters 7 sind in einer Zählrichtung beim Auftreten der Zählimpulse ZIO und in der entgegengesetzten Zählrichtung 1.At the Exclusive OR gate 7, the first measurement signal from the first D flip-flop and the second delayed by one clock period measurement signal B are linked. The directional pulses Rl at the output of the Exclusive-OR gate 7 are in a counting direction at the occurrence of the count pulses ZIO and in the opposite counting direction 1.

Die beiden, am ersten Exklussiv-OR-Gatter 6 verknüpften Meßsignale A, B liefern am Ausgang D des Exklussiv-OR-Gatters 6 eine Impulsfolge mit doppelter Frequenz.The two, connected to the first Exclusive OR gate 6 measuring signals A, B provide at the output D of the Exclusive-OR gate 6, a pulse train with double frequency.

Diese Impulsfolge D ist an ein drittes Exklussiv-OR-Gatter 8 geschaltet und liegt am Eingang eines dritten D-Flipflops an.This pulse train D is connected to a third Exclusive-OR gate 8 and is applied to the input of a third D flip-flop.

Am dritten Exklussiv-OR-Gatter 8 werden die Impulsfolge D und die um eine Taktperiode verzögerte negierte Impulsfolge E verknüpft, wodurch am Ausgang G des dritten Exklussiv-OR-Gatters 8 bei jeder auftretenden Signalflanke der Meßimpulse A, B ein Zählimpuls Zl entsteht.At the third Exclusive OR gate 8, the pulse train D and the delayed by one clock period negated pulse train E are linked, whereby at the output G of the third Exclusive OR gate 8 at each occurring signal edge of the measuring pulses A, B, a count Zl arises.

Die Zähl-und Richtüngsimpulse gelangen ständig an den Zähler 9. In Figur 2 ist an die Logik 10 ein Referenzimpuls REF geführt.The counting and Richtüngsimpulse constantly reach the counter 9. In Figure 2, a reference pulse REF is guided to the logic 10.

Dieser kann von einer internen Referenzmarke des inkrementalen Wegmeßwandlers 1 oder einem externen Indikator 3This can be from an internal reference mark of the incremental displacement transducer 1 or an external indicator 3

stammen. _come. _

Das Referenzsignal REF wird zuerst mit dem ersten negierten Meßsignal AUND verknüpft zu einem Signal H.The reference signal REF is first associated with the first negated measurement signal AUND to a signal H.

An einem ersten D-Flipflop 17 wird das zweite Meßsignal B mit dem negierten Takt SCLK getaktet.At a first D flip-flop 17, the second measurement signal B is clocked with the negated clock SCLK.

Das auf diese Weise um eine Taktperiode verzögerte Signal I wird mit dem Meßsignal B Exklussiv-OR verknüpft und danach mit dem Signal H UND verknüpft.The delayed in this way by one clock period signal I is linked to the measurement signal B Exclusive-OR and then linked to the signal H AND.

Am Ausgang des zweiten UND-Gliedes 21 entsteht damit immer an einer bestimmten Stelle des Referenzsignales REF ein Impuls Ü zur Übernahme der Meßwerte MW aus dem Zähler 9 in die Register 11, dessen Schaltflanke nicht gleichzeitig mit der Schaltflanke der Zählimpulse auftritt.At the output of the second AND gate 21 is thus always at a certain point of the reference signal REF a pulse Ü to take over the measured values MW from the counter 9 in the register 11, the switching edge does not occur simultaneously with the switching edge of the count pulses.

An die Logik 10 gelangen auch Übernahmeimpulse ÜB vom Rechner 12. Diese werden an ein D-Flipflop 18 mit dem Takt SCLK getaktet. Der negierte Ausgang L des D-Flipflops 18 ist mit einem D-Flipflop 19 verbunden, welches vom negierten Takt SCLK gesteuert wird.Acceptance pulses UB from the computer 12 also pass to the logic 10. These are clocked to a D flip-flop 18 with the clock SCLK. The negated output L of the D flip-flop 18 is connected to a D flip-flop 19, which is controlled by the negated clock SCLK.

Die Ausgänge M, N dieser beiden D-Flipflops 18,19 sind UND verknüpft, wodurch sofort nach dem Eintreffen des Übernahmeimpulses ÜB mit dem nächsten Takt ein Signal Ü zur Übernahme der Meßwerte vom Zähler 9 in die Register 11 vom UND-Gatter 23 abgegeben wird. Die Schaltflanke des Signals Ü zur Meßwertübernahme tritt ebenfalls nur auf, wenn keine Schaltflanke der Zählimpulse ZI eintrifft.The outputs M, N of these two D-flip-flops 18,19 are ANDed, whereby immediately after the arrival of the transfer pulse ÜB with the next clock, a signal Ü for taking over the measured values from the counter 9 in the register 11 from the AND gate 23 is issued , The switching edge of the signal Ü for Meßwertübernahme also occurs only when no switching edge of the counting pulses ZI arrives.

Die Auswerteschaltung eignet sich besonders gut für dynamische Messungen, denn die Schaltung ermöglicht eine schnelle Übernahme der Meßwerte. Durch die getaktete Arbeitsweise des Interpolators und der ersten Logik wird auch bei großen Verarbeitungsgeschwindigkeiten eine hohe Zuverlässigkeit erreicht, insbesondere bei schnellem Richtungswechsel treten keine Signalverluste auf.The evaluation circuit is particularly well suited for dynamic measurements, because the circuit allows a quick transfer of the measured values. Due to the clocked operation of the interpolator and the first logic high reliability is achieved even at high processing speeds, especially in the case of rapid change of direction occur no signal losses.

Die große Verarbeitungsgeschwindigkeit wird dadurch erreicht, daß alle Register wie externe Speicher ansprechbar sind. Beim Überfahren von Referenzmarken sind große Verfahrgeschwindigkeiten des Meßsystems möglich.The high processing speed is achieved by making all registers addressable like external memories. When driving over reference marks, high traversing speeds of the measuring system are possible.

Eine gute Reproduzierbarkeit beim Positionieren wird mit der Verwendung von externen Referenzmarken erreicht. Die gesamte Schaltung zeichnet sich durch einen geringen Bauelementeaufwand aus.Good reproducibility in positioning is achieved with the use of external reference marks. The entire circuit is characterized by a low component cost.

Claims

1. Circuit arrangement for evaluating the signals of an incremental displacement transducer consisting of a computer, registers, counters and an interpolator, characterized in that the signals of an incremental displacement transducer (1) in a known manner in an input circuit (2) in two 90 ° phase-shifted rectangular signals ( Z ₁ , Z ₂ ), which then pass to a quad D flip-flop (5), the outputs (A, B, C and E) of the quad D flip-flop (5) over three Exclusive ORs Gates (6, 7, 8), the signal processing being controlled by a clock (SCLK), the counting pulses (ZI) from the exclusive-OR gate (8) and the direction pulses (RI) from the exclusive-OR -Gatter (7) to a counter (9) get and the measured values (MW) from the counter (9) in register (11) reach, among other registers (14,15, 1 6), w e external memory can be addressed if by a logic (10) controlled by the same clock (SCLK) as the interpolator (5 ... 8), a pulse (STB) is applied to the registers (11, 14, 15, 16), the logic (10) having several independent inputs.

2. A circuit according to claim 1, characterized in that the phase-shifted by 90 ° square-wave signals (Zi, Z ₂ ) reach the D inputs of two edge-triggered flip-flops whose outputs (A, B) via a first Exclusive OR gate (6 ), the output A of the first flip-flop is simultaneously connected to a second exclusive-OR gate (7), to whose second input the output (C) of a fourth flip-flop is connected, to whose D input the output (B) of the second flip-flop, the output (D) of the first exclusive-OR gate (6) is coupled to a third exclusive-OR gate (8) whose second input is the output (E) of a third flip-flop whose D Input is also connected to the output D of the first Exclusive OR gate (6).

3. A circuit according to claim 1, characterized in that the logic (10) reference signals (REF) arrive, with a first measurement signal (A) AND-linked, to a second AND gate (21) reach, to which also the from a second measuring signal (B) by an exclusive-OR combination di eses measuring signal (B) with the by a timing of this measurement signal (B) with the negative clock (SCLK) to a D-flip-flop (17) obtained delayed pulses generated pulses (K), whereby a pulse (Ü) for taking over measured values from the counter (9) in the register (11) is formed.

4. A circuit according to claim 1, characterized in that the logic (10) receives a transfer signal (ÜB) from the computer (12) which is clocked at a first D flip-flop (18) with the clock (SCLK), the negated Output (U_des D flip-flop (18) is connected to a second D-type flip-flop (19) which is clocked with the negated clock (SCLK) and the outputs (M, N) of the two D flip-flops (18, 19) an AND gate (23) are connected to the output of a signal (Ü) for the acquisition of measured values (MW) from the counter (9) in the register (11) is formed.

For this 3 pages drawings

Field of application of the invention

The circuit is preferably used in incremental position encoders in which a Einchipmikrorechner is used.

Characteristic of the known technical solutions

Known is a "circuit for taking dynamic measurements from an incremental Lagemeßsystem" DE-OS 3111068. Between a counter and a computer, a buffer is provided, and via a synchronization circuit, the computer controls the buffer according to priority so that the counter readings only The drawback of this solution is that a read-out signal must always be provided by the computer for quiet reading of the measured values and a relatively large outlay for synchronization is required.

Object of the invention

The aim of the invention is to eliminate the disadvantages of the prior art and to provide a circuit for evaluating the signals of an incremental displacement transducer, which allows safe working with high accuracy and requires only a small component cost.