DD247334A1

DD247334A1 - CIRCUIT ARRANGEMENT FOR THE DETERMINATION OF LINEARIETAET AND MONOTONY ERRORS IN AD-TRANSFORMERS

Info

Publication number: DD247334A1
Application number: DD28759886A
Authority: DD
Inventors: Rainer Ludwig; Frank Winkler
Original assignee: Mittweida Ing Hochschule
Priority date: 1986-03-05
Filing date: 1986-03-05
Publication date: 1987-07-01

Abstract

Die Erfindung bezieht sich auf die Pruefung von AD-Wandlern sowohl beim Hersteller als auch beim Anwender. Die Erfindung ermoeglicht das Erkennen und Berechnen von Monotonie- und Linearitaetsfehlern bei AD-Wandlern bei gegenueber anderen Loesungen geringem Aufwand. Die Schaltungsanordnung zur Pruefung beruht auf der Verwendung einer in einem EPROM abgelegten Digitalrampe, die von einem DA-Wandler in ein Analogsignal gewandelt wird und so als Eingangsstimulus fuer den zu pruefenden AD-Wandler dient. Das Ausgangswort des AD-Wandlers wird mit dem dazugehoerigen, zwischengespeicherten Digitalwort in einem Digitalkomperator verglichen, anschliessend ausgewertet und zur Anzeige gebracht. Anwendungsgebiete der Erfindung sind alle Pruef- und Messplaetze, zu deren Aufgabengebiet die Pruefung von AD-Wandlern gehoert.The invention relates to the testing of AD converters both by the manufacturer and the user. The invention makes it possible to detect and calculate monotony and linearity errors in AD converters with little effort compared to other solutions. The circuit arrangement for testing is based on the use of a digital ramp stored in an EPROM, which is converted by a DA converter into an analog signal and thus serves as an input stimulus for the AD converter to be tested. The output word of the AD converter is compared with the associated, cached digital word in a digital comparator, then evaluated and displayed. Areas of application of the invention are all test and measuring stations, whose task is the testing of AD converters.

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Field of application of the invention

Die Erfindung bezieht sich auf die Ermittlung von Linearitäts- und Monotoniefehlern von AD-Wandlern.The invention relates to the determination of linearity and monotone errors of AD converters.

Characteristic of the known technical solutions

Bekannt ist die Prüfung von AD-Wandlern mit einem extrem oberwellenarmen Sinussignal. Umsatzfehler wirken sich auf die AD-Umsetzung so aus, als ob eine verzerrte Sinusspannung durch einen idealen Quantisierer umgesetzt wird. Der Grad der Verzerrung ist dabei ein direktes Maß für die Linearitätöfehler des AD-Wandlers. Problematisch ist die Generierung eines sehr genauen Testsignals, da das nur mit einem hohen Hardwareaufwand ist. Lüdge, Dr. W., Lüdge, A. „Rechnergestütze Testung von Analog-Digital-Wandlern"msr.22(1979)9, S.508-511It is known to test AD converters with an extremely low-harmonic sine wave signal. Sales errors affect the AD conversion as if a distorted sine voltage is being converted by an ideal quantizer. The degree of distortion is a direct measure of the Linearitätöfehler the AD converter. The problem is the generation of a very accurate test signal, since this is only with a high hardware cost. Lüdge, dr. W., Lüdge, A. "Computer-Aided Testing of Analog-to-Digital Converters" msr.22 (1979) 9, pp. 508-511

Eine andere bekannte Schaltungsanordnung basiert auf der Untersuchung mit statistischen Methoden: An den AD-Wandler wird ein Rauschsignai mit bekannter Verteilungscharakteristjk angelegt. Nach hinreichend langer Prüfzeit muß die statistische Verteilung der Häufigkeit der digitalen Ausgangsworte der Verteilung des Eingangsrauchsignales entsprechen. Abweichungen davon kennzeichnen Fehler in der Linearität der Wandlerkennlinie. Monotoniefehler werden nicht erkannt. Lüdge, A. „Verfahren zurTestung von AD-Wandlern" Wirtschaftspatent DDR 1978/DD 207699Another known circuit arrangement is based on the investigation with statistical methods: A noise signal having a known distribution characteristic is applied to the AD converter. After a sufficiently long test time, the statistical distribution of the frequency of the digital output words must correspond to the distribution of the input smoke signal. Deviations from this characterize errors in the linearity of the transformer characteristic. Monotone errors are not detected. Lüdge, A. "Method of Testing AD Converters" Wirtschaftspatent DDR 1978 / DD 207699

Grundlage für das US-Patent 4,354,177 von Sloane ist die Auswertung eines Eingangssignals unter histographischen Aspekten.Sloane's US Patent 4,354,177 is based on the evaluation of an input signal from histographic aspects.

Mit einem hohen gerätetechnischen und rechentechnischen Aufwand ist die Analyse des erstellten Ausgangshistogramms möglich. Aufgezeigt werden Linearitäts-und Monotoniefehler.With a high technical and computational effort, the analysis of the created output histogram is possible. It shows linearity and monotone errors.

Object of the invention

Ziel der Erfindung ist es, den Aufwand für die Ermittlung von Linearitäts- und Monotoniefehlern bei gleichzeitiger Gewährleistung einer hohen Genauigkeit zu verringern. Mit der Erfindung ist es möglich, ein Testsignal einfach und mit hoher Genauigkeit zu generieren. Erfindungsgemäß wird das dadurch erreicht, daß eine Digitalrampe als Referenzsignal zu einem Vergleich mit dem Ausgangssignal eines von einem linearen Rampensignal angesteuerten AD-Wandlers benutzt wird.The aim of the invention is to reduce the effort for the determination of linearity and Monotoniefehlern while ensuring high accuracy. With the invention it is possible to generate a test signal easily and with high accuracy. According to the invention this is achieved in that a digital ramp is used as a reference signal for comparison with the output signal of a driven by a linear ramp signal AD converter.

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Ermittlung von Linearitäts- und Monotoniefehlern zu schaffen, bei der das Testsignal einfach und genau generiert werden kann und eine hohe Genauigkeit der Prüfung gewährleistet ist. -The invention has for its object to provide a circuit arrangement for the determination of linearity and Monotoniefehlern, in which the test signal can be generated easily and accurately and a high accuracy of the test is guaranteed. -

Erfindungsgemäß wird das dadurch erreicht, daß ein Taktgenerator 1 mit einer Taktfrequenz, die der Nyquist-Frequenz entspricht, einen Zähler 2 ansteuert, dessen Ausgänge mit einem Adreßdecod'er 3 verbunden sind. Der Adreßdecoder 3 dient zur Decodierung des EPROMS 4. Im EPROM 4 sind auf den Speicherplätzen in steigender Folge lückenlos η-Bit breite Werte einer Rampenfunktion abgelegt, die während der Prüfung ausgelesen werden. Das ausgelesene η-Bit breite Digitalwort gelangt zu einem DA-Wandler5 und gleichzeitig in einen RAM 8. Der η-bit breite DA-Wandler 5 stellt das analoge Eingangswort für den zu prüfenden (n-2)-Bit breiten AD-Wandler 6 dar. Wenn die Wandlung im AD-Wandler 6 abgeschlossen ist, gelangt das (n-2)-Bit breite Ausgangsdatenwort zu einem Digitalkomparator7. Gleichzeitig wird durch das vom AD-Wandler 5 gesendete Ende-der-Wandlung-Signal 11 veranlaßt, daß der RAM 8 mit dem gespeicherten η-Bit breiten Datenwort ausgelesen wird und dieses Datenwort ebenfalls dem Digitalkomparator 7 zur Auswertung zur Verfugung steht. Im Digitalkomperator 7 werden die beiden niedrigwertigsten Bit des vom RAM 8 gelieferten η-Bit breiten Datenwortes beim Vergleich vernachlässigt. Eine dem Digitalkomperatur 7 nachgeordnete Auswertelogik 9 erkennt und registriert Linearitäts- und Monotoniefehler, die nach dem Ende der Prüfung abgerufen und in der nachfolgenden Anzeigeeinheit 10 ausgegeben werden. Die Auswertelogik 9 ist über den Taktgenerator 1 mit den anderen Elementen der Prüfschaltung synchronisiert.According to the invention this is achieved in that a clock generator 1 with a clock frequency corresponding to the Nyquist frequency, a counter 2 drives, whose outputs are connected to an address decoder '3. The address decoder 3 is used for decoding the EPROM 4. In the EPROM 4 η-bit wide values of a ramp function are stored on the memory locations in an ascending order without gaps, which are read out during the test. The read-out η-bit wide digital word arrives at a DA converter 5 and at the same time into a RAM 8. The η-bit-wide DA converter 5 represents the analog input word for the (n-2) -bit wide AD converter 6 to be tested When the conversion in the A / D converter 6 is completed, the (n-2) -bit wide output data word comes to a digital comparator 7. At the same time, the end-of-conversion signal 11 sent by the AD converter 5 causes the RAM 8 to be read out with the stored η-bit-wide data word and this data word is likewise available to the digital comparator 7 for evaluation. In the digital comparator 7, the two least significant bits of the η-bit-wide data word supplied by the RAM 8 are neglected in the comparison. An evaluation logic 9 arranged downstream of the digital camera 7 recognizes and registers linearity and monotone errors that are retrieved after the end of the test and output in the subsequent display unit 10. The evaluation logic 9 is synchronized via the clock generator 1 with the other elements of the test circuit.

embodiment

Die vom Taktgenerator gelieferten Impulse werden vom Dezimalzähler (IS 7) gezählt, im Codierer (IS 6) vom Dezimalcode in den BCD-Code gewandelt und im Decodierer (IS 5) adreßdecodiert, damit die EPROMs IS 3 und IS 4 angesteuert werden können, auf deren Speicherplätzen in steigender Folge lückenlos 10 Bit breite Werte einer Rampenfunktion abgelegt sind. Diese Rampenfunktion dient als Eingangsstimulus für den 10-Bit-DAU (IS 1)derden8-Bit-ADU (DUT[IS 2]) ansteuert. Die von den beiden EPROMs (IS 3, IS 4) ausgelesenen Werte gelangen nicht nur zum DAU (IS 1), sondern parallel dazu auch zu einem Schieberegister (IS 8, IS 9). Ein an den 8-Bit-ADU angeschlossener Digitalkomparator (IS 10) vergleicht dessen Ausgangsworte mit den vom EPROM (IS 3, IS 4) gelieferten und im Schieberegister (IS 8, IS 9) zwischengespeicherten Digitalworten. Der Mustercode von EPROM (IS 3, IS 4) gelangt außerdem noch zur PIO (IS 12); der im Schieberegister zwischengespeicherte Code gelangt zur PIO(IS 11), und das Ausgangssignal des Digitalkomparators(IS 10) wird ebenfalls durch die PIO (IS 12) an ein Κ-1520-System ausgegeben. Laufzeitunterschiede zwischen Mustercode und Zwischenspeichercode werden softwaremäßig ausgeglichen.The pulses supplied by the clock generator are counted by the decimal counter (IS 7), converted from the decimal code to the BCD code in the encoder (IS 6) and address decoded in the decoder (IS 5) so that the EPROMs IS 3 and IS 4 can be driven whose memory locations are consecutively stored in an increasing order of 10-bit-wide values of a ramp function. This ramp function serves as the input stimulus for the 10-bit DAC (IS 1) that drives the 8-bit ADC (DUT [IS 2]). The values read out by the two EPROMs (IS 3, IS 4) not only reach the DAU (IS 1), but also a shift register (IS 8, IS 9) in parallel. A digital comparator (IS 10) connected to the 8-bit ADC compares its output words with the digital words supplied by the EPROM (IS 3, IS 4) and buffered in the shift register (IS 8, IS 9). The pattern code of EPROM (IS 3, IS 4) also passes to the PIO (IS 12); the code latched in the shift register goes to the PIO (IS 11), and the output of the digital comparator (IS 10) is also output through the PIO (IS 12) to a Κ-1520 system. Run-time differences between the sample code and the buffer code are compensated for by software.

Claims

Invention claim:

1. The invention Circuit arrangement for the determination of linearity and Monotoniefehlern in AD converters is characterized in that

A clock generator (1) with the Nyquist frequency of the AD converter to be tested drives a counter (2) whose outputs are connected to an address decoder (3) for decoding the memory area of an EPROM (4);

- On the EPROM (4) in successive η-bit wide values of a linearly rising or linearly falling ramp are stored so that they can be read by means of upstream address decoder as a digital ramp;

- The described output of the EPROM (4) simultaneously on a RAM (8) and on a η-bit wide DA converter (5) passes whose analog output the input signal to be tested (n-2) -bit wide AD converter (6) supplies;

- The (n-2) -bit wide output word of the AD converter (6) to the first input of a digital comparator (7) passes and the end-of-conversion signal (11) of the AD converter (6) causes the η-bit wide data word stored in the RAM (8) passes to the second input of the digital comparator (7), neglecting the two least significant bits of the n-bit wide data word when compared to the (n-2) -bit wide data word;

- The supplied by the digital comparator (7) output signal as a result of the described comparison to a Auswertelogik (9), which is connected to the clock generator (1) for synchronization and outputs the results of the test in a subsequent display unit (10)

2. Circuit arrangement according to item 1, characterized in that the test signal stored on the EPROM (4) can also be another filling scale signal.

3. Circuit arrangement according to item 1 and 2, characterized in that the elements digital comparator (7), evaluation logic (9) and display (10) can be replaced by a microcomputer.