DD243600A1 - METHOD AND ARRANGEMENT FOR ADJUSTING DATA ENDING DEVICES TO DIGITAL MULTIPLEXERS - Google Patents
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Abstract
Ziel und Aufgabe der Erfindung ist es, ein Verfahren und eine Anordnung zur Anpassung von Datenendeinrichtungen (DEE) an digitale Multiplexer mit Schnittstellen fuer codirectionale, plesiochron und/oder synchron multiplexierte Datenkanaele ohne Envelopen-Wiederholung, ohne empfangsseitige statistische Erkennung wiederholter Envelopen mit der Moeglichkeit phasensynchroner Bytetakt-Abgabe an die DEE an beiden Enden eines Datenkanales zu schaffen, bei dem keine Einschraenkungen hinsichtlich der Bitfolge des Datenstromes bestehen und der Aufwand fuer die Anordnung gegenueber dem bekannten Stand der Technik geringer sein soll. Zur Loesung dieser Aufgabe wird ein Verfahren und eine Anordnung angegeben. Das Verfahren arbeitet mit Mehrfachabtastung der Nutzdaten mit 48 kHz, Uebertragung von zwischen die Nutzdaten eingelagerten Steuersignalen fuer Schrittakt-, Bytetakt- und Fehlerkorrektur-Synchronisation, Bildung einer taktgebenden und taktschleifenden Anpassungseinrichtung sowie Phasenanpassung von Schritt- und Bytetakt in der taktgebenden Anpassungseinrichtung. FigurThe aim and object of the invention is a method and an arrangement for adapting data terminal equipment (DTE) to digital multiplexers with interfaces for codirectional, plesiochronous and / or synchronously multiplexed data channels without envelope repetition, without reception-side statistical recognition of repeated envelopes with the possibility of phase-synchronous Bytes clock output to the DEE at both ends of a data channel to create, in which there are no restrictions on the bit sequence of the data stream and the cost of the arrangement should be lower compared to the known prior art. To solve this problem, a method and an arrangement is given. The method employs multiple sampling of the 48 kHz payload data, transmission of step clock, byte clock and error correction synchronization control signals between the payload data, formation of a clocking and clock loop matching device, and phase adjustment of step and byte clocks in the clocking matching device. figure
Description
Die Erfindung betrifft ein Verfahren und eine Anordnung zur Anpassung von Datenendeinrichtungen an digitale Multiplexer mit Schnittstellen für codirectionale, plesiochron und/oder synchron multiplexierte Datenkanäle mit einer Bitrate von 64kbit/s, vorzugsweise in niederkanaligen digitalen Richtfunkstrecken, mit Envelopenbildung, Mehrfachübertragung des Nutzsignales und Fehlerkorrektur.The invention relates to a method and an arrangement for adapting data terminal devices to digital multiplexers having interfaces for codirectional, plesiochronous and / or synchronously multiplexed data channels with a bit rate of 64 kbit / s, preferably in low-channel digital radio links, with envelope formation, multiple transmission of the useful signal and error correction.
Datenendeinrichtungen (DEE), die an digitale Übertragungswege angeschlossen werden sollen, müssen eine entsprechende Schnittstelle haben, die aus Anschlußpunkten für mindestens folgende Stromkreise abgehender und ankommender Signale besteht:Data terminal equipment (DEE) to be connected to digital transmission paths must have a corresponding interface consisting of connection points for at least the following circuits of outgoing and incoming signals:
Abgehend: Sendedaten sowie in manchen Fällen Steuersignale für Hilfszwecke.Outgoing: Transmit data and in some cases control signals for auxiliary purposes.
Ankommend: Empfangsdaten, gemeinsamer Schrittakt für Sende- und Empfangsdaten sowie in manchen Fällen Steuersignale für Hilfszwecke und gemeinsamer Bytetakt für Sende- und Empfangsdaten.Incoming: Receive data, common step act for send and receive data and in some cases control signals for auxiliary purposes and common byte clock for send and receive data.
Die Daten-Bitrate an dieser Schnittstelle ist in der Regel 0,6; 1,2; 2,4; 4,8 oder 9,6 kbit/s und die Bitrate der Steuersignale stets Vs der Daten-Bitrate. Soll der Datenstrom in aufeinanderfolgende Gruppen zu je 8bit unterteilt werden, dann können die Grenzen dieser Gruppen durch den genannten Bytetakt markiert werden, dessen Frequenz entsprechend den Daten-Bitraten 0,075; 0,15; 0,3; 0,6 oder 1,2 kHz beträgt.The data bit rate at this interface is usually 0.6; 1.2; 2.4; 4.8 or 9.6 kbit / s and the bit rate of the control signals always Vs the data bit rate. If the data stream is to be subdivided into successive groups of 8 bits each, then the boundaries of these groups can be marked by the mentioned byte clock, whose frequency corresponds to the data bit rates 0.075; 0.15; 0.3; 0.6 or 1.2 kHz.
Bei digitalen Multiplexer^ zum Beispiel für 30 Kanäle mit je 64kbit/s, besteht ein Anschluß für einen dieser Kanäle aus Anschlußpunkten für einen Dateneingang, einen Datenausgang, einen Bittakt-Eingang und -Ausgang (64kHz) und einen Oktettakt-Eingang und-Ausgang (8kHz).For digital multiplexers, for example, for 30 channels of 64 kbit / s each, a connection for one of these channels consists of connection points for a data input, a data output, a bit clock input and output (64 kHz) and an octet clock input and output ( 8kHz).
DerOktettakt gestattet die Unterteilung des Bitstromes 64kbit/s in aufeinanderfolgende 8bit-Gruppen und gibt deren Grenzen am Anfang und am Ende des Übertragungsweges an.The octet clock allows the 64 kbit / s bit stream to be divided into consecutive 8-bit groups and indicates their boundaries at the beginning and at the end of the transmission path.
Bei synchroner Multiplexier.ung sind diese 8-bit-Gruppen identisch mit den Bitgruppen der Kanäle im Multiplexrahmen, bei plesiochroner Multiplexierung nicht.For synchronous multiplexing, these 8-bit groups are identical to the bit groups of the channels in the multiplex frame, but not for plesiochronous multiplexing.
Wegen des gemeinsamen Schrittaktes für Sende- und Empfangsdaten an der DEE-Schnittstelle müssen die Bittakte 64kHz (innerhalb ihrer Toleranzgrenzen) am Ein- und Ausgang des Kanales am Multiplexerfrequenzsynchron sein. Die Frequenz des an die DEE abzugebenden Schrittaktes ist dabei aus der dieses gemeinsamen Bittaktes 64kHz abzuleiten. Zwei DEE können über einen Kanal eines digitalen Multiplexsystems miteinander verbunden werden, wobei an beiden Enden eine Anpassung der Schnittstelle zwischen DEE und Multiplexer erforderlich ist.Because of the common step action for transmit and receive data at the DEE interface, the bit clocks must be 64kHz (within their tolerance limits) at the input and output of the channel at the multiplexer frequency synchronous. The frequency of the step to be delivered to the DEE is derived from this common bit clock 64kHz. Two DEE's can be interconnected via one channel of a digital multiplexing system, with an interface adaptation between the DEE and the multiplexer required at both ends.
Zur Anpassung von DEE an digitale Multiplexer mit den geschilderten Schnittstellen wird in bekannter Weise wie folgt verfahren: Sendeseitig werden die Nutzdaten von der DEEin eine Anpassungsanordnung übernommen, dieser Datenstrom in aufeinanderfolgende Gruppen zu beispielsweise je 6bit unterteilt, und diese in fortlaufend gebildete Envelopen mit beispielsweise (6 + 2) bit eingefügt. Die beiden restlichen Bits sind hierbei für Hilfszwecke vorgesehen. Jede Envelope wird mehrfach wiederholt und mit 64kbit/sauf den Multiplexer gegeben. Dabei richtet sich die Anzahl der Wiederholungen nach der Nutzdaten-Bitrate, zum Beispiel 5mal bei 9,6kbit/s.In order to adapt DEE to digital multiplexers with the described interfaces, the following procedure is used in the known manner: On the transmission side, the user data is taken over by the DE in an adaptation arrangement, this data stream is subdivided into successive groups of 6 bits, for example, and these are formed into consecutively formed envelopes with, for example, 6 + 2) bit inserted. The two remaining bits are provided here for auxiliary purposes. Each envelope is repeated several times and given at 64kbit / s to the multiplexer. The number of repetitions depends on the user data bit rate, for example 5 times at 9.6 kbit / s.
Die Phase der so entstehenden Gruppen mit aufeinanderfolgenden Envelopen gleichen Inhalts wird dabei sendeseitig unabhängig, die Bittakt-Frequenz und -Phase sowie die Envelopentakt-Phase dagegen sende- und empfangsseitig vom Multiplexer bestimmt.The phase of the resulting groups with successive envelopes of the same content is independent of the transmission side, while the bit clock frequency and phase and the envelope clock phase are determined by the multiplexer at the transmitter and at the receiver end.
Empfangsseitig werden die vom Multiplexer mit 64kbit/s abgegebenen Envelopen aufgelöst und die Grenzen der Gruppen mit aufeinanderfolgenden Envelopen sendeseitig gleichen Inhalts ermittelt. Dies geschieht durch Nutz-Inhalts-Vergleich von Envelopen in ausgewählten zeitlichen Abständen und Auswertung desselben nach statistischen Prinzipien. Es folgt eine Fehlerkorrektur innerhalb jeder Gruppe von aufeinanderfolgenden Envelopen mit sendeseitig gleichem Inhalt durch Nutz-Inhalts-Vergleich aller oder eines Teiles der dazugehörigen Envelopen und Mehrheitsentscheid. Schließlich wird der sendeseitige Nutzdatenstrom durch Aneinanderreihen der Ergebnisse der Fehlerkorrektur zurückgewonnen und an die DEE abgegeben. In der Gegenrichtung wird in gleicher Weise verfahren.At the receiving end, the envelopes emitted by the multiplexer with 64kbit / s are resolved and the boundaries of the groups with successive envelopes are determined at the transmitting end of the same content. This is done by payload content comparison of envelopes at selected time intervals and evaluation thereof according to statistical principles. This is followed by an error correction within each group of consecutive envelopes having the same contents on the transmission side by payload comparison of all or a part of the associated envelopes and majority decision. Finally, the transmit-side payload data stream is retrieved by stringing together the results of the error correction and delivered to the DEE. The same procedure is followed in the opposite direction.
Nachteilig ist bei diesem Verfahren der an beiden Enden eines Datenkanales erforderliche Aufwand für die Realisierung, d. h. für die dazugehörige Anordnung, für die sendeseitig mehrfach wiederholte Abgabe jeder Envelope an den Multiplexkanal, für die empfangsseitige Ermittlung der Grenzen der Gruppen mit aufeinanderfolgenden Envelopen sendeseitig gleichen Inhalts durch Nutzdaten-Inhalts-Vergleich von Envelopen und statistischer Auswertung und für die bitgruppenweise Fehlerkorrektur. Nachteilig ist weiterhin, daß dieses Verfahren mit der zu seiner Durchführung erforderlichen Anordnung nicht für DEE- · Schnittstellen mit Bytetakt-Anschluß verwendbar ist.A disadvantage of this method, the required at both ends of a data channel effort for the realization, d. H. for the associated arrangement, for the multiple-sided delivery of each envelope to the multiplex channel on the transmission side, for the reception-side determination of the boundaries of the groups with successive envelopes of the same content by user data content comparison of envelopes and statistical evaluation and for bit group error correction. A further disadvantage is that this method with the arrangement required for its implementation is not suitable for DEE · interfaces with byte clock connection.
Ein weiterer Nachteil besteht darin, daß dieses Verfahren mit der zu seiner Durchführung erforderlichen Anordnung auch nicht für plesiochron multiplexierte Kanäle geeignet ist.A further disadvantage is that this method, with the arrangement required for its implementation, is also unsuitable for plesiochron multiplexed channels.
Schließlich ist es bei diesem Verfahren mit der dazugehörigen Anordnung nachteilig, daß wegen der Art und Weise der empfangsseitigen Ermittlung der Grenzen der Gruppen mit aufeinanderfolgenden Envelopen sendeseitig gleichen Inhalts Einschränkungen hinsichtlich der Bitfolge des Nutzdatenstromes bestehen.Finally, it is disadvantageous in this method with the associated arrangement that exist because of the way the reception-side determination of the boundaries of the groups with successive Envelopen sendeseitig same content restrictions on the bit sequence of Nutzdatenstromes.
Ziel der Erfindung ist es, ein Verfahren zur Anpassung von Datenendeinrichtungen an digitale Multiplexer und eine Anordnung zur Durchführung desselben anzugeben, bei dem der Aufwand zur Durchführung gegenüber dem bei bekannten Anordnungen vermindert ist, das für DEE-Schnittstellen mit Bytetakt-Anschluß sowie für plesiochron multiplexierte Kanäle geeignet ist und bei dem keine Einschränkungen hinsichtlich der Bitfolge des Nutzdatenstromes bestehen.The object of the invention is to provide a method for adapting data terminal devices to digital multiplexers and an arrangement for carrying out the same, in which the effort for implementation is reduced compared to that in known arrangements, which are multiplexed for DEE interfaces with byte clock connection and for plesiochron Channels is suitable and in which there are no restrictions on the bit sequence of the user data stream.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zur Anpassung von Datenendeinrichtungen an digitale Multiplexer mit Schnittstellen für codirectionale, plesiochron und/oder synchron multiplexierte Datenkanäle ohne Envelopen-Wiederholung, ohne empfangsseitige statistische Erkennung wiederholter Envelopen mit der Möglichkeit phasensynchroner Bytetakt-Abgabe an die DEE an beiden Enden eines Datenkanales zu schaffen.The invention has for its object to provide a method and an arrangement for adapting data terminal equipment to digital multiplexers with interfaces for codirectionale, plesiochronous and / or synchronously multiplexed data channels without envelope repetition, without reception-side statistical recognition of repeated envelopes with the possibility of phase-synchronous byte clock output to create the DEE at both ends of a data channel.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß sendeseitig jedes Bit der von der DEE übernommenen Nutzdaten mit 48kHz mehrfach abgetastet wird und Envelopen mit (6 + 2) bit gebildet werden. Jede dieser Envelopen enthält 6 bit des Resultates der genannten Mehrfachabtastung, ein Bit für Steuersignale und ein weiteres Bit mit Informationen über die Schrittakt-und die Bytetakt-Phase der Nutzdaten.According to the invention, this object is achieved in that each bit of the user data taken over by the DEE is repeatedly scanned at 48 kHz on the transmitting side and envelopes with (6 + 2) bits are formed. Each of these envelopes contains 6 bits of the result of said multisampling, one bit for control signals and another bit of information about the step clock and byte clock phase of the payload.
Empfangsseitig werden die vom Multiplexer übernommenen Envelopen aufgelöst und die darin enthaltenen Informationen über die Schrittakt- und die Bytetakt-Phase zur Erkennung der Grenzen der Nutzdaten-Bits und Bytes ausgewertet. Eine Fehlerkorrektur durch Vergleich der Inhalte der zu einem Nutzdaten-Bit gehörenden, durch sendeseitige Mehrfachabtastung entstandenen, aufeinanderfolgenden Bits aus den aufgelösten Envelopen sowie durch Mehrheitsentscheid.findet anschließend statt. In entgegengesetzter Übertragungsrichtung wird in gleicherweise verfahren.At the receiving end, the envelopes inherited from the multiplexer are resolved and the information contained therein is evaluated via the step clock phase and the byte clock phase in order to recognize the limits of the user data bits and bytes. An error correction by comparison of the contents of belonging to a payload bit, resulting by transmitting-side multiple sampling, consecutive bits from the resolved envelope and by majority decision. Takes place subsequently. In the opposite direction of transmission is proceeded in the same way.
Die sendeseitige Bittakt-Frequenz und -Phase sowie die Envelopen-Takt-Phase am ersten Ende eines Datenkanales wird dabei wahlweise unabhängig oder vom empfangsseitigen Kanalanschluß am Multiplexer und am zweiten Ende dieses Datenkanales stets von letzterem bestimmt.The transmit-side bit clock frequency and phase, as well as the envelope clock phase at the first end of a data channel, are thereby optionally determined independently or by the receiver-side channel connection at the multiplexer and at the second end of this data channel by the latter.
Weiterhin wird dabei die sende- und DEE-seitige Schrittakt- und Bytetakt-Phase am ersten Ende dieses Datenkanales unabhängig, am zweiten Ende desselben von den diesbezüglichen empfangsseitig bei der Envelopen-Auflösung wiedergewonnenen Informationen bestimmt.Furthermore, the sender and DEE side step clock and byte clock phase at the first end of this data channel is determined independently, at the second end of the same on the receiving side at the Envelopen resolution information retrieved.
Erfindungsgemäß ist weiterhin vorgesehen, daß bei plesiochroner Multiplexierung die sendeseitige Bittakt-Frequenz und -Phase sowie die Envelopen-Takt-Phase am ersten Ende eines Datenkanales unabhängig bestimmt wird.According to the invention, it is further provided that, in the case of plesiochronous multiplexing, the transmission-side bit clock frequency and phase and the envelope clock phase at the first end of a data channel are determined independently.
In diesem Falle ist es zur Vervollkommnung des erfindungsgemäßen Verfahrens vorgesehen, daß am ersten Ende eines Datenkanales die empfangsseitige Bittakt- und Envelopen-Takt-Phase am Kanalausgang des Multiplexers mit den entsprechenden sendeseitigen Phasen synchronisiert wird.In this case, it is provided for the perfection of the method according to the invention that at the first end of a data channel, the reception-side bit clock and envelope clock phase at the channel output of the multiplexer is synchronized with the corresponding transmission-side phases.
Zur weiteren Vervollkommnung des erfindungsgemäßen Verfahrens ist vorgesehen, daß am ersten Ende eines Datenkanales die empfangsseitig zurückgewonnene Schrittakt- und Bytetakt-Phase mit den entsprechenden sende- und zugleich DEE-seitigen Phasen synchronisiert wird.For further perfection of the method according to the invention, it is provided that at the first end of a data channel, the step clock and byte clock phase recovered on the receiving side are synchronized with the corresponding send and at the same time DEE side phases.
Außerdem ist es vorteilhaft, die Informationen über die Schrittakt- und Bytetakt-Phase zwischen den beiden Enden eines Datenkanales gegen Bitfehler geschützt zu übertragen.In addition, it is advantageous to transmit the information about the Schrittakt- and byte clock phase between the two ends of a data channel protected against bit errors.
Vorteilhaft ist weiterhin, die Frequenz 48 kHz durch Teilung einer höheren Frequenz fA, beispielsweise 1 536 kHz, zu gewinnen und den dafür verwendeten Frequenzteiler periodisch durch sendeseitige Envelopen-Taktf lanken zurückzusetzen. Dadurch ist es möglich, die benötigte höhere Frequenz fA aus einem lokalen, frei schwingenden Oszillator zu gewinnen; auch im Falle einer multiplexerseitigen Rückschleifung der Bittakt-Frequenz und -Phase sowie der Envelopen-Takt-Phase.It is also advantageous to obtain the frequency 48 kHz by dividing a higher frequency f A , for example, 1 536 kHz, and to periodically reset the frequency divider used for this purpose by transmission-side envelope clock signals. This makes it possible to obtain the required higher frequency f A from a local, freely oscillating oscillator; also in the case of multiplexer-side loopback of the bit clock frequency and phase as well as the envelope clock phase.
Schließlich ist es vorteilhaft, die an einem Ende eines Datenkanales benötigte Taktfrequenz 64 kHz und die höhere Frequenz f α für einen oder gemeinsam für mehrere Kanäle aus einer von einem frei schwingenden Oszillator erzeugten Grundfrequenz abzuleiten.Finally, it is advantageous to derive the clock frequency 64 kHz required at one end of a data channel and the higher frequency fα for one or jointly for several channels from a fundamental frequency generated by a freely oscillating oscillator.
Eine zweckmäßige Anordnung zur Durchführung des erfindungsgemäßen Verfahrens zur Anpassung von Datenendeinrichtungen an digitale Multiplexer ist in den Patentansprüchen 8 bis 11 und im Ausführungsbeispiel ausführlich beschrieben.An expedient arrangement for carrying out the method according to the invention for adapting data terminal devices to digital multiplexers is described in detail in the patent claims 8 to 11 and in the exemplary embodiment.
Mit einem in der Zeichnung dargestellten Ausführungsbeispiel einer Anordnung zur Durchführung des vorstehend geschilderten Verfahrens soll die Erfindung näher erläutert werden.With an embodiment shown in the drawing of an arrangement for carrying out the method described above, the invention will be explained in more detail.
Eine Anpassungsanordnung 1 verbindet eine Datenendeinrichtung (DEE) über eine DEE-Schnittstelle 2 mit einem Kanalanschluß eines digitalen Multiplexers über eine Kanal-Schnittstelle 3. Dabei erhält die Anpassungsanordnung 1 Takte 1 536 kHz, 64 kHz und 8 kHz von einem externen Taktgenerator 4 mit frei schwingendem, quarzgesteuertem Oszillator. Der Taktgenerator 4 kann bei Bedarf mehrere Anpassungsanordnungen 1 gleichzeitig versorgen. Die angeschlossene DEE kann mit den Bitraten 0,6; 1,2; 2,4; 4,8 oder 9,6kbit/s arbeiten. Am Kanalanschluß des Multiplexers wird stets eine Bitrate von 64kbit/s benutzt. Die Auffüllung der DEE- auf die Kanal-Bitrate geschieht in zwei Stufen: Erstens durch Mehrfachabtastung jedes Nutzdatenbits auf 48kbit/s und zweitens durch Einfügen von 2 bit mit Zusatz-Informationen zwischen je 6 durch Mehrfachabtastung gewonnene Bits von 48kbit/sauf 64kbit/s. An der Kanal-Schnittstelle werden Envelopen mit (6 + 2) bit übertragen, deren Grenzen durch Impulsflanken eines 8kHz-Taktes markiert sind.An adaptation arrangement 1 connects a data terminal device (DEE) via a DEE interface 2 to a channel connection of a digital multiplexer via a channel interface 3. The adaptation arrangement 1 receives clocks 1 536 kHz, 64 kHz and 8 kHz from an external clock generator 4 oscillating, quartz-controlled oscillator. If necessary, the clock generator 4 can simultaneously supply a plurality of adaptation arrangements 1. The connected DEE can with the bit rates 0.6; 1.2; 2.4; Working at 4.8 or 9.6kbps. The channel connection of the multiplexer always uses a bit rate of 64kbit / s. The replenishment of the DEE to the channel bit rate occurs in two stages: firstly by multiple sampling of each payload bit to 48kbit / s and secondly by inserting 2 bits with overhead information between every 6 multiple sampling bits from 48kbit / s to 64kbit / s. Envelopes with (6 + 2) bits are transmitted at the channel interface whose boundaries are marked by pulse edges of an 8 kHz clock.
An der Kanal-Schnittstelle 3 ist einem Datenausgang D1 ein 64 kHz-Taktausgang T1 für den Bittakt und ein 8 kHz-Taktausgang T2 für den Envelopen-Takt, einem Takteingang DT ein 64 kHz-Takteingang T T für den Bittakt und ein 8 kHz-Takteingang T2'für den Envelopen-Takt zugeordnet.At the channel interface 3, a data output D1 is a 64 kHz clock output T1 for the bit clock and an 8 kHz clock output T2 for the envelope clock, a clock input DT a 64 kHz clock input TT for the bit clock and an 8 kHz clock input T2 'assigned to the envelope clock.
Die Eingangstakte sind dabei mit den Ausgangstakten stets frequenzsynchron, können aber beliebige Phasenabweichungen voneinander haben.The input clocks are always frequency synchronized with the output clocks, but can have any phase deviations from each other.
An der DEE-Schnittstelle 2 gibt die Anpassungsanordnung 1 einen Schrittakt S und einen Bytetakt B an die DEE ab, die beide sowohl den Sendedaten T, als auch den Empfangsdaten R zugeordnet sind. Diese Sende- und Empfangsdaten T, R werden im folgenden Text auch mit „Nutzdaten" bezeichnet. Darüber hinaus enthält die DEE-Schnittstelle 2 noch Anschlüsse für einen Hilfskanal mit Vs der Nutzdaten-Bitrate: den Eingang „Steuern" C und den Ausgang „Melden" I.At the DTE interface 2, the adaptation device 1 transmits a step clock S and a byte clock B to the DTE, both of which are assigned both to the transmission data T and to the reception data R. These send and receive data T, R are also referred to below as "payload data." In addition, the DTE interface 2 also contains connections for an auxiliary channel with Vs of the user data bit rate: the input "Control" C and the output "Log "I.
Die Bytetakt-Frequenz ist stets Vs der Schrittakt-Frequenz. Für jeden der 6 Stromkreise der DEE-Schnittstelle 2 ist in der Anpassungsanordnung 1 ein Leitungsverstärker 5 vorhanden. Die genannten Stromkreise durchlaufen in der Anpassungsanordnung weiterhin eine Schleifenschaltung 6, die der Bildung von örtlichen und von fernen Prüfschleifen am anrifimn Fnrifi des Datenkanalfis dif?nt.The byte clock frequency is always Vs of the step clock frequency. For each of the 6 circuits of the DEE interface 2, a line amplifier 5 is present in the matching arrangement 1. The circuits mentioned in the adaptation arrangement also pass through a loop circuit 6 which differs in the formation of local and remote test loops on the frontend of the data channel.
Der Schrittakt S und der Bytetakt B werden von einer Taktzentrale 7 in einem Zentralteil Z durch Frequenzteilung aus 48kHz gewonnen und bereitgestellt, in der die Taktfrequenzen entsprechend der Nutzdaten-Bitrate umgeschaltet werden können. Auf der Sendeseite Ss durchlaufen die Sendedaten T eine Envelopenbildung 8, in welcher jedes Nutzdaten-Bit η-mal abgetastet wird:The step clock S and the byte clock B are obtained and provided by a clock center 7 in a central part Z by frequency division from 48 kHz, in which the clock frequencies can be switched according to the user data bit rate. On the transmission side S s , the transmission data T passes through an envelope formation 8, in which each user data bit is scanned η times:
Nutzdaten-Bitrate in kbit/s: 0,6 1,2 2,4 4,8 9,6 ·User data bit rate in kbit / s: 0.6 1.2 2.4 4.8 9.6 ·
η ' 80 40 20 10 5η '80 40 20 10 5
Die Abtastfrequenz ist 48kHz. Der so entstehende Bitstrom mit 48 kbit/s wird in Gruppen von 6 aufeinanderfolgenden Bits unterteilt und zu jeder Gruppe werden zwei Bits für Hilfszwecke hinzugefügt. Die entstehenden Envelopen mit (6 + 2) bit werden aneinander gereiht und mit 64kbit/s auf den Datenausgang D1 gegeben. Das erste der beiden Bits für Hilfszwecke enthält eine Information über den Zustand am Eingang „Steuern" C, das zweite eine Information über die Schrittakt- und die Bytetakt-Phase an den Ausgängen „Schrittakt" S und „Bytetakt" B.The sampling frequency is 48kHz. The resulting 48 kbit / s bitstream is divided into groups of 6 consecutive bits and two auxiliary bits are added to each group. The resulting envelopes with (6 + 2) bits are strung together and given to the data output D1 at 64kbit / s. The first of the two bits for auxiliary purposes contains information about the state at the input "control" C, the second information about the Schrittakt- and the Bytesakt phase at the outputs "Schrittakt" S and "Bytesakt" B.
Diese letztgenannte Information wird am ersten Ende eines Datenkanales in der Taktzentrale 7 erzeugt und der Envelopenbildung 8 über einen ersten Umschalter S1 zugeführt. Am zweiten Ende eines Datenkanales wird diese Information von einer Envelopenauflösung 9 über den entsprechend eingestellten ersten Umschalter S1 der Envelopenbildung 8 zugeführt. Bei plesiochroner Multiplexierung sind am ersten Ende eines Datenkanales die Ausgänge des Taktgenerators 4 für die Takte 64kHzund 8kHz über einen zweiten Umschalter S2 mit entsprechenden Takteingängen der Envelopenbildung 8, der Envelopenauflösung 9, einer Envelopen-Phasenanpassung 10 und der Taktzentrale 7 verbunden. Am zweiten Ende eines solchen Datenkanales sind die genannten Takteingänge über den entsprechend eingestellten zweiten Umschalter S2 mit dem 64kHz-Takteingang T1' und dem 8kHz-Takteingang T2' der Kanal-Schnittstelle 3 verbunden.This latter information is generated at the first end of a data channel in the clock center 7 and supplied to the envelope formation 8 via a first switch S1. At the second end of a data channel, this information is supplied from an envelope resolution 9 via the appropriately set first switch S1 of the envelope formation 8. In plesiochronous multiplexing, at the first end of a data channel, the outputs of clock generator 64 for clocks 64kHz and 8kHz are connected via a second switch S2 to corresponding clock inputs of envelope formation 8, envelope resolution 9, envelope matching 10 and clock center 7. At the second end of such a data channel, said clock inputs are connected via the correspondingly set second switch S2 to the 64 kHz clock input T1 'and the 8 kHz clock input T2' of the channel interface 3.
Bei synchroner Multiplexierung bestehen an beiden Enden eines Datenkanales die letztgenannten Taktverbindungen. An entsprechenden Eingängen der Taktzentrale 7, der Envelopenbildung 8 und der Envelopenauflösung 9 liegt ein Takt 48 kHz an, der in einem Frequenzteiler 11 aus dem vom Taktgenerator 4 abgegebenen Takt mit der höheren Frequenz fA = 1 536kHz abgeleitet wird. Der Frequenzteiler 11 wird mit dem Takt 8kHz an jeder Envelopengrenze zurückgesetzt. Auf der Empfangsseite E3 ist der Dateneingang DT über die Envelopen-Phasenanpassung 10 mit der Envelopenauflösung 9 verbunden. In dieser werden die ankommenden Envelopen mit (6 + 2) bit in ihre Bestandteile zerlegt und die aneinandergereihten 6bit-Gruppen mit 48kbit/s an eine nachfolgende Nutzdatenbit-Phasenanpassung 12 abgegeben. Diese gibt den erhaltenen Datenstrom so an eine nachfolgende Fehlerkorrektur 13 ab, daß die Grenzen der durch sendeseitige Mehrfachabtastung entstandenen Gruppen von aufeinanderfolgenden Bits phasenmäßig mit den Intervall-Grenzen des Schrittaktes S übereinstimmen. Die Fehlerkorrektur 13 entnimmt aus jeder der Jetztgenannten Gruppen fünf Elemente, gewinnt daraus durch Mehrheitsentscheid ^3 aus 5 ein Nutzdatenbit zurück und gibt dieses an eine nachfolgende Byte-Phasenanpassung 14 weiter.With synchronous multiplexing exist at both ends of a data channel, the latter clock connections. At corresponding inputs of the clock center 7, the Envelopenbildung 8 and Envelopenauflösung 9 is a clock 48 kHz, which is derived in a frequency divider 11 from the output from the clock generator 4 clock at the higher frequency f A = 1 536kHz. The frequency divider 11 is reset at 8kHz at each envelope limit. On the receiving side E 3 , the data input DT is connected to the envelope resolution 9 via the envelope phase matching 10. In this, the incoming envelopes with (6 + 2) bits are broken down into their components and the strung together 6 bit groups with 48 kbit / s delivered to a subsequent payload data bit phase matching 12. This outputs the received data stream to a subsequent error correction 13 such that the boundaries of the groups of successive bits formed by transmission-side multiple sampling coincide in phase with the interval limits of the step act S. The error correction 13 extracts five elements from each of the now named groups, recovers a user data bit by majority decision ^ 3 from FIG. 5 and forwards it to a subsequent byte phase adaptation 14.
Diese verzögert ggf. die eingangsseitig erhaltenen aufeinanderfolgenden Nutzdatenbits derart, daß am Anschluß „Empfahgsdaten" R, der über die Schleifenschaltung 6 und dem Leitungsverstärker 5 mit dem Ausgang der Byte-Phasenanpassung 12 verbunden ist, die Byte-Grenzen der Nutzdaten den Intervallgrenzen des Bytetaktes B entsprechen. Die Nutzdatenbit-Phasenanpassung 12, die Fehlerkorrektur 13 und die Byte-Phasenanpassung 14 sind über einen Steuer-BUS 15 mit der Taktzentrale 7 verbunden, über den sie alle notwendigen Takte und Steuerinformationen erhalten. Die Nutzdatenbit-Phasenanpassung 12 und die Byte-Phasenanpassung 14 erhalten aus Schieberegistern aufgebaute einstell bare Verzögerungsglieder, deren Einstelldaten aus der Zeitdifferenz zwischen der empfangsseitig zurückgewonnenen Information über die Schrittakt- bzw. Bytetakt-Phase und der folgenden Intervall-Grenze des Schrittaktes S bzw. des Bytetaktes B gewonnen werden.This possibly delays the successive Nutzdatenbits received on the input side so that at the connection "Empfahgsdaten" R, which is connected via the loop circuit 6 and the line amplifier 5 to the output of the byte phase matching 12, the byte boundaries of the user data the interval limits of the byte clock B. The payload bit phase matching 12, error correction 13 and byte phase matching 14 are connected via a control bus 15 to the clock center 7, through which they receive all the necessary clocks and control information, payload bit phase matching 12 and byte phase matching 14 obtained from shift registers settable delay elements whose setting data from the time difference between the information received on the receiving side recovered via the Schrittakt- or Bytesakt phase and the following interval boundary of the Schrittaktes S and the byte clock B are obtained.
Die Envelopenauflösung 9 gewinnt außer den genannten 6bit-Gruppen diesendeseitig eingebrachte Information über den Zustand am Eingang „Steuern" C zurück und gibt diese aufbereitet als Dauerzeichen während eines Bytes über die Schleifenschaltung 6 und den Leitungsverstärker 5 an den Anschluß „Melden" I ab.The Envelopenauflösung 9 wins in addition to the said 6-bit groups this information introduced on the side of the state at the input "control" C and outputs this conditioned as a permanent during a byte via the loop circuit 6 and the line amplifier 5 to the terminal "Report" I from.
Weiterhin gewinnt die Envelopenauflösung 9 die ebenfalls sendeseitig am anderen Ende des Datenkanales eingebrachte Information über die Schrittakt- und Bytetakt-Phase an den dort befindlichen Ausgängen „Schrittakt" S und „Bytetakt" B zurück und gibt sie an die Taktzentrale 7 urfd den Schalter S1 ab.In addition, the envelope resolution 9 recovers the information about the step clock and byte clock phase also present at the other end of the data channel at the outputs "step clock" S and "byte clock" B located there and outputs the switch S1 to the clock center 7 urfd ,
Die letztgenannte Information wird unabhängig von der Nutzdaten-Bitrate periodisch im Abstand von 40ms zweimal nacheinander mit 0,125ms Abstand übertragen und in der Taktzentrale 7 nur ausgewertet, wenn beide Informationen und diese im richtigen Abstand ankommen.The latter information is transmitted independently of the user data bit rate periodically at intervals of 40ms twice in succession with 0.125ms distance and evaluated in the clock center 7 only when both information and these arrive at the correct distance.
Eine Variante der Anpassungsanordnung 1 siehtvor, die Envelopen-Phasenanpassung lOdurch eineerste Brücke 16zu ersetzen, wenn die Takte 64kHz und 8 kHz über den Schalter S2 von der Empfangsseite E5 auf die Sendeseite S3 zurückgeschleift werden. Eine weitere Variante der Anpassungsanordnung 1 siehtvor, die Nutzdaten-Phasenanpassunng 12 durch eine zweite Brücke 17 und die Byte-Phasenanpassung durch eine dritte Brücke 18 zu ersetzen, wenn die Information über die Schrittakt- und die Bytetakt-Phase über den Schalter S1 von der Empfangsseite E5 auf die Sendeseite S8 zurückgeschleift wird.A variant of the matching arrangement 1 envisages replacing the envelope phase matching 10 by a first bridge 16 when the clocks 64 kHz and 8 kHz are looped back via the switch S2 from the receiving side E 5 to the transmitting side S 3 . A further variant of the adaptation arrangement 1 envisages replacing the payload phase adaptation 12 by a second bridge 17 and the byte phase adaptation by a third bridge 18 when the information about the step clock and the byte clock phase is received via the switch S1 from the receiving side E 5 is looped back to the transmitting side S 8 .
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD28458285A DD243600A1 (en) | 1985-12-18 | 1985-12-18 | METHOD AND ARRANGEMENT FOR ADJUSTING DATA ENDING DEVICES TO DIGITAL MULTIPLEXERS |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DD28458285A DD243600A1 (en) | 1985-12-18 | 1985-12-18 | METHOD AND ARRANGEMENT FOR ADJUSTING DATA ENDING DEVICES TO DIGITAL MULTIPLEXERS |
Publications (1)
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DD243600A1 true DD243600A1 (en) | 1987-03-04 |
Family
ID=5574506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DD28458285A DD243600A1 (en) | 1985-12-18 | 1985-12-18 | METHOD AND ARRANGEMENT FOR ADJUSTING DATA ENDING DEVICES TO DIGITAL MULTIPLEXERS |
Country Status (1)
Country | Link |
---|---|
DD (1) | DD243600A1 (en) |
-
1985
- 1985-12-18 DD DD28458285A patent/DD243600A1/en not_active IP Right Cessation
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