DD242308A1 - MULTICHIP HYBRID BLOCK - Google Patents
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Abstract
Die Anwendung dieser Segmentanordnung ist fuer die Hybridfertigung von Modulen geeignet. Ziel der Erfindung ist es, optische und elektrische Schaltungsvarianten durch Zusammenfuegen standardisierter miniaturisierter Elemente in einem Baustein kostenguenstig zu realisieren. Die Aufgabe der Erfindung besteht darin, eine dreidimensionale Integration von Halbleiterblockschaltungen, Duenn- und Dickschichtsubstraten optoelektronischer Chips oder besonders sensibilisierter Chips, beispielsweise temperatur- oder drucksensibilisierten Chips, in vorgefertigten kostenguenstigen Verdrahtungstraegern durchzufuehren. Erfindungsgemaess bestehen die Segmente aus Leitbahnmuster in mehreren Ebenen mit transparenter dielektrischen Isolationsschichten, in denen Aussparungen eingebracht wurden, in welche die Chipbauelemente und Duenn- oder Dickschichtsubstrate montiert sind und die Segmente elektrisch durch eine dielektrische Distanzplatine getrennt werden koennen. Weitere raeumliche und geometrisch gleiche Aussparungen sind in einem Segment so angeordnet, dass eine vertikale und horizontale optische Informationsuebertragung ermoeglicht wird.The application of this segment arrangement is suitable for the hybrid production of modules. The aim of the invention is to realize cost-effective optical and electrical circuit variants by joining standardized miniaturized elements in a block. The object of the invention is to carry out a three-dimensional integration of semiconductor block circuits, thin-film and thick-film substrates of optoelectronic chips or particularly sensitized chips, for example temperature- or pressure-sensitized chips, in prefabricated cost-effective wiring conductors. According to the invention, the segments consist of interconnect patterns in multiple levels with transparent dielectric insulation layers in which recesses have been introduced, in which the chip components and thin or thick film substrates are mounted and the segments can be separated electrically by a dielectric spacer board. Further spatial and geometrically identical recesses are arranged in a segment so that a vertical and horizontal optical information transmission is possible.
Description
Die Erfindung betrifft eine Anordnung aus optisch und elektrisch verschalteten Nacktchipbauelementen in stapelbaren Segmenten. Die Anwendung dieser Segmentanordnung ist für die Hybridfertigung von Modulen geeignet.The invention relates to an arrangement of optically and electrically interconnected Nacktchipbauelementen in stackable segments. The application of this segment arrangement is suitable for the hybrid production of modules.
Um die Leistungsfähigkeit elektronischer Schaltungsanordnungen weiter zu erhöhen, wird versucht, neben der monolithischen Integration mittels moderner Montageverfahren die hybride Integration zur Erhöhung der Packungsdichte von Halbleiterchips zu vervollkommnen. Dazu werden mehrere Halbleiterkörper gemeinsam direkt auf einem plattenförmigen, meist starren Körper aus Keramik, Glas, glasemalliertem Metall, Epoxidharzglasgewebe und anderen Trägermaterialien aus wärmestabilen Kunststoffen wie Polyimid, Polysulfon oder Polyäthersulfon, oder isoliert eingelassen in Silizium-Scheiben (DD-WP 206278) oder Metallsubstrate (DE-OS 2411259) montiert.In order to further increase the performance of electronic circuit arrangements, it is attempted to perfect the hybrid integration for increasing the packing density of semiconductor chips in addition to the monolithic integration by means of modern assembly methods. For this purpose, a plurality of semiconductor bodies are jointly embedded directly in a plate-shaped, usually rigid body made of ceramic, glass, glass-coated metal, epoxy resin glass cloth and other support materials made of thermally stable plastics such as polyimide, polysulfone or polyether sulfone, or isolated in silicon wafers (DD-WP 206278) or metal substrates (DE-OS 2411259) mounted.
Die Strukturierung der elektrisch leitenden Verbindungen sowie die Herstellung der für die Draht- oder Simultankontaktierung der Chips erforderlichen Oberflächenschichten erfolgt in Abhängigkeit von den eingesetzten Trägerwerkstoffen nach den aus der Dünn- und Dickschichttechnik sowie Chemigrafie und Galvanotechnik bekanntenVerfahren.The structuring of the electrically conductive compounds and the production of the surface layers required for the wire or simultaneous contacting of the chips takes place in dependence on the carrier materials used according to the methods known from the thin and thick-film technology as well as chemigraphy and electroplating.
Auch für die Sekundärpassivierung und den Verschluß von Multichipanordnungen sind eine Reihe von Umhüllungs- und Verkapselungsarten bekannt.Also for the secondary passivation and the closure of multi-chip arrays a number of encapsulation and encapsulation types are known.
Kostengünstig wird eine quasihermetische Verkappung dadurch erreicht, indem die Halbleiterkörper einzeln oder gemeinsam in Harz eingebettet werden. Nachteilig wirken sich bei größeren und leistungsintensiveren Anordnungen die auf die Bondkontakte wirkenden thermomechanischen Spannungen aus. In DD-WP 192213 und DD-WP 214494 sind Methoden zur Minimierung dieser Spannungen beschrieben. Vermieden werden solche Effekte durch Verkapselung des bestückten Chipträgers in dem Hohlraum eines Schalengehäuses. Bekannt sind viele Variationen von Keramik-, Metall- oder Plastgehäuse, die aus zwei Teilen bestehen mittels Kleben, Sintern oder Löten miteinander dicht verbunden werden. Die Anschlüsse sind in Form von Steckkontakten oder Anschlußfahnen in Gehäuseteilen eingebettet und isoliert herausgeführt. Nachteilig ist, daß diese Gehäuse in einem aufwendigen Prozeß vorgefertigt werden müssen.Cost-effective, a quasi-hermetic capping is achieved by the semiconductor bodies are embedded individually or together in resin. Disadvantages of larger and more powerful arrangements are the thermo-mechanical stresses acting on the bond contacts. In DD-WP 192213 and DD-WP 214494 methods for minimizing these voltages are described. Avoid such effects by encapsulation of the populated chip carrier in the cavity of a shell housing. Are known many variations of ceramic, metal or plastic housing, consisting of two parts by means of gluing, sintering or soldering are tightly connected together. The terminals are embedded in the form of plug contacts or terminal lugs in housing parts and led out isolated. The disadvantage is that these housings must be prefabricated in a complex process.
Nach DD-WP 200295 erfolgt die Vefkappung einer Mehrzahl von optoelektronischen Funktionselementen, indem auf dem Verdrahtungsträger ein Folienverbund aufgeklebt wird. Dabei ist eine Plastefolie als Quasilichtschacht zur Aufnahme der Chips und ihrer Bondverbindungen ausgebildet. Die obere Abdeckung wird durch eine zweite optisch aktive Isolierfolie realisiert. Sehr gute Hermetisierung und ausgezeichnete Wärmeabführung von Halbleiteranordnungen lassen sich durch Mehrlagenkeramikgehäuse erzielen (GB-PS 2077036). Ihr Aufbau ist gekennzeichnet durch einen Verdrahtungsträger, der die Funktionselemente und Außenanschlüsse trägt, einen mehrschichtigen Bahnenaufbau mit Durchverbindungen als Randmetallisierungen und einen Gehäusedeckel. Material- und Herstellungskosten liegen bei dieser Bauform jedoch überdurchschnittlich hoch. Allen genannten Bauformen ist gemeinsam, daß sie nur für flächenhafte Anordnungen von Halbleiterkörpern auf einem Verdrahtungsträger ausgelegt sind. Eine Stapelung und damit schaltungsgemäße Verkopplung in der dritten Dimension ist extern nur über zusätzliche Hilfsverdrahtungsträger möglich. In DE-PS 2514123 ist die Anordnung eines Stapels von hochintegrierten logischen Schaltungen und mit Speicherschaltungen versehenen Halbleiterscheiben beschrieben. Sie tragen auf ihrem Umfang eine Mehrzahl von Stiftkontakten, die zwischen den Scheiben den Abstand und den elektrischen Kontakt realisieren.According to DD-WP 200295, the capping of a plurality of optoelectronic functional elements takes place by adhering a film composite to the wiring carrier. In this case, a plastic film is designed as a Quasilichtschacht for receiving the chips and their bonds. The top cover is realized by a second optically active insulating film. Very good hermetic and excellent heat dissipation of semiconductor devices can be achieved by multilayer ceramic housing (GB-PS 2077036). Its structure is characterized by a wiring support, which carries the functional elements and external connections, a multi-layered web construction with through-connections as edge metallizations and a housing cover. However, material and manufacturing costs are above average in this design. All of these designs have in common that they are designed only for planar arrangements of semiconductor bodies on a wiring substrate. A stacking and thus interconnected coupling in the third dimension is possible externally only via additional auxiliary wiring carrier. In DE-PS 2514123 the arrangement of a stack of highly integrated logic circuits and semiconductor circuits provided with memory circuits is described. They carry on their periphery a plurality of pin contacts, which realize the distance between the discs and the electrical contact.
Entsprechend DE-PS 2459532 werden mehrere Schaltkreisträger in eine Halterung eingeschoben und über einen speziellen Kontaktmechanismus miteinander sicher kontaktiert.According to DE-PS 2459532 several circuit carriers are inserted into a holder and securely contacted with each other via a special contact mechanism.
Durch die Abstandshalterung in beiden Fällen wird eine Kühlmittelzirkulation ermöglicht. Für die Fixierung und den mechanischen Schutz ist jedoch ein zusätzlicher Gehäuseaufbau erforderlich. Die Stapelung von sog. Chip-carriers ist in GBPS 2127217 beschrieben. Ein Carrier dient der Aufnahme und der Verkapselung einzelner hochintegrierter Schaltkreise, die in einem geschlossenen Mehrlagengehäuse aus Keramik oder glasfaserverstärktem Isolationsmaterial montiert sind. Sie werden über Randmetallisierungen in einem Einschubrahmen kontaktiert und zu Multichipanordnungen verbunden. Weiterhin wird in DE-OS 2806685 eine Stapelbauweise für Halbleiterbausteine beschrieben, bei der Chips auf Leiterrahmen montiert sind. Zum Schutz muß die Stapelanordnung mit einem umhüllenden Harzverguß versehen werden. Bei allen beschriebenen zwei- und dreidimensionalen Schaltungsanordnungen besteht zwischen den in verschiedenen Ebenen befindlichen Funktionselementen lediglich eine elektrische Verschaltung. Für eine parallele selektive optische Verkopplung sind materialseitig und konstruktiv die Voraussetzungen nicht gegeben.The spacer in both cases allows for coolant circulation. For fixation and mechanical protection, however, an additional housing structure is required. The stacking of so-called chip carriers is described in GBPS 2127217. A carrier serves to accommodate and encapsulate individual highly integrated circuits, which are mounted in a closed multi-layer housing made of ceramic or glass fiber reinforced insulation material. They are contacted via edge metallizations in a slide-in frame and connected to multichip arrangements. Furthermore, DE-OS 2806685 describes a stacked construction for semiconductor devices in which chips are mounted on lead frames. For protection, the stack assembly must be provided with an encapsulating Harzverguß. In all described two- and three-dimensional circuit arrangements, there is only an electrical connection between the functional elements located in different planes. For a parallel selective optical coupling, the prerequisites for material and design are not met.
Ziel der Erfindung ist es, optische und elektrische Schaltungsvarianten durch Zusammenfügen standardisierter miniaturisierter Elemente in einem Baustein kostengünstig zu realisieren.The aim of the invention is to realize optical and electrical circuit variants by assembling standardized miniaturized elements in a module cost.
Darlegung des Wesens der ErfindungExplanation of the essence of the invention
Die Aufgabe der Erfindung besteht darin, eine dreidimensionale Integration von Halbleiterblockschaltungen, Dünn- und Dickschichtsubstraten, optoelektonischen Chips oder besonders sensibilisierten Chips, beispielsweise temperatur- oder drucksensibilisierten Chips, in vorgefertigten konstengünstigen Verdrahtungsträgern durchzuführen. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Segmente aus Leitbahnmuster in mehreren Ebenen mit transparenten dielektrischen Isolationsschichten bestehen, in denen Aussparungen eingebracht wurden, in welche die Chipbauelemente und Dünn- Dickschichtsubstrate montiert sind und die Segmente elektrisch durch eine transparente dielektrische Distanzplatine getrennt werden.The object of the invention is to carry out a three-dimensional integration of semiconductor block circuits, thin and thick-film substrates, optoelectronic chips or particularly sensitized chips, for example temperature- or pressure-sensitized chips, in prefabricated, inexpensive wiring carriers. According to the invention the object is achieved in that the segments consist of interconnect pattern in several levels with transparent dielectric insulating layers in which recesses were introduced, in which the chip components and thin-film layers are mounted and the segments are electrically separated by a transparent dielectric spacer board.
Weitere räumlich und geometrisch gleiche Aussparungen sind in einem Segment so angeordnet, daß eine verikale optische Informationsübertragung von Segment zu Segment möglich ist. Ebenfalls ist es möglich, über diese Aussparungen, bei entsprechender Metallisierung eine elektrische Durchverbindung von Segment zu Segment nach dem Zusammenfügen zu ermöglichen.Further spatially and geometrically identical recesses are arranged in a segment so that a vertical optical information transmission from segment to segment is possible. Likewise, it is possible to use these recesses, with appropriate metallization, to permit electrical through-connection from segment to segment after assembly.
Die mehrlagigen Leitbahnmuster und dazugehörigen Isolationsschichten eines Segments sind so gestaltet, daß sowohl eine elektrische Verschaltung als auch eine optische Informationsübertragung der eingebrachten Chipelemente erreicht wird. Eine elektrische Verschaltung kann dabei gleichzeitig in mehreren Ebenen von Leitungsmustern erfolgen. Zur optischen Kopplung werden Signale in eine oder mehrere transparente Isolationsschicht eines Segments eingekoppelt und weitergeleitet, wobei die benachbarten Leitungsbereiche einen optischen Kanal oder eine blendenartige optische Abschattung bilden. Ebenfalls ist es möglich, durch geometrische Aussparungen innerhalb eines Leitungszuges eine optische Kopplung zu gewährleisten.The multi-layer interconnect patterns and associated isolation layers of a segment are designed so that both an electrical interconnection and an optical information transfer of the introduced chip elements is achieved. An electrical interconnection can be done simultaneously in several levels of line patterns. For optical coupling, signals are coupled into one or more transparent isolation layers of a segment and forwarded, with the adjacent line regions forming an optical channel or an aperture-like optical shading. It is also possible to ensure optical coupling through geometric recesses within a cable run.
Zur optischen Ein- oder Auskopplung von Signalen wird oder werden Isolationsschichten aus den jeweiligen Ebenen herausgeführt. Eine Abführung von Verlustleistungen erfolgt über Leitungszüge, die aus dem Multichiphybridbaustein herausgeführt sind. Nach dem Zusammenbau der Segmente erfolgt eine Gasamtpassivierung des Multichiphybridbausteins. Die optische wie auch die elektrische Verbindung ist sowohl in beliebiger axialer Richtung innerhalb des vorgefertigten Segments, als auch innerhalb des Stapelaufbaus von Segment an Segment sowie von und zur Oberfläche der gestapelten Segmente realisierbar.For the optical coupling or decoupling of signals, insulating layers are or will be led out of the respective planes. A dissipation of power losses occurs via cable runs, which are led out of the multichiphybrid module. After assembly of the segments, a gas office passivation of the multichiphybrid module takes place. The optical as well as the electrical connection can be realized in any axial direction within the prefabricated segment, as well as within the stack structure segment by segment as well as from and to the surface of the stacked segments.
Ausführungsbeispieleembodiments
Die Erfindung soll anhand von AusfüRrungsbeispielen näher erläutert werden, und zeigt in den AbbildungenThe invention will be explained in more detail with reference to Ausfürrungsbeispielen, and shows in the figures
Fig. 1: Prinzipdarstellung eines MultichiphybridbausteinsFig. 1: Schematic representation of a Multichiphybridbausteins
Fig.2: Seitenansicht eines Segmentes einer Multichipstapelanordnung2 shows a side view of a segment of a multi-chip stack arrangement
Fig.3: Draufsicht auf ein Segment einer Multichipstapelanordnung3 shows a plan view of a segment of a multi-chip stack arrangement
Fig.4: Distanzrahmen mit DurchkontaktierungenFig.4: Spacer frame with through holes
Fig. 5: optische Koppelanordnung innerhalb eines SegmentesFig. 5: optical coupling arrangement within a segment
Fig.6: Segment mit SimultankontantierungFig.6: Segment with simultaneous tanking
Fig. 7: Segment für LeistungsbauelementFig. 7: Segment for power device
In der Fig. 1 wird der prinzipielle Aufbau eines gestapelten Multichiphybridbausteins aus einzelnen vorgefertigten Segmenten dargestellt. Ein Segment besteht aus einer Mehrlagen-Leiterplatte 1 und einer z. B. mit unterschiedlich oder gleichmäßig geformten Aussparungen 2 versehenen durchverbundenen Zweiebenenleiterplatte, die im folgenden als Distanzplatine 3 bezeichnet wird. Beide Leiterplatten, die aus mindestens zwei strukturierten Metallfolien und an ausgewählten Punkten über Durchverbindungen 4 elektrisch leitend miteinander verbunden sind, bestehen aus einem wärmebeständigen Basismaterial bis 1500C, wie vorzugsweise Epoxidharzglasfeingewebe Polymid, Polychinoxalin und Polysulfon. Die Distanzplatine 3 besitzt eine Dicke von 0,4.„1,5mm, vorzugsweise 0,5...0,8mm, um in den Aussparungen die auf der Mehrlagenleiterplatte 1 montierten Halbleiterchips 5 und ihre Draht- bzw. Simultanbondverbindungen aufzunehmen. Die Dicke der Leiterplatte 1 wird durch die Anzahl der Leitebenen bestimmt. Sie liegt vorzugsweise zwischen 0,15...0,5 mm. Beide Leiterplatten tragen nach bekannter Art auf beiden Oberflächen in einem bestimmten Raster, vorzugsweise 1,25mm angeordnete Kontaktstellen 6, über die sie sowohl untereinander als auch mit anderen darüber oder darunter liegenden Segmenten mit Zwischenschichten 7 und letztlich mit dem gedruckten Verdrahtungsträger, der den Multichiphybridbaustein mit anderen diskreten Bauelementen zur Schaltung verknüpft, elektrisch leitend verbunden sind.FIG. 1 shows the basic structure of a stacked multichiphybrid module made up of individual prefabricated segments. A segment consists of a multi-layer circuit board 1 and a z. B. with different or uniformly shaped recesses 2 provided through-connected two-level printed circuit board, which is referred to below as the spacer board 3. Both printed circuit boards, the structured from at least two metal foils and are connected at selected points through connections 4 are electrically conductively to one another, consist of a heat-resistant base material to 150 0 C, such as preferably Epoxidharzglasfeingewebe polyimide, polyquinoxaline and polysulfone. The spacer board 3 has a thickness of 0.4 "1.5 mm, preferably 0.5 .0.8 mm, in order to accommodate in the recesses the semiconductor chips 5 mounted on the multilayer printed circuit board 1 and their wire or simultaneous connecting connections. The thickness of the printed circuit board 1 is determined by the number of conductive levels. It is preferably between 0.15 and 0.5 mm. Both printed circuit boards carry in known manner on both surfaces in a certain grid, preferably 1.25 mm arranged contact points 6, via which they both with each other and with other above or below lying segments with intermediate layers 7 and ultimately with the printed wiring substrate, which with the Multichiphybridbaustein other discrete components linked to the circuit, electrically conductively connected.
Die elektrisch leitenden Verbindungen innerhalb eines Segmentes zwischen den Leiterplatten 1 und 3 werden vorzugsweise durch auf die Kontaktstellen 6 aufgebrachten Leitkleber oder Lotpaste hergestellt. Nach entsprechender Vorwärmung ist auch eine Kontaktierung mittels Reflowlöt-Verfahren, wie Heißgas- oder Bügellöten möglich. Analog wird in Einzelschritten oder in einem Simultanprozeß die Verbindung zwischen den vorgefertigten Segmenten erzeugt.The electrically conductive connections within a segment between the circuit boards 1 and 3 are preferably produced by applied to the contact points 6 conductive adhesive or solder paste. After appropriate preheating also contacting by reflow soldering, such as hot gas or ironing is possible. Analogously, the connection between the prefabricated segments is generated in single steps or in a simultaneous process.
Für den Verbindungsprozeß werden die Segmentteile über mehrere Justierlöcher 8 und Aufnahmestifte fixiert. Über die selben Justierlöcher wird dann bei der Stapelmontage auch die Zuordnung der einzelnen Segmente zueinander gesichert. Nach der separaten Fertigstellung und statischen und dynamischen Prüfung der einzelnen Segmente werden diese mit Hilfe der Justierlöcher zu einem Stapel zusammengestellt. Dabei ist es von funktioneilen Umständen und von Wärmeverhältnissen in der Stapelanordnung abhängig, ob die Segmente so angeordnet sind, daß die Mehrlagenleiterplatte 1 zweier Segmente als Träger der Halbleiterchips direkt übereinander angeordnet und verbunden, oder jeweils durch die Distanzplatine räumlich voneinander getrennt sind. In Fig. 1 wurde innerhalb des Stapels eine Zwischenschicht 7 zwischen die Segmente 9,10For the connection process, the segment parts are fixed via a plurality of adjusting holes 8 and locating pins. About the same adjustment holes then the assignment of the individual segments is secured to each other in the stack assembly. After the separate completion and static and dynamic testing of the individual segments, these are assembled into a stack with the aid of the adjusting holes. It is dependent on functional circumstances and heat conditions in the stacking arrangement, whether the segments are arranged so that the multi-layer printed circuit board 1 two segments as a carrier of the semiconductor chips are arranged directly above each other and connected, or spatially separated from each other by the spacer board. In Fig. 1, an intermediate layer 7 between the segments was 9,10 within the stack
eingebracht. Sie wird durch eine Zwischen leiterplatte aus einem klartransparenten Basis-Material, vorzugsweise aus Polyäthylenteerephthalat (PETE) gebildet. Diese Zwischenschicht stellt über Kontaktstellen und Durchverbindungen die elektrische Verbindung zwischen den Segmenten 9 und 10 her, erzeugt jedoch gleichzeitig im Bereich der in der Distanzplatine enthaltenen Aussparungen einen hohen Isolationswiderstand. Er ist erforderlich, wenn durch die Stapelung der Segmente 9 und 10 eine Optokoppler-Anordnung mit Hochspannungsfestigkeit erzeugt werden soll. Hierfür sind im Segment 9 mehrere optoelektronische Sendebauelemente 11, vorzugsweise Infrarotsendechips, untergebracht und im darüberliegenden Segment 10 befinden sich in gleicher Anordnung entsprechende Empfängerchips 12. Durch die Zwischenschicht 7 werden in dieser Anordnung Sender- und Empfängerbauelemente elektrisch sehr gut voneinander isoliert. Gleichzeitig wird durch das Leitbahnmuster 13 der Zwischenschicht 7 eine optische Maske in Form eines optischen Kanals erzeugt, so daß über das Basismaterial der Zwischenschicht 7 eine exakte optische Mehrfachverkopplung der Segmente 9 und 10 gegeben ist. In dem Ausführungsbeispiel Fig. 1 wird der Abschluß für die Stapelanordnung durch eine selbstklebend ausgeführte Abdeckfolie 14, vorzugsweise aus PETP, gebildet. Die Abdeckfolie trägt eine Siebdruckmaske 15, die die im oberen Segment befindlichen Halbleiterbauelemente 16 vor Lichteinfall schützt. Bekannterweise können in der Abdeckfolie lichtstreuende Bereiche enthalten sein, so daß über die in der Siebdruckmaske enthaltenen Anzeigefelder mittels Lichtemitterdiodenchips 17 Betriebszustandsanzeigen des Multichiphybridbausteins realisiert werden. Über weitere optische Fenster in der Maske ist beispielsweise auqh der Empfang von Licht, ultravioletter oder anderer elektromagnetischer Strahlung durch entsprechend sensibilisierte Halbleiterchips 18 im oberen Segment möglich,brought in. It is formed by an intermediate circuit board of a clear transparent base material, preferably of polyethylene terephthalate (PETE). This intermediate layer establishes the electrical connection between the segments 9 and 10 via contact points and through connections, but simultaneously generates a high insulation resistance in the region of the recesses contained in the spacer plate. It is necessary if the stacking of the segments 9 and 10 to produce an optocoupler arrangement with high voltage resistance. For this purpose, in segment 9 a plurality of optoelectronic transmission components 11, preferably infrared end chips housed and in the overlying segment 10 are in the same arrangement corresponding receiver chips 12. By the intermediate layer 7 transmitter and receiver components are electrically very well isolated from each other in this arrangement. At the same time, an optical mask in the form of an optical channel is produced by the interconnect pattern 13 of the intermediate layer 7, so that over the base material of the intermediate layer 7 is an exact optical Mehrfachverkopplung the segments 9 and 10 given. In the embodiment of FIG. 1, the termination of the stacking arrangement is formed by a self-adhesive masking film 14, preferably made of PETP. The cover film carries a screen-printing mask 15 which protects the semiconductor components 16 located in the upper segment from light. As is known, light-scattering regions can be contained in the cover film, so that operating state displays of the multichiphybrid component can be realized via the display fields contained in the screen-printing mask by means of light-emitting diode chips 17. By way of further optical windows in the mask, for example, the reception of light, ultraviolet or other electromagnetic radiation by suitably sensitized semiconductor chips 18 in the upper segment is possible,
Im unteren Segment ist eine elektrische Kontaktierung über freiliegende äußere Kontaktstellen 19 vorgesehen. Erst durch die stoffschlüssige Montage der Multichiphybridbausteine auf dem Ansteuernetzwerk entsteht ein allseitig verkapptes kompaktes Schaltungselement, in dem sämtliche Halbleiterchips aufgrund der Minimierung der thermischen Spannungen vorzugsweise unvergossen innerhalb der Multichiphybridbausteine vorliegen. Die quasithermetische Verkappung der Chips wird durch den Stapelaufbau erzeugt. Für besonders harte Anforderungen wird der gesamte Baustein mit einer dünnen elastischen Silikonharz- oder Epoxidharzschicht 20 ummantelt.In the lower segment, an electrical contact via exposed outer contact points 19 is provided. Only through the cohesive mounting of the multichiphybrid components on the drive network, a compact circuit element capped on all sides, in which all semiconductor chips are preferably non-molded within the multichiphybrid components due to the minimization of the thermal stresses, is produced. The quasithermetic capping of the chips is created by the stack construction. For particularly tough requirements, the entire package is encased in a thin elastic silicone resin or epoxy resin layer 20.
Anhand der folgenden Figuren werden spezielle Details der Gestaltung der einzelnen Segmente vorgestellt. In Fig. 2 und 3 ist der Aufbau eines Segmentes mit herausgeführter flexibler gedruckter Verdrahtung über deren Leiterbahnen sowohl die Außenkontaktierungen 21 als auch eine Wärmeableitung 22 zu einem Kühlkörper realisiert wird. Die Gestaltung der Außengeometrie der Stapelanordnung wird nicht wesentlich durch die Fertigungstechnologie vorbestimmt und ist relativ frei wählbar. Die Größe liegt vorzugsweise im Bereich von 60 χ 60mm2rAuch die Gestaltung der Aussparungen 2,23 und 24 in der Distanzplatine 3, die jeweils mindestens ein Halbleiterchip oder andere passive Schaltungselemente in Chipformat aufnehmen, ist der optimalen Schaltungsgestaltung des Bausteins weitgehend anpaßbar, so daß ein guter mechanischer Schutz der Chips und eine hohe mechanische Stabilität im Segment erzielt wird. Für die Dichtheit ist es erforderlich, daß die Stege zwischen Aussparungen und Rand der Distanzplatine 3 eine Mindestbreite von vorzugsweise 4mm nicht unterschreiten. Die durchverbundenen Kontaktinseln befinden sich im Interesse kurzer Leitungsführungen sowohl am Rand 25 als auch im zentralen Bereich 26 der Distanzplatine 3. Eine besondere Ausführung der Durchverbindung 27 zeigen Fig.2 und Fig.4. Sie befindet sich auf dem äußeren Rand der Distanzplatine. Die dadurch, entstehende Randmetallisierung ermöglicht die Messung einzelner Funktionselemente auch nach dem Zusammenbau der Stapelanordnung und evtl. Reparaturlötungen. Wenn innerhalb eines Segmentes einzelne integrierte Halbleiterbauelemente und lichtaussendende Bauelemente wie Lichtemitterdioden verschaltet sind, dann müssen diese optisch voneinander getrennt werden, so daß keine ungewollte Lichtausbreitung in der Isolationsschicht 28 der Distanzplatine 3 möglich ist. Dazu wird der Umfang der Aussparung 29 mit einer Randmetallisierung 30 versehen.Based on the following figures, special details of the design of the individual segments are presented. In Fig. 2 and 3, the structure of a segment with led out flexible printed wiring through the conductor tracks both the outer contacts 21 and a heat dissipation 22 is realized to a heat sink. The design of the outer geometry of the stack assembly is not significantly predetermined by the manufacturing technology and is relatively freely selectable. The size is preferably in the range of 60χ60mm 2. Also, the design of the recesses 2,23 and 24 in the spacer board 3, each accommodating at least one semiconductor die or other chip-type passive circuit elements, is largely adaptable to the optimum circuit design of the device a good mechanical protection of the chips and a high mechanical stability in the segment is achieved. For the tightness, it is necessary that the webs between recesses and edge of the spacer board 3 does not fall below a minimum width of preferably 4mm. The through-connected contact islands are in the interest of short cable runs both at the edge 25 and in the central region 26 of the spacer board 3. A special embodiment of the through-connection 27, Fig.2 and Fig.4. It is located on the outer edge of the spacer board. The resulting edge metallization allows the measurement of individual functional elements even after assembly of the stack assembly and possibly repair brazing. If individual integrated semiconductor components and light-emitting components such as light emitting diodes are connected within a segment, then they must be optically separated from each other so that no unwanted propagation of light in the insulation layer 28 of the spacer board 3 is possible. For this purpose, the circumference of the recess 29 is provided with an edge metallization 30.
Durch galvanische Abscheidung von Nickel- und/oder Silberschichten wird der Reflexionsgrad so weit verbessert, daß eine optimale Lichtleitung innerhalb eines optischen Kanales durch Randmetallisierung 30 und durch Metallschichten der innerhalb des Stapels die Distanzplatine 3 umfassenden Mehrlagenleiterplatten erreicht wird.By galvanic deposition of nickel and / or silver layers, the reflectance is improved so far that an optimal light pipe within an optical channel is achieved by Randmetallisierung 30 and metal layers of the spacer board 3 comprising multi-layer printed circuit boards within the stack.
Fig. 5 zeigt die Verkopplung eines Senderchips 31 und eines Empfängerchips 32 innerhalb einer metallisierten Aussparung. Die Durchverbindungen 33 innerhalb der Aussparung führen nicht durch die gesamte Mehrlagenleiterplatte 1, sondern nur bis auf innere Leitebenen.Fig. 5 shows the coupling of a transmitter chip 31 and a receiver chip 32 within a metallized recess. The through-connections 33 within the recess do not lead through the entire multi-layer printed circuit board 1, but only up to inner conductive levels.
Fig. 6 stellt den Einbau von auf vorgefertigten Leiterrahmen 34 simultankontaktierten Chips 35 dar. Nach dem chemigrafischen Prozeß werden die Kontaktfinger des Leiterrahmens 36 mit einem vorzugsweise 0,05 bis 0,2 mm dicken Rahmen am Epoxidharzglasgewebe 37 verbunden und stabilisiert. Nachdem dieser Verband wiederum mit der Distanzplatine 3 verknüpft ist, wird die umlaufende galvanische Verbindung der Kontaktfinger an der Außenkontur der Distanzplatine 38 abgetrennt. Im gezeigten Ausführungsbeispiel erfolgt eine gemeinsame Lichteinkopplung in einzelnen Lagen 39 der Mehrlagenleiterplatte 1, wonach sich spezielle Sternkopplungen zwischen einer Mehrzahl von Empfängern und Sendern realisieren lassen. Dazu werden die einzelnen Isolationslagen mit unterschiedlich großen Aussparungen versehen und danach miteinander verbunden. Die so entstehenden Koppelflächen werden durch entsprechende mechanische und/oder ätztechnische Verfahren für eine optimale Lichteinkopplung vorbereitet. Das Licht wird im Basismaterial innerhalb optischer Kanäle, die durch Leitbahnmuster und speziell gestaltete Durchverbindungen realisiert werden, geleitet.Fig. 6 illustrates the incorporation of chips 35 simultaneously contacting prefabricated lead frames 34. After the chemigrafic process, the contact fingers of the leadframe 36 are bonded and stabilized on the epoxy resin glass fabric 37 with a preferably 0.05 to 0.2 mm thick frame. After this dressing is in turn linked to the spacer board 3, the circumferential galvanic connection of the contact fingers on the outer contour of the spacer board 38 is separated. In the exemplary embodiment shown, a common coupling of light takes place in individual layers 39 of the multilayer printed circuit board 1, after which special star couplings between a plurality of receivers and transmitters can be realized. For this purpose, the individual insulation layers are provided with different sized recesses and then connected together. The resulting coupling surfaces are prepared by appropriate mechanical and / or etching process for optimal light coupling. The light is conducted in the base material within optical channels realized by interconnect patterns and specially designed interconnects.
Fig.7 zeigt die Segmentgestaltung für eine Chipanordnung mit hohem Leistungsumsatz. Dabei wurden die Halbleiterchips an definierten Punkten bezüglich der Justierlöcher direkt auf eine verstärkte Metallunterlage 40, vorzugsweise auf eine Kupferplatte montiert. Dann wurden nacheinander mehrere Lagen durch verbundener dünner Verdrahtungsträger 41,42, die an den Chippositionen Durchbrüche besitzen, übereinander gebracht und zueinander positioniert mit der Metallunterlage verbunden. Da die Dicke der Mehrlagenleiterplatte 1 und die Chipstärke im gleichen Bereich, vorzugsweise kleiner 0,5 mm liegen, wird eine sehr günstige Lichteinkopplung in verschiedene, optisch getrennte Isolationslagen der Mehrlagenleiterplatte erreicht. Indem die Starr-flexible ausgebildete Mehrlagenleiterplatte als optische Anschlußleitung 43 über die Segmentkontur hinausgeführt wird, ist eine optische Signalaus- bzw. -einkopplung in den Multichipbaustein möglich.7 shows the segment design for a chip assembly with high power conversion. In this case, the semiconductor chips were mounted at defined points with respect to the alignment holes directly on a reinforced metal pad 40, preferably on a copper plate. Then, a plurality of layers were successively brought through connected thin wiring substrates 41, 42 having openings at the chip positions, and connected to each other with the metal pad. Since the thickness of the multilayer printed circuit board 1 and the chip thickness in the same range, preferably less than 0.5 mm, a very favorable light coupling is achieved in different, optically isolated isolation layers of the multilayer printed circuit board. By the rigid-flexible formed multilayer printed circuit board is led out as optical connecting line 43 over the segment contour, an optical Signalaus- or -einkopplung in the Multichipbaustein is possible.
Durch die unterschiedlich große Ausbildung der Durchbrüche in den Leiterplattenlagen ist es möglich, die Bondverbindung zu unterschiedlichen Ebenen hin zu realisieren. Das ist insbesondere bei Chips von hohen Anschlußzahlen von Vorteil. Innerhalb des Multichiphybridbausteins wird ein solches Segment mit Leistungshalbleitern an der Oberseite des Stapels plaziert, da hier die Wärmeabgabe an die Umgebung am günstigsten gestaltet werden kann. Im Bedarfsfall wird auf die Metallplatte 40 ein zusätzlicher Kühlkörper aufgebracht.Due to the different sized formation of the openings in the printed circuit board layers, it is possible to realize the bond to different levels. This is particularly advantageous for chips of high numbers of ports. Within the Multichiphybridbausteins such a segment is placed with power semiconductors at the top of the stack, since the heat transfer to the environment can be made most favorable here. If necessary, an additional heat sink is applied to the metal plate 40.
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