DD235535B5

DD235535B5 - CIRCUIT ARRANGEMENT FOR BIT ERROR RATE MONITORING

Info

Publication number: DD235535B5
Application number: DD27411585A
Authority: DD
Inventors: Hans-Dietrich Dipl-Phys Otto
Original assignee: Siemens Uebertragungssys Gmbh
Priority date: 1985-03-14
Filing date: 1985-03-14
Publication date: 1994-03-31
Also published as: DD235535A1

Description

zweiten Signalfolge aus der ersten Signalfolge entspricht. Nachfolgend werden die zweite fehlerbehaftete Signalfolge und die dritte fehlerfreie Signalfolge bitweise zur Bestimmung der Fehlerrate miteinander verglichen.second signal sequence from the first signal sequence corresponds. Subsequently, the second error-prone signal sequence and the third error-free signal sequence are compared with each other bit by bit for determining the error rate.

Der gemeinsame Nachteil aller bekannten Fehlerratenmessungsvarianten besteht somit darin, daß neben dem hohen schaltungstechnischen Aufwand sowohl auf der Sendeseite als auch auf der Empfangsseite der Übertragungseinrichtung zusätzlich Übertragungskapazität für die Messung gebunden wird und sich diese nur für kurzzeitige Servicekontrollen, nicht jedoch für eine nach der CCITT-Empfehlung G732 geforderte dauerhafte Fehlerratenüberwachung eignen.The common disadvantage of all known Fehlerratenmessungsvarianten is thus that in addition to the high circuit complexity on both the transmitting side and on the receiving side of the transmission device additional transmission capacity for the measurement is bound and this only for short-term service checks, but not for one after the CCITT Recommendation G732 required permanent error rate monitoring.

Aus dem Patent DD-PS 150286 ist eine Anordnung zur Überwachung und Begrenzung digital erfaßbarer Mengen bekannt, bei der für die Mengen charakteristische Ist-Wert-Impulse und Soll-Wert-Impulse über eine aus mehreren Zählern bestehenden Soll-Ist-Wert-Vergleichseinrichtung mit einer Lastabwurfeinrichtung in Verbindung stehen.From the patent DD-PS 150286 an arrangement for monitoring and limiting digitally detectable amounts is known in the characteristic for the amounts of actual value pulses and setpoint value pulses via a plurality of counters existing target-actual-value comparator with a load shedding device in connection.

Ziel der ErfindungObject of the invention

Das Ziel der Erfindung ist eine Schaltungsanordnung zur Überwachung der Bitfehlerrate für digitale Nachrichtenübertragungsanlagen, die mit geringen schaltungstechnischen Mitteln und hoher Zuverlässigkeit der CCITT-Empfehlung G732 genügt.The object of the invention is a circuit arrangement for monitoring the bit error rate for digital communications equipment, which meets the CCITT recommendation G732 with low circuit resources and high reliability.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Die Aufgabe der Erfindung besteht in einer digitalen Schaltungsanordnung für eine dauerhafte Bitfehlerratenüberwachung bei digitalen Nachrichtenübertragungsanlagen, die eine Einschränkung der Übertragungskapazität bei dem Meßvorgang ausschließt und sich insbesondere durch Langzeitstabilität auszeichnet.The object of the invention is a digital circuit arrangement for a permanent bit error rate monitoring in digital communication systems, which excludes a restriction of the transmission capacity in the measurement process and is characterized in particular by long-term stability.

Die Aufgabe wird dadurch gelöst, daß ein Zeitgeber vorgesehen ist, der zwischen zwei Meßzeitperioden umschaltbar ist, daß ein Fehlerzähler vorgesehen ist, dem ein Fehlersignal des Rahmensynchronwortes zugeführt wird, daß der Ausgang des Fehlerzählers auf eine zwei Speicherstufen aufweisende Fehlerauswerteschaltung geführt ist, in die jeweils beim Überschreiten einer vorgegebenen Fehleranzahl innerhalb einer kurzen Meßzeitperiode ein Fehlerkriterium eingespeichert wird, daß die Auswerteschaltung ein UND-Glied zur Feststellung des Vorliegens von zwei aufeinanderfolgenden Fehlerkriterien innerhalb von zwei kurzen Meßperioden aufweist, daß der Ausgang des UND-Gliedes auf den Eingang eines als Kippstufe ausgebildeten Alarmsignalspeichers geführt ist, der von dem Zeitgeber getaktet wird und an seinem Ausgang ein Fehlersignal abgibt, daß ein Umschalter vorgesehen ist, über den beim Vorliegen eines Fehlersignals auf eine längere Meßzeitperiode des Zeitgebers umgeschaltet wird und daß bei einem Unterschreiten der vorgegebenen Fehleranzahl am Ende einer längeren Meßzeitperiode der Alarmsignalspeicher rückgestellt wird.The object is achieved in that a timer is provided which is switchable between two Meßzeitperioden that an error counter is provided to which an error signal of the frame synchronous word is supplied, that the output of the error counter is guided to a two memory stages having error evaluation, in each case when a predetermined number of errors within a short measuring time period is exceeded an error criterion is stored, that the evaluation circuit has an AND gate for detecting the presence of two consecutive error criteria within two short measurement periods that the output of the AND gate to the input of a flip-flop designed Alarm signal memory is performed, which is clocked by the timer and outputs at its output an error signal that a switch is provided, over which in the presence of an error signal to a longer measuring time period of the timer we switched d and that when falling below the predetermined number of errors at the end of a longer measuring time period, the alarm signal memory is reset.

Nachstehend soll die Funktionsweise der erfindungsgemäßen Bitfehlerratenüberwachungsanordnung beschrieben werden. Die auf die Empfangsseite der digitalen Nachrichtenübertragungsanlage fehlerhaften Rahmensynchronworte werden im Fehlerzähler in einer definierten Meßzeit, die vom Meßzeitgeber über den elektronischen Umschalter geliefert wird, gezählt. Wenn der Fehlerzählerendstand in zwei Meßzyklen ereicht wird, wird dies von der Fehlerauswerteschaltung erkannt. Die Fehlerauswerteschaltung schaltet den elektronischen Umschalter auf eine andere Meßzeit um und aktiviert gleichzeitig den Verzögerungszeiterzeuger, der nach einer Verzögerungszeit den Alarmspeicher setzt. Wird bei den weiteren Meßzyklen mit der neuen Meßzeit der Fehlerzählendstand nicht erreicht, so schaltet die Fehlerauswerteschaltung den elektronischen Umschalter auf die ursprüngliche Meßzeit zurück und aktiviert gleichzeitig den Verzögerungszeiterzeuger, der nach einer vorgegebenen Verzögerungszeit den Alarmspeicher zurücksetzt.The operation of the bit error rate monitoring arrangement according to the invention will be described below. The frame synchronous words which are faulty on the receiving side of the digital communications transmission system are counted in the error counter in a defined measuring time which is supplied by the measuring timer via the electronic changeover switch. If the error counter end is reached in two measuring cycles, this is detected by the error evaluation circuit. The fault evaluation circuit switches the electronic changeover switch to a different measuring time and at the same time activates the delay time generator, which sets the alarm memory after a delay time. If the Fehlerzählendstand is not reached in the other measuring cycles with the new measuring time, the error evaluation circuit switches the electronic switch back to the original measuring time and simultaneously activates the delay time generator, which resets the alarm memory after a predetermined delay time.

Ausführungsbeispielembodiment

Die Erfindung soll nachstehend anhand eines Ausführungsbeispiels näher erläutert werden. Dazu zeigt in der Zeichnung die Fig. 1: die erfindungsgemäße Schaltungsanordnung für die Bitfehlerratenüberwachung für ein РСМЗО-System.The invention will be explained below with reference to an embodiment. 1 shows the circuit arrangement according to the invention for the bit error rate monitoring for a РСМЗО system.

Gemäß Fig. 1 wird auf der Empfangsseite der PCM 30-Anlage das Fehlersignal F des Rahmensynchronwortes an den Takteingang des Fehlerzählers 1 geführt, der aus dem 8-Bit-Schieberegister D1 gebildet ist und an dessen Dateneingang der logische Pegel „High" anliegt. Der achte Ausgang des 8-Bit-Schieberegisters D1 ist an den Dateneingang des 2-Bit-Schieberegisters D2 der Fehlerauswerteschaltung 2 angeschlossen. Die beiden Ausgänge des 2-Bit-Schieberegisters D 2 sind über das UND-Glied D3 der Fehlerauswerteschaltung 2 sowohl mit dem ersten Eingang der Äquivalenzschaltung D4 der Fehlerauswerteschaltung 2 als auch mit dem Dateneingang des D-Flipflops D 5 des Alarmsignalspeichers 3 verkoppelt. Der Ausgang Q des D-Flipflops D 5 des Alarmsignalspeichers 3, der das Alarmsignal A liefert, ist wiederum mit dem zweiten Eingang der Äquivalenzschaltung D4 verbunden.According to FIG. 1, the error signal F of the frame synchronizing word is fed to the clock input of the error counter 1 on the receiving side of the PCM 30 system, which is formed from the 8-bit shift register D1 and at whose data input the logic level "High" is applied The eighth output of the 8-bit shift register D1 is connected to the data input of the 2-bit shift register D2 of the error evaluation circuit 2. The two outputs of the 2-bit shift register D 2 are connected to the first evaluation circuit 2 via the AND gate D3 of the error evaluation circuit 2 Input of the equivalent circuit D4 of Fehlerauswerteschaltung 2 and coupled to the data input of the D flip-flop D 5 of the alarm signal memory 3. The output Q of the D flip-flop D 5 of the alarm signal memory 3, which provides the alarm signal A, in turn, with the second input of the equivalent circuit D4 connected.

Des weiteren wird der Takteingang des binären Zählers D 6 des Meßzeitgebers 5 mit dem Zeitnormal T beaufschlagt und dessen Ausgang 2° mit dem Takteingang des binären Zählers D8, der als Verzögerungszeiterzeuger 4 dient. Der Rücksetzeingang des binären Zählers D8 ist mit dem Ausgang der Äquivalenzschaltung D4 der Fehlerauswerteschaltung 2 und der Ausgang 2³ des binären Zählers D8 mit dem Takteingang des D-Flipflops D5 des Alarmsignalspeichers 3 verkoppelt. Der elektronische Umschalter 6 zwischen dem Meßzeitgeber 5 und der Fehlerauswerteschaltung 2 wird durch eine Verknüpfungslogik aus den zwei UND-Gliedern D9 und D10 mit nachgeschaltetem NOR-Glied D11 realisiert derart, daß der Ausgang 2¹ des binären Zählers D6 an den ersten Eingang des UND-Gliedes D10 angeschlossen sind. Die Ausgänge der beiden UND-Glieder D9 und D10 sind über das nachgeschaltete NOR-Glied D11 sowohl mit dem Rücksetzeingang des 8-Bit-Schieberegisters D1 des Fehlerzählers 1 als auch mit dem Takteingang des 2-Bit-Schieberegisters D2 der Fehlerauswerteschaltung 2 verknüpft. Der negierende zweite Eingang des UND-Gliedes D9 und der zweite Eingang des UND-Gliedes D10 des elektronischen Umschalters 6 sind an den ersten Eingang des UND-Gatters D7 des Meßzeitgebers 5 und auchFurthermore, the clock input of the binary counter D 6 of the measuring timer 5 is supplied with the time standard T and its output 2 ° with the clock input of the binary counter D8, which serves as a delay time generator 4. The reset input of the binary counter D8 is coupled to the output of the equivalent circuit D4 of the error evaluation circuit 2 and the output 2 ^{3 of} the binary counter D8 to the clock input of the D flip-flop D5 of the alarm signal memory 3. The electronic switch 6 between the measuring timer 5 and the Fehlerauswerteschaltung 2 is realized by a logic combination of the two AND gates D9 and D10 with downstream NOR gate D11 such that the output 2 ^{1 of} the binary counter D6 to the first input of the AND- Link D10 are connected. The outputs of the two AND gates D9 and D10 are connected via the downstream NOR gate D11 both to the reset input of the 8-bit shift register D1 of the error counter 1 and to the clock input of the 2-bit shift register D2 of the error evaluation circuit 2. The negating second input of the AND gate D9 and the second input of the AND gate D10 of the electronic switch 6 are connected to the first input of the AND gate D7 of the measuring timer 5 and also

an den ersten Eingang der Äquivalenzschaltung 04 angeschlossen. Weiterhin ist der erste Eingang des UND-Gliedes D10 mit dem zweiten Eingang des UND-Gatters 7 verbunden, dessen Ausgang wiederum an den Rücksetzeingang des binären Zählers D6 des Meßzeitgebers 5 geführt ist. Nachfolgend soll die erfindungsgemäße Ausführung der digitalen Bitfehlerratenüberwachungsschaltung in ihrer Funktionsweise näher erläutert werden.connected to the first input of the equivalent circuit 04. Furthermore, the first input of the AND gate D10 is connected to the second input of the AND gate 7, whose output is in turn led to the reset input of the binary counter D6 of the measuring timer 5. In the following, the embodiment according to the invention of the digital bit error rate monitoring circuit will be explained in more detail in its mode of operation.

Der Fehlerzähler 1 ist so ausgelegt, daß eine Überschreitung von 8 Fehlem von der nachgeschalteten Fehlerauswerteschaltung 2 registriert wird. Das als Fehlerzähler dienende 8-Bit-Schieberegister D1 taktet bei jedem Synchronwortfehler ein weiteres »High* über seinen Dateneingang ein. Werden während des Meßvorganges von ca. 0,512 see. mehr als sieben Fehler erkannt, so übernimmt das 2-Bit-Schieberegister D2 der Fehlerauswerteschaltung 2 mit Beendigung des Meßvorganges eine „High"-Information. Werden dagegen nur sieben und weniger Fehler ermittelt, so wird eine „Low"-Information in das 2-Bit-Schieberegister D2 der Fehlerauswerteschaltung 2 geschoben. Gleichzeitig erfolgt die Löschung des 8-Bit-Schieberegisters.The error counter 1 is designed so that an exceeding of 8 errors is registered by the downstream Fehlerauswerteschaltung 2. The 8-bit shift register D1, which serves as an error counter, clocks in another »high * via its data input every time a sync word error occurs. Be seen during the measurement of about 0.512 see. If more than seven errors are detected, then the 2-bit shift register D2 of the fault evaluation circuit 2 assumes a "high" information when the measurement process is completed. Bit shift register D2 of the fault evaluation circuit 2 is pushed. At the same time, the 8-bit shift register is cleared.

Nach einer Pause von 0,512 see. beginnt die Messung von neuem. Es lösen sich Pausen- und Meßzeiten ab, um einen Brustschutz zu gewährleisten.After a break of 0,512 see. the measurement starts again. Pause and measurement times take place to ensure chest protection.

Werden bei zwei aufeinanderfolgenden Messungen jeweils mehr als sieben Fehler festgestellt, so befinden sich im 2-Bit-Schieberegister D2 zwei „High"-Informationen, und das UND-Gatter D3 liefert an seinem Ausgang ein „High"-Signal. Dies bedeutet, daß die Bitfehlerrate von S10~³ mit einer Wahrscheinlichkeit von 95% erkannt wurde.If more than seven errors are detected in each of two consecutive measurements, two "high" information is present in the 2-bit shift register D2, and the AND gate D3 supplies a "high" signal at its output. This means that the bit error rate of S10 ~ ^{3 was} detected with a probability of 95%.

Dieses „HigrT-Signal am Ausgang des UND-Gatters D3 bewirkt nun zweierlei. Zum einen wird die Meßzeit auf 2,048 see. mittels elektronischen Umschalters 6 umgeschaltet und zum anderen wird der Verzögerungszeiterzeuger 4 mit dem binären Zähler D8 gestartet. Dieser taktet nach einigen Sekunden den Alarmsignalspeicher 3, welcher das „High"-Signal vom Dateneingang seines D-Flipflops D5 übernimmt und dann an seinem Ausgang das Alarmsignal A abgibt.This HigrT signal at the output of the AND gate D3 now has two effects. First, the measurement time is 2.048 see. switched by means of electronic switch 6 and on the other hand, the delay time generator 4 is started with the binary counter D8. This clocks after a few seconds the alarm signal memory 3, which accepts the "high" signal from the data input of its D flip-flop D5 and then outputs the alarm signal A at its output.

Der Start des binären Zählers D8 des Verzögerungszeiterzeugers 4 erfolgt hierbei über die Äquivalenzschaltung D4 der Fehlerauswerteschaltung 2. Die neue Meßzeit, die wieder aus einem Zyklus von Pausen- und Meßzeiten besteht, sorgt dafür, daß das Alarmsignal A bei einer Fehlerrate ё 10~³ eine sehr kleine Ausschaltwahrscheinlichkeit besitzt, aber bei einer Fehlerrate ё10~⁴ eine Ausschaltwahrscheinlichkeit von mindestens 95% vorhanden ist.The start of the binary counter D8 of the delay time generator 4 takes place here via the equivalent circuit D4 of Fehlerauswerteschaltung 2. The new measurement time, which again consists of a cycle of pause and measurement times, ensures that the alarm signal A at an error rate ё 10 ~ ³ a has a very low switch-off probability, but at an error rate ё10 ~ ^{4 there is} a switch-off probability of at least 95%.

Es bleibt solange das Alarmsignal A auf „High'-Potential, bis sich die Bitfehlerrate auf £ 10^-4 verringert hat und somit im 8-Bit-Schieberegister D1 weniger als acht Fehler abgespeichert werden. Das 2-Bit-Schieberegister D2 übernimmt dann von seinem Dateneingang das „Low"-Signal und liefert ein Ausgangssignal, das über das UND-Glied D3 den elektronischen Umschalter 6 wieder auf die ursprüngliche Meßzeit von 0,512 see. zurückschaltet. Die Äquivalenzschaltung D4 startet jetzt den binären Zähler D8 der des Verzögerungszeiterzeugers 4, der nach einigen Sekunden das D-Flipflop D5 des Alarmsignalspeichers 3 taktet. Dabei wird das „Low"-Signal vom Ausgang des UND-Gliedes D3 im Alarmsignalspeicher 3 übernommen, und das Alarmsignal A am Ausgang des Alarmsignalspeichers 3 gelöscht. Somit ist wieder der Ausgangszustand erreicht. Die Einschaltwahrscheinlichkeit des Alarmsignals A ist jetzt für die Fehlerrate = 10~⁴ sehr klein.As long as the alarm signal A remains at "high" potential until the bit error rate has decreased to £ 10 ^-4 and thus less than eight errors are stored in the 8-bit shift register D1. The 2-bit shift register D2 then adopts the "low" signal from its data input and supplies an output signal which returns the electronic switch 6 to the original measuring time of 0.512 sec via the AND gate D3 The equivalent circuit D4 now starts the binary counter D8 of the delay time generator 4, which clocks after a few seconds, the D flip-flop D5 of the alarm signal memory 3. In this case, the "low" signal from the output of the AND gate D3 in the alarm signal memory 3 is taken, and the alarm signal A at the output of Alarm signal memory 3 deleted. Thus, the initial state is reached again. The switch-on probability of the alarm signal A is now very small for the error rate = 10 ~ ⁴ .

Die Meßzeiten werden im binären Zähler D6 des Meßzeitgebers 5 erzeugt, wobei der Takt T = 0,256 see. beträgt und vorteilhafterweise durch Teilung aus dem Systemtakt der PCM 30-Anlage gewonnen werden kann. Das UND-Glied D7 des Meßzeitgebers 5 bewirkt, daß auch beim Umschalten auf eine andere Meßzeit immer eine Pause eingeschoben wird.The measurement times are generated in the binary counter D6 of the measuring timer 5, wherein the clock T = 0.256 see. is and can be advantageously obtained by division of the system clock of the PCM 30 system. The AND gate D7 of the measuring timer 5 causes that even when switching to another measuring time is always a break is inserted.

Claims

Circuit arrangement for bit error rate monitoring on the receiving side of a digital communication system by monitoring the frame synchronous word, characterized in that a timer (4, 5) is provided, which is switchable between two Meßzeitperioden that an error counter (1) is provided to which an error signal (F) supplied to the frame synchronous word, that the output of the error counter (1) is guided to a two memory stages having error evaluation circuit (2), in each of which a fault criterion is stored when exceeding a predetermined number of errors within a short measuring time period that the evaluation circuit (2) an AND Has (D3) for detecting the existence of two consecutive error criteria within two short measurement periods, that the output of the AND gate (D3) on the input of a flip-flop (D5) formed alarm signal memory (3), of the Timer (4,5) is clocked and at its output (A) emits an error signal that a changeover switch (6) is provided, via which in the presence of an error signal to a longer measuring time period of the timer (4,5) is switched and that falls below the predetermined number of errors on End of a longer measuring period of the alarm signal memory (3) is reset.

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Field of application of the invention

The invention relates to a circuit arrangement for bit error rate monitoring on the receiving side of a digital communication system by monitoring the frame synchronous word.

Characteristic of the known technical solution

It is known that in digital communication systems for determining the operating state or the transmission quality of PCM connections, the bit error rate, ie the number of forged bits per total bits transmitted in the unit time, is monitored.

Thus, bit error rate monitoring is performed either by monitoring the frame synchronous word sent in time slot zero or, if the code used for the PCM words conforms to a particular education law, by monitoring compliance with this education law.

Furthermore, in DE-OS 2415472 a method for bit error rate monitoring in PCM telecommunication transmission systems has been described by means of a parity bit such that the number of each to be transmitted during two Abtastpulsrahmen "1" bits on the transmission side by a particular unused for an information transfer bit to a straight or added to an odd number of "1" bits and the receiving side, a monitoring for the presence of this even-numberedness is made and that is used as the complementing bit one bit of the message word transmitted in every second sampling pulse frame instead of the frame sync word. The disadvantage of this method is the limitation of the transmission capacity of the PCM telecommunications device by the transmission of the additional parity bit. In addition, the Bitfehlerratenüberwachung requires both on the transmitting and on the receiving side of the transmission high additional effort. From DE-AS 2831 545 a further method and arrangement for error rate measurement on digital message transmission equipment has become known. It is intended to measure the match or mismatch between a received signal and a reference signal, to compare both signals in terms of their instantaneous values, and to count the match or mismatch in a counter circuit. This is done in that counted during the measurement by means of a time or clock counter, the number of comparisons performed and the corresponding count of the counting circuit is in each case taken over in a cache from reaching a certain Zählwortes of selectable intervals comparisons. The termination of the measurement process and the display of the measurement result is triggered either starting from the time or clock counter or starting from the counting circuit upon reaching a respective selectable limit count, in each case the first of the two times the limit count reaches the count Ending measurement and causes the display of the measurement result contained in the buffer. This Fehlerratenmeßverfahren in turn binds free transmission capacity of the communication system and is also connected with high circuit complexity both on the transmitting and on the receiving side.

In DE-AS 2845842 a method for error rate measurement using a quasi random sequence of maximum length, this quasi random sequence contains a first similar quasi random sequence and this one delayed second quasi random sequence with the same clock frequency, the delayed second signal sequence from a shift register of a quasi-random generator for the first quasi-random sequence is derived by an ex-OR operation between certain register locations of the shift register. The bits of the first and second bursts are interleaved in a particular order. This resulting signal sequence is faulty on the transmission path and recovered on the receiving side in both original signal sequences. Furthermore, a third, but error-free signal sequence is generated from the first faulty signal sequence with the aid of an Ex-OR link, wherein the education law that of the transmission-side link to form the