DD160757A3 - HIERARCHIC CONSTRUCTION INFORMATION PROCESSING SYSTEM - Google Patents

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DD160757A3
DD160757A3 DD81228620A DD22862081A DD160757A3 DD 160757 A3 DD160757 A3 DD 160757A3 DD 81228620 A DD81228620 A DD 81228620A DD 22862081 A DD22862081 A DD 22862081A DD 160757 A3 DD160757 A3 DD 160757A3
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Juergen Nikolaizik
Karl Richter
Heinz Henning
Michael Kickbusch
Kurt Bruenecke
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Juergen Nikolaizik
Karl Richter
Heinz Henning
Michael Kickbusch
Kurt Bruenecke
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Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Prozessautomatisierung mittels eines hierarchisch aufgebauten Informationsverarbeitungssystems. Die erfindungsgemaesse Schaltungsanordung ist den Gebieten anwendbar, wo hohe Sicherheits- und Zuverlaessigkeitsforderungen bestehen. Ziel der erfindungsgemaessen Loesung ist es, die Sicherheit und Zuverlaessigkeit eines hierarchisch aufgebauten Informationsverarbeitungssystems zu erhoehen, wobei Einfach- und Mehrfachfehler in unterschiedlichen "m von n"-Rechnerstrukturen einerEbene und Mehrfachfehler in unterschiedlichen Ebenen toleriert werden. Die Mehrfachfehler, die nicht toleriert werden, sind erkennbar. Die Datenuebertragung zwischen den einzelnen Ebenen wird in den Mehrheitsentscheid einbezogen. Durch den Einsatz von modularen "m von n"-Entscheidernwird die durchgaengige Anwendung des Redundanzprinzipsinnerhalb der Hierarchie gewaehrleistet.The invention relates to a circuit arrangement for process automation by means of a hierarchically structured information processing system. The inventive Schaltungsanordung is applicable to the areas where high security and reliability requirements exist. The aim of the inventive solution is to increase the security and reliability of a hierarchically structured information processing system, whereby single and multiple errors are tolerated in different "m of n" -tructor structures of a plane and multiple errors in different planes. The multiple errors that are not tolerated are recognizable. The data transfer between the individual levels is included in the majority decision. Through the use of modular "m of n" decision makers, the consistent application of the redundancy principle within the hierarchy is ensured.

Description

. Hierarchisch aufgebautes Informationsverarbeitungssystem., Hierarchically structured information processing system.

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung zur Prozeßautomatisierung mittels eines hierarchisch aufgebauten Informationsverarbeitungssystems· Die erfindungsgemäße Schaltungsanordnung ist auf den Gebieten anwendbar, wo hohe Sicherheits- und Zuverlässigkeitsforderungen bestehen«The invention relates to a circuit arrangement for process automation by means of a hierarchically structured information processing system. The circuit arrangement according to the invention is applicable in the fields where high safety and reliability requirements exist.

Charakteristik der bekannten technischen Lösungen Bekannt ist eine Schaltungsanordnung (DE-OS 2108 496), bei der drei Rechner parallel arbeiten· Die drei Rechner arbeiten auf eine Uberwachungs- und Ausgabevorrichtung, die nach dem Prinzip des Mehrheitsentscheide arbeitet und im Falle einer Störung den ausgefallenen Rechner abschaltet« Ein Rechner gilt als gestört, wenn die Bitfehlerrate an einem Ausgang ein bestimmtes Maß Überschreitet* Zur Überwachung der Prüfschaltung und der Vergleicher werden in gewissen Zeitabständen absichtlich falsche Daten vom Rechner ausgegeben· Eine derartige Schaltungsanordnung hat den Nachteil, daß bei einem hierarchischen Aufbau Fehler auf den Sammelleitungen nicht erkannt werden« Weiterhin ist ein Mehrrechnersystem zur Steuerung von Trassengebundenen Verkehrsmitteln bekannt (DE-AS 2725 922), bei dem alle Rechner die gleiche Information asynchron verarbeiten, wobei die Ergebnisinformationen zur Prüfung auf Fehler erst am Ende eines Rechenzyklus miteinander verglichen werden« Zur Sicherstellung der asynchronen Arbeitsweise werden die Informationen den einzelnen Rechnern zeitlich versetzt zugeleitet« Die ausgegebenen Daten der einzelnen Rechner werden mittels einer Vergleichs- und Durchschalteinriehtung überprüft· Der Vergleich wird erst durchgeführt, wenn die Mehrheit der Rech- Characteristic of the known technical solutions A circuit arrangement is known (DE-OS 2108 496), in which three computers work in parallel · The three computers work on a monitoring and output device that works on the principle of majority decisions and in case of failure the failed computer switches off «A computer is considered to be disturbed when the bit error rate at an output exceeds a certain level. * To monitor the test circuit and the comparator, the computer purposely outputs incorrect data at certain intervals. · Such a circuit arrangement has the disadvantage that errors occur in a hierarchical structure Furthermore, a multi-computer system for controlling train-bound means of transport is known (DE-AS 2725 922), in which all computers process the same information asynchronously, the result information for checking errors only at the end of a computing cycle "To ensure the asynchronous mode of operation, the information is transmitted to the individual computers at different times." The output data of the individual computers are checked by means of a comparison and interconnection device. The comparison is only carried out if the majority of the computers

^ ^ η r O A C ^ ^ η r OA C

·» 2 »· »2»

22862286

ner zu einem Ergebnis gelangt ist· Dies wird durch eine logische Schaltung durchgeführt, die nicht redundant aufgebaut ist, so daß Fehler, die innerhalb der logischen Schaltung auftreten können, nicht erfaßt werden· Weiterhin ist bei beiden Lösungen nachteilig, daß an die Überwachungs- und Ausgabevorrichtungen sehr hohe Zuverlässigkeitsforderungen bestehen und die Informationsübertragung nach den- Uberwachungs- und Ausgabevorrichtungen einkanalig erfolgt.This is done by means of a logic circuit which is not constructed redundantly, so that errors which may occur within the logic circuit are not detected. Furthermore, it is disadvantageous in both solutions that the monitoring and monitoring circuits are not detected Output devices have very high reliability requirements and the information transmission to the monitoring and output devices is single-channel.

Ziel der ErfindungObject of the invention

Ziel der Erfindung ist es, die Sicherheit und Zuverlässigkeit eines hierarchisch aufgebauten Informationsverarbeitungssystems zu erhöhen·The aim of the invention is to increase the security and reliability of a hierarchically structured information processing system.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Tolerierung von Einfach- und Mehrfachfehlern in unterschiedlichen "m von nH-Rechnerstrukturen einer Ebene und Mehrfachfehler in unterschiedlichen Ebenen in einem hierarchisch aufgebauten Informationsverarbeitungssystem zu entwickeln, wobei Mehrfachfehler, die nicht toleriert werden, erkennbar sind« Die Datenübertragung zwischen den einzelnen Ebenen wird in den Mehrheitsentscheid einbezogen·The invention has for its object to develop a circuit arrangement for the tolerance of single and multiple errors in different "m of n H- computer structures of a plane and multiple errors in different levels in a hierarchical information processing system, with multiple errors that are not tolerated, can be seen «The data transmission between the individual levels is included in the majority decision ·

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß am Eingang jeder Rechnereinheit eine Ein-/Ausgabe-Einheit angeordnet ist, die aus einem nm von nn-Entscheider und aus zwei Richtungsweichen besteht, wobei der unidirektionale Ausgang der zweiten Richtungsweiche mit dem unidirektionalen Eingang der ersten Richtungsweiche zusammengeschlossen ist, am Steuereingang der ersten und der zweiten Richtungsweiche Steuersignale eines unter-und/oder eines übergeordneten Rechners anliegen« Beim Verlauf der Datenrichtung vom übergeordneten zum untergeordneten Rechner ist der bidirektionale Ein-/Ausgang der ersten Richtungsweiche mit der bidirektionalen Sammelleitung des erstenAccording to the invention, the object is achieved in that at the input of each computer unit, an input / output unit is arranged, which consists of an n m of n n -Eschescheider and two directional switches, the unidirectional output of the second directional switch with the unidirectional input of The direction of the data direction from the parent to the subordinate computer is the bidirectional input / output of the first directional switch with the bidirectional bus of the first

-3--3-

-3- 228620 6-3- 228620 6

übergeordneten Rechners verbunden und der unidirektionale Auegang der ersten Richtungeweiche ist mit dem ersten Eingang des "m von n"-Entscheiders, an dessen weiteren Eingängen die bidirektionalen Sammelleitungen der weiteren übergeordneten Rechner anliegen, zusammengeschlossen« Der Ausgang des nm von nn-Entscheiders ist mit dem unidirektionalen Eingang der zweiten Richtungsweiche, deren bidirektionaler Ein-/Ausgang an die bidirektionale Sammelleitung eines untergeordneten Rechners angeschlossen ist, verbunden· Beim Verlauf der Datenrichtung vom untergeordneten zum übergeordneten Rechner ist der bidirektionale Ein-/Ausgang der ersten Richtungsweiche mit der bidirektionalen Sammelleitung des ersten untergeordneten Rechners verbunden· Der unidirektionale Ausgang der ersten Richtungsweiche ist mit dem ersten Eingang des "m von η"-Entscheiders, an dessen weiteren Eingängen die bidirektionalen Sammelleitungen der weiteren untergeordneten Rechner anliegen, zusammengeschlossen« Der Ausgang des nm von n"-Entscheiders ist mit dem unidirektionalen Eingang der zweiten Richtungsweiche, deren bidirektionaler Ein-/Ausgang an die bidirektionale Sammelleitung eines übergeordneten Rechners angeschlossen ist, verbunden«The unidirectional outside of the first directional switch is connected to the first input of the "m of n" -derm, whose other inputs are connected to the bidirectional bus of the other superordinate computers. "The output of the n m of n n -derschieders is connected to the unidirectional input of the second directional switch, whose bidirectional input / output is connected to the bidirectional bus of a subordinate computer. In the course of the data direction from the subordinate to the higher-level computer, the bidirectional input / output of the first directional diverter with the bidirectional bus of the connected to the first subordinate computer · The unidirectional output of the first directional divider is connected to the first input of the "m of η" discriminator, to whose other inputs the bidirectional bus lines of the other subordinate computers are connected «D The output of the n m of n "discriminator is connected to the unidirectional input of the second directional switch whose bidirectional input / output is connected to the bidirectional bus of a superordinate computer."

In weiterer Ausgestaltung der erfindungsgemäßen Lösung besteht der "m von nn-Entscheider entweder aus einem Festwertspeicher, einem Multiplexer oder aus programmierbaren Logikfeldern·In a further embodiment of the inventive solution consists of "m n n arbitrator either a read-only memory, a multiplexer or programmable logic arrays ·

Unter der Voraussetzung, daß an den Ausgängen der direkt an den drei Sammelleitungen liegenden nm von η"-Entscheider keine falsche Information ausgegeben wird, wenn über die redundanten Sammelleitungen programmgemäß keine Informationseingabe erforderlich ist, kann die erste Richtungsweiche entfallen«Assuming that no false information is output at the outputs of the n m of η "-decoder directly at the three bus lines, if no information input is required according to the program via the redundant bus lines, the first directional switch can be omitted«

Ausführungsbeispielembodiment

Die Erfindung soll am nachstehenden Ausführungsbeispiel näher erläutert werden«The invention will be explained in more detail in the following embodiment.

Die beiliegenden Zeichnungen zeigen:The accompanying drawings show:

228 62 0 6228 62 0 6

Fig* 1: Prinzipschema der Ein-/Ausgabeeinheiten für dieFig * 1: Schematic diagram of the input / output units for the

einzelnen Rechner Fig« 2: Prinzipschema mit 3 Rechnern pro Einheit·single computer Fig. 2: Schematic diagram with 3 computers per unit ·

Die Automatisierungeanlage ist hierarchisch aufgebaut. Den Bereichsrechnern 7·1·1,···,7·&«3 ist ein abgeschlossener Bereich der technologischen Anlage zugeordnet, während der Leitrechner 5·1,···,5·3 Steuerungsanweisungen gibt, die in den Bereichsrechnern 7·1·1»···»7·&«3 detailliert zu Stellsignalen für die einzelnen technologischen Aggregate verarbeitet werden· In umgekehrter Richtung gelangen Informationen von den technologischen Aggregaten (Rückmeldesignale) zu den Bereichsrechnern, werden dort bei der weiteren Programmabarbeitung berücksichtigt und meist in verdichteter Form den Leitrechnern 5.1,··β,5«3 übergeben«» Dabei ist es möglich, daß einzelne Informationen aus dem Prozeß unter Umgehung der Bereichsrechner 7·1·1»*··»7·&·3 direkt den Leitrechnern 5·1,··*,5·3 zugeführt werden· Zur Erhöhung der Sicherheit und Verfügbarkeit ist jeder Rechner im Beispiel dreimal vorhanden« Die jeweils drei zusammengehörenden Rechner arbeiten die gleichen Algorithmen ab, wobei die Programmversionen verschieden und auch zeitlich versetzt abgearbeitet werden können« Für die Verbindungen zwischen den einzelnen Rechnerebenen sind bidirektionale Sammelleitungen vorgesehen· Über diese Sammelleitungen, die aus Adreß-, Steuer- und Datenleitungen bestehen, kann ebenfalls die Kommunikation zwischen den 3-Rechner-Einheiten einer Ebene erfolgen· Bei sehr hoher Datendichte auf den Sammelleitungen kann der Verkehr zwischen den Rechnereinheiten einer Ebene auch über gesonderte Verbindungen, die über Ein-/ Ausgabe-Kanäle angeschlossen sind, erfolgen« Erforderliche Abstimmungen der 3 Rechner einer Einheit untereinander erfolgt über die Sammelleitungen oder über getrennte Leitungen, die aus Übersiehtsgrunden in Fig· 2 nicht dargestellt sind« Abweichend von Fig« 2 können auch mehr als eine Leitrechnereinheit vorgesehen werden, die dann ebenfalls auf die Leit- und Bediensammelleitungen arbeiten, wobei dieThe automation system is hierarchical. The area computers 7 · 1 · 1, ···, 7 · 3 are assigned a closed area of the technological installation, while the master computer 5 · 1, ···, 5 · 3 gives control instructions which are stored in the area computers 7 · 1 · In the reverse direction, information from the technological aggregates (feedback signals) reaches the area computers, where they are taken into account in the further program execution and usually in condensed form form "pass 3""it is possible that some information from the process, bypassing the local processor 7 x 1 x 1" to host computers 5.1, ·· β, 5 * ·· »7 · · 3 directly to the host computers 5 · 1, ·· *, 5 · 3 · In order to increase security and availability, each computer in the example is present three times. «The three computers belonging to the same work on the same algorithms, with the program versions Bidirectional bus lines are provided for the connections between the individual computer levels · The communication between the 3-computer units of a level can also take place via these busbars, which consist of address, control and data lines · With very high data density on the bus lines, the traffic between the computer units of a level can also be made via separate connections which are connected via input / output channels. «Required reconciliations of the 3 computers of one unit with one another take place via the trunk lines or via separate lines , which are not shown in FIG. 2 for reasons of clarity "deviating from FIG. 2, it is also possible to provide more than one control computer unit, which then likewise work on the control and control busbars, wherein the

Sammelleitungsateuerung (SLS) 6·5·1»*··>6·7*η·3 oder die Rechner selbst den gesamten Datenverkehr zwischen allen an der betreffenden Sammelleitung angeschlossenen Rechner koordinieren müssen· Die Bediensammelleitungen schaffen innerhalb der Hierarchie die Verbindungen zwischen den informationsverarbeitenden Einheiten und den Bedien- und Anzeigeeinheiten, die ζ·Β· aus Displays, Tastaturen u»ä* aufgebaut sind und die Kommunikation mit dem Bedienpersonal herstellen· Von der unteren Ebene der Hierarchie aus erfolgt die Verbindung zu den Prozeßelementen über die Ausgabesammelleitungen, wobei jedem technologischen Bereich ein voneinander unabhängig arbeitendes 3fach Ausgabesammelleitungssystem zugeordnet ist, über das die Prozeßstellsignale von den Bereichsrechnern 7·1*1» ••«,7·η·3 ausgegebenen und die Prozeßrückmeldesignale empfangen werden·Multiple Line Awareness (SLS) 6 · 5 · 1 »* ··> 6 · 7 * η · 3 or the computers themselves must coordinate the entire data traffic between all computers connected to the relevant bus · The control panels create within the hierarchy the connections between the information processing Units and the operating and display units which are constructed of displays, keyboards and communicate with the operator. From the lower level of the hierarchy, the connection to the process elements is made via the output headers, each one is associated with an independently operating 3-fold output manifold system, via which the process control signals from the area computers 7 · 1 * 1 »••«, 7 · η · 3 issued and the process feedback signals are received ·

Die Verbindung zwischen den Sammelleitungen und den einzelnen Rechnern erfolgt über Ein-/Ausgabe-Einheiten (E/A-Einheiten) 4·5·1·1,···»4·7·η.3·2 deren Prinzip in Fig· 1 dargestellt ist· In diesen Einheiten werden die Eingangssignale für den betreffenden Rechner durch Majoritätsentscheid aus den Informationen der drei zugehörigen Sammelleitungen gebildet.The connection between the buses and the individual computers takes place via input / output units (I / O units) 4 · 5 · 1 · 1, ··· »4 · 7 · η.3 · 2 whose principle is shown in FIG. 1). In these units, the input signals for the relevant computer are formed by majority decision from the information of the three associated bus lines.

Durch die Anwendung der modularen Majorität wird gewährleistet, daß sich ein Ausfall nur auf ein eng begrenztes Gebiet auswirkt und damit ein fehlerhaft ausgegebenes Signal auf der empfangenden Rechnerebene ausgeschaltet wird, d.h« Einfach- und Mehrfachfehler in unterschiedlichen "m von nM-Rechnerstrukturen einer Ebene und Mehrfachfehler in unterschiedlichen Ebenen werden toleriert* Die Mehrfachfehler, die nicht toleriert werden, sind erkennbar· Durch die Zwischenschaltung der "m von nn-Entscheider ist eine gute Fehlerlokalisierung gewährleistet» Außerdem ist der Wiederangleich eines Rechners nach erfolgter Reparatur über diese "m von nH-Entscheider und die Sammelleitungen möglich« Die Abarbeitung der Programme kann in einer Rechner-The use of the modular majority ensures that a failure affects only a limited area and thus eliminates a mispolled signal at the receiving computer level, ie, "single and multiple errors in different" m "n" M computer structures and multiple errors in different levels are tolerated * The multiple errors that are not tolerated are recognizable · By the interposition of the "m n n decision makers a good error localization is guaranteed" Moreover, the adjustment of a computer after repair over this "m of n H- decision maker and the manifolds possible «The execution of the programs can be done in a computer

228620 6228620 6

ebene asynchron erfolgen, während der Vergleich synchron vorgenommen wird* Im Prinzipschema nach Fig« 1 werden, um eine Aufspaltung in unidirektionale Verbindungen zu erreichen, sowohl der bidirektionale Anschluß zu den Rechnern als auch der zu den Sammelleitungen, die alle E/A-Einheiten 4·5·1·1·,···, 4·7«η·3·2 verbinden, Über gesteuerte Richtungsweichen 1, 3 gefUhrt·In the schematic diagram of FIG. 1, in order to achieve a splitting into unidirectional connections, both the bidirectional connection to the computers and to the bus lines which carry all the I / O units 4 are performed asynchronously Connect 5 · 1 · 1 ·, ···, 4 · 7 «η · 3 · 2, guided by controlled directional turnouts 1, 3 ·

Unter der Voraussetzung, daß an den Ausgängen der direkt an den drei Sammelleitungen liegenden "m von nM-Entscheider 2 keine falsche Information ausgegeben wird wenn über die redundanten Sammelleitungen programmgemäß keine Informationseingabe erforderlich ist, kann die erste Richtungsweiche 1 entfallen«Assuming that no false information is output at the outputs of the "m of n M- decider 2" located directly at the three manifolds, if according to the program no information input is required via the redundant busbars, the first directional diverter 1 can be dispensed with «

Claims (6)

228620 b Erfindungsanspruoh228620 b Invention claim 1« Hierarchisch aufgebautes Informationsverarbeitungssystem, bestehend, aus mehreren Rechnerebenen, in denen eine wählbare Anzahl von Rechnersystemen, die jeweils aus η redundanten Rechnern bestehen, angeordnet sind, gekennzeichnet dadurch, daß jede Rechnerebene (LR1;, LR2; LR3; BRU1; BR1.2; BR1«3;···; BRn0I; BRn«>2; ΒΒ·η·3) zur übergeordneten als auch zur untergeordneten Rechner- bzw· Informationsverarbeitungsebene durch jeweils η redundante Saramelleitungssysteme verbunden ist und daß jeder der η redundanten Rechner (LR1; LR2; LR3) eines Rechnersystems (LR1; LR2; LR3) über je eine Ein-/Ausgabeeinheit (4«5β1«1; 4©5*1β2; 4β5·2.1; 4«5«2*2; 4»5·3β1; 4·5<>3*2) mit den n Sammelleitungssystemen der übergeordneten und der untergeordneten Rechner- bzw* Informationsverarbeitungsebene verbunden ist«1 hierarchically structured information processing system, consisting of several computer layers in which a selectable number of computer systems, each consisting of η redundant computers, are arranged, characterized in that each computer level (LR1 ;, LR2; LR3; BRU1; BR1.2 BR1 "3;···; BRn 0 I; BRn">2; ΒΒ · η · 3) is connected to the superordinate as well as to the subordinate computer or information processing level by respectively η redundant saram guide systems and that each of the η redundant computers (FIG. LR1, LR2, LR3) of a computer system (LR1, LR2, LR3) via an input / output unit (4 "5β1" 1, 4 © 5 * 1β2, 4β5 · 2.1, 4 «5« 2 * 2, 4 »5 · 3β1; 4 · 5 <> 3 * 2) is connected to the n collective management systems of the superordinate and subordinate computer or * information processing level « 2· Hierarchisch aufgebautes Informationsverarbeitungssystem nach Punkt 1, gekennzeichnet dadurch, daß ein erster bidirektionaler Ein-/Ausgang der Ein-/Ausgabeeinheit (4e5*1«1;«»>; 4·7·3·2) mit jeweils einem der η Sammelleitungssysteme verbunden ist, daß ein zweiter bidirektionaler Ein-/Ausgang der Ein-/Ausgabeeinheit (4«5©1 o1; ο·»; 4ο7«3·2) an den zugehörigen Rechner (LR 1; LR2; LR3; BR1e1 ;««,·; BRn«3) angeschlossen ist und daß zwei Eingänge der Ein-/Ausgabeeinheit (4·5·1·1 ;···; 4·7<>3«2) mit den restlichen der η Sammelleitungssysteme verbunden sindo 2 · Hierarchically structured information processing system according to item 1, characterized in that a first bidirectional input / output of the input / output unit (4e5 * 1 «1,« »>, 4 · 7 · 3 · 2), each having one of the η bus systems is connected, that a second bidirectional input / output of the input / output unit (4 «5 © 1 o1; ο ·»; 4ο7 «3 · 2) to the associated computer (LR 1; LR2; LR3; BR1 e 1; 3 ") and that two inputs of the input / output unit (4 × 5 × 1 × 1, ···, 4 × 7 × 3 × 2) are connected to the remaining η bus systems 3· Hierarchisch aufgebautes Informationsverarbeitungssystem nach Punkt 1 und 2, gekennzeichnet dadurch« daß die Ein-/Ausgabeeinheit (4) aus zwei Richtungsweichen (1;3) und einem "m von n"-Entscheider (2) besteht, in der der erste bidiretionale Ein-/Ausgang mit der ersten Richtungsweiche (1), der zweite bidirektionale Ein«/Ausgang 'mit der zweiten Richtungsweiche (3) und zwei Eingänge an den "m von n"-Entscheider (2) angeschlossen sind, daß den Richtungsweichen (1;3) Steuersignale eines unter- und/oder übergeordneten Rechners zugeführt sind, daß ein Ausgang der Richtungsweiche (3) mit einem Eingang der Richtungsweiche (1) und ein Ausgang der Richtungsweiche (1) mit einem Ein-3 · Hierarchically structured information processing system according to items 1 and 2, characterized in that the input / output unit (4) consists of two directional switches (1; 3) and an "m of n" decoder (2) in which the first bidirectional Input / output with the first directional switch (1), the second bidirectional input / output 'with the second directional switch (3) and two inputs to the "m of n" -Eschescheider (2) are connected, that the turnout (1 3) control signals of a subordinate and / or superordinate computer are supplied, that an output of the directional switch (3) with an input of the directional switch (1) and an output of the directional switch (1) with an input /2/ 2 22862 0 622862 0 6 gang des "m von nM-Entscheiders (LR1; LR2; LR3; BR1«1 ;··<,; BRn©3) verbunden ist und daß ein Ausgang des "m von n"-Ent~ scheiders (2) mit einem Eingang der Riohtungsweiche (3) verbunden ist· . . '3) and that an output of the "m of n" decoder (2) is connected to one of the m of n M discriminators (LR1; LR2; LR3; BR1 "1; ···, BRn © 3) Input of Riohtungsweiche (3) is connected. 4« Hierarchisch aufgebautes Infbrmätibnsverärbeitungssystem nach Punkt 3» gekennzeichnet dadurch« daß der Mm von nM-Entscheider J(2) aus; einem Pestwertspeiciier''1fc)^eteht« .4 "Hierarchically constructed infusion processing system according to point 3" characterized in that the M m of n M -der J (2); a Pestwertspeiciier''1fc) ^ eteht. 5· Hierarchisch aufgebautes Informationsverärbeitungssystem nach Punkt 3«gekennzeichnet dadurch, daß der "m von n"-Entscheider (2) aus einem Multiplexer besteht·5 · Hierarchically constructed information processing system according to item 3, characterized in that the "m of n" decider (2) consists of a multiplexer · 6# Hierarchisch aufgebautes Informaiäonsverarbeitungssystem nach Punkt }, gekennzeichnet dadurch« daß !der "m von n"-Entscheider (2) aus programmierbaren Logikfeldern besteht· ι %r \ . " I I ·6 # Hierarchically structured information processing system according to point }, characterized by " that the" m of n "decision (2) consists of programmable logic fields · ι % r \ . II · Hierzu & Seiten ZeidinungenFor this & pages Zeidinungen
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DE19823208131 DE3208131A1 (en) 1981-03-26 1982-03-06 HIERARCHICALLY DESIGNED INFORMATION PROCESSING SYSTEM
BG8255768A BG41445A1 (en) 1981-03-26 1982-03-12 Hierarchical system for processing of information
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