DD123710B1

DD123710B1 - ARRANGEMENT FOR ERROR IDENTIFICATION IN INPUT SYSTEMS OF DATA PROCESSING EQUIPMENT

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Publication number: DD123710B1
Authority: DD
Publication date: 1983-02-23

Description

Die Erfindung bezieht sich auf Ein-Ausgabesysteme von Datenverarbeitungsanlagen, die über eine zentrale Verarbeitungseinheit, einen Hauptspeicher, ein Fehlermaßnahmesystem und mehrere Kanäle~~verfügen, an die über Standardanschlüsse mehrere Gerätesteuereinheiten angeschlossen sind, und die selbständig Ein-Ausgabeoperationen mit den Ein-Ausgabegeräten abwickeln können.The invention relates to input / output systems of data processing equipment having a central processing unit, a main memory, a fault management system and several channels ~~ connected to the standard ports via multiple machine control units, and independently handling input / output operations with the input / output devices can.

Ein wichtiger Leistungsparameter der genannten Datenverarbeitungsanlagen ist die Gesamtdatenrate der Kanäle d. h., die Gesamtdatenmenge, die über alle Kanäle in der Zeiteinheit übertragen werden kann. Um diese zu prüfen, war es bisher erforderlich, an jeden Kanal ein separates Prüfgerät anzuschließen, dessen Datenfrequenz von Hand eingestellt wurde.An important performance parameter of the mentioned data processing systems is the total data rate of the channels d. h., the total amount of data that can be transmitted across all channels in the unit of time. To test them, it was previously necessary to connect to each channel a separate test device whose data frequency was set by hand.

Dann wurde der Reihe nach an allen Kanälen ein Kanalprogramm gestartet. Die Bereitstellung der Prüfgeräte und deren Anschluß ist aufwendig. Die Prüfzeiten werden verlängert und die Einsatzdauer der Anlage verkürzt, was zu großen finanziellen Verlusten führen kann.Then a channel program was started in turn on all channels. The provision of testing equipment and their connection is expensive. The test times are extended and the service life of the system shortened, which can lead to large financial losses.

Es ist bereits ein Prüfgerät vorgeschlagen worden (WP G Об f / 189 319), das in der Art einer Gerätesteuereinheit über eine Kanalauswahl an die Kanäle angeschlossen ist und eine Prüfung der Kanäle und Gerätesteuereinheiten bzw. Ein-Ausgabegeräte ermöglicht. Eine Prüfung der Gesamtdatenrate aller Kanäle ist mit diesem Prüfgerät nicht möglich.It has already been proposed a test device (WP G Об f / 189 319), which is connected in the manner of a device control unit via a channel selection to the channels and allows an examination of the channels and device control units or input / output devices. A check of the total data rate of all channels is not possible with this tester.

Das Ziel der Erfindung ist es daher, eine·schnellere Prüfung der Gesamtdatenrate mit geringerem Geräteaufwand zu ermöglichen und damit die Einsatzdauer der Gesamtanlage zu erhöhen.The aim of the invention is therefore to enable a faster testing of the overall data rate with less equipment and thus to increase the service life of the entire system.

Der Erfindung liegt die Aufgabe zugrunde, das vorgeschlagene Prüfgerät so zu verbessern, daß damit automatisch über das Pehlermaßnahmesystem ein Gesamtdatenratentest aller Kanäle mit unterschiedlichen Datenfrequenzen ermöglicht wird.The invention has for its object to improve the proposed tester so that it automatically over the Pehlermaßnahmesystem a total data rate test of all channels with different data frequencies is possible.

Біе erfindungsgemäße Lösung der Aufgabe besteht darin, daß das Prüfgerät ein einstellbares Frequenztest Steuerregister und für jeden Kanal ein einstellbares Frequenztestregister besitzt, die mit dem Fehlermaßnahmesystem verbunden sind, und ferner je ein mit dem Standardanschluß verbundenes FTSTA- und FTSTE-Register für auswärts- und einwärtsgehende Datenübertragungs-Steuersignale vorhanden sind.The object of the invention is that the tester has an adjustable frequency test control register and, for each channel, an adjustable frequency test register connected to the fault-response system, and also a FTSTA and FTSTE register connected to the standard terminal for both outbound and inbound Data transmission control signals are present.

Dem Frequenztestregister ist ein Frequenztestzähler mit einer Mullerkennungsschaltung nachgeschaltet· Das FTSTE-Register enthält ein Flipflop zur Feststellung eines Datenverlusts, das über ein weiteres Flipflop mit einem Flipflop zur Erzeugung von Statusgesuchen verbunden ist.The frequency test register is followed by a frequency test counter with a Mullerkennungsschaltung · The FTSTE register includes a flip-flop for detecting a loss of data, which is connected via a further flip-flop with a flip-flop for generating status requests.

Das Prüfgerät verfügt über eine Kanalauswahl 1 mit einem Eingangsteil 1.1 und einem Ausgangsteil 1.2. An den Eingangsteil 1.1 führen die auswärtsführendenThe tester has a channel selection 1 with an input part 1.1 and an output part 1.2. At the entrance part 1.1 lead the outward leading

Standardanschlußleitungen 2; .3; 4; 5, und der Ausgangsteil 1.2 ist mit den einwärtsführenden Standardanschlußleitungen 2.1; 3.1; 4.1; 5.1 verbunden. Die Standardanschlußleitungen umfassen in bekannter Weise Steuerleitungen und BUSA- und BUSE-Leitungen.Standard connection lines 2; .3; 4; 5, and the output part 1.2 is with the inward leading standard leads 2.1; 3.1; 4.1; 5.1 connected. The standard connection lines comprise in a known manner control lines and BUSA and BUSE lines.

Der Kanalauswahl 1 ist ein Kanaladreßregister (KAR) zugeordnet, das über ein beitungsbündel 7 mit dem Fehlermaßnahmesystem verbunden ist und von diesem geladen werden kann. An den Eingangsteil 1.1 der Kanalauswahl ist ein STLA-Register 8 angeschlossen, das die Steuersignale vom Kanal aufnimmt, ferner das BUSA-Register 9, das Daten, Adressen und Kommandos empfängt· Dem Ausgangsteil 1.2 ist ein BUSE-Register 10 vorgeschaltet, von dem aus Daten, Adressen und Zustandssignale an den Kanal gegeben werden. Das G-eräteadreßregister (GAR) 11 ist eingangsseitig mit dem Leitungsbündel 7 verbunden und kann ebenfalls vom Fehlermaßnahme system geladen werden. Sein Ausgang führt ebenso wie der Ausgang des BUSA-Registers an einen Vergleicher 12. Kernstück des Prüfgeräts ist eine Mikroprogrammsteuerung, die aus einem Pestwertspeicher (ARA) 13» mit einem Adressenregister (ARR) 14 und einem Steuernetzwerk (NW) 15 besteht. Am Ausgang des ARA-Speichers 13 ist das STLE-Register 16 und am Ausgang des Steuernetzwerkes 15 ist ein Gerätezus tandsregister (GZR) 17 angeschlossen. Das Netzwerk 15 steht eingangsseitig mit dem STLA-Register 8, dem Vergleicher 12, dem STLE-Register 1 б und dem AR-Register 14 in Verbindung. An das Leitungsbündel 7 ist ferner ein Frequenztest Steuerregister (FTSTR) 18, das vom Fehlermaßnahme system'die Steuerbits FT, FTSTART und FTINFE empfängt, angeschlossen.The channel selection 1 is associated with a Kanaladreßregister (KAR), which is connected via a bundle bundles 7 with the fault-response system and can be loaded from this. To the input part 1.1 of the channel selection, an STLA register 8 is connected, which receives the control signals from the channel, and the BUSA register 9, which receives data, addresses and commands · The output part 1.2 is preceded by a BUSE register 10, from which Data, addresses and status signals are given to the channel. The G eräteadreßregister (GAR) 11 is the input side connected to the trunk group 7 and can also be loaded by the fault measure system. Its output, as well as the output of the BUSA register, passes to a comparator 12. The heart of the tester is a microprogram control consisting of a trap memory (ARA) 13 with an address register (ARR) 14 and a control network (NW) 15. At the output of the ARA memory 13 is the STLE register 16 and at the output of the control network 15 is a Gerätezus tandsregister (GZR) 17 is connected. The network 15 is the input side to the STLA register 8, the comparator 12, the STLE register 1 б and the AR register 14 in connection. A frequency test control register (FTSTR) 18, which receives the control bits FT, FTSTART and FTINFE from the fault measure system, is also connected to the trunk group 7.

Die im weiteren beschriebenen Baugruppen sind im Prüfgerät so oft enthalten, wie Kanäle vorhanden sind· Ein Frequenztestregister (FTR) 19 ist gleichfalls mit dem Leitungsbündel 7 verbunden. Es wird mit der für den betreffenden Kanal gewünschten Datenübertragungsfrequenz geladen. Dem FT-Register ist ein Frequenztestzähler (FTZ) 20 und diesem eine Nullerkennung (FTZN) 21 nachgeschaltet· Ein FTSTA-Register 22 ist mit den auswärtsführenden Steuerleitungen des Standardanschlusses des betreffenden Kanals verbunden und empfängt die Steuersignale BEDA, DATA, ADRA und KMDA, die als Signale FTBEDA, FTDATA ··· das Register verlassen und mit logischen Schaltungen, die das FTSTE-Register 23 steuern., verbunden sind. DAS FTSTE-Register besteht aus den Flipflops 24...29 (FTFKTE, FTBEDE, FTDATE, FTUEB, FTSTAH, FTSTAE). Die Einschaltseite des Flipflops 24 ist mit dem ΚΑ-Register б und dem Ausgang des AR-Registers 14 verbunden, um in Abhängigkeit von der Kanaladresse und einem bestimmten Zustand des AR-Registers das Einschalten zu bewirken. Dem Auschalteingang ist ein logisches letzwerk aus Oder-Schaltungen 30} 31; 32 und Und-Schaltungen 33j 34 vorgeschaltet. Dem Einschalteingang der Flipflops 25 ist ein Netzwerk aus den Und-Schaltungen 35; Зб und der Oder-Schaltung und dem Ausschalteingang ist eine Oder-Schaltung 38The modules described below are contained in the test device as often as there are channels. A frequency test register (FTR) 19 is likewise connected to the line bundle 7. It is loaded with the desired data transfer frequency for the channel in question. The FT register is followed by a frequency test counter (FTZ) 20 and a zero detection (FTZN) 21 downstream of it. A FTSTA register 22 is connected to the outbound control lines of the standard port of the relevant channel and receives the control signals BEDA, DATA, ADRA and KMDA as signals FTBEDA, FTDATA ··· leave the register and are connected to logic circuits controlling the FTSTE register 23. *** " The FTSTE register consists of the flip-flops 24 ... 29 (FTFKTE, FTBEDE, FTDATE, FTUEB, FTSTAH, FTSTAE). The turn-on side of the flip-flop 24 is connected to the ΚΑ-register б and the output of the AR-register 14 to effect the turn-on in response to the channel address and a certain state of the AR-register. The Auschalteingang is a logical final work of OR circuits 30} 31; 32 and AND circuits 33j 34 upstream. The turn-on input of the flip-flops 25 is a network of the AND circuits 35; Зb and the OR circuit and the turn-off input is an OR circuit 38th

vorgeschaltet. An den Einschalteingängen der Flipflops 26...29 liegen Und-Schaltungen 39; 40 und Oder-Schaltungen 41; 42, Und-Schaltungen 43; 44 und Negatoren 45; 46, Und-Schaltung 47 und Oder-Schaltung 48 bzw. Und-Schaltung 49. An den Ausschalteingängen liegen Oder-Schaltung 50; das Signal FTSTAET, das Signal FTSTAE bzw. die Oder-Schaltung 51. Leitungen 52 verbinden die Ausgänge der Flipflops 24; 25; 26;29 mit den einwärtsgehenden Steuerleitungen· Die Uegatoren 45} 46 sind mit den Ausgängen der Und-Schaltungen 40; 36 verbunden. Eine Und-Schaltung 53 bildet ein Taktsignal FTT.upstream. At the turn-on inputs of the flip-flops 26 ... 29 are And circuits 39; 40 and OR circuits 41; 42, and circuits 43; 44 and inverters 45; 46, and circuit 47 and OR circuit 48 and AND circuit 49. At the turn-off inputs are OR circuit 50; the signal FTSTAET, the signal FTSTAE and the OR circuit 51. Lines 52 connect the outputs of the flip-flops 24; 25; 26, 29 with the inward-going control lines. The uegators 45, 46 are connected to the outputs of the AND circuits 40; 36 connected. An AND circuit 53 forms a clock signal FTT.

Vom Fehlermaßnahme system wird in das KA-Register die Adresse des ersten Kanals und in das GA-Register eine beliebige Geräteadresse geladen. Dadurch wird der Standardanschluß des Kanals über die Kanal— auswahl mit dem Prüfgerät : verbunden. Über diesen ersten Kanal wird dann ein START E/A-Befehl an das Prüfgerät adressiert, indem dieser Befehl die im GA-Register geladene Adresse enthält. Vom Kanal wird auf Grund des START E/A-Befehls in bekannter Weise eine Auswahlfolge ausgelöst. Das Prüfgerät empfängt hierbei im STLA-Register die Steuersignale FKTA, GKTA, ADRA und ASWA und über das BUSA-Register die Geräteadresse. Ergibt sich beim Adressenvergleich Übereinstimmung, wird über das Steuernetzwerk 15 das AR-Register weitergeschaltetThe Fault Action System loads the address of the first channel into the KA register and any device address into the GA register. This connects the standard port of the channel to the test device via the channel selection. This first channel then addresses a START I / O command to the tester by including the address loaded in the GI register. The channel will trigger a selection sequence in a known manner based on the START I / O command. The tester receives the control signals FKTA, GKTA, ADRA and ASWA in the STLA register and the device address via the BUSA register. If there is a match in the address comparison, the AR register is forwarded via the control network 15

und dem ARA-Speicher ein Mikrobefehl entnommen, der das Signal FKTE enthält. Dieses wird über das STLE-Register an den Kanal gegeben. Die Weiterschaltung des AR-Registers liefert das . Signal ADRE und die Adresse wird über das BUSE-Register zum Kanal geschickt· Schließlich erfolgt noch die Übergabe des Kommandos an das Prüfgerät und eine Statusmeldung desselben, wobei über das STLE-Register STAE geliefert wird. Hierauf schaltet der Kanal BEDA ein, das Prüfgerät löscht das Statusbyte und schaltet STAE aus. Darauf schaltet der Kanal BEDA aus· Im nächsten Schritt des ARA-Speichers wird mit dem Ausgangssignal des AR-Registers das Flipflop FTFKTE in Abhängigkeit von der Kanaladresse eingeschaltet. Dadurch bleibt die Verbindung des Prüfgerätes mit dem Kanal 1 aufrechterhalten. Anschließend wird im Prüfgerät in das KA-Register die Adresse des zweiten Kanals geladen. Durch einen START E/A-Befehl über diesen zweiten Kanal wird, wie bereits für den ersten Kanal beschrieben, gleichfalls eine Auswahlfolge durchgeführt und das Flipflop FTFKTE, das dem zweiten Kanal zugeordnet ist, eingeschaltet, und die logische Verbindung zwischen dem zweiten Kanal und dem Prüfgerät bleibt* bestehen.and extracting from the ARA memory a microinstruction containing the signal FKTE. This is given to the channel via the STLE register. The forwarding of the AR register provides the. Signal ADRE and the address are sent to the channel via the BUSE register. Finally, the command is transferred to the test device and a status message is sent to it via the STLE register STAE. The channel BEDA then switches on, the tester clears the status byte and switches off STAE. Then the channel BEDA turns off · In the next step of the ARA memory, the flip-flop FTFKTE is turned on in response to the channel address with the output of the AR register. As a result, the connection of the tester with the channel 1 is maintained. Subsequently, the address of the second channel is loaded in the test device in the KA register. By a START I / O command over this second channel, as already described for the first channel, a selection sequence is also performed and the flip-flop FTFKTE, which is assigned to the second channel, turned on, and the logical connection between the second channel and the Tester remains * existing.

- 8- -J- 8th -J

Nachdem auf diese Art das Prüfgerät für alle oder einen Teil der angeschlossenen Kanäle die logische Verbindung aufgenommen hat, wird vom Fehlermaßnahme system der Start des Gesamtdatenratentestes durch Laden von FTSTAET im FTST-Eegister ausgelöst. Im FTST-Eegister ist ferner das Bit FTINFE vorgesehen. FTINFE bedeutet, daß der Test mit dem sogenannten erweiterten Interface durchgeführt wird, indem außer den Steuersignalen BEDE und BEDA für die Datenübertragung noch die Steuersignale DATE und DATA benutzt werden. In diesem Zusammenhang wird eine Steuerspannung FTST verwendet. Diese steuert, ob die Datenbytes mit BEDE oder mit DATE zum Kanal geschickt werden· Wenn FTINFE = 0 (kein erweitertes Interface), ist FTST konstant = 0, ansonsten wechselt die Wertigkeit von FTST mit federn übertragenen Datenbyte. Mit jedem Datentaktsignal FTT wird eins der Flipflops FTBEDE oder FTDATE eingeschaltet und dem Kanal über ein Datengesuch (BEDE, DATE) ein Datenbyte angeboten«. Den Leitungen BUS-E der einzelnen Kanäle werden zu diesem Zweck bestimmte Bytes (z. B. Kanal 1 1000 0000) durch eine feste Verdrahtung aufgeprägt. Die Einschaltung des Flipflops FTBEDE erfolgt mit FTSTAET . FTT · FTSf . [ FTBEDE . FTBEDA . (FTDATA + FTDATEj , die des Flipflops FTDATE mit FTSTART . FTT . FTST FTDATE . FTDATA . (FTBEDA + FTBEDE).After the tester has taken the logical connection for all or part of the connected channels in this way, the error measure system triggers the start of the overall data rate test by loading FTSTAET in the FTST register. The FTST register also contains the bit FTINFE. FTINFE means that the test is performed with the so-called extended interface, in that the control signals DATE and DATA are used in addition to the control signals BEDE and BEDA for the data transmission. In this connection, a control voltage FTST is used. This controls whether the data bytes are sent to the channel with BEDE or DATE · If FTINFE = 0 (no extended interface), FTST is constant = 0, otherwise the valency of FTST changes with feathered data bytes. With each data clock signal FTT, one of the flip-flops FTBEDE or FTDATE is switched on and the channel is offered a data byte via a data request (BEDE, DATE). For this purpose, certain bytes (eg channel 1 1000 0000) are impressed on the BUS-E lines of the individual channels by a fixed wiring. The flip-flop FTBEDE is switched on with FTSTAET. FTT · FTSf. [FTBEDE. FTBEDA. (FTDATA + FTDATEj, the FTDATE flip-flop with FTSTART.FTT.FTST FTDATE.FTDATA. (FTBEDA + FTBEDE).

Antwortet der Kanal mit BEDA bzw. DATA, erfolgt die Ausschaltung der Flipflops FTBEDE bzw. FTDATE. Werden Daten vom Kanal gesendet, wird ebenfalls eins der Flipflops FTBEDE oder FTDATE eingeschaltet. Der Kanal schickt ein Datenbyte zum Prüfgerät, das hier jedoch J₁J_-0J₁^ ausgewertet wird und schaltet BEDA bzw. DATA ein, was zur Ausschaltung der Flipflops FTBEDE bzw. FTDATE führt. Wird ein Datentaktsignal erzeugt, bevor das vorhergehende Datengesuch vom Kanal akzeptiert wurde, d. h. FTBEDE bzw. FTDATE sind noch nicht ausgeschaltet (F¹TBEDE = 0 bzw. FTDATE = 0) oder FTDATE bzw. FTBEDE sind noch eingeschaltet ohne daß FTDATA bzw. FTBEDA kommen, wird das Flipflop FTUEB zum Zeichen eines Überlaufs eingeschaltet. Dies führt zur Einschaltung der Flipflops FTSTAH und dies wiederum mit der Bedingung FTSTAH · FTFKTE .If the channel responds with BEDA or DATA, the flip-flops FTBEDE or FTDATE are switched off. When data is sent from the channel, one of the flip-flops FTBEDE or FTDATE is also turned on. The channel sends a data byte to the tester, which is evaluated here however J ₁ J _-0 J ₁ ^ and turns on BEDA or DATA, which leads to the elimination of the flip-flops FTBEDE or FTDATE. If a data clock signal is generated before the preceding data request has been accepted by the channel, ie FTBEDE or FTDATE are not yet switched off (F ¹ TBEDE = 0 or FTDATE = 0) or FTDATE or FTBEDE are still switched on without FTDATA or FTBEDA coming , the flip-flop FTUEB is turned on to indicate an overflow. This leads to the activation of the flip-flops FTSTAH and this in turn with the condition FTSTAH · FTFKTE.

FTBEDE . FTDATE . FTBEDA . FTDATA . FTKICDA zur Einschaltung des Flipflops FTSTAE. Das Prüfgerät hat dadurch die Möglichkeit, die Datenübertragung mit einem Kanal zu beenden, wenn ein Datenverlust bei der Zusammenarbeit mit diesem aufgetreten ist. Es wird kein Datengesuch mehr erzeugt (FTBEDE bzw. FTDATE werden nicht eingeschaltet), sondern ein Statusgesuch (FTSTAE = 1) zu diesem Kanal geschickt. Ein Akzeptieren dieser Statusmeldung durch den Kanal (durch BEDA) hat das Ende des Testes für diesen Kanal zur Folge.FTBEDE. FTDATE. FTBEDA. FTDATA. FTKICDA for switching on the flip-flop FTSTAE. This allows the tester to terminate the data transfer with one channel if data loss has occurred while working with it. No data request is generated (FTBEDE or FTDATE are not switched on), but a status request (FTSTAE = 1) is sent to this channel. Accepting this status message through the channel (through BEDA) will result in the end of the test for that channel.

Die Datenübertragung an einem Kanal wird außerdem dadurch beendet, wenn der Kanal KMDA oder ADRA. schickt. ADEA bedeutet Trennen wegen eines HALTE/A-Befehls und führt zur Ausschaltung des Flipflops PTPKTE und dies zur Ausschaltung der Flipflops PTBEDE, PTDATE und PTSTAE. PTKMDA bedeutet Ende der Datenübertragung und führt gleichfalls zur Ausschaltung dieser Plipflops. Das Plipflop PTPKTE wird in Verbindung mit dem Plipflop PTSTAE ausgeschaltet. Durch PTKMDA wird außerdem ein Statusgesuch durch Einschalten des plipflops PTSTAH veranlaßt. Am Ende des Gesamtdatenratentests werden im FTS T-Register die Bits PTSTART und PT gelöscht. PTSTART führt zur Ausschaltung der Plipflops PTPKTE und PTSTAE.Data transfer to a channel is also terminated when the channel KMDA or ADRA. sends. ADEA means disconnection because of a HOLD / A command and results in the de-activation of the flip-flop PTPKTE and the elimination of the flip-flops PTBEDE, PTDATE and PTSTAE. PTKMDA means the end of the data transmission and also leads to the elimination of these plip-flops. The plip-flop PTPKTE is switched off in conjunction with the plippflop PTSTAE. PTKMDA also initiates a status request by switching on the PPSTAH plipflops. At the end of the total data rate test, the bits PTSTART and PT are deleted in the FTS T register. PTSTART deactivates the plugs PTPKTE and PTSTAE.

Claims

invention claim

An error detection system in input / output systems of data processing systems comprising a central processing unit, a main memory, an error control system and a plurality of channels to which standard terminals are connected via a channel selection, a tester, characterized in that the tester has an adjustable frequency test control register (18) and for each Channel having an adjustable frequency test register (19) connected to a frequency test counter (20) and a zero detection circuit (21) connected to the fault response system and having one register (22) and one connected to the outgoing control lines of the standard terminal a register (2-3) connected to the inbound control lines is provided and the latter register includes a flip-flop (27) for detecting a loss of data which connects via a flip-flop (28) to another flip-flop (29) to generate status requests is.

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