CZ306871B6 - Zapojení pro rychlé vyhledávání regulárních výrazů v datech - Google Patents
Zapojení pro rychlé vyhledávání regulárních výrazů v datech Download PDFInfo
- Publication number
- CZ306871B6 CZ306871B6 CZ2016-353A CZ2016353A CZ306871B6 CZ 306871 B6 CZ306871 B6 CZ 306871B6 CZ 2016353 A CZ2016353 A CZ 2016353A CZ 306871 B6 CZ306871 B6 CZ 306871B6
- Authority
- CZ
- Czechia
- Prior art keywords
- circuit
- output
- input
- memory
- block
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Databases & Information Systems (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Zapojení sestává z obvodu (1) řízení zápisu do paměti opatřeného datovým vstupem (1.1) šířky S.sub.c.n. a datovými výstupy (1.2) datové šířky S.sub.n.n., které jsou připojeny na první vstup jedné z N blokových pamětí (2) tvořících vyrovnávací paměť. N = S.sub.c.n. / S.sub.n, .n.kde S.sub.c.n. je celková požadovaná datová šířka vyrovnávací paměti a S.sub.n.n. je datová šířka jednotlivých blokových pamětí (2). Obvod (1) řízení zápisu do paměti je opatřen výstupem (1.3) připojeným na blok (3) fronty požadavků, jehož výstup (3.1) je připojen na vstup obvodu (4) řízení čtení opatřeného rezervačním výstupem (4.1) připojeným na první vstup rezervačního obvodu (5). Výstup (5.1) rezervačního obvodu (5) je propojen se vstupem pro uvolnění paměti obvodu (1) řízení zápisu do paměti. Každá bloková paměť (2) má na svůj druhý vstup připojen výstup (6.1) signálů řízení čtení svého obvodu (6) správy paměti. Na první vstup obvodu (6) správy paměti první blokové paměti (2) je připojen aktivační výstup (4.2) obvodu (4) řízení čtení. Obvody (6) správy paměti jsou aktivačními výstupy (6.2) spojeny do kruhového zapojení, přičemž poslední z obvodů (6) správy paměti je svým výstupem (6.3) připojen na vstup obvodu (7) inkrementace adresy. Ten je svým prvním výstupem (7.1) ukončení zpracování připojen na druhý vstup rezervačního obvodu (5), svým druhým výstupem (7.2) je připojen na druhý vstup obvodu (6) správy paměti první blokové paměti (2) v kruhovém zapojení. Datový výstup (2.1) každé blokové paměti (2) je připojen na vstup jí náležejícího porovnávacího obvodu (8). Porovnávací obvody (8) jsou svými výstupy (8.1) stavových signálů spojeny do kruhového zapojení. Výstupy (8.2) jednotlivých porovnávacích obvodů (8) jsou výstupy celého zapojení.
Description
Oblast techniky
Předkládané řešení se týká proudového zpracování dat v počítači. Data jsou rozdělena do bloků zvaných pakety, a je třeba vyhledávat shodu dat v paketech se zadanými vzory - regulárními výrazy. Jedná se tedy o oblast telekomunikační techniky a služeb.
Dosavadní stav techniky
Jednotlivé pakety jsou chápány jako řetězce symbolů. Symboly jsou obvykle délky 8 bitů či více. Je třeba ověřovat příslušnost těchto řetězců do regulárních jazyků, přičemž regulární jazyky jsou popsány regulárními výrazy. Tato operace je používána pro zjištění přítomnosti jistých vzorů v paketech. Toho je využito např. při vyhledávání nebezpečného provozu v počítačových sítích.
Současná řešení využívající obvodovou implementaci využívají převodu regulárních výrazů na deterministické či nedeterministické stavové automaty a následnou realizaci takového automatu pomocí obvodu. Datová šířka obvodu je rovna délce symbolu a celková rychlost zpracování je rovna součinu datové šířky a pracovní frekvence obvodu. Dosažení vysoké celkové rychlosti zpracování v takovém přístupu vynucuje, vhledem k technickému omezení možnosti zvyšování pracovní frekvence, zvyšování datové šířky obvodu. To však vede na zvětšení délky symbolu, a tedy exponenciální zvýšení počtu symbolů, potažmo složitosti automatu, a tím i nároků na využitou paměť či logiku daného obvodu.
Podstata vynálezu
Výše uvedené nedostatky odstraňuje zapojení pro rychlé vyhledávání regulárních výrazů v datech podle předkládaného řešení. Podstatou tohoto zapojení je, že sestává z obvodu řízení zápisu do paměti opatřeného datovým vstupem šířky Sc a datovými výstupy datové šířky Sn. Každý z datových výstupů je připojen na první vstup jedné z N blokových pamětí, tvořících vyrovnávací paměť. Celkový počet blokových pamětí je parametrem celého řešení a je dán vztahem N = Sc / Sn, kde Scje celková požadovaná datová šířka vyrovnávací paměti a Sn je datová šířka jednotlivých blokových pamětí, která je pro všechny blokové paměti shodná. Dále je obvod řízení zápisu do paměti opatřen výstupem připojeným na blok fronty požadavků, jehož výstup je připojen na vstup obvodu řízení čtení. Rezervační výstup obvodu řízení čtení je připojen na první vstup rezervačního obvodu, jehož výstup je propojen se vstupem pro uvolnění paměti obvodu řízení zápisu do paměti. Každá bloková paměť má na svůj druhý vstup připojen výstup signálů řízení čtení svého obvodu správy paměti. Na první vstup obvodu správy paměti první blokové paměti je připojen aktivační výstup obvodu řízení čtení. Obvody správy paměti jsou spojeny kruhovým zapojením tak, že je vždy výstup předchozího obvodu správy paměti propojen se vstupem následujícího obvodu správy paměti. Poslední z obvodů správy paměti je svým výstupem připojen na vstup obvodu inkrementace adresy. Obvod inkrementace adresy je svým prvním výstupem ukončení zpracování připojen na druhý vstup rezervačního obvodu. Dále je obvod inkrementace adresy svým druhým výstupem připojen na druhý vstup obvodu správy paměti první blokové paměti v kruhovém zapojení. Datový výstup každé blokové paměti je připojen na vstup jí náležejícího porovnávacího obvodu. Tyto porovnávací obvody jsou svými výstupy stavových signálů spojeny do kruhového zapojení, kdy výstup stavového signálu porovnávacího obvodu poslední blokové paměti je propojen se vstupem porovnávacího obvodu první blokové paměti. Výstupy jednotlivých porovnávacích obvodů jsou výstupy celého zapojení.
- 1 CZ 306871 B6
Ve výhodném provedení je zapojení vytvořeno uvnitř polovodičového obvodu, který slouží k příjmu, zpracování a odesílání paketů. Tento polovodičový obvod je s výhodou realizován obvodem FPGA.
Výhodou uvedeného zapojení je, že namísto jednoho obvodu realizujícího automat o celkové datové šířce Sc je použita sada současně pracujících obvodů realizujících několik stejných automatů na nižší datové šířce Sn. Tím je odstraněn exponenciální nárůst počtu symbolů automatu a současně je dosaženo vysoké propustnosti celého zapojení.
Další výhodou tohoto řešení je rychlejší vyhledávání regulárních výrazů v datech při nízkých nárocích na hardwarové zdroje. Díky tomu, že se zvyšováním datové šířky obvodu nedochází k exponenciálnímu nárůstu velikosti automatů, je možné vytvořit obvod s větší datovou šířkou, a tedy i propustností. Výhodné je také to, že řešení není závislé na konkrétní realizaci porovnávacích obvodů, čímž zůstává otevřená možnost zlepšovat řešení použitím efektivnější implementace porovnávacích obvodů.
Objasnění výkresu
Podstata nového řešení je dále vysvětlena a popsána na základě připojeného výkresu, obr. 1, který znázorňuje blokové schéma obvodu.
Příklady uskutečnění vynálezu
Předmětem nového řešení obecně je rozdělení porovnávacího obvodu realizujícího stavový automat na určité datové šířce na N do kruhu zapojených porovnávacích obvodů realizujících N stavových automatů na nižší datové šířce a pracujících současně. Před takto zapojené porovnávací obvody jsou připojeny obvody zajišťující správné doručení dat jednotlivých paketů k porovnávacím obvodům stavových automatů. Na přiloženém výkrese je vyznačeno obvodové řešení celého zapojení.
V zapojení podle tohoto obvodového řešení je datový vstup 1.1 šířky Sc připojen na vstup obvodu 1 řízení zápisu do paměti. Obvod 1 řízení zápisu do paměti je opatřen N datovými výstupy 1.2 datové šířky Sn, jež jsou přivedeny na vstupy jednotlivých blokových pamětí 2. V zapojení je celkem N blokových pamětí 2, přičemž datové šířka každé blokové paměti 2 je Sn a všechny blokové paměti 2 spolu vytvářejí hlavní vyrovnávací paměť datové šířky Sc. Celkový počet blokových pamětí 2 je parametrem celého řešení a je dán vztahem N = Sc / Sn. Obvod 1 řízení zápisu do paměti je dále opatřen výstupem 1.3 připojeným na vstup bloku 3 fronty požadavků. Blok 3 fronty požadavků je svým výstupem 3.1 připojen na vstup obvodu 4 řízení čtení. Obvod 4 řízení čtení je opatřen rezervačním výstupem 4.1, jež je přiveden na první vstup rezervačního obvodu 5. Výstup 5.1 rezervačního obvodu 5 se signálem o volném místě, je propojen se vstupem pro uvolnění paměti obvodu 1 řízení zápisu do paměti.
Obvod řízení čtení 4 je dále opatřen aktivačním výstupem 4.2, jež je přiveden na vstup obvodu 6 správy paměti. V zapojení je celkem N obvodů 6 správy paměti. Každý jeden z obvodů 6 správy paměti 6 je opatřen výstupem 6.1 signálů řízení čtení, který je připojen na vstup jedné blokové paměti 2. Každý obvod 6 správy paměti je dále opatřen aktivačním výstupem 6.2, přičemž obvody 6 správy paměti jsou prostřednictvím aktivačních výstupů 6.2, které jsou zároveň vstupy pro další obvod 6 správy paměti, zapojeny do kruhu. Výstup 6,3 posledního z N obvodů 6 správy paměti je připojen na vstup obvodu 7 inkrementace adresy. Obvod 7 inkrementace adresy je opatřen prvním výstupem 7.1 s informací o ukončení zpracování, který je propojen s druhým vstupem rezervačního obvodu 5. Dále je obvod 7 inkrementace adresy opatřen druhým výstupem 7.2, který je připojen na druhý vstup obvodu 6 správy paměti, čímž je dokončeno kruhové zapojení všech N obvodů 6 správy paměti. Každá jedna z N blokových pamětí 2 je opatřena datovým vý
-2CZ 306871 B6 stupem 2,1 datové šířky Sn, jež je přiveden na jeden z N porovnávacích obvodů 8, příslušející dané blokové paměti 2. Každý jeden z N porovnávacích obvodů 8 je opatřen výstupem 8.1 stavového signálu, který je zároveň vstupem pro v kruhu následující porovnávací obvod 8. Prostřednictvím výstupů 8.1 stavových signálů jsou porovnávací obvody 8 zapojeny v kruhovém zapojení. Každý jeden z N porovnávacích obvodů 8 je dále opatřen výstupem 82, který je zároveň výstupem celého zapojení.
Uváděné příkladné provedení využívá jeden obvod FPGA pro vytvoření všech výše popsaných obvodů a bloků pro zadané parametry Sc a N, kde dále Sn = Sc / N.
Obvod 1 řízení zápisu do paměti zapisuje pakety ze svého datového vstupu 1.1 prostřednictvím svých datových výstupů 1.2 do všech N blokových pamětí 2 současně a na postupně inkrementované adresy, přičemž prostřednictvím signálu o volném místě z výstupu 5.1 rezervačního obvodu 5 určuje adresy blokových pamětí 2, na které je možné zapisovat. Po ukončení zápisu každého celého paketu do blokových pamětí 2 informuje obvod 1 řízení zápisu o této skutečnosti prostřednictvím signálu z výstupu 1,3 blok 3 fronty požadavků. Obvod 4 řízení čtení čeká na svém vstupu na záznam o zápisu paketu z výstupu 3.1 bloku 3 fronty požadavků. Neprovádí-li nejbližší obvod správy 6 paměti žádnou operaci, vydá obvod 4 řízení čtení pokyn k zahájení čtení paketu prostřednictvím svého aktivačního výstupu 4.2. Zároveň o této skutečnosti informuje rezervační obvod 5 prostřednictvím svého rezervačního výstupu 4,1. Jednotlivé obvody 6 správy paměti si cyklicky předávají informace o právě vyčítaných a zpracovávaných paketech prostřednictvím aktivačních výstupů 6.2 a současně posílají příslušné příkazy ke čtení do blokových pamětí 2 prostřednictvím svých výstupů 6.1 signálů řízení čtení. Cyklické předávání informací je doplněno o obvod 7 inkrementace adresy, který připravuje předávané informace o právě vyčítaných a zpracovávaných paketech na další průchod cyklem obvodů 6 správy paměti. Dorazí-li do obvodu 7 inkrementace adresy informace o paketu, jež byl již celý vyčten z vyrovnávací paměti, informuje o této skutečnosti prostřednictvím prvního výstupu 7.1 rezervační obvod 5. Ten zajistí uvolnění místa ve vyrovnávací paměti prostřednictvím svého výstupu 5.1. Datové výstupy 2.1 jednotlivých blokových pamětí 2 nesou data paketů datové šířky Sn do porovnávacích obvodů 8. Porovnávací obvody 8 realizují stavové automaty, přičemž stav každého stavového automatu je cyklicky předáván mezi porovnávacími obvody 8 prostřednictvím signálů z výstupů 8.1 stavového signálu. Ten porovnávací obvod 8, který při své práci narazí na konec paketu, předá na svůj výstup 82 informaci o shodě či neshodě dat paketu se zadanými regulárními výrazy.
Průmyslová využitelnost
Zapojení pro rychlé vyhledávání regulárních výrazů v datech podle uvedeného řešení je průmyslově využitelné v obvodech proudového či dávkového zpracování dat rozdělených na části - pakety. Ve srovnání s běžně používanými řešeními umožňuje zvýšit datovou šířku obvodu a tím zvýšit rychlost zpracování dat, případně zvýšit počet vyhledávaných regulárních výrazů.
Claims (3)
- PATENTOVÉ NÁROKY1. Zapojení pro rychlé vyhledávání regulárních výrazů v datech, vyznačující se tím, že sestává z obvodu (1) řízení zápisu do paměti opatřeného datovým vstupem (1.1) šířky Sc a datovými výstupy (1.2) datové šířky S„, z nichž každý je připojen na první vstup jedné z N blokových pamětí (2), tvořících vyrovnávací paměť, kde celkový počet blokových pamětí (2) je parametrem celého řešení a je dán vztahem N = Sc / S„, kde Sc je celková požadovaná datová šířka vyrovnávací paměti a Sn je datová šířka jednotlivých blokových pamětí (2), která je pro všechny blokové paměti (2) shodná, a dále je obvod (1) řízení zápisu do paměti opatřen výstupem-3 CZ 306871 B6 (1.3) připojeným na blok (3) fronty požadavků, jehož výstup (3.1) je připojen na vstup obvodu (4) řízení čtení, jehož rezervační výstup (4.1) je připojen na první vstup rezervačního obvodu (5), jehož výstup (5.1) je propojen se vstupem pro uvolnění paměti obvodu (1) řízení zápisu do paměti, a každá bloková paměť (2) má na svůj druhý vstup připojen výstup (6.1) signálů řízení čtení svého obvodu (6) správy paměti, kde na první vstup obvodu (6) správy paměti první blokové paměti (2) je připojen aktivační výstup (4.2) obvodu (4) řízení čtení, a kde jsou obvody (6) správy paměti spojeny kruhovým zapojením tak, že je vždy aktivační výstup (6.2) předchozího obvodu (6) správy paměti propojen se vstupem následujícího obvodu (6) správy paměti, přičemž poslední z obvodů (6) správy paměti je svým výstupem (6.3) připojen na vstup obvodu (7) inkrementace adresy, který je svým prvním výstupem (7.1) ukončení zpracování připojen na druhý vstup rezervačního obvodu (5), a dále je obvod (7) inkrementace adresy svým druhým výstupem (7.2) připojen na druhý vstup obvodu (6) správy paměti první blokové paměti (2) v kruhovém zapojení, a datový výstup (2.1) každé blokové paměti (2) je připojen na vstup jí náležejícího porovnávacího obvodu (8), kde tyto porovnávací obvody (8) jsou svými výstupy (8.1) stavových signálů spojeny do kruhového zapojení, kdy výstup (8.1) stavového signálu porovnávacího obvodu (8) poslední blokové paměti (2) je propojen se vstupem porovnávacího obvodu (8) první blokové paměti (2), přičemž výstupy (8.2) jednotlivých porovnávacích obvodů (8) jsou výstupy celého zapojení.
- 2. Zapojení podle nároku 1, vyznačující se tím, že je vytvořeno uvnitř polovodičového obvodu.
- 3. Zapojení podle nároku 2, vyznačující se tím, že polovodičový obvod je obvodem FPGA.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CZ2016-353A CZ306871B6 (cs) | 2016-06-14 | 2016-06-14 | Zapojení pro rychlé vyhledávání regulárních výrazů v datech |
EP17174482.4A EP3258385B1 (en) | 2016-06-14 | 2017-06-06 | Connection for quick search of regular expressions in data |
US15/622,383 US9978451B2 (en) | 2016-06-14 | 2017-06-14 | Connection for quick search of regular expressions in data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CZ2016-353A CZ306871B6 (cs) | 2016-06-14 | 2016-06-14 | Zapojení pro rychlé vyhledávání regulárních výrazů v datech |
Publications (2)
Publication Number | Publication Date |
---|---|
CZ2016353A3 CZ2016353A3 (cs) | 2017-08-16 |
CZ306871B6 true CZ306871B6 (cs) | 2017-08-16 |
Family
ID=59014507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CZ2016-353A CZ306871B6 (cs) | 2016-06-14 | 2016-06-14 | Zapojení pro rychlé vyhledávání regulárních výrazů v datech |
Country Status (3)
Country | Link |
---|---|
US (1) | US9978451B2 (cs) |
EP (1) | EP3258385B1 (cs) |
CZ (1) | CZ306871B6 (cs) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4158849A4 (en) * | 2020-05-28 | 2024-01-17 | Axellio Inc | HIGH-PERFORMANCE PACKET CAPTURE AND ANALYSIS ARCHITECTURE |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040107361A1 (en) * | 2002-11-29 | 2004-06-03 | Redan Michael C. | System for high speed network intrusion detection |
US20070088955A1 (en) * | 2005-09-28 | 2007-04-19 | Tsern-Huei Lee | Apparatus and method for high speed detection of undesirable data content |
US8155150B1 (en) * | 2009-03-11 | 2012-04-10 | Juniper Networks, Inc. | Cooperative MAC learning/aging in highly distributed forwarding system |
CZ303209B6 (cs) * | 2011-03-17 | 2012-05-23 | Ažd Praha S. R. O. | Zpusob zachování bezpecného stavu zabezpecovacích systému se složenou bezpecností, zejména na železnici, pri vytvárení datových otisku |
US20150350242A1 (en) * | 2014-06-03 | 2015-12-03 | Electronics And Telecommunications Research Institute | Apparatus and method of displaying network security situation |
US9294486B1 (en) * | 2014-03-05 | 2016-03-22 | Sandia Corporation | Malware detection and analysis |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8214305B1 (en) * | 2008-11-24 | 2012-07-03 | Netlogic Microsystems, Inc. | Pattern matching system and method for data streams, including deep packet inspection |
US7916510B1 (en) * | 2009-08-10 | 2011-03-29 | Netlogic Microsystems, Inc. | Reformulating regular expressions into architecture-dependent bit groups |
CZ2012264A3 (cs) * | 2012-04-17 | 2013-07-10 | CESNET, zájmové sdruzení právnických osob | Zapojení pro rychlou analýzu hlavicek paketu prenásených po datové sbernici |
-
2016
- 2016-06-14 CZ CZ2016-353A patent/CZ306871B6/cs not_active IP Right Cessation
-
2017
- 2017-06-06 EP EP17174482.4A patent/EP3258385B1/en not_active Not-in-force
- 2017-06-14 US US15/622,383 patent/US9978451B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040107361A1 (en) * | 2002-11-29 | 2004-06-03 | Redan Michael C. | System for high speed network intrusion detection |
US20070088955A1 (en) * | 2005-09-28 | 2007-04-19 | Tsern-Huei Lee | Apparatus and method for high speed detection of undesirable data content |
US8155150B1 (en) * | 2009-03-11 | 2012-04-10 | Juniper Networks, Inc. | Cooperative MAC learning/aging in highly distributed forwarding system |
CZ303209B6 (cs) * | 2011-03-17 | 2012-05-23 | Ažd Praha S. R. O. | Zpusob zachování bezpecného stavu zabezpecovacích systému se složenou bezpecností, zejména na železnici, pri vytvárení datových otisku |
US9294486B1 (en) * | 2014-03-05 | 2016-03-22 | Sandia Corporation | Malware detection and analysis |
US20150350242A1 (en) * | 2014-06-03 | 2015-12-03 | Electronics And Telecommunications Research Institute | Apparatus and method of displaying network security situation |
Also Published As
Publication number | Publication date |
---|---|
US9978451B2 (en) | 2018-05-22 |
CZ2016353A3 (cs) | 2017-08-16 |
EP3258385A1 (en) | 2017-12-20 |
US20170358355A1 (en) | 2017-12-14 |
EP3258385B1 (en) | 2019-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9860197B2 (en) | Automatic buffer sizing for optimal network-on-chip design | |
CN113055219B (zh) | 网络的物理感知拓扑综合 | |
CN103004158A (zh) | 具有可编程内核的网络设备 | |
US20190087157A1 (en) | Integrated circuit design | |
US20150003477A1 (en) | Central alignment circutry for high-speed serial receiver circuits | |
US9544258B2 (en) | Network, head subscriber and data transmission method | |
US10523599B2 (en) | Buffer sizing of a NoC through machine learning | |
US9208008B2 (en) | Method and apparatus for multi-chip reduced pin cross triggering to enhance debug experience | |
CN111988104B (zh) | 多路数据同步传输方法、装置、数据端设备、系统和介质 | |
CN102326158B (zh) | 信息处理装置及其操作方法 | |
CZ306871B6 (cs) | Zapojení pro rychlé vyhledávání regulárních výrazů v datech | |
CN118227527A (zh) | Sdram控制器子系统的源同步分区 | |
CN109815073B (zh) | 一种基于pxi平台的高速串口srio的测试方法 | |
WO2013186889A1 (ja) | I/oデバイス、プログラマブルロジックコントローラ及び演算方法 | |
JP2023543567A (ja) | 大規模書き込みの書き込みトランザクションの組み合わせ | |
WO2001086409A2 (en) | System and method for controlling readout of frame data from buffer | |
CN104699649A (zh) | 一种多分支串行总线接口及数据交换方法 | |
CN102308538A (zh) | 报文处理方法及装置 | |
US11569919B2 (en) | Quantum tomography and photon source optimization | |
Wijekoon et al. | High performance flow matching architecture for OpenFlow data plane | |
CN102904821A (zh) | 一种数据传输方法、装置及系统 | |
KR102633575B1 (ko) | 네트워크데이터체이닝장치 및 네트워크데이터체이닝장치의 동작 방법 | |
US11665111B2 (en) | Low latency compact Clos network controller | |
US9311047B2 (en) | Matching circuit and method of controlling matching circuit | |
JP5639965B2 (ja) | 非同期動作検索回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Patent lapsed due to non-payment of fee |
Effective date: 20200614 |