CZ20014649A3 - Zařízení pro slučování pixelových dat a způsob pro něj - Google Patents

Description

ZAŘÍZENÍ PRO SLUČOVÁNÍ PIXE1OVÝCH DAT A ZPŮSOB PRO NĚJ

Oblast techniky

Vynález se týká obecně systémů zpracování dat a podrobněji ztvárnění grafiky v systému zpracování dat.

Dosavadní stav techniky

Propracované grafické aplikace v moderních vyžadují, aby hardware zpracování grafických dat generoval větší a složitější obrazy. Například aplikace virtuální reality mohou zobrazovat panoramatický pohled na scénu, což vyžaduje zobrazení množství dílčích obrazů pro vytvoření kompozitního obrazu. Každý obraz v kompozitu může být sám o sobě složitý, což vyžaduje jednoúčelový počítač, který by dílčí obraz vypočítal. Kompozit lze poté vygenerovat dodáním každého dílčího obrazu koncovému procesoru, který z těchto vygeneruje kompozit. Vyčlenění systému zpracování dat ke generování kompozita také zvyšuje náklady celkového systému. Navíc zobrazení scény může vyžadovat několik zobrazovacích jednotek, řízených řadičem zobrazení spojeným s procesorem generujícím kompozitní obraz tak, aby byl zobrazen na odpovídajícím zobrazovacím zařízení. To zvyšuje náklady systému ještě více. Je tedy v oboru potřeba ústrojí ke sdružení toků grafických dat za účelem vytvoření kompozitního grafického signálu, který by byl dodán zobrazovacímu zařízení, a které by bylo možné začlenit do systému zpracování dat ekonomicky a s redukovaným plánem

2782858 (2782858_CZ.doc) juur. reir ixaiensny advokát

120 00 Praha 2, Hálkova 2 z

. .. . .uuicivei lasu «i ια

4 4 4 4 * · 4 * * • 4 »44 4 4» 4 « 4 4 4

4 · 4 · · 4 * 4

4« «V 4« 44« 44 444» vývoje.

US Patent č. 5 761 401 popisuje zařízení pro paralelní generování obrazu. Zařízení má čtyři jednoúčelové parciální procesory, z nichž každý má vyrovnávací paměť geometrických dat pro ukládání dat týkajících se příslušného parciálního geometrického obrazu. Každý parciální procesor má také připojený generátor obrazu pro příjem dat z příslušné vyrovnávací paměti dat a sdružovač obrazu. Každý generátor obrazu obsahuje generátor pixelových dat spojený s příslušným sdružovačem obrazu prostřednictvím dvou maticových pamětí, které jsou zapojeny tak, aby se data mohla akumulovat v jedné, zatímco ze druhé se data načítají do příslušného sdružovače obrazu. Čtyři sdružovače obrazu jsou zapojeny v sérii, aby postupně slučovaly počáteční obraz pozadí s obrazy generovanými čtyřmi generátory obrazu. Sloučená obrazová data se dodávají na zobrazovací zařízení, které zobrazuje trojrozměrný obraz definovaný trojrozměrnými souřadnicemi v obrazových datech.

Podstata vynálezu

Tento vynález tedy poskytuje zařízení pro slučování pixelových dat. Zařízení obsahuje vyrovnávací paměť použitelnou pro příjem pixelových dat z prvního zdroje a první obvod výběru použitelný pro příjem pixelových dat z vyrovnávací paměti a pixelových dat z druhého zdroje. Obvod výběru vybírá pro výstup pixelová data z vyrovnávací paměti a pixelová data přijatá z druhého zdroje a daný obvod výběru je použitelný pro výstup pixelových dat na zobrazovací zařízení. Vyrovnávací paměť vypouští pixelová data odezvou na první hodinový signál.

(27B2858_CZ.doc) juur. reu r\aieri»hy - za - ·'<♦ · 'Upravena strana advokát « «999«« 9 · · * * ♦

120 00 Praha 2, Hálkova 2 ··* .·* ’»·’ »í* ’··’····

V druhé podobě je také poskytnut způsob slučování pixelových dat. Způsob přijímá pixelová data z prvního a druhého zdroje a zavede pixelová data z druhého zdroje do vyrovnávací paměti. Způsob dále, odezvou na signál dynamického přepnutí, vybírá pro výstup pixelová data z prvního zdroje a pixelová data uložená ve vyrovnávací paměti. Vyrovnávací paměť vypouští uložená pixelová data odezvou na první hodinový signál z druhého zdroje.

V třetí podobě je také poskytnut systém zpracování dat. Systém zpracování dat obsahuje centrální procesorovou jednotku {CPU, z angl. centrál processing unit) a grafický systém použitelný pro příjem datových signálů grafiky a řídících signálů od CPU. Grafický systém obsahuje vyrovnávací paměť použitelnou pro příjem pixelových dat z prvního grafického stroje. Grafický systém obsahuje také druhý grafický stroj použitelný pro generování pixelových (2782858_CZ.doc) fc· fcfc fc· fc fcfc fcfc — 3 ” fc······· · « a « • ···♦·· · « « · t « ·« ···· ··· *· ·< ·« «·· fcfc fcfcfcfc dat odezvou na datové signály grafiky a první obvod výběru použitelný pro příjem pixelových dat z vyrovnávací paměti a pixelových dat z druhého grafického stroje, přičemž obvod vybírá pro výstup pixelová data z vyrovnávací paměti a pixelová data přijatá z druhého grafického stroje, daný obvod výběru je použitelný pro výstup pixelových dat na zobrazovací zařízení, a přičemž vyrovnávací paměť posílá na výstup pixelová data odezvou na první hodinový signál z druhého grafického stroje.

Výše uvedené nastínilo spíše obecně znaky a technické výhody tohoto vynálezu, aby mohl být lépe pochopen následující podrobný popis tohoto vynálezu. Další znaky a výhody tohoto vynálezu budou vysvětleny v dalším popisu, který tvoří předmět nároků tohoto vynálezu.

Přehled obrázků na výkresech

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na výkresech, na kterých představuje systém zpracování dat podle provedení tohoto vynálezu v podobě blokového schématu obr. 2 slučovací zařízení pixelových dat podle provedení tohoto vynálezu v podobě blokového schématu slučovací zařízení pixelových dat podle provedení tohoto vynálezu v podrobnější podobě {2782858 CZ.doc) • to * toto to • > « * * » «· « · · to · * to • toto#··· « · ·· · · · · ·· ·· *to ··* to· ·· • ·· * » to · ··· *·· ·· toto· · obr. 4 systém zpracování dat podle provedení tohoto vynálezu v podobě blokového schématu obr. 5A slučovací zařízení pixelových dat podle provedení z obrázku 4 v podrobnější podobě obr. 5B část slučovacího zařízení pixelových dat, kterou lze použít v alternativním provedení slučovacího zařízení pixelových dat z obrázku 4 obr. 5C část slučovacího zařízení pixelových dat, kterou lze použít v dalším alternativním provedení slučovacího zařízení pixelových dat z obrázku 4.

Příklady provedení vynálezu

Je zajištěn mechanismus pro slučování pixelových dat. Grafický systém obsahující rozhraní digitálních přenosových spojení obdrží grafickou informaci od centrální procesorové jednotky. Grafická informace je poskytnuta grafickému zařízení, což může být aplikačně-specifický integrovaný obvod (ASIC, z angl. application-specific integrated Circuit). ASIC může být nakonfigurován jako master, slavě nebo jako samostatné zařízení. ASIC obsahuje obvody pro rasterizaci grafické informace. Navíc, pokud je nakonfigurován jako master, je ASIC použitelný pro příjem grafických dat od ASIC nakonfigurovaného jako slavě přes digitální datové spojení. ASIC jako master ovládá grafické zobrazovací zařízení. Naopak ASIC nakonfigurovaný jako slavě je použitelný pro přenos grafických dat do ASIC nakonfigurovaného jako master. ASIC jako master také přivádí hodinové signály a řídící signály na ASIC (2782858_CZ.doc)

	«« « · · ·	• ··	«*
-	· · · · ·	• ·	•	• *
	• · *·« · « ·	•	• · ·	•
	• · · » ·	•	• ·	«
	♦· ·· «·	• · ·	• ·	« « · ·

nakonfigurovaný jako slavě.

V následujícím popise jsou obsaženy četné konkrétní podrobnosti za účelem úplného pochopení tohoto vynálezu. Odborníkům však bude zřejmé, že tento vynález lze realizovat bez takových konkrétních podrobností. V dalších příkladech byly dobře známé obvody zobrazeny v podobě blokových schémat, aby nezesložiťovaly tento vynález nadbytečnými podrobnostmi. Podrobnosti týkající se časových úvah apod. byly většinou vynechány, poněvadž takové podrobnosti nejsou nutné k nabytí úplného porozumění tomuto vynálezu a nacházejí se v dovednostech osob s běžnými zkušenostmi v příslušném oboru.

Podívejte se nyní na obrázky, kde vyobrazené prvky nejsou nutně zobrazeny v poměru a kde stejné či podobné prvky jsou na několika obrázcích označeny stejným vztahovým číslem.

Pokud jde o obrázek 1, je zde znázorněn systém 100 zpracování dat pro generování grafických zobrazení podle tohoto vynálezu. Systém 100 obsahuje první a druhý datový procesor, datový procesor 102 a datový procesor 104, které generují grafické obrazy pro zobrazení na zvoleném grafickém zobrazovacím zařízení, které může obsahovat jeden z plošně panelových displejů 106 nebo obrazovkových displejů 108 (CRT, z angl. cathode ray tube). Datové procesory 102 a 104 mohou být zapojeny jako samostatné procesory nebo případně jako procesory tvořící víceprocesorový (MP, z angl. multiprocessor) systém 100 zpracování dat.

Jak pochopí odborník s běžnými zkušenostmi, každý z datových procesorů 102 a 104 obsahuje centrální (2782858_CZ.doc)

- ř		·« fcfc fcfc • fcfcfc · ·	* • fc	fcfc · fc • fcfc *
		fc fc ··· fc fcfc fcfc fcfc	• • fcfc	• · · · • fc fcfcfcfc

procesorovou jednotku (CPU) 110, která generuje obrazy pro zobrazení podle softwarového programu, který je spuštěn každou z CPU 110. CPU 110 navíc obsahuje operační systém pro ovládání součástí datových procesorů 102 a 104, jejichž operační systém typicky obsahuje ovladače pro grafický hardware jako je grafický systém 112. Informace o obraze se pošle grafickému systému 112, který převede informaci do podoby vhodné pro zobrazení na zvoleném zobrazovacím zařízení, jako je plošně panelový displej 106 či obrazovkový displej 108. Grafická informace se přenáší z CPU 110 do grafického systému 112 přes sběrnici 114. Sběrnice 114 může v provedení tohoto vynálezu být PCI (z angl. Peripheral Component Interface, rozhraní periferních součástí) sběrnice. PCI sběrnice je standardní sběrnice známá v oboru zpracování dat. (Viz PCI Local Bus Specification, Revision 2.1, June 1, 1995, copyright PCI Speciál Interest Group, což je zde tímto začleněno odkazem.) Sběrnice 114 může případně být AGP (z angl. Accelerated Graphics Port, akcelerovaný grafický port) sběrnice. AGP je rovněž sběrnicová architektura známá v oboru zpracování dat. (Viz např. AGP Interface Specification, Revision 2.0, May 4, 1998, copyright Intel Corporation, tímto zde začleněno odkazem.) Sběrnice 114 může navíc přenášet řídící informace do grafického systému 112.

Grafický systém 112 posílá pixelová data pro zobrazení na jednom z plošně panelových displejů 106 nebo obrazovkových displejů 108 formátovaná podle potřeb typu zobrazení. Pokud je vybrán obrazovkový displej, jako je jeden z obrazovkových displejů 108, pixelová data se pošlou pro zobrazení použitím analogového signálu RGB barev, analogového signálu 116. Pixelová data pro plošně panelové displeje, jako je plošně panelový displej 106, jsou (2782858_CZ.doc) « «· • 0 0 * • · · 0 • 4 440 • 4 4 ·· 44

• 4

044

4 0

0 0 4

4 0

0« 4004 poskytována v digitálním formátu prostřednictvím digitálního spojení 118. V provedení tohoto vynálezu může digitální spojení 118 být architektura rozhraní TMDS™ (z angl. Transition Minimized Differential Signaling, přechodově minimalizovaná diferenční signalizace), jako je PanelLink™ Digital, dodávané společností Silicon Image, lne. Pixelová data mohou být navíc mezi grafickými systémy 112 v datovém procesoru 102 i v datovém procesoru 104 přenášena přes digitální spojení 120. Jeden z grafických systémů může být nakonfigurován jako master a druhý systém 112 může být nakonfigurován jako slavě. Pixelová data mohou být přenášena datovým spojením 120 ze slavě systému do master systému. Data ze slavě mohou být zkombinována s místními grafickými daty v master systému a zobrazena master systémem na vybraném plošné panelovém displeji 106 nebo obrazovkovém displeji 108. Digitální spojení může také být grafické spojení s architekturou TMDS™, jako je Panellink™ Digital, Navíc synchronizace slavě pixelových dat a master pixelových dat je udržována pomocí přenosu signálů 122 zaváděcích hodinových impulsů/smazání obrazu mezi grafickým systémem 112 nakonfigurovaným jako master a grafickým systémem 112 nakonfigurovaným jako slavě.

Přenos pixelových dat mezi datovými procesory konfigurovanými jako master, resp. jako slavě, lze dále pochopit s ohledem na obrázek 2. Obrázek 2 znázorňuje část 200 systému 100 zpracování dat z obrázku 1, ve kterém část 200 obsahuje master grafický systém 202 a slavě grafický systém 204. Každý master systém 202 a slavě systém 204 obsahuje konfigurovatelný ASIC 206. Odezvou na množství řídících signálů může být ASIC nakonfigurován jako master zařízení nebo jako slavě zařízení. Řídící signály a jejich činnost v konfiguraci ASIC 206 budou podrobněji vysvětleny (2782858_CZ.doc) » «« * «· φa • φ φ · · φ ·· φ φ · φ • φ · · · φ · φ φ · • · ··· φφφ ·««· · • · φφφφ φφφ ·· ·· ·· φφφ φφ φφφφ dále společně s obrázkem 3. Bude pochopitelné, že ASIC 206 lze implementovat jako jednočipové zařízení nebo v alternativním provedení jej lze implementovat v množství čipů integrovaných obvodů.

Každý ASIC 206 obsahuje grafický stroj, který obsahuje rasterizátor 208, kurzorovou logiku 210, paletu 212 barev. Rasterizátor 208 přijímá příkazy vysoké úrovně od softwaru běžícího na příslušné CPU na obrázku 1 a generuje pixelová data pro zobrazení. Pixely se zapisují do paměti 213, kterou lze obecně označit za maticovou paměť. Paměť 213 je typicky implementována vně ASIC 206, ale odborník s běžnými zkušenostmi pochopí, že v alternativním provedení tohoto vynálezu lze paměť 213 pořídit uvnitř ASIC 206. Kurzorová logika 210 generuje hardwarové kurzory a překryvné segmenty, běžně označované jako sprity, pro zobrazení na zvoleném plošně panelovém displeji 106 anebo obrazovkovém displeji 108. Paleta 212 generuje informace o barvě pixelů. Činnost rasterizátoru 208, kurzorové logiky 210, palety 212 a paměti 213 je v souladu s principy známými v oboru zpracování grafiky.

Pixelová data generovaná rasterizátorem 208, paletou 212 a kurzorem 210 jsou vložena do multiplexoru (MUX) 214. Navíc vstup MUX 214 obdrží pixelová data, která vystupují z frontové (FIFO, z angl. first-in-first-out) vyrovnávací paměti 216. FIFO 216 v master systému přijímá pixelová data generovaná rasterizátorem 208 a paletou 212 ve slavě systému. Tyto pixely se přenášejí přes digitální spojení 120 a jsou přijímány přijímačem (RX) 218 digitálního spojení v master systému 202. Jak bylo popsáno dříve, digitální spojení 120 může být sériovým digitálním spojením, jako je PanelLink™ digital. V takovém provedení tohoto vynálezu je (278285S_CZ.doc)

V W f 0

0000

0 0 0

0 0 0 0

0 0 0

000 00 0000 » · * * ♦ * • 0*0 · 0 • · 0·· 00 0

0 0 0 0

00 00 přijímač 218 digitálního spojení PanelLinkovým™ přijímačem, který získává digitální pixelová data vysílaná slavě systémem 204 ze sériového signálu v digitálním spojení 120. Výstup přijímače 218 digitálního spojení je připojen na přijímač 220, který ovládá FIFO 216. Přijímač 220 lze použít pro přepínání v odezvě na řídící signály pro konfiguraci ASIC 206. Tyto signály nejsou pro jednoduchost na obrázku 2 znázorněny, ale budou popsány podrobněji společně s obrázkem 3.

Odezvou na přepínačové řízení 222 vybere MUX 214 pro výstup pixelová data z FIFO 216 nebo místní pixelová data z příslušného rasterizátoru 208 a palety 212. Přepínačové řízení 222 je generováno časovači jednotkou 224 obrazovky, která je rovněž popsána dále společně s obrázkem 3. Navíc MUX 214 také obdrží signál 226 master/slave (M/S). Pokud je ASIC 206 v konfiguraci master, jak tomu je v master systému 202, M/S 226 má první předdefinovanou hodnotu a odezvou na ni MUX 214 přidá kurzorová pixelová data, generovaná hardwarovou kurzorovou logikou 210, k pixelovým datům vystupujícím z MUX 214. MUX 214 pak poslíná na výstup sloučená pixelová data odezvou na přepínačové řízení 222. MUX 214 ovládá obrazovkový displej 108 prostřednictvím digitálně-analogového převodníku (DAC) 215.

Pixelová data vystupující z ASIC 206 nakonfigurovaného jako slavě zařízení, jak tomu je ve slavě systému 204, se přenášejí přes digitální spojeni 120 z ovladače 227 digitálního spojení. Ovladač 227 digitálního spojení přijímá pixelová data prostřednictvím ovladače 228 a převádí data do signálového formátu kompatibilního s digitálním spojením 120. V provedení tohoto vynálezu, kde spojení 120 je spojení PanelLink™ Digital, lze signály ve spojení 120 uvést do (Z782858_CZ.doc) φ» φ φ φ • φ φ φ φφφ φφ φφφφ φ

• * • Φ φφ φφφ φ * φφ φ formátu podle specifikace TMDS™.

Pixelová data vystupující z ovladače 228 jsou přijata z výstupu MUX 230. MUX 230 vybírá pro výstup pixelová data z výstupu MUX 214 a pixely generované rasterizátorem 208 a paletou 212. MUX 230 vybírá pro výstup odezvou na množství řídících signálů, souhrnně konfiguračních řídících signálů 232. Konfigurační řídící signály 232 obsahují množství datových hodnot, které konfigurují grafický systém, jako je master systém 202 či slavě systém 204. Pokud je MUX 230 nakonfigurován jako slavě zařízení, jak je tomu ve slavě systému 204, vybírá pro výstup pixelová data generovaná rasterizátorem 208 a paletou 212 ve slavě ASIC, jako je ASIC 206 ve slavě systému 2 04. MUX 23 0 vybírá mezi vstupy odezvou na konfigurační řídící signály 232. Navíc ovladač 228 je také přepínatelný odezvou na podmnožinu konfiguračních řídících signálů 232 a odezvou na přepínačové řízení 222. Tyto nejsou pro jednoduchost na obrázku 2 zobrazeny, ale budou podrobně popsány společně s obrázkem 3.

Kromě pixelových dat přijatých prostřednictvím ovladače 228, ovladač 227 digitálního spojení přijímá pixelové hodinové impulsy 234. Ovladač 227 digitálního spojení posílá také pixelové hodinové impulsy 234 přijímači 218 digitálního spojení spolu s pixelovými daty formátovanými podle specifikace digitálního spojení 120. Přijímač 218 digitálního spojení získá tento pixelový hodinový impuls a vyšle jej na slavě pixelový hodinový impuls 236. Slavě pixelový hodinový impuls 236 se v master systému používá k načasování pixelových dat, přenášených přes digitální spojení 120 z ovladače 227 digitálního spojení, přes přijímač 220 do FIFO 216. To je také podrobněji popsáno společně s obrázkem 3.

(2782858_CZ.doc)

- 11 I 4 4 4

I 4 4 4

I 4 444 » 4 » «4 * ·· 4 » · 4 • · 4

I 4 4 •4 4444 generuje se

234

Pixelový hodinový impuls prostřednictvím zpětnovazební smyčky {PLL, z angl. phase lock loop) 238. Referenční frekvence pro PLL 238 je dodávána prostřednictvím AOI (z angl. AND-OR-INVERT) logiky 240. Pokud je grafický systém nakonfigurován jako master, jako je master systém 202, AOI 240 posílá na výstup referenční hodinový impuls 242 do PLL 238. Naopak pokud je grafický systém nakonfigurován jako slavě, jako je slavě systém 204, AOI 240 posílá na výstup zaváděcí hodinový impuls 244 odvozený z hodinového impulsu 234 v master systému.

Zaváděcí hodinový impuls 244 je AOI 240 poskytnut prostřednictvím přijímače 246. V ASIC nakonfigurovaném jako slavě zařízení obdrží přijímač 246 zaváděcí hodinový impuls 244 od master zařízení. Pokud je tedy ASIC 206 nakonfigurován jako master, jak tomu je v master systému, zaváděcí hodinový impuls 244 je poskytnut slavě systému prostřednictvím ovladače 248. Ovladač 248 obdrží M/S 226, který v ASIC nakonfigurovaném jako master učiní ovladač 248 aktivním. Naopak ve slavě zařízení postaví M/S 226 ovladač 248 do neaktivního stavu.

Zaváděcí hodinový impuls 244 má frekvenci, která je zlomkem pixelového hodinového impulsu 234 a je odvozena z pixelového hodinového impulsu 234 vydělením pixelového hodinového impulsu 234 předdefinovaným celým číslem N v bloku vyděl-N 250. V provedení tohoto vynálezu může být N osm (8). Zaváděcí hodinový impuls 244, který má frekvenci, jež je zlomkem frekvence pixelového hodinového impulsu 234, provádí synchronizaci slavě systému 204 a master systému 202, přitom zmírňuje komplikace spojené s šířením signálu vysoké frekvence, jako je samotný pixelový hodinový impuls. Výstup bloku vyděl-N 250 je zároveň vstupem časovacího (2782858_CZ.doc) »

·

9

9 β · 9 9 » 9· 9

9 99»

9 9

99 * · 9 9 • 9 4 • 99 9

9« • «99999 obvodu 224 obrazovky jakožto základní jednotka času pro časovači jednotku 224 obrazovky.

Časovači jednotka 224 obrazovky také generuje horizontální a vertikální synchronizační (syne) signály pro video zobrazení, jako jsou plošně panelový displej 106 a obrazovkový displej 108. Horizontální a vertikální syne signály jsou obsaženy v syne 252 vystupujících z časovači jednotky 224 obrazovky a poskytnuty obrazovkovému displeji 108 a ovladači 227 digitálního spojení. Ovladač 227 digitálního spojení začlení syne 252 do signálů přenášených přes digitální spojení 118 do plošně panelového displeje 106 a horizontální a vertikální syne signály jsou odtud získány přijímačem 254 digitálního spojení, který je poskytne panelu 256.

Výskyt vertikálního syne signálu také indikuje začátek nového videosnímku. Také časovači jednotka 224 obrazovky při začátku snímku uplatní smazání 258 obrazu, který resetuje logiku 250 vyděl-N. Smazání 258 obrazu je také prostřednictvím ovladače 260 poskytováno obvodem ASIC master, jako je ASIC 206 v master systému 202, obvodu ASIC 206 nakonfigurovanému jako slavě zařízení, jako je ASIC 206 ve slavě systému 204. Ovladač 260 je aktivní, pokud je M/S 226 v logickém stavu, který konfiguruje odpovídající ASIC jako master zařízení. Smazání 258 obrazu je přijato přijímačem 262, jehož výstup poskytuje smazání 258 obrazu časovači jednotce 224 obrazovky a logice 250 vyděl-N. V ASIC slavě, jako je ASIC 206 ve slavě systému 204, je přijímač 262 učiněn aktivním odezvou na M/S 226, který má předdefinovaný logický stav konfigurující ASIC 206 jako slavě zařízení. Naopak v ASIC master je přijímač 262 neaktivní.

(2782858_CZ.doc) ··· ···· · f « a *··»··* · a · * * ··· · · · v * · · • · · · · · · · · ·· ·· ·· ··· ·· ····

Činnost ASIC 206 a konkrétně konfigurační řízení ASIC 206 lze dále pochopit s ohledem na obrázek 3. Obrázek 3 znázorňuje podrobněji část grafického systému 112 z obrázku 1. ASIC 206 obsahuje čtyři registry pro přijímání a udržování řídících hodnot. Registr 302 master/slave obsahuje datovou hodnotu mající první předdefinovanou hodnotu, která konfiguruje ASIC 206 jako master zařízení, a druhou předdefinovanou hodnotu, která konfiguruje ASIC 206 jako slavě zařízení. M/S 226 posílá na výstup hodnotu z registru 302 master/slave'¹. Registr 304 duálního režimu obsahuje řídící signál mající první předdefinovanou hodnotu, která konfiguruje ASIC 206 jako samostatné zařízení, a druhou předdefinovanou hodnotu, která umožňuje obvodu ASIC 206 být nakonfigurován jako master zařízení Či slavě zařízení podle datové hodnoty v registru 302 master/slave. Řízení 310 režimu posílá na výstup datovou hodnotu z registru 304 duálního režimu. Registr 306 dělení obrazu udržuje datovou hodnotu, která určuje, kdy nastane přepnutí mezi pixelovými daty pocházejícími od master a pixelovými daty pocházejícími od slavě. Pokud registr 306 dělení obrazu obsahuje první předdefinovanou datovou hodnotu, přepnutí nastane na konci úplného obrazu, během vertikálního prázdného intervalu. Jak je známé v oboru zpracování zobrazení, vertikální prázdný interval je časový interval, během nějž se zobrazovací paprsek vrací ze spodní části displeje do vrchní části displeje, a interval, v němž je zobrazovací mechanismus potlačen, aby se předešlo tomu, že se na displeji objeví výtvory spojené s návratem paprsku. Pokud registr 306 dělení obrazu obsahuje druhou předdefinovanou datovou hodnotu, přepnutí nastane v rámci obrazu, který může být nastaven na předem vybrané číslo řádku, jak bude popsáno níže. Během činnosti dělení obrazu (278285S_CZ.doc) • 9

I ί .

• 9 • * ·99 9 * «

: i * · 9 9 9 9 ·· >9 9 · · · * nastává přepnutí během horizontálního prázdného intervalu. Jak je známé v oboru zpracování zobrazení, horizontální prázdný interval nastává na konci obrazovkového řádku a během této doby je zobrazovací mechanismus potlačen, zatímco se paprsek vrací na začátek dalšího obrazovkového řádku. Datová hodnota v registru 306 dělení obrazu se posílá na výstup na výběr 312 obrazu. Výběr 308 displeje obsahuje hodnotu použitelnou pro konfiguraci obvodu ASIC 206 pro řízení buď plošně panelového displeje, jako je plošně panelový displej 106 z obrázku 1, nebo obrazovkového displeje, jako je obrazovkový displej 108 na obrázku 1. Datová hodnota obsažená v registru 308 výběru displeje se vypouští na řízení 314 displeje. Společně M/S 226, řízení 310 režimu, výběr 312 rozsahu a řízení 314 displeje tvoří konfigurační řídící signály 232. Registr 302 master/slave, registr 304 duálního režimu, registr 306 dělení rozsahu a registr 308 výběru displeje lze adresovat na sběrnici 114 a datové hodnoty takto zapsat do příslušného z registrů 302308.

Jak bylo dříve popsáno společně s obrázkem 2, pokud je systém 100 zpracování dat na obrázku 1 nakonfigurován jako systém master/slave, jako je systém 200 na obrázku 2, slavě pixelová data se přenášejí přes digitální spojení 120 do přijímače 118 digitálního spojení. Slavě pixelová data se získávají ze signálu přenášeného na digitálním spojení 120 podle příslušného protokolu a vystupují na slavě data 316. Navíc pixelový hodinový impuls 234 z obrázku 2 je začleněn do signálu na digitálním spojení 120, je také získán přijímačem 218 digitálního spojení a vystupuje jako slavě pixelový hodinový impuls 236. Slavě data 316 se poskytnou přijímači 220, který ovládá FIFO 216. Přijímač 220 může být řízen přepínačovým řízením 222 a M/S (2782858_CZ.doc) φ · « Φ Β ♦ Φ ΦΦΦΦ • φ · I • · « · * *·· φ φ • φ · φ φφ φ«

226. Přepínačové řízení 222 má první předdefinovanou hodnotu, pokud jsou na zobrazovací zařízení vypouštěna místní pixelová data, a druhou předdefinovanou hodnotu, pokud jsou vypouštěna na zobrazovací zařízení slavě pixelová data. V provedení tohoto vynálezu může být první předdefinovanou hodnotou logická 0 a druhou předdefinovanou hodnotou může být logická 1, ale odborník s běžnými zkušenostmi pochopí, že komplementární provedení je bude v rozsahu tohoto vynálezu. Přijímač 220 je aktivní, pokud přepínačové řízení 222 je v logickém stavu indikujícím, že slavě data jsou aktivní, a ASIC 206 je nakonfigurován jako master zařízení odezvou na odpovídající logický stav M/S 226.

Zaváděcí řízení 318 FIFO řídí zápis slavě pixelových dat do FIFO 216. Zaváděcí řízení 318 FIFO obdrží slavě pixelový hodinový impuls 236 prostřednictvím přijímače 320. Slavě pixelový hodinový impuls 236 informuje zaváděcí řízení 318 FIFO, že jsou platná slavě pixelová data dostupná na slavě data 316 a následně na výstupu přijímače 220. Navíc obdrží zaváděcí řízení 318 FIFO přepínačové řízení 222. FIFO 216 je naplněna po přepnutí, přičemž přepínačové řízení 222 přepíná z první datové hodnoty na druhou datovou hodnotu. Když přepínačové řízení 222 překlopí z první datové hodnoty na druhou datovou hodnotu, povolí zaváděcí řízení 318 FIFO zápis 324. Současně s tím povolí uvolňovací řízení 326 FIFO čtení 328 a slavě pixelová data mohou být uvolněna z FIFO 216.

FIFO 216 je vyprázdněna odezvou na pixelový hodinový impuls 234, původním v ASIC 206 sloužícího jako master zařízení. Přestože je slavě pixelový hodinový impuls 236 frekvenčně spoután s pixelovým hodinovým impulsem 234 přes (2782858_CZ.doc) • * to ·

to · to to • to to · to «*· · ♦

to t · to· ··«· zaváděcí hodinový impuls 244, jak je popsáno společně s obrázkem 2, slavě pixelový hodinový impuls 236 není fázově spoután s pixelovým hodinovým impulsem 234, mj. v důsledku posuvu od délek cest mezi master systémem a slavě systémem, jako jsou master systém 202 a slavě systém 204 na obrázku 2. Protože mohou být tyto délky cest v různých fyzických provedeních tohoto vynálezu různé, může se fáze mezi slavě pixelovým hodinovým signálem 236 získaným přijímačem 218 digitálního spojení a pixelovým hodinovým signálem 234 původním v ASIC 206 také lišit ve fyzických provedeních systému 100 z obrázku 1, v němž jsou datový procesor 102 a datový procesor 104 v master/slave konfiguraci. Použití FIFO 216 a vyprazdňování FIFO 216 s pixelovým hodinovým impulsem 234 dovoluje, aby přepnutí mezi místními pixelovými daty a slavě pixelovými daty nastalo v rozlišení jednoho pixelů hodinových impulsů.

Pixelová data vystupující z FIFO 216 jsou přivedena na vstup 330 v MUX 214. Navíc MUX 214 dostává na vstupu 332 místní pixelová data z rasterizátoru 208 a palety 212. Pokud má přepínačové řízení 322 první předdefinovanou hodnotu, MUX 214 vybere pro výstup místní pixelová data na vstupu 332. Pokud přepínačové řízení 222 překlopí do druhé předdefinované hodnoty, což značí, že jsou aktivní slavě data, MUX 214 vybere pro výstup z MUX 214 slavě data na vstupu 330. Navíc MUX 214 přijímá M/S 226 a řízení 310 režimu. Jestliže má řízení 310 režimu datovou hodnotu konfígurující ASIC 206 v samostatném režimu, MUX 214 potlačí výběr pixelových dat na vstupu 330 nezávisle na logickém stavu přepínačového řízení 222. MUX 214 také dostává na vstupu 334 místní kurzorová pixelová data z kurzorové logiky 210. Jestliže je ASIC 206 v samostatném režimu, což je určeno stavem řízení 310 režimu, nebo je nakonfigurován jako (2782S5S.CZ.doc) • fc fc • fc • fcfc* • fc « fc «

fc · fc

• · · I • · ♦ • fcfc • « · • fc fcfc· master zařízení podle stavu M/S 226, pak MUX 214 přičítá místní kurzorová pixelová data k výstupnímu toku dat. Jinými slovy, pokud je ASIC 206 nakonfigurován jako master zařízení podle stavu M/S 226, pak master zařízení poskytuje hardwarový kurzor překrývající místní pixelová data i slavě pixelová data. Výstupní tok pixelových dat z MUX 214 se poskytne DAC 215, který dodá obrazovkovému displeji 108 analogové zobrazovací informace prostřednictvím analogového signálu 116. Navíc DAC 215 přijímá řízení 314 displeje a pokud řízení 314 displeje má datovou hodnotu, která vybírá pro řízení plošně panelový displej, DAC 215 je učiněn neaktivním. Navíc DAC 215 přijímá z generátoru 338 časování displeje zatemňovací signály 336, které zahrnují horizontální a vertikální zatemňovací informace. Zatemňovací signály 336 vypnou DAC 215 během horizontálních a vertikálních prázdných intervalů popsaných výše.

Výstupní tok dat z MUX 214 se také přivede na vstup 340 v MUX 230. MUX 230 také dostává místní pixelová data z rasterizátoru 208 a palety 212 na vstup 342. MUX 230 vybírá pro výstup data na vstupu 340 a data na vstupu 342 odezvou na M/S 226, řízení 310 režimu a řízení 314 displeje. MUX 230 vybere pro výstup data na vstupu 342, jestliže M/S 226 konfiguruje ASIC 206 jako slavě zařízení. Jestliže řízení 310 režimu a řízení 314 displeje mají datové hodnoty, které konfigurují ASIC 206 jako samostatné zařízení a vybírají pro řízení plošně panelový displej jako plošně panelový displej 106 na obrázku 1, pak MUX 230 vybere pro výstup data na vstupu 340. Jinak je výstup 344 z MUX 230 neaktivní. Pokud totiž ASIC 206 ovládá plošně panelový displej v samostatném režimu, MUX 230 vypouští datový tok na vstupu 340 včetně kurzorových dat. Jinak, v závislosti na stavu M/S 226, vypouští MUX 230 slavě data nebo je (2782856_CZ.doc) **·* *«· ·««< • · · · · · · · · » • » ··« · 1 · « » * * « neaktivní.

Výstup 344 je připojen na ovladač 227 digitálního spojení prostřednictvím ovladače 228. Ovladač 228 přijímá konfigurační řídící signály 232 a přepínačové řízení 222. Ovladač 228 může být řízen M/S 226 a přepínačovým řízením 222. Jestliže má M/S 226 logický stav konfigurující ASIC 206 jako slavě zařízení, je ovladač 228 zpřístupněn a je aktivní, když má přepínačové řízení logický stav označující, že jsou aktivní slavě data. Slavě data vystupující z ovladače 228, pokud je aktivní, jsou formátována ovladačem 227 digitálního spojení podle specifikace pro výstupní digitální spojení 346, které může být v provedení tohoto vynálezu spojením PanelLink™ Digital. Navíc je ovladač 228 aktivní, jestliže je ASIC 206 nakonfigurován jako samostatné zařízení či master zařízení a nakonfigurován k ovládání plošně panelového displeje, jako je plošně panelový displej 106 na obrázku 1. Naopak, jestliže je ASIC 206 nakonfígurován jako slavě zařízení, výstupní spojení 346 může tvořit digitální spojení 120 na obrázku 1. Ovladač 227 digitálního spojení také přijímá pixelový hodinový impuls 234 prostřednictvím ovladače 348. Pixelový hodinový signál 234 je ovladačem 227 digitálního spojení začleněn do signálů digitálního spojení na výstupním digitálním spojení 346 .

Přepínačové řízení 222 se generuje v časovači jednotce 244 obrazovky. V registru 350 přepínače se ukládá číslo horizontálního řádku. Registr 350 přepínače lze adresovat na sběrnici 114 a datovou hodnotu odpovídající předem vybranému horizontálnímu řádku lze takto vložit do registru 350 přepínače. Generátor 338 časování displeje generuje horizontální syne signál 352 a vertikální syne signál 354 pro synchronizaci displejů, jak bylo popsáno dříve. Signály (2782858_CZ.doc) • ♦ • » • 4 *44 « 4 • · * * 4 • · • 4 • •4 4

352 a 354 souhrnně vytvářejí syne 252 z obrázku 2. Syne signály 352 a 354 jsou poskytnuty ovladači 227 digitálního spojení, který je začlení do signálu na výstupním digitálním spojení 346 podle specifikace tohoto spojení, např. standard rozhraní PanelLink™ TMDS™. Navíc je horizontální signál 352 poskytnut horizontálnímu syne čítači 356. Horizontální syne signál 352 zvýší horizontální syne čítač 356, který poté obsahuje součet čísel horizontálních řádků. Součet 358 čísel řádků je poskytnut komparační logice 360, která také obdrží obsah registru 350 přepínače. Jestliže výběr 312 obrazu má logický stav odpovídající činnosti režimu dělení obrazu, komparační logika 360 uplatní výstup 362, když součet 358 čísel· řádků dosáhne hodnoty uložené v registru 350 přepínače. Jinak jestliže výběr 312 obrazu odpovídá režimu úplného obrazu, komparační logika 360 uplatní výstup 362, když součet 358 čísel řádků dosáhne předdefinované hodnoty součtu, která reprezentuje poslední řádek v obrazu. Hodnota se na výstupu 362 podrží v hradle 364, jehož výstup zajišťuje přepínačové řízení 222. Hradlo 364 podrží signál přepínače poté, co se horizontální syne čítač 256 zvýší a výstup komparační logiky 360 odezvou na to přepne stav. Hradlo 346 je taktována výstupem 251 z bloku vyděl-N 250, který řešetuje hradlo 346 na konci obrazu.

Generátor 338 časování displeje také poskytuje horizontálnímu syne čítači 356 smazání 258 obrazu, přičemž je syne čítač 356 na konci obrazu vynulován. Smazání 258 obrazu je poskytnuto ovladači 260 a bloku vyděl-N 250 z obrázku 2. Jestliže je ASIC 206 nakonfigurován jako slavě, signál smazání obrazu je poskytnut příslušným master zařízením a je přijat na reset 366 obrazu od přijímače 262.

(2782858_CZ.dOC) * * · » V „

Ϊ * ·*· · ► » fc · fc · fc' • · fcfcfcfc fcfcfc ·· ·* ·* *·· fcfc «fcfcfc

Podívejte se teď na obrázek 4, který znázorňuje systém 400 zpracování dat podle alternativního provedení tohoto vynálezu. Systém 4 00 obsahuje datové procesory 402, 404 a

406. Datový procesor 402 může mít grafický systém 408 nakonfigurovaný jako master a datové procesory 404 a 406 mohou obsahovat grafický systém 408 nakonfigurovaný jako slavě. Každý ze systémů 408 nakonfigurovaných jako slavě přijímá signály 122 zaváděcích hodinových impulsů/smazání obrazu od master systému 408. První digitální spojení 420 přenáší pixelová data ze slavě systému 408 v datovém procesoru 404 a druhé digitální spojení 422 poskytuje pixelová data ze slavě systému 406 v datovém procesoru 406. Činnost digitálních spojení 420 a 422, stejně jako zaváděcích hodinových impulsů/smazání obrazu 122, je stejná jako pří výše uvedeném popisu společně s obrázky 2 a 3, které znázorňují provedení mající jediné slavě zařízení.

Grafický systém 408 však obsahuje druhý přijímač digitálního spojení, aby mohl využít druhé digitální spojení 422, a dodatečný obvod přepínačového řízení.

To lze dále pochopit s ohledem na obrázek 5A znázorňující podrobněji grafický systém 408. První přijímač 218 digitálního spojení je připojen na digitálnímu spojení 420 a druhý přijímač 518 digitálního spojení je připojen na digitální spojení 422. Výstupy slavě dat z každého, prvního i druhého, přijímače 218 jsou připojeny paralelně na vstup přijímače 220. Podobně výstup slavě pixelového hodinového impulsu 236 z každého, prvního i druhého, přijímače 218 je připojen na vstup přijímače 320. Výstupy prvního a druhého přepínače 218 se dají přepnout do neaktivního stavu vysoké impedance odezvou na povolovací signál. Tím paralelní spojení výstupů z každého, prvního i druhého, přijímače 218 vytvoří uzlovou logickou funkci OR.

(2782858_CZ.doc) • * * · ·« · · • *···· « · • * ♦ · · · *· ·» «· ···

V provedení na obrázku 5A je přijímač 218 řízen povolením 574 a přijímač 518 je řízen povolením 576.

Signály přepínačového řízení přepnou MUX 214, když jsou aktivní slavě data. Přepínačové řízení 222 se generuje, jak je popsáno dříve společně s obrázkem 3. Na výstupu hradla 564, která blokuje výstup komparace 560, se generuje druhý signál přepínačového řízení, přepínačové řízení 522. Přepínačové řízení 522 se generuje odezvou na součet 358 čísel řádků a na datovou hodnotu čísla řádku uloženou v přepínačovém registru 550 analogickým způsobem, jako probíhá generování přepínačového řízení 222, které bylo popsáno dříve společně s obrázkem 3. MUX 214 vybírá pro výstup data na vstupu 330, když je jedno či obě přepínačové řízení 222 a 522 aktivní.

Přepínačová řízení 222 a 522 také vstupují do povolení 574, resp. 576. Aby se zajistilo, že nejsou povoleny oba přijímače 218 a 518 současně, výstup 562 komparace 560 je přiveden na reset 365 v hradle 364. Podobně výstup 362 komparace 360 vstupuje do řešetu 565 hradla 564. Tudíž, jestliže se stane aktivním výstup 562, reset 365 resetuje hradlo 364, což učiní přepínačové řízení 222 neaktivním. Na následujícím obrazovkovém řádku je výstup 362 negován, ale hradlo 364 udržuje přepínačové řízení 222 v neaktivním stavu, i když teď může být hradlo 364 taktováno výstupem 251 bloku vyděl-N 250, čímž lze opět přepínačové řízení 222 učinit aktivním v následujícím obraze. Naopak když se stane aktivním výstup 362 komparace 360, reset 565 resetuje hradlo 564, což učiní neaktivním přepínačové řízení 522. Pokud je na dalším obrazovkovém řádku výstup 362 negován, hradlo 562 udržuje přepínačové řízení 522 v neaktivním stavu. Avšak hradlo 564 lze taktovat výstupem 251 a přepínačové řízení (2782858_CZ.doc) • « * • ··· »

····

522 se může podobně stát aktivním v následujícím obraze.

Přepínačová řízení 222 a 522 jsou navíc poskytnuta zaváděcímu řízení 318 FIFO a uvolňovacímu řízení 326 FIFO. Jestliže je aktivní kterékoli přepínačové řízení 222 či 522, což znamená, že jsou aktivní slavě data z jednoho ze slavě systémů, pak zaváděcí řízení 318 a uvolňovací řízení 326 povolí zápis 324, resp. čtení 328. Podobně pokud je aktivní kterékoli přepínačové řízení 222 či 522, jsou učiněny aktivními přijímač 220 a ovladač 228.

Grafický systém 408 na obrázku 5A je v alternativním provedení tohoto vynálezu použitelný s množstvím systémů nakonfigurovaných jako slavě. Obrázek 5B znázorňuje část 525, kterou lze používat v takovém alternativním provedení grafického systému 408, např. systému 408 z obrázku 5A. Část 525 obsahuje množství N přijímačů digitálních spojení, přijímače 218, 518, ... a 519 digitálního spojení. Každý přijímač digitálního spojení přijímá odpovídající povolovací signál, povolení 574, povolení 576, ... a povolení 578. Navíc část 525 obsahuje množství N přepínačových registrů, přepínačové registry 350, 550, ... a 551, z nichž každý je připojen na sběrnici 114 a přijímá z ní odpovídající datovou hodnotu obrazovkového řádku. Datová hodnota obrazovkového řádku se poskytne tomu odpovídajícímu z množství a množství N komparací 3 60, 560, ... a 563. Každá z komparací 360, 560, ... a 561 obdrží součet 358 čísel řádků z horizontálního syne čítače 356 (pro jednoduchost není horizontální syne čítač 356 na obrázku 5B zobrazen.) Příslušné výstupy 362, 562, ... a 563 komparací 360, 560, ... a 561 se přivedou na odpovídající hradla, hradla 364, 564, ... resp. 567. Každé hradlo posílá na výstup jedno z množství N přepínačových řízení, přepínačové řízení 222, přepínačové řízení 522, ..., přepínačové řízení (2782858_CZ.doc)

582. Každé z přepínačových řízení se poskytne odpovídajícímu z povolení 574, 576, ... a 578. Navíc jsou přepínačová řízení připojena na obnovovací řízení 318, uvolňovací řízení 326, MUX 214, přijímač 220 a ovladač 228.

Každé z hradel 364, 564, ... a 567 je následně resetováno jedním z množství N výstupů 362, 562, ... a 563. V provedení tohoto vynálezu znázorněném na obrázku 5B reset 365 v hradle 364 obdrží výstup 562. Obdobně reset 565 v hradle 564 obdrží výstup 563 a reset 569 v hradle 567 obdrží výstup 362 . Tak se do přepínačových registrů 350, 550, ... a 551 zavedou v rostoucím pořadí datové hodnoty čísel obrazovkových řádků pomocí softwarového programu spuštěného na odpovídající CPU 110 z obrázku 1, která generuje grafické informace, jak bylo popsáno dříve společně s obrázkem 1. Odborník s běžnými zkušenostmi však pochopí, že řešety 365, 565 a 569 lze připojit na jiné permutace výstupů 362, 562, ..., 563 s odpovídající permutací pořadí datových hodnot čísel obrazovkových řádků uložených v přepínačových registrech 350, 550, ... a 551. Dále je pochopitelné, že taková alternativní provedení jsou v duchu a rozsahu tohoto vynálezu.

Obrázek 5C znázorňuje část 555 podle alternativního provedení, v němž nemusejí být datové hodnoty obrazovkových řádků uloženy v přepínačových registrech 350, 550, ... a 551 podle předem stanoveného řazení. Reset 365 a hradlo 364 jsou poskytovány výstupem hradla OR 575. Hradlo OR 575 obsahuje množství N-l vstupů, z nichž každý je připojen na jeden z výstupů 562, ... a 563. Obdobně je reset 565 v hradle 564 připojen na výstup hradla OR 577. N-l vstupů hradla OR 577 je připojeno na výstupy 362, ... a 562. Hradlo 567 je resetováno řešetem 569, který je připojen na výstup hradla (2782858_CZ.doc) • φ φ

Φφφφ • * · φ • φ * φ • · φφφ φ » φ φ · φφ

0R 579. Ν-1 vstupů hradla OR 579 je připojeno na výstupy 362, ... a 562. Jinými slovy, každé z množství N hradel OR 575, 577, ... a 579 je připojeno N-l členovou podmnožinu množiny N komparačních výstupů a každá taková podmnožina neobsahuje ten z N komparačních výstupů, který je připojen k hradlu, které je resetováno výstupem odpovídajícího hradla OR. Jinak je činnost části 555 stejná jako části 525, popsané dříve společně s obrázkem 5B.

Takto byl poskytnut mechanismus slučování pixelů. Provedení tohoto vynálezu obsahuje konfigurovatelný ASIC, který může sloužit jako samostatný grafický stroj nebo jako master či slavě v konfiguraci master/slave. V samostatném režimu ovládá mechanismus zobrazovací zařízení s místními pixelovými daty. Zařízení nakonfigurované v master režimu je použitelné pro příjem pixelových dat od odpovídajícího slavě zařízení a slučování slavě pixelových dat s místními pixelovými daty generovanými rasterizátorem v master ASIC. Data mezi slavě a master se přenášejí pomocí digitálního datového spojení, které může též sloužit k ovládání plošně panelového displeje v samostatném režimu. FIFO, která je aktivní v master, zprostředkovává přenos slavě pixelových dat a umožňuje přepínání mezi místními a slavě pixelovými daty s rozlišením jednoho pixelů. FIFO vyrovnává drobné rozdíly v čase mezi pixely v master zařízení a slavě pixelovým hodinovým impulsem. Pixelová data lze sloučit na základě obraz-obraz nebo v režimu dělení obrazu, v němž první část grafiky zobrazené na zobrazovacím zařízení tvoří na místní pixely, generované v rasterizátoru odpovídajícím master zařízení, a druhá část zobrazované grafiky obsahuje pixely generované rasterizátorem ve slavě zařízení.

(2782858_CZ.doc) • 0 • 0 · 0 1 · 0 0 1 • 00· · 0 1 • 0 0 1

04 • 4 • 0 ·· 0000

Přestože byl tento vynález a jeho výhody podrobně popsány, je zřejmé, že lze provádět různé obměny, záměny a náhrady bez odchýlení od rozsahu vynálezu, jak je definován v připojených nárocích.

Zastupuje:

cnni pňMí ADVOKÁTNÍ KANCELÁŘ VŠETEČKA ZEllímY CVOBCIK KALENSK* A PARTNER!

1?0 QC Praha 2. Hálkova 2.

Česka republika (2782858_CZ.doc) « r ivnienenj advokát

120 00 Praha 2, Hálkova 2

Claims (23)

1. Zařízení (100) pro slučování pixelových dat, vyznačující se tím, že obsahuje vyrovnávací paměť (213, 216) použitelnou pro příjem pixelových dat od prvního zdroje (102), první obvod (214) výběru použitelný pro příjem pixelových dat z vyrovnávací paměti (213, 216) a druhých pixelových dat z druhého zdroje (104), přičemž obvod (214) výběru vybírá pro výstup první pixelová data z vyrovnávací paměti (213, 216) a druhá pixelová data přijatá z druhého zdroje (104), daný obvod (214) výběru je dále použitelný pro výstup prvních a druhých pixelových dat na zobrazovací zařízení (108) a vyrovnávací paměť (213, 216) posílá na výstup první pixelová data odezvou na první hodinový signál zařízení se vyznačuje tím, že dále obsahuje druhý obvod (214) výběru použitelný pro příjem druhých pixelových dat od druhého zdroje (104) a třetích pixelových dat z výstupu prvního obvodu (214) výběru, přičemž obvod výběru je použitelný k tomu, aby vybíral pro výstup druhá pixelová data z druhého zdroje (104) a třetí pixelová data z výstupu odezvou na množinu řídících signálů, která obsahuje první řídící signál použitelný pro výběr typu displeje, druhý řídící signál použitelný pro výběr mezi master konfigurací a slavě konfigurací daného zařízení a třetí řídící signál použitelný pro výběr samostatného režimu daného zařízení.

2. Zařízení podle nároku 1, vyznačující se tím, že vyrovnávací paměť obsahuje frontovou (FIFO) vyrovnávací paměť (216), přičemž FIFO zavádí druhá pixelová (2782858_CZ.doc)

Opraveni štraňfi uuur. reir rvaiensry advokát

120 00 Praha 2, Hálkova 2 • * • · data odezvou na druhý hodinový signál.

3. Zařízení podle nároku 1, vyznačující se tím, že první obvod (214) výběru vybírá pro výstup odezvou na signál dynamického přepnutí.

4. Zařízení podle nároku 1, vyznačující se tím, že první obvod výběru obsahuje multiplexor (MUX) (214) .

5. Zařízení podle nároku 1, vyznačující se tím, že dále obsahuje přijímač (220) digitálního datového spojení použitelný pro příjem prvních pixelových dat z prvního zdroje (102) a výstup prvních pixelových dat do vyrovnávací paměti (213, 216) .

6. Zařízení podle nároku 2, vyznačující se tím, že druhý hodinový impuls je odvozen z pixelového hodinového impulsu generovaného prvním zdrojem (102) .

7. Zařízení podle nároku 1, vyznačující se tím, že první zdroj (102) obsahuje první grafický stroj (112) a druhý zdroj (104) obsahuje druhý grafický stroj (112) .

8. Zařízení podle nároku 7, vyznačující se tím, že první grafický stroj obsahuje první rasterizátor (208) použitelný pro generování pixelových dat a druhý grafický stroj obsahuje druhý rasterizátor (208) použitelný pro generování pixelových dat.

9. Zařízení podle nároku 1, vyznačující se tím, že dále obsahuje první ovladač (227) použitelný pro (2782858_CZ.doc) , . vi>n · * * • 4 44« 44« · 4 4 4 4 • 4 4 444 «4« ·· 44 «4 44« 44 výběru a výstup

JUDr. Petr Kaiensky - z b advokát

120 00 Praha 2, Hálkova 2 příjem výstupu z druhého obvodu (214) signálu na digitální datové spojení (120).

10. Zařízení podle nároku 9, vyznačující se tím, že dále obsahuje druhý ovladač (228) použitelný pro příjem výstupu z druhého obvodu (214) výběru a výstup signálu do prvního ovladače (227), přičemž výstup druhého ovladače (228) je schopen se stát neaktivním odezvou na předem určenou množinu množství řídících signálů.

11. Zařízení podle nároku 1, vyznačující se tím, že dále obsahuje obvod (238) použitelný pro generování prvního hodinového signálu a obvod (250) použitelný pro výstup druhého hodinového signálu majícího předem určený frekvenční poměr vzhledem k prvnímu hodinovému signálu, přičemž druhý hodinový signál je použitelný pro regenerování třetího hodinového signálu, který je použitelný pro zavedení pixelových dat z prvního zdroje do vyrovnávací paměti.

12. Zařízení podle nároku 1, vyznačující |306) použitelný pro výstup přičemž signál dynamického tím, že dále obsahuje obvod signálu dynamického přepnutí, přepnutí je použitelný k tomu, aby vybíral pro výstup část druhých pixelových dat generovaných druhým zdrojem.

(2782858_CZ.doc)

13. Zařízení podle nároku 1, vyznačující se tím, že dále obsahuje první obvod (306) použitelný pro výstup prvního signálu dynamického přepnutí a druhý obvod (306) použitelný pro výstup druhého signálu dynamického přepnutí, přičemž první a druhý signál obsahují

WWl» γβμ ixaicnenj advokát

120 00 Praha 2, Hálkova 2

I?

»'··'· ,ν|>ιρ,·β|ΙΙ} -Jit-MJl *·«*·* * · * • · ··· · · » 9·«· 9 · «· «»« «« «··· první resp. druhý signál dynamického přepnutí a přičemž první obvod (214) výběru vybírá pro výstup odezvou na první a druhý signál dynamického přepnutí.

14. Zařízení podle nároku 1, vyznačující se tím, že první pixelová data jsou přijata v zakódovaném sériovém formátu na vstupu přijímače (218) digitálního spojení, přičemž přijímač je použitelný pro dekódování zakódovaného formátu pro výstup do vyrovnávací paměti.

15. Způsob pro slučování pixelových dat, obsahující kroky přijetí prvních a druhých pixelových dat z prvního resp. druhého zdroje (102, 104), zavedení druhých pixelových dat z druhého zdroje (104) do vyrovnávací paměti (213, 216) a výběr prvních pixelových dat z prvního zdroje (102) a druhých pixelových dat uložených ve vyrovnávací pamětí (213, 216) pro výstup odezvou na signál dynamického přepnutí, přičemž vyrovnávací paměť posílá na výstup uložená druhá pixelová data odezvou na první hodinový signál, vyznačující se tím, že krok výběru pro výstup dále obsahuje krok výběru, odezvou na množinu řídících signálů, mezi druhými pixelovými daty z druhého zdroje (104) a třetími pixelovými daty vybranými odezvou na signál dynamického přepnutí a množina řídících příkazů obsahuje první řídící signál použitelný pro výběr typu displeje, druhý řídící signál použitelný pro výběr mezi master konfigurací a slavě konfigurací zařízení a třetí řídící signál použitelný pro výběr samostatného režimu zařízení.

16. Způsob podle nároku 15, vyznačující se (2782858_CZ.doc) ι/uwi. r cli i\aivnor\j advokát

120 00 Praha 2, Hálkova 2 ···· e Φ · · * · a · ·«» «»· ·««· * ♦ 9 « « · * · · ·· ** »« ··· ·« ···· tím, že vyrovnávací paměť (213, 216) obsahuje frontovou (FIFO) vyrovnávací paměť, přičemž FIFO zavádí druhá pixelová data odezvou na druhý hodinový signál.

17. Způsob podle nároku 15, vyznačující se tím, že krok přijetí prvních pixelových dat z prvního zdroje (102) dále obsahuje krok přenosu prvních pixelových dat z prvního zdroje digitálním datovým spojením (120).

18. Způsob podle nároku 16, vyznačující se tím, že dále obsahuje krok odvození druhého hodinového signálu od pixelového hodinového impulsu generovaného prvním zdrojem (102).

19. Způsob podle nároku 15, vyznačující se tím, že první zdroj (102) obsahuje první grafický rasterizátor (208) a druhý zdroj (104) obsahuje druhý grafický rasterizátor (208).

20. Způsob podle nároku 15, vyznačující se tím, že dále obsahuje kroky generování prvního hodinového signálu a generování druhého hodinového signálu majícího předem určený frekvenční poměr vzhledem k prvnímu hodinovému signálu, přičemž druhý hodinový signál je použitelný pro regenerování třetího hodinového signálu, který je použitelný pro zavedení pixelových dat z prvního zdroje do vyrovnávací paměti.

21. Způsob podle nároku 15, vyznačující se tím, že dále obsahuje kroky přijetí třetích pixelových dat od třetího zdroje zavedení třetích pixelových dat do vyrovnávací paměti a {2782858_CZ.doc) advokát

120 00 Praha 2, Hálkova 2

selektivní povolení zavedení prvních a třetích pixelových dat do vyrovnávací paměti odezvou na první resp. druhý povolovací signál.

22. Způsob podle nároku 21, vyznačující se tím, že dále obsahuje kroky generování prvního a druhého signálu dynamického přepnutí odezvou na první resp. druhé předem stanovené číslo řádku a poskytnutí prvního a druhého povolovacího signálu odezvou na první a druhý signál dynamického přepnutí, přičemž první a druhý signál dynamického přepnutí jsou použitelné k tomu, aby vybraly pro výstup části druhých a třetích pixelových dat.

23. Způsob podle nároku 21, vyznačující se tím, že krok přenosu prvních pixelových dat obsahuje kroky zakódování prvních pixelových dat pomocí předem určeného formátu a sériové vyslání zakódovaných prvních pixelových dat.