CS259454B1

CS259454B1 - Logical circuits' tests' series-parallel generation and evaluation connection

Info

Publication number: CS259454B1
Application number: CS862645A
Authority: CS
Inventors: Ondrej Novak; Petr Golan
Original assignee: Ondrej Novak; Petr Golan
Priority date: 1986-04-10
Filing date: 1986-04-10
Publication date: 1988-10-14
Also published as: CS264586A1

Abstract

Zapojení řeší problém sérioparalelního generování a vyhodnocování univerzálního testu aplikovaného v prostředí snadno testovatelných, takzvaných strukturovaných logických obvodů. Funkce zapojení spočívá v tom, že jako testovací vzorky se používají slova lineárního kódu o = (n,m), která se generují sérioparalelně po -bitových slabikách, testovací vzorky se vkládají sérioparalelně do klopných obvodů strukturované testované jednotky, dokud se nenaplní všechny klopné obvody. Potom se provede testovací krok spuštěním sekvence hodinových impulsů po ovládacím vedení a obsahy klopných obvodů a jiných diagnostických pozorovatelných míst se načtou opět do bloku pro kompresi odezvy. Po ukončení univerzálního pseudotriviálního testu se provede permutace bitů kódových slov a celý postup se opakuje z krát, přičemž z je voleno podle požadovaného stupně pokrytí poruch. Zapojení může nalézt uplatnění při testování strukturovaných logických obvodů.The wiring solves a serial-parallel problem generating and evaluating universal test applied in the environment easily testable, so-called structured ones logic circuits. Wiring function It consists in being as test samples linear code words are used o = (n, m), which are generated in parallel after-bit syllables, test samples are inserted serially in parallel structured test unit circuits until all flip-flops are full. Then the test step is executed clock pulse sequence after control management and contents of flip-flops and others diagnostic observable sites will load the response compression block again. After ending universal pseudotrivial a bit permutation is performed code words and the whole process is repeated z times, with z being chosen as desired degree of failure coverage. Engagement can be used for testing structured logic circuits.

Description

Zapojení řeší problém sérioparalelního generování a vyhodnocování univerzálního testu aplikovaného v prostředí snadno testovatelných, takzvaných strukturovaných logických obvodů. Funkce zapojení spočívá v tom, že jako testovací vzorky se používají slova lineárního kódu o = (n,m), která se generují sérioparalelně po -bitových slabikách, testovací vzorky se vkládají sérioparalelně do klopných obvodů strukturované testované jednotky, dokud se nenaplní všechny klopné obvody. Potom se provede testovací krok spuštěním sekvence hodinových impulsů po ovládacím vedení a obsahy klopných obvodů a jiných diagnostických pozorovatelných míst se načtou opět do bloku pro kompresi odezvy. Po ukončení univerzálního pseudotriviálního testu se provede permutace bitů kódových slov a celý postup se opakuje z krát, přičemž z je voleno podle požadovaného stupně pokrytí poruch. Zapojení může nalézt uplatnění při testování strukturovaných logických obvodů.The circuit solves the problem of serial-parallel generation and evaluation of a universal test applied in an environment of easy-to-test, so-called structured logic circuits. The function of the wiring is to use the linear code words o = (n, m) as test samples, which are generated in parallel-by-bit syllables, test samples are inserted in parallel to the flip-flops of the structured test unit until all flip-flops are filled. . A test step is then performed by triggering a sequence of clock pulses over the control line, and the contents of the flip-flops and other diagnostic observation sites are reloaded into the response compression block. Upon completion of the universal pseudotrivial test, code word bits are permuted and the whole procedure is repeated z times, z being selected according to the desired degree of failure coverage. The circuit can be used for testing of structured logic circuits.

Vynález se týká zapojení pro sérioparalelní generování a vyhodnocování testů, logických obvodů.The invention relates to a circuit for serial-parallel generation and evaluation of tests, logic circuits.

Dosud se pro generování pseudotriviálního testu zpravidla používá lineárního posuvného zpětnovazebního registru, který generuje kódová slova lineárního kódu C = (n,m) s minimální kódovou vzdálenosti d_m^_n· nebo sloupce matice kódových slov kódu C jsou pak testovacími vzorky -D - univerzálního pseudotriviálního testu, který protestuje triviálním testem všechny kombinační obvody s v = d_min -1 a méně vstupy.Until now, a linear shift feedback register has been used to generate a pseudotrivial test, which generates linear code code words C = (n, m) with a minimum code distance d _m ^ _n · or the columns of the code code matrix matrix are then test samples -D - universal pseudotrivial test, which protests by trivial test all combination circuits sv = d _min -1 and less inputs.

Dosud známé způsoby generováni a vyhodnocování pseudotriviálních testů ve strukturovaných obvodech se vyznačují tím, že testovací vzorky se generují sériově bit po bitu a odezvy testovaného obvodu se čtou opět sériově a vyhodnocuji se v sériově-diagnostickém procesoru či testeru, nebo ručně, sériovým příznakovým analyzátorem. Sériové generování vzorků se však hodí jen pro plnění klopných obvodů zapojených v sérii do jediné smyčky - sériová metoda LSSD a nelze ji použit například v metodě RAS - Randon Access Scan - diagnostický libovolný dostup ke klopným obvodům nebo pro plnění paralelních smyček LSSD - Level Sensitive Scan Design - diagnostický sekvenční dostup ke klopným obvodům. Jedině zapojení sériově paralelního generátoru pseudonáhodných vzorků a adres generuje testovací vzorky sérioparalelně, liší se však od tohoto zapojení tím, že generovaný test je jen pseudonáhodný a má tudíž podstatně horší pokrytí poruch než test pseudotriviální.Hitherto known methods of generating and evaluating pseudotrivial tests in structured circuits are characterized in that test samples are generated serially bit by bit and the test circuit responses are read again serially and evaluated in a serial-diagnostic processor or tester, or manually, by a serial flag analyzer. Serial sample generation, however, is only suitable for loading flip-flops connected in series into a single loop - serial LSSD method and cannot be used, for example, in the RAS - Randon Access Scan method - diagnostic arbitrary access to flip-flops or for filling parallel LSSD - Level Sensitive Scan loops Design - Diagnostic sequence access to flip-flops. Only the connection of a series-parallel generator of pseudo-random samples and addresses generates test samples serially in parallel, but differs from this connection in that the generated test is only pseudo-random and therefore has significantly worse failure coverage than the pseudotrivial test.

Výše uvedené nedostatky odstraňuje zapojení pro sérioparalelní generování a vyhodnocování testů logických obvodů podle vynálezu, jehož podstata spočívá v tom, že ovládací vedení je připojeno k ovládacím vstupům bloku pro generování kódových slov, k ovládacím vstupům bloku klopných obvodů a k ovládacím vstupům pro kompresi odezvy, přičemž blok pro generování kódových slov je připojen k diagnostickému vstupu bloku klopných obvodů, k němuž je připojen datový vstup bloku pro kompresi odezvy, jehož diagnostický vstup je připojen k testované jednotce.The above drawbacks eliminate the wiring for serial-parallel generation and evaluation of logic circuit tests according to the invention, characterized in that the control line is connected to the control inputs of the code word block, to the flip-flop block control inputs, and to the response compression control inputs. the codeword generating block is connected to the diagnostic input of the flip-flop block to which the data input of the response compression block is connected, the diagnostic input of which is connected to the unit under test.

Zapojení podle vynálezu může být doplněno blokem pro adresaci klopných obvodů a kontrolních bodů, k jehož ovládacím vstupům je připojeno ovládací vedeni a k němuž je připojen adresový vstup bloku klopných obvodů.The circuit according to the invention may be supplemented by a block for addressing the flip-flops and control points, to whose control inputs the control line is connected and to which the address input of the flip-flop block is connected.

Zapojení může být doplněno blokem pro řízení permutace bitů kódu, k jehož ovládacím vstupům je připojeno ovládací vedení a k němuž je připojen modifikační vstup bloku pro adresaci klopných obvodů a kontrolních bodů.The wiring may be supplemented by a block for controlling the permutation of the bits of the code, to whose control inputs a control line is connected and to which a modification input of the block for addressing flip-flops and checkpoints is connected.

K modifikačnimu vstupu bloku pro řízení permutace bitů kódu může být připojen výstup bloku pro kompresi odezvy.The output of the response compression block may be connected to the modification input of the code bit control block permutation control.

Blok pro řízení permutace bitů kódu může být připojen k modifikačnimu vstupu bloku pro generování kódových slov.The block for controlling the permutation of the code bits may be connected to the modification input of the code word block.

Testovaná jednotka může být připojena k prvnímu externímu datovému vedení, k nimž jsou připojeny další testované jednotky, přičemž ovládací vedení je pro všechny testované jednotky společné.The test unit may be connected to the first external data line to which other test units are connected, the control line being common to all test units.

Zapojení pro sérioparalelní generování a vyhodnocování testů podle vynálezu má tyto výhody: .The wiring for serial parallel test generation and evaluation according to the invention has the following advantages:.

Umožňuje snadné testování zákaznických a polozákaznických strukturovaných obvodů nebo desek plošných spojů a celých číslicových systémů s těmito obvody. Není zapotřebí provádět ekonomicky náročné ruční nebo strojové generování testů a simulaci poruch. Dosahuje se přitom velmi vysokého procenta pokrytí poruch, přičemž stačí podstatně menší počet testovacích kroků, než pro stejné pokrytí vyžaduje pseudonáhodný test generovaný například podle AO 257 861 . Sérioparalelnlm generováním a vyhodnocováním testu je zajištěna mnohem vyšší rychlost testování než u sériového generování a vyhodnocováni.It allows easy testing of custom and semi-customer structured circuits or printed circuit boards and whole digital systems with these circuits. There is no need for economically demanding manual or machine test generation and fault simulation. A very high percentage of failure coverage is achieved, with considerably fewer test steps than the pseudo-random test generated, for example, according to AO 257 861, for the same coverage. Serial parallel test generation and evaluation provides a much higher test speed than serial generation and evaluation.

Ná připojeném výkresu je nakresleno principální blokové schéma zapojení pro sérioparalelní generování a vyhodnocování testů logických obvodů podle vynálezu.A schematic block diagram for serial-parallel generation and evaluation of logic circuit tests according to the invention is shown in the attached drawing.

Ovládací vedení 60 je připojeno k ovládacím vstupům 11 bloku 2 pro generování kódových slov, k ovládacím vstupům 25 bloku 2 klopných obvodů, k ovládacím vstupům 32 bloku 2 pro kompresi odezvy, k ovládacím vstupům 41 bloku 4. pro adresaci klopných obvodů a kontrolních bodů a k ovládacím vstupům 52 bloku 5 pro řízení permutace bitů kódu. Blok 1 pro generování kódových slov je připojen k diagnostickému vstupu 20 bloku 2 klopných obvodů. Blok 4 pro adresaci klopných obvodů a kontrolních bodů je připojen k adresovému vstupu 21 bloku 2 klopných obvodů a k adresovému vstupu .24 testované jednotky Datový výstup 22 bloku 2 klopných obvodů jě připojen k testované jednotce 2' k níž je připojen datový vstup 23 bloku 2 klopných obvodů. Blok 2 klopných obvodů je připojen k datovému vstupu 30 bloku 2 P^ro kompresi odezvy, k jehož diagnostickému vstupu 31 je připojena testovaná jednotka 6.The control line 60 is connected to the control inputs 11 of the code word generation block 2, the control inputs 25 of the flip-flop block 2, the control inputs 32 of the feedback compression block 2, the control inputs 41 of the block 4 for addressing the flip-flops and checkpoints. control inputs 52 of block 5 to control the permutation of the code bits. The code word generation block 1 is connected to the diagnostic input 20 of the flip-flop block 2. The flip-flop and checkpoint addressing block 4 is connected to the address input 21 of the flip-flop block 2 and the address input .24 of the test unit. The data output 22 of the flip-flop block 2 is connected to the test unit 2 '. circuits. Block two flip-flops is connected to the data input unit 30 2 P ^ro compress the response to the diagnostic input 31 is connected to a test unit of the sixth

Výstup bloku 2 pro kompresi odezvy je připojen k výstupu 51 celého zapojení a k modifikačnímu vstupu 50 bloku 5 pro řízení permutace bitů kódu, k němuž je připojen modifikační vstup 10 bloku 2 P^r° generování kódových slov a modifikační vstup 40. bloku £ pro adresaci klopných obvodů a kontrolních bodů. Testovací jednotka 2 je připojena k prvnímu externímu datovému vedení 70 a k druhému externímu datovému vedení 21< k nimž jsou připojeny neznázorněné testované jednotky.The output of block 2 to compress the response is connected to the output 51 of the entire circuit and the inlet 50 multigrade block 5 for controlling the permutation bits of the code coupled to a modifier input block 10 ^EXAMPLE 2 ° generating codewords and modifying the input block 40. £ for addressing flip- circuits and checkpoints. The test unit 2 is connected to a first external data line 70 and a second external data line 21 to which test units (not shown) are connected.

Funkce zapojení podle vynálezu je následující:The function of the circuit according to the invention is as follows:

Blok 2 generování kódových slov vytváří postupně části kódového slova lineárního kódu C = (n,m). Tyto části vstupují vedením 20 testovacích vzorků do bloku 2 klopných obvodů. Adresování klopných obvodů zajišEuje blok 2 pro adresaci klopných obvodů a kontrolních bodů, který vysílá adresu do adresového vstupu 21 bloku 2 klopných obvodů a do adresového vstupu 24 testované jednotky 2· ^Po naplnění klopných obvodů se řízení ovládacího vedení 60 provede jeden krok testu.The codeword generation block 2 gradually forms the codeword portions of the linear code C = (n, m). These portions enter the flip-flop block 2 by passing 20 test samples. Addressing latches a one piece unit 2 for addressing latches and control points, which transmits the address to the address input 21 of flip-flop circuits of block 2 and into the address input 24 of the test unit 2 · ^{After filling,} the control flip-flop control line 60 performs a single test step.

Jestliže jsou k testované jednotce 6 připojeny prvním externím datovým vedením 70 a druhým externím datovým vedením 71 neznázorněné další testované jednotky, jsou testovány současně s ní. Pomocné testovací vzorky z dalších testovaných jednotek vstupují do testované jednotky druhým externím datovým vedením 72· Prvním externím datovým vedením 70 vystupují testované vzorky z testované jednotky 2 do dalších testovaných jednotek. Při testování na testeru jsou všechny vstupy kombinačních obvodů testované jednotky 6 stimulovány z klopných obvodů diagnosticky nahrávatelných pomocí bloku 2 P^ro generování kódových slov.If other test units (not shown) are connected to the test unit 6 by the first external data line 70 and the second external data line 71, they are tested simultaneously. The auxiliary test samples from the other test units enter the test unit through the second external data line 72. When tested on the tester are all inputs of combinational circuits of the test unit 6 from stimulated flops diagnostically recordable using a block 2 ^F or generating codewords.

//

Po provedení kroku testu je odezva testované jednotky 6 sejmuta sérioparalelně z bloku 2 klopných obvodů a odeslána do datového vstupu 30 bloku 2 P^ro kompresi odezvy. Odezva testované jednotky 2 může být sejmuta i z případných dalších kontrolních bodů testované jednotky 2 a odeslána do diagnostického vstupu 31 bloku 2 P^r° kompresi odezvy.After step response test, the test unit 6 removed from the series-parallel using two flip-flops, and sent to the data input 30 of the block 2 P ^ro compression response. Response test unit 2 may be removed from any additional control points of the test unit 2 and sent to the diagnostic input 31 of the block 2 DEG ^EXAMPLE compression response.

Blok 2 P^r0 kompresi odezvy nese hlavní diagnostickou informaci. V průběhu celého testu se v němž po každém kroku shromažduje komprimovaná odezva ve formě několikabitového příznaku. Komprese odezvy se provádí například pomocí příznakového analyzátoru s paralelními vstupy nebo pomocí asynchronního nebo synchronního čítače či jiného sekvenčního automatu. Jako příznak slouží vnitřní stav automatu reprezentovaný obsahem jeho pamětových členů. Odezvy testované jednotky 6 se dostávají do diagnostického vstupu 3i bloku 3 pro kompresi odezvy a přes blok 2 klopných obvodů do datového vstupu 30 bloku 2 P^r° kompresi odezvy v souladu 8 adresou čtených klopných obvodů a kontrolních bodů, nastavenou blokem £ pro adresaci klopných obvodů a kontrolních bodů na adresovém vstupu 21 bloku 2 klopných obvodů a na adresovém vstupu 24 testované jednotky. Synchronizace je zajištěna ovládacím vedením 60.Block 2 P ^r0 response compression carries the main diagnostic information. Throughout the test, a compressed response is collected in the form of a multi-bit flag after each step. Response compression is performed, for example, using a parallel-input flag analyzer or an asynchronous or synchronous counter or other sequential automata. The internal state of the automat represented by the contents of its memory members serves as a flag. The responses of the test unit 6 reach the diagnostic input 31 of the response compression block 3 and via the flip-flop block 2 to the data input 30 of the block 2 P ^r ° response compression according to the address of the read flip-flops and checkpoints set by the flip-flop address block. and checkpoints at the address input 21 of the flip-flop block 2 and at the address input 24 of the test unit. Synchronization is provided by control line 60.

Po každém testovacím kroku se prostřednictvím bloku 5 pro řízení permutace bitů kódu vyšle do modifikačního vstupu 10 bloku 2 P^ro generování kódových slov a do modifikačního vstupu 40 bloku i pro adresaci klopných obvodů a kontrolních bodů binární kombinace. Tato binární kombinace způsob! v bloku 1_ pro generováni kódových slov to, že v příStim kroku testu budou bity kódového slova permutovány. V obvodu £ pro adresaci klopných obvodů způsobí vyslaná binární kombinace změnu v pořadí generovaných adres a tlm dojde k permutaci m-bitových slabik v kódovém slově.After every test step by means of a block 5 for controlling the permutation code bits is sent to the input of the modifying block 10 2 ^F or generating codewords and the input to the modification block 40 for addressing latches checkpoints binary combination. This binary combination way! in the code word generation block 7, that in the next step of the test the code word bits will be permuted. In the flip-flop addressing circuit 6, the transmitted binary combination causes a change in the order of the generated addresses and tlm permutes the m-bit syllables in the codeword.

Permutaci bitů v obvodu X pro generováni kódových slov lze realizovat například přepnutím zabudované permutační sítě. Změnu v pořadí adres na adresovém vstupu 21 bloku 2 klopných obvodů lze dosáhnout například přičtením modulu 2 obsahu modifikačnlho vstupu 40 bloku ^pro adresaci klopných obvodů a kontrolních bodů k vektoru vnitřního stavu bloku £ pro adresaci klopných obvodů a kontrolních bodů. Binární konstanta pro bitovou a slabikovou modifikaci se generuje v bloku ÍS pro řízení premutace bitů kódu jako vnitřní stav nebo výstup sekvenčního automatu; posloupnost vnitřních stavů sekvenčního automatu může být měněna kombinaci na modifikačnlm vstupu 50 bloku .5 pro řízení permutace bitů kódu.The permutation of the bits in the code word generation circuit X can be realized, for example, by switching the embedded permutation network. Changing the address order at the address input 21 of the flip-flop block 2 can be achieved, for example, by adding the content modification module 40 of the flip-flop block and checkpoints address to the internal state vector of the flip-flop block and checkpoints. The binary constant for the bit and syllable modifications is generated in the block 15 to control the code bit's mutation as an internal state or output of a sequential automaton; the sequence of internal states of the sequential automaton can be changed in combination at the modification input 50 of the block 5 to control the permutation of the code bits.

Kombinaci na modifikačnlm vstupu 50 bloku 5 pro řízeni permutace bitů kódu lze použit pro bitovou a slabikovou permutaci přlmO. V tom případě je blok 5 pro řízeni permutace bitů kódu vynechán a kombinace vstupuje přímo do modifikačnlho vstupu 10 bloku 1^ pro generování kódových slov a do modifikačnlho vstupu 40 bloku £ pro adresaci klopných obvodů a kontrolních bodů. Při testování strukturovaných obvodů typu LSSD, u nichž nelze měnit pořadí klopných ’ obvodů v bloku 2 klopných obvodů, je vynechán také blok 4^ pro adresaci klopných obvodů a kontrolních bodů. Při testováni strukturovaných obvodů typu RAS lze samostatně použit bitové i slabikové permutace.The combination at the modifying input 50 of the block 5 for controlling the permutation of the code bits can be used for the bit and syllable permutation of the prlmO. In this case, the code bit control permutation block 5 is omitted and the combination enters directly into the modifying input 10 of the codeword generating block 10 and to the modifying input 40 of the block 6 addressing the flip-flops and checkpoints. When testing LSSD structured circuits for which the flip-flops' order in flip-flop block 2 cannot be changed, block 4 for flip-flop and checkpoint addressing is also omitted. Both bit and syllable permutations can be used separately for testing of structured RAS circuits.

Claims

PftEDMfiT OF THE INVENTION

1. Wiring for serial parallel generation and evaluation of logic circuit tests characterized in that the control line (60) is connected to the control inputs (11) of the code word block (1), to the control inputs (25) of the flip-flop block (2) and to the control inputs (32) of the block (3) a response block, wherein the code word generation block (1) is connected to a diagnostic input (20) of the flip-flop block (2) to which the data input (30) of the response compression block (3) is connected, whose diagnostic input (31) is connected to the test unit (6,.

Wiring according to claim 1, characterized in that it comprises a block (4) for addressing flip-flops and control points, to whose control inputs (41) the control line (60) is connected and to which the address input (21) of the block (2) is connected. ) flip-flops.

3. The circuit according to claim 2, comprising a block (5) for controlling the permutation of the bits of the code, to whose control inputs (52) the control line (60) is connected and to which the modification input (40) of the block (4) is connected. addressing flip-flops and checkpoints.

4. The connection according to item 3, characterized by: The method of claim 1, wherein the output of the response compression block (3) is coupled to the modification input (50, the block (5) for controlling the permutation of the code bits.

The circuit according to claim 4, characterized in that the block (5) for controlling the permutation of the code bits is connected to the modification input (10) of the code word block (1).

6. Connection according to points 1 to 5, indicating: characterized in that the test unit (6) is connected to a first external data line (70) and to a second external data line (71) to which other units (not shown) are connected, the control line (60) being common to all test units.

1 drawing