CS259454B1 - Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů - Google Patents
Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů Download PDFInfo
- Publication number
- CS259454B1 CS259454B1 CS862645A CS264586A CS259454B1 CS 259454 B1 CS259454 B1 CS 259454B1 CS 862645 A CS862645 A CS 862645A CS 264586 A CS264586 A CS 264586A CS 259454 B1 CS259454 B1 CS 259454B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- block
- flip
- test
- input
- flops
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Zapojení řeší problém sérioparalelního
generování a vyhodnocování univerzálního
testu aplikovaného v prostředí
snadno testovatelných, takzvaných strukturovaných
logických obvodů. Funkce zapojení
spočívá v tom, že jako testovací vzorky
se používají slova lineárního kódu
o = (n,m), která se generují sérioparalelně
po -bitových slabikách, testovací vzorky
se vkládají sérioparalelně do klopných
obvodů strukturované testované jednotky,
dokud se nenaplní všechny klopné obvody.
Potom se provede testovací krok spuštěním
sekvence hodinových impulsů po ovládacím
vedení a obsahy klopných obvodů a jiných
diagnostických pozorovatelných míst se
načtou opět do bloku pro kompresi odezvy.
Po ukončení univerzálního pseudotriviálního
testu se provede permutace bitů
kódových slov a celý postup se opakuje
z krát, přičemž z je voleno podle požadovaného
stupně pokrytí poruch. Zapojení
může nalézt uplatnění při testování
strukturovaných logických obvodů.
Description
Zapojení řeší problém sérioparalelního generování a vyhodnocování univerzálního testu aplikovaného v prostředí snadno testovatelných, takzvaných strukturovaných logických obvodů. Funkce zapojení spočívá v tom, že jako testovací vzorky se používají slova lineárního kódu o = (n,m), která se generují sérioparalelně po -bitových slabikách, testovací vzorky se vkládají sérioparalelně do klopných obvodů strukturované testované jednotky, dokud se nenaplní všechny klopné obvody. Potom se provede testovací krok spuštěním sekvence hodinových impulsů po ovládacím vedení a obsahy klopných obvodů a jiných diagnostických pozorovatelných míst se načtou opět do bloku pro kompresi odezvy. Po ukončení univerzálního pseudotriviálního testu se provede permutace bitů kódových slov a celý postup se opakuje z krát, přičemž z je voleno podle požadovaného stupně pokrytí poruch. Zapojení může nalézt uplatnění při testování strukturovaných logických obvodů.
Vynález se týká zapojení pro sérioparalelní generování a vyhodnocování testů, logických obvodů.
Dosud se pro generování pseudotriviálního testu zpravidla používá lineárního posuvného zpětnovazebního registru, který generuje kódová slova lineárního kódu C = (n,m) s minimální kódovou vzdálenosti dm^n· nebo sloupce matice kódových slov kódu C jsou pak testovacími vzorky -D - univerzálního pseudotriviálního testu, který protestuje triviálním testem všechny kombinační obvody s v = dmin -1 a méně vstupy.
Dosud známé způsoby generováni a vyhodnocování pseudotriviálních testů ve strukturovaných obvodech se vyznačují tím, že testovací vzorky se generují sériově bit po bitu a odezvy testovaného obvodu se čtou opět sériově a vyhodnocuji se v sériově-diagnostickém procesoru či testeru, nebo ručně, sériovým příznakovým analyzátorem. Sériové generování vzorků se však hodí jen pro plnění klopných obvodů zapojených v sérii do jediné smyčky - sériová metoda LSSD a nelze ji použit například v metodě RAS - Randon Access Scan - diagnostický libovolný dostup ke klopným obvodům nebo pro plnění paralelních smyček LSSD - Level Sensitive Scan Design - diagnostický sekvenční dostup ke klopným obvodům. Jedině zapojení sériově paralelního generátoru pseudonáhodných vzorků a adres generuje testovací vzorky sérioparalelně, liší se však od tohoto zapojení tím, že generovaný test je jen pseudonáhodný a má tudíž podstatně horší pokrytí poruch než test pseudotriviální.
Výše uvedené nedostatky odstraňuje zapojení pro sérioparalelní generování a vyhodnocování testů logických obvodů podle vynálezu, jehož podstata spočívá v tom, že ovládací vedení je připojeno k ovládacím vstupům bloku pro generování kódových slov, k ovládacím vstupům bloku klopných obvodů a k ovládacím vstupům pro kompresi odezvy, přičemž blok pro generování kódových slov je připojen k diagnostickému vstupu bloku klopných obvodů, k němuž je připojen datový vstup bloku pro kompresi odezvy, jehož diagnostický vstup je připojen k testované jednotce.
Zapojení podle vynálezu může být doplněno blokem pro adresaci klopných obvodů a kontrolních bodů, k jehož ovládacím vstupům je připojeno ovládací vedeni a k němuž je připojen adresový vstup bloku klopných obvodů.
Zapojení může být doplněno blokem pro řízení permutace bitů kódu, k jehož ovládacím vstupům je připojeno ovládací vedení a k němuž je připojen modifikační vstup bloku pro adresaci klopných obvodů a kontrolních bodů.
K modifikačnimu vstupu bloku pro řízení permutace bitů kódu může být připojen výstup bloku pro kompresi odezvy.
Blok pro řízení permutace bitů kódu může být připojen k modifikačnimu vstupu bloku pro generování kódových slov.
Testovaná jednotka může být připojena k prvnímu externímu datovému vedení, k nimž jsou připojeny další testované jednotky, přičemž ovládací vedení je pro všechny testované jednotky společné.
Zapojení pro sérioparalelní generování a vyhodnocování testů podle vynálezu má tyto výhody: .
Umožňuje snadné testování zákaznických a polozákaznických strukturovaných obvodů nebo desek plošných spojů a celých číslicových systémů s těmito obvody. Není zapotřebí provádět ekonomicky náročné ruční nebo strojové generování testů a simulaci poruch. Dosahuje se přitom velmi vysokého procenta pokrytí poruch, přičemž stačí podstatně menší počet testovacích kroků, než pro stejné pokrytí vyžaduje pseudonáhodný test generovaný například podle AO 257 861 . Sérioparalelnlm generováním a vyhodnocováním testu je zajištěna mnohem vyšší rychlost testování než u sériového generování a vyhodnocováni.
Ná připojeném výkresu je nakresleno principální blokové schéma zapojení pro sérioparalelní generování a vyhodnocování testů logických obvodů podle vynálezu.
Ovládací vedení 60 je připojeno k ovládacím vstupům 11 bloku 2 pro generování kódových slov, k ovládacím vstupům 25 bloku 2 klopných obvodů, k ovládacím vstupům 32 bloku 2 pro kompresi odezvy, k ovládacím vstupům 41 bloku 4. pro adresaci klopných obvodů a kontrolních bodů a k ovládacím vstupům 52 bloku 5 pro řízení permutace bitů kódu. Blok 1 pro generování kódových slov je připojen k diagnostickému vstupu 20 bloku 2 klopných obvodů. Blok 4 pro adresaci klopných obvodů a kontrolních bodů je připojen k adresovému vstupu 21 bloku 2 klopných obvodů a k adresovému vstupu .24 testované jednotky Datový výstup 22 bloku 2 klopných obvodů jě připojen k testované jednotce 2' k níž je připojen datový vstup 23 bloku 2 klopných obvodů. Blok 2 klopných obvodů je připojen k datovému vstupu 30 bloku 2 Pro kompresi odezvy, k jehož diagnostickému vstupu 31 je připojena testovaná jednotka 6.
Výstup bloku 2 pro kompresi odezvy je připojen k výstupu 51 celého zapojení a k modifikačnímu vstupu 50 bloku 5 pro řízení permutace bitů kódu, k němuž je připojen modifikační vstup 10 bloku 2 Pr° generování kódových slov a modifikační vstup 40. bloku £ pro adresaci klopných obvodů a kontrolních bodů. Testovací jednotka 2 je připojena k prvnímu externímu datovému vedení 70 a k druhému externímu datovému vedení 21< k nimž jsou připojeny neznázorněné testované jednotky.
Funkce zapojení podle vynálezu je následující:
Blok 2 generování kódových slov vytváří postupně části kódového slova lineárního kódu C = (n,m). Tyto části vstupují vedením 20 testovacích vzorků do bloku 2 klopných obvodů. Adresování klopných obvodů zajišEuje blok 2 pro adresaci klopných obvodů a kontrolních bodů, který vysílá adresu do adresového vstupu 21 bloku 2 klopných obvodů a do adresového vstupu 24 testované jednotky 2· Po naplnění klopných obvodů se řízení ovládacího vedení 60 provede jeden krok testu.
Jestliže jsou k testované jednotce 6 připojeny prvním externím datovým vedením 70 a druhým externím datovým vedením 71 neznázorněné další testované jednotky, jsou testovány současně s ní. Pomocné testovací vzorky z dalších testovaných jednotek vstupují do testované jednotky druhým externím datovým vedením 72· Prvním externím datovým vedením 70 vystupují testované vzorky z testované jednotky 2 do dalších testovaných jednotek. Při testování na testeru jsou všechny vstupy kombinačních obvodů testované jednotky 6 stimulovány z klopných obvodů diagnosticky nahrávatelných pomocí bloku 2 Pro generování kódových slov.
/
Po provedení kroku testu je odezva testované jednotky 6 sejmuta sérioparalelně z bloku 2 klopných obvodů a odeslána do datového vstupu 30 bloku 2 Pro kompresi odezvy. Odezva testované jednotky 2 může být sejmuta i z případných dalších kontrolních bodů testované jednotky 2 a odeslána do diagnostického vstupu 31 bloku 2 Pr° kompresi odezvy.
Blok 2 Pr0 kompresi odezvy nese hlavní diagnostickou informaci. V průběhu celého testu se v němž po každém kroku shromažduje komprimovaná odezva ve formě několikabitového příznaku. Komprese odezvy se provádí například pomocí příznakového analyzátoru s paralelními vstupy nebo pomocí asynchronního nebo synchronního čítače či jiného sekvenčního automatu. Jako příznak slouží vnitřní stav automatu reprezentovaný obsahem jeho pamětových členů. Odezvy testované jednotky 6 se dostávají do diagnostického vstupu 3i bloku 3 pro kompresi odezvy a přes blok 2 klopných obvodů do datového vstupu 30 bloku 2 Pr° kompresi odezvy v souladu 8 adresou čtených klopných obvodů a kontrolních bodů, nastavenou blokem £ pro adresaci klopných obvodů a kontrolních bodů na adresovém vstupu 21 bloku 2 klopných obvodů a na adresovém vstupu 24 testované jednotky. Synchronizace je zajištěna ovládacím vedením 60.
Po každém testovacím kroku se prostřednictvím bloku 5 pro řízení permutace bitů kódu vyšle do modifikačního vstupu 10 bloku 2 Pro generování kódových slov a do modifikačního vstupu 40 bloku i pro adresaci klopných obvodů a kontrolních bodů binární kombinace. Tato binární kombinace způsob! v bloku 1_ pro generováni kódových slov to, že v příStim kroku testu budou bity kódového slova permutovány. V obvodu £ pro adresaci klopných obvodů způsobí vyslaná binární kombinace změnu v pořadí generovaných adres a tlm dojde k permutaci m-bitových slabik v kódovém slově.
Permutaci bitů v obvodu X pro generováni kódových slov lze realizovat například přepnutím zabudované permutační sítě. Změnu v pořadí adres na adresovém vstupu 21 bloku 2 klopných obvodů lze dosáhnout například přičtením modulu 2 obsahu modifikačnlho vstupu 40 bloku ^pro adresaci klopných obvodů a kontrolních bodů k vektoru vnitřního stavu bloku £ pro adresaci klopných obvodů a kontrolních bodů. Binární konstanta pro bitovou a slabikovou modifikaci se generuje v bloku ÍS pro řízení premutace bitů kódu jako vnitřní stav nebo výstup sekvenčního automatu; posloupnost vnitřních stavů sekvenčního automatu může být měněna kombinaci na modifikačnlm vstupu 50 bloku .5 pro řízení permutace bitů kódu.
Kombinaci na modifikačnlm vstupu 50 bloku 5 pro řízeni permutace bitů kódu lze použit pro bitovou a slabikovou permutaci přlmO. V tom případě je blok 5 pro řízeni permutace bitů kódu vynechán a kombinace vstupuje přímo do modifikačnlho vstupu 10 bloku 1^ pro generování kódových slov a do modifikačnlho vstupu 40 bloku £ pro adresaci klopných obvodů a kontrolních bodů. Při testování strukturovaných obvodů typu LSSD, u nichž nelze měnit pořadí klopných ’ obvodů v bloku 2 klopných obvodů, je vynechán také blok 4^ pro adresaci klopných obvodů a kontrolních bodů. Při testováni strukturovaných obvodů typu RAS lze samostatně použit bitové i slabikové permutace.
Claims (6)
- PftEDMfiT VYNALEZU1. Zapojeni pro sérioparalelnl generováni a vyhodnocováni testů logických obvodů vyznačujíc! se tlm, že ovládací vedeni (60) je připojeno k ovládacím vstupům (11) bloku (1) pro generováni kódových slov, k ovládáclm vstupům (25) bloku (2) klopných obvodů a k ovládacím vstupům (32) bloku (3) pro kompresi odezvy, přičemž blok (1) pro generováni kódových slov je připojen k diagnostickému vstupu (20) bloku (2) klopných obvodů, k němuž je připojen datový vstup (30, bloku (3) pro kompresi odezvy, jehož diagnostický vstup (31) je připojen k testované jednotce (6, .
- 2. Zapojeni podle bodu 1 vyznačující se tlm, že obsahuje blok (4) pro adresaci klopných obvodů a kontrolních bodů, k jehož ovládacím vstupům (41, je připojeno ovládací vedeni (60, a k němuž je připojen adresový vstup (21) bloku (2) klopných obvodů.
- 3. Zapojeni podle bodu 2 vyznačující se tlm, že obsahuje blok (5) pro řízeni permutace bitů kódu, k jehož ovládacím vstupům (52) je připojeno ovládací vedeni (60) a k němuž je připojen modifikační vstup (40) bloku (4) pro adresaci klopných obvodů a kontrolních bodů.
- 4. Zapojeni podle bodu 3 vyznačujíc! se tlm, že k modifikačnlmu vstupu (50, bloku (5, pro řízeni permutace bitů kódu je připojen výstup bloku (3) pro kompresi odezvy.
- 5. Zapojeni podle bodu 4 vyznačující se tlm, že blok (5) pro řízeni permutace bitů kódu je připojen k modifikačnlmu vstupu (10) bloku (1) pro generováni kódových slov.
- 6. Zapojeni podle bodů 1 až 5 vyznačujíc! se tlm, že testovaná jednotka (6) je připojena k prvnímu externímu datovému vedeni (70) a k druhému externímu datovému vedeni (71), k nimž jsou připojeny neznázorněné dalžl testované jednotky, přičemž ovládací vedeni (60) je společné pro věechny testované jednotky.1 výkres
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS862645A CS259454B1 (cs) | 1986-04-10 | 1986-04-10 | Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS862645A CS259454B1 (cs) | 1986-04-10 | 1986-04-10 | Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů |
Publications (2)
Publication Number | Publication Date |
---|---|
CS264586A1 CS264586A1 (en) | 1988-02-15 |
CS259454B1 true CS259454B1 (cs) | 1988-10-14 |
Family
ID=5364171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CS862645A CS259454B1 (cs) | 1986-04-10 | 1986-04-10 | Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů |
Country Status (1)
Country | Link |
---|---|
CS (1) | CS259454B1 (cs) |
-
1986
- 1986-04-10 CS CS862645A patent/CS259454B1/cs unknown
Also Published As
Publication number | Publication date |
---|---|
CS264586A1 (en) | 1988-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100309537B1 (ko) | 논리회로테스트용셀프테스트회로를포함한집적회로및그테스트방법 | |
JP4047584B2 (ja) | テスト応答を選択的に圧縮する方法及び装置 | |
US4974184A (en) | Maximum length pseudo-random test pattern generator via feedback network modification | |
US5694402A (en) | System and method for structurally testing integrated circuit devices | |
JP2746804B2 (ja) | 集積回路試験方法および集積回路試験装置 | |
US6003150A (en) | Method for testing field programmable gate arrays | |
US6510534B1 (en) | Method and apparatus for testing high performance circuits | |
US4833676A (en) | Interleaved method and circuitry for testing for stuck open faults | |
US3961250A (en) | Logic network test system with simulator oriented fault test generator | |
US7430698B2 (en) | Method and system for an on-chip AC self-test controller | |
EP0419734B1 (en) | Method for testing a hierarchically organised integrated circuit device, and integrated circuit device suitable for being so tested | |
US5938779A (en) | Asic control and data retrieval method and apparatus having an internal collateral test interface function | |
US4682330A (en) | Hierarchical test system architecture | |
JPH0756760B2 (ja) | メモリ自己検査システム及び方法 | |
US20070214398A1 (en) | Electronic device testing system | |
US4847839A (en) | Digital registers with serial accessed mode control bit | |
EP0737337A4 (en) | DEVICE AND METHOD FOR TESTING INTEGRATED CIRCUITS | |
US4912395A (en) | Testable LSI device incorporating latch/shift registers and method of testing the same | |
US7096397B2 (en) | Dft technique for avoiding contention/conflict in logic built-in self-test | |
US6920597B2 (en) | Uniform testing of tristate nets in logic BIST | |
CS259454B1 (cs) | Zapojení pro sórioparalelnf generování a vyhodnocovánítestů logických obvodů | |
JPH0587890A (ja) | 半導体集積回路 | |
GB2386693A (en) | Scan data multiplication | |
KR100319711B1 (ko) | 디버깅기능을갖는내장자기테스트회로 | |
Cota et al. | Implementing a self-testing 8051 microprocessor |