CS256532B1

CS256532B1 - Wiring for signal frequency and phase alignment

Info

Publication number: CS256532B1
Application number: CS867802A
Authority: CS
Inventors: Jiri Lhotak; Jaroslav Stanek
Original assignee: Jiri Lhotak; Jaroslav Stanek
Priority date: 1986-10-29
Filing date: 1986-10-29
Publication date: 1988-04-15
Also published as: CS780286A1

Abstract

Zapojení pro frekvenční a fázové vyrovnání vstupního signálu a taktovacím signálem je určeno prq zařízení přenosového eystému s půlené kodovou modulaoí - PCM. Do pamétí (Pl, P2), z niohž každá má kapacitu jednoho^rémoe, jsou střídavé zapisovány rámce přicházejícího signálu. Výběr pamětí (PÍ, P2) při čteni provádí přepínač (PC) čtení, řízený přee přepojovač (P) logickým obvodem (LOG) na základě fázového rozdílu mezi vzdálenou časovou základnou (VCZ) a místní časovou základnou (MCZ). Jestliže fázový rozdíl mezi obě ma časovými základnami (VCZ, MCZ) dosáhné nastavená hodnoty, změní logický obvod (LOG) rytmus činnosti přepínače (PC) čtení, takže dojde k řízenémq skluzu. Zapojení Je využitelné v různých %ařízeníoh přenosového systému s pulsně kodovou modulací prvního řádu, jako např. v sdružovaoím a rozbočovaoím zařízení, v periferních modulech digitální telefonní ústředny čtvrté genbraoeThe circuit for frequency and phase alignment of the input signal and the clock signal is intended for a transmission system device with half-code modulation - PCM. Frames of the incoming signal are alternately written into the memories (P1, P2), each of which has a capacity of one frame. The selection of the memories (P1, P2) during reading is performed by the read switch (PC), controlled by the switch (P) by the logic circuit (LOG) based on the phase difference between the remote time base (VCZ) and the local time base (MCZ). If the phase difference between both time bases (VCZ, MCZ) reaches the set value, the logic circuit (LOG) changes the rhythm of the read switch (PC), so that a controlled slip occurs. Connection It can be used in various transmission system devices with first-order pulse code modulation, such as in combining and branching devices, in peripheral modules of a fourth-generation digital telephone exchange.

Description

Vynález se týká zapojení pro frekvenční a fázové vyrovnání vstupního signálu s taktovacím signálem zařízení přenosového systému s pulsně kódovou modulací - PCM.The invention relates to a circuit for frequency and phase alignment of an input signal with a clock signal of a pulse code modulation (PCM) transmission system device.

Zařízení systémů s PCM s časovým dělením kanálů zpracovávají vstupní signály, jejichž frekvence a fáze sa může lišit od frekvence a fáze taktovacího signálu v tomto zařízení· Aby bylo možno taková vstupní signály zpracovat, je nutné v přijímací části zařízení vyrovnat rozdíly frekvence a fáze.PCM systems with time division of channels process input signals whose frequency and phase may differ from the clock frequency and phase in this device. In order to process such input signals, it is necessary to equalize the frequency and phase differences in the receiving part of the device.

Ve známých zapojeních se k tomuto účelu používají vyrovnávací paměti, sestávající z paměti RAM o kapacitě odpovídající jednomu rámci signálu a dvou přepínatelných registrů, sloužících k vytvoření potřebné časové rezervy mezi okamžikem zápisu a čtení téhož kanálu. Přiblíží-li se fáze vstupního a výstupního signálu k určité nastavené hodnotě, dojde k opakovanému čtení nebo vynechání jednoho rámce, tú· k řízenému skluzu. Nevýhodou těchto zapojení je, že při provozu, kdy se frekvence vstupního signálu jen velmi málo liší od frekvence taktovacího signálu zařízení, při tzv. plesiochronním provozu, může během zázněji dojít vlivem fázové modulace, způsobené pomalými změnami fáze v průběhu dne- wanderem, k časové nejistotě. Vyrovnávací paměť na ni reaguje náhodnými skluzy, tedy vlastně poruchami přenosu. Obdobně může reagovat i při synchronním „ provozu.In the prior art buffers are used for this purpose, consisting of RAM of a capacity corresponding to one frame of the signal and two switchable registers, to create the necessary time reserve between the moment of writing and reading of the same channel. When the input and output signal phases approach a certain set value, one frame is repeatedly read or omitted, a controlled slip. The disadvantage of these connections is that during operation where the frequency of the input signal differs very little from the clock frequency of the device, in so-called plesio-synchronous operation, the phase modulation caused by slow phase changes during the day may uncertainty. The buffer responds to it by accidental slips, that is to say transmission failures. It can respond similarly in synchronous operation.

Účelem vynálezu je odstranit uvedené nevýhody. Podle podstaty vynálezu se toho dosahuje tím, že vstup generátoru adresy . zápisu je připojen na výstup vzdálené časové základny. Jeho prvníThe purpose of the invention is to overcome these disadvantages. According to the essence of the invention, this is achieved by providing an address generator input. the write is connected to the output of the remote time base. His first

- 2 výstup je připojen na adresové vstupy zápisu první a druhé paměti a jeho druhý výstup je připojen na signálový vstup přepínače zápisu, První výstup přepínače zápisu je připojen no vstup výběru zápisu první paměti, druhý výstup je připojen na vstup výběru zápisu druhé paměti a řídicí vstup je připojen na první výstup přepojovače.- 2 output is connected to address inputs of write of first and second memory and its second output is connected to signal input of write switch, First output of write switch is connected no input of write selection of first memory, second output is connected to input of write selection of second memory and control the input is connected to the first output of the switch.

První vstup přepojovače je připojen na druhý výstup vzdálené časové základny, druhý vstup je připojen na druhý výstup místní časové základny a třetí vstup je připojen na výstup logického obvodu, jehož první vstup je připojen na vfcdólenou časovou základnu a drhhý vstup na místní časovou základnu. Na první výstup místní časové základny je připojen vstup generátoru adresy čtení, jehož první výstup je připojen na adresové vstupy čtení první a druhé paměti a jeho druhý výstup je připojen na signálový vstup přepínače čtení. První výstup přepínače čtení je připojen na vstup výběru čtení první paměti, druhý výstup je připojen na vstup výběru čtení druhé paměti a řídicí vstup je připojen na druhý výstup přepojovače.The first input of the switch is connected to the second output of the remote time base, the second input is connected to the second output of the local time base, and the third input is connected to the output of a logic circuit whose first input is connected to the remote time base and sluggish input to the local time base. The first output of the read time generator is connected to the first output of the local time base, the first output of which is connected to the address inputs of the read of the first and second memories and its second output is connected to the signal input of the read switch. The first output of the read switch is connected to the read memory selection input of the first memory, the second output is connected to the read memory selection input of the second memory, and the control input is connected to the second output of the switch.

Zapojení podle vynálezu zlepšuje přenosové vlastnosti systému, neboť počet nezbytných skluzů je omezen tím, že paměti pracují s fázovou rezervou rovnou celému rámci.The circuitry according to the invention improves the transmission characteristics of the system, since the number of necessary chutes is limited by the memories working with a phase reserve equal to the whole frame.

Příklad vynálezu je dále popsán pomocí výkresu. Na výstup . vzdálené časové základny VCZ je připojen vstup generátoru GAZ adresy zápisu, jehož první výstup je připojen na adresové vstupy AZ1 a AZ2 zápisu první a druhé paměti PÍ a P2 a jehož druhý výstup je připojen na signální vstup přepínače PZ zápisu. První výstup přepínače PZ zápisu je připojen na první vstup VZ1 výběru zápisu první paměti Pl, druhý výstup je připojen na vstup VZ2 výběru zápisu druhé paměti P2 a řídicí vstup je připojen na první výstup £ přepojovače P. První vstup 1 přepojovače P je připojen na druhý výstup vzdálené časové základny VC%, druhý vstup 2 je připojen no druhý výstup místní časové základny MCZ a třetí vstup £ je připojen na výstup logického obvodu LOG. První ťtetup logického obvodu LOG je připojen na vzdálenou časovou základnu VCZ a druhý vstup na místní časovou základnu MCZ. Na první výstup místní časové základny MCZ je připojen vstup generátoru GáS adresy čtení, jeho;Z první výstup je připojen na adresové vstupy Αδί a AČ2 čtení ρίΛτηί a druhé paL toěti Pl a P2 a jeho druhý Výstup je připojen na signálový vstup přepínače PČ čtení. První výstup přepínače PČ čtení je připojen na první vstup vCl výběru čtení první paměti Pl, druhý výstup je připojen, na první vstup VČ2 výběru čtení druhé paměti P2 a řídicí vstup je připojen na druhý výstup 2 přepojovače P.An example of the invention is further described by means of a drawing. Output. remote input base VCZ is connected to the input of the write address generator GAZ, the first output of which is connected to the address inputs AZ1 and AZ2 of the write of the first and second memories P1 and P2 and whose second output is connected to the signal input of the write switch PZ. The first output of the write switch PZ is connected to the first input VZ1 of the first memory write selection selection P1, the second output is connected to the input write input VZ2 of the second memory P2 and the control input is connected to the first output P of the switch. the remote time base output VC%, the second input 2 is connected to the second output of the local time base MCZ and the third input 6 is connected to the output of the logic circuit LOG. The first logic circuit of the LOG logic circuit is connected to the remote VCZ time base and the second input to the local MCZ time base. On the first output of the local time base MCZ, the input of the read address generator GAS is connected, its first output is connected to the address inputs Αδί and AC2 of the reading ρίΛτηί and the second paL of P1 and P2 and its second output is connected to the signal input of the read switch PC. The first output of the read switch P is connected to the first input vCl of the read memory of the first memory P1, the second output is connected to the first input V2 of the read memory of the second memory P2 and the control input is connected to the second output 2 of the switch P.

Adresové vstupy AZ1 a AZ2 zápisu jsou zapojeny na první výstup generátoru GAZ adresy zápisu, který je cyklicky spouštěn ze vzdálené časové základny VGZ. Adresové vstupy ACl a aC2 čtení jsou zapojeny na první výstup generátoru GAC adresy čtení, který je cyklicky spouštěn z místní časové základny MCZ· V prvním případě je přepínač PZ zápisu řízen přes přepojovač P přímo ze vzdálené časové základny VGZ. Do pamětí Pl a P2, z nichž každá má kapacitu odpovídající jednomu rámci, jsou střídavě zapisovány rámce signálu· Výběr pamětí Pl a P2 při čtení provádí přepínač PC čtení řízený přes přepojovač P logickým obvodom LOG na základě fázového rozdílu mezi vzdálenou časovou základnou VGZ a místní časovou základnou MCZ. tj* na základě fázového rozdílu mezi přicházejícím signálem a taktovacím signálem zařízení· Po většinu času dochází ke střídavému čtení pamětí Pl a P2 obdobně jako u zápisu· Jestliže fázový rozdíl mezi oběma časovými základnami VCZ a MCZ dosáhne určité nastavené hodnoty, změní logický obvod LOG rytmus činnosti přepínače P§ čtení, takže dojde k opakovanému čtení jedné z pamětí Pl nebo P2_f a tím k zdvojení nebo vynechání jednoho rámce, tedy k řízenému skluzu.The write address inputs AZ1 and AZ2 are connected to the first output of the write address generator GAZ, which is cyclically triggered from the remote VGZ time base. Read address inputs AC1 and aC2 are connected to the first output of the read address generator GAC that is cyclically triggered from the local time base MCZ. In the first case, the write switch PZ is controlled via switch P directly from the remote time base VGZ. Signal frames are alternately written to P1 and P2 memories, each having a capacity corresponding to one frame. Selection of P1 and P2 memories during reading is performed by a PC read switch controlled by the P switch through the LOG logic circuit based on the phase difference between the VGZ remote time base and MCZ time base. ie * based on the phase difference between the incoming signal and the device clock signal · Most of the time the P1 and P2 memories are read alternately as with the write · If the phase difference between the two VCZ and MCZ timepieces reaches a certain set value, the LOG circuit changes operation switches P§ reading, so there is repeatedly reading one of the memories Pl or P2, _f and thus duplication or deletion of one frame, i.e. a controlled slip.

V druhém případě je logickým obvodem LOG řízen přepínač PZ zápisu a přepínač PC čtení je přes přepojovač P řízen přímo z místní časové základny MCZ· Jestliže fázový rozdíl obou časových základen VGZ a MCZ dosáhne určité nastavené hodnoty, dojde rovněž k řízenému skluzu, avšak opakovaným zápisem do jedné z pamětí Pl a P2. Oba případy řízeného skluzu jsou rovnocenné·In the second case, the PZ write switch is controlled by the LOG logic and the PC read switch is controlled directly from the local MCZ via the P switch. · If the phase difference of the two VGZ and MCZ timepieces reaches a certain set value, controlled slip also occurs to one of the memories P1 and P2. Both cases of controlled slip are equivalent ·

Zapojení podle vynálezu je využitelné v různých zařízeních přenosového systému s pulsně kódovou modulací prvního řádu, jako v sdružovacím a rozbočovacím zařízení, v periferních modulech digitální telefonní ústředny čtvrté generace cpod·The circuitry according to the invention can be used in a variety of first-order pulse-code modulation transmission system devices, such as a splitter and splitter device, in peripheral modules of a fourth generation digital telephone exchange cpod ·

Claims

1 · Connection for frequency and phase equalization of input signal with clock signal of pulse code modulation (PGM) transmission system equipment, · characterized in that the input address of the write address generator (GAZ) is connected to the remote time base (VCZ) output while its first output it is connected to the address inputs (AZ1, ΑΖ2) of the first and second memory write (P1, P2) and its second output is connected to the signal input of the write switch (PZ), the first output of which is connected to the input (VZ1) P1), the second output is connected to the input (VZ2) of the second memory write selection (P2) and the control input is connected to the first output (4) of the switch (Ρ), whose first input (1) is connected to the second output of the remote time base The second input (2) is connected to the second output of the local time base (MCZ) and the third input (3) is connected to the output of the logic circuit (LOG), the first connected to a remote time base (VCZ) and a second input to the local time base (MCZJ), to whose first output the read address generator (GAC) input is connected, to whose first output the address inputs (ACi, AC2) are read (P1, P2) and whose second output is connected to the signal input of the read switch (P1), whose first output is connected to the input (V1) of the first memory reading selection (P1), the second output is connected to the second reading input (V2) memory (P2) and the control input is connected to the second output (5) of the switch (P),

Wiring according to claim 1, characterized in that the first output (4) of the switch (P) is connected to the first input (1) and the second output (5) is connected to the third input (3) of the switch (P).

3. Connection according to claim 3, characterized in that the first output (4) of the switch (P) is connected to the third input (3) by the second output (5) is connected to the second input (2) of the switch (P).