CS255452B1

CS255452B1 - Connection for static hazards suppression on static semiconductor stores' outputs

Info

Publication number: CS255452B1
Application number: CS859257A
Authority: CS
Inventors: Jiri Kristen
Original assignee: Jiri Kristen
Priority date: 1985-12-13
Filing date: 1985-12-13
Publication date: 1988-03-15
Also published as: CS925785A1

Abstract

Zapojení je z oblasti číslicové a výpočetní techniky. Při změně adresovacích signálů přiváděných na statické polovodičové paměti vykáží výstupní signály statický hazard. Jeho odstranění přináší prodloužení doby pro získání platných dat. Zapojení umožňuje eliminovat statické hazardy při zachování skutečné pracovní rychlosti paměti. Podstata zapojení je založena na tom, že pro vznik hazardu je rozhodující orientace změny adresy, čehož využívá zapojení sestavené ze dvou pamětí, v nichž každá má plnou pamětovou kapacitu výsledného zapojení, dále obsahující negace vstupních adres a logické členy pro sloučení datových výstupů. Na jednu pamět je adresa přivedena přímo, kdežto na druhou v negované formě, přičemž odpovídající výstupy jsou sloučeny společným logickým členem. V pamětech je nahrán obsah na komplementárních adresách tak, že výstup vykazující hazard je zajištěn výstupem druhé paměti. Zapojení lze užít zvláště pro řešení asynchronních obvodů i v oborech měřicí a regulační techniky.Involvement is in digital and computing. When the addressing signals fed to the static semiconductor memory are changed, the output signals show a static hazard. Removing it brings an extension of the time to obtain valid data. The wiring allows you to eliminate static hazards while maintaining the actual working memory speed. The nature of the circuit is based on the fact that the orientation of the address change is decisive for the formation of gambling, which uses a circuit composed of two memories, each having a full memory capacity of the resulting circuit, further containing input address negations and logical members for merging data outputs. On one memory, the address is fed directly, while the other is in a negated form, with the corresponding outputs merged by a common logical member. The memory is loaded with content at complementary addresses such that the output showing gambling is provided by the output of the second memory. The connection can be used especially for the solution of asynchronous circuits as well as in the field of measuring and control technology.

Description

Vynález se týká zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí, vznikajících ve 'struktuře integrované paměti a projevujících se při změně logické proměnné přiváděné na adresový vstup. Zapojení podle vynálezu umožňuje eliminovat statické hazardy při zachování skutečné pracovní rychlosti paměti.BACKGROUND OF THE INVENTION The present invention relates to circuitry for suppressing static hazards at the outputs of static semiconductor memories arising from an integrated memory structure and occurring when a logic variable is supplied to an address input. The circuitry of the invention makes it possible to eliminate static hazards while maintaining the actual working speed of the memory.

Statický hazard vzniká při změně logické proměnné přiváděné na adresový vstup paměti a projevuje se na jejím datovém výstupu. Znemožňuje přivést výstupní signál z paměti na dynamické vstupy následujících obvodů, například při užití paměti jako dekodéru v synchronních sekvenčních obvodech. Nebo nedovoluje užít bez potíží statickou paměř. pro stavbu asynchronních sekvenčních obvodů. Až dosud se při aplikaci pamětí statický hazard na výstupech odstraňoval v obvodech synchronního charakteru vhodným synchronizátorem výstupních signálů, nejčastěji registry výstupních dat nahrávanými z paměti s časovou rezervou v době ustálení výstupních signálů. Při aplikaci statické paměti v obvodech nemajících synchronní charakter se statický hazard v případě nutnosti odstraňoval stejnosměrnou filtrací nejčastěji blokováním poruchového impulsu kapacitou tak, že se mezi výstup paměti a zemní potenciál zapojili kondenzátor.Static hazard arises when a logical variable is applied to the address input of the memory and is reflected in its data output. It makes it impossible to apply an output signal from the memory to the dynamic inputs of the following circuits, for example when using the memory as a decoder in synchronous sequential circuits. Or it does not allow to use static memory without problems. for the construction of asynchronous sequential circuits. Until now, when applying memory, static gambling at outputs has been removed in circuits of synchronous character by a suitable output signal synchronizer, most often registers of output data loaded from memory with time reserve at the time of output signals stabilization. When applying static memory to non-synchronous circuits, static gambling was eliminated, if necessary, by DC filtering, most often by blocking the fault pulse by capacitor so that a capacitor was connected between the memory output and the ground potential.

V obou případech se prodlužuje doba vybavení obsahu paměti od adresy. V prvním případě může vést přenesení obsahu do následujícího hodinového taktu k složitější struktuře obvodu.In both cases, the memory contents are extended from the address. In the first case, transferring the content to the next clock cycle can lead to a more complex circuit structure.

V případě filtrace poruchového impulsu se nutně zpomaluje změna logických úrovní na výstupech pamětí a tím se prodlužuje vybavovací doba při současné zpomalení hran průběhu. Tím může dojít k překročení technických podmínek vztahujících se k délce trvání hran vstupního signálu dalších navázaných obvodů, ale především lze snadno překročit technické podmínky určující provoz polovodičové paměti a nepříznivě tak ovlivnit její bezporuchový provoz.In the case of disturbance pulse filtering, the change in logic levels at the memory outputs is necessarily slowed, thereby increasing the tripping time while slowing the edges of the waveform. This may exceed the technical conditions related to the length of the edges of the input signal of other connected circuits, but above all, the technical conditions determining the operation of the semiconductor memory can be easily exceeded and thus adversely affect its trouble-free operation.

Tyto nedostatky odstraňuje zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí podle vynálezu, jehož podstata spočívá v tom, že první vstupní adresová svorka je spojena s prvním adresovým vstupem první paměti a nadto je spojena se vstupem prvního invertoru, jehož výstup je propojen na první adresový vstup druhé paměti, až konečně n-tá vstupní adresová svorka je spojena s n-tým adresovým vstupem první pamětí a nadto je spojena se vstupem n-tého invertoru, jehož výstup je propojen na n-tý adresový vstup druhé paměti, zatímco první obsahový výstup první paměti je spojen s prvním vstupem prvního logického členu, přičemž první obsahový výstup druhé paměti je propojen na druhý vstup logického členu, jehož výstup je spojen s první výstupní obsahovou svorkou, až konečně m-tý obsahový výstup druhé paměti je spojen s druhým vstupem m-tého logického členu, přičemž m-tý obsahový výstup první paměti je propojen na první vstup m-tého logického členu, jehož výstup je spojen s m-tou výstupní svorkou.These drawbacks are overcome by the static hazard suppression circuitry of the static semiconductor memory outputs of the present invention, wherein the first input address terminal is coupled to the first address input of the first memory and is further coupled to the input of the first inverter whose output is coupled to the first the address input of the second memory until finally the nth input address terminal is connected to the nth address input of the first memory and furthermore is connected to the input of the nth inverter whose output is connected to the nth address input of the second memory while the first content the output of the first memory is coupled to the first input of the first logic member, the first content output of the second memory being coupled to the second input of the logic member whose output is connected to the first output content terminal until finally the mth content output of the second memory is connected to the second input of the m-th logic, where m-th o the output of the first memory is coupled to the first input of the m-th logic, whose output is coupled to the m-th output terminal.

Výhodou tohoto řešení je odstranění statických hazardů na výstupech polovodičových pamětí způsobených změnou signálu přiváděného na vstupní adresovou svorku při zachování skutečné vybavovací doby dat použité polovodičové paměti, která je prodloužena jen o dobu zpoždění průchodu vstupního signálu invertory na druhou polovodičovou paměř a o zpoždění průchodu výstupního datového signálu přes užitý slučovací logický člen. Zapojení také může být snadno testováno, zvláště v dynamickém režimu, a to pomocí prostého rozpojení výběrových vstupů, což je jednodušší než stálé zpomalení signálů trvale připojenou kapacitou.The advantage of this solution is the elimination of static hazards on the outputs of the semiconductor memories caused by the change of the signal supplied to the input address terminal while maintaining the actual data processing time of the used semiconductor memory, which is extended only by the delay of the input signal through the used merge logic. The wiring can also be easily tested, especially in dynamic mode, by simply disconnecting the selection inputs, which is easier than permanently slowing the signals through permanently connected capacity.

Na připojených výkresech je znázorněné zapojení pro jednotlivé případy vykazovaných statických hazardů. Na obr. 1 je uvedeno obecné zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí podle prvního bodu předmětu vynálezu. Na obr. 2 je uvedeno zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí vykazujících na výstupech hazard v úrovni logické nuly. Na obr. 3 je uvedeno pro potlačení statických hazardů na výstupech statických polovodičových pamětí vykazujících na otevřených kolektorových výstupech statický hazard v úrovni logické nuly.The attached drawings show the connection for individual cases of reported static hazards. Fig. 1 shows a general circuit for suppressing static hazards at the outputs of static semiconductor memories according to the first aspect of the present invention. Fig. 2 shows the static hazard suppression circuitry at the outputs of static semiconductor memories exhibiting a logic zero level hazard at the outputs. Fig. 3 shows for the suppression of static hazards at the outputs of static semiconductor memories exhibiting static hazards at the logic zero level at open collector outputs.

Na obr. 4 je uvedeno zapojení pro potlačení statických hazardů na Výstupech statických polovodičových pamětí vykazujících na výstupech hazard v úrovni logické jedničky. Zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí uvedené na obr. 1 sestává z první a druhé statické polovodičové paměti 100 a 200, každé o plně zabezpečované paměřové kapacitě s n adresovanými vstupy asm obsahovými výstupy a dále z prvního až n-tého invertoru 111, ..., 1IN a z prvního až m-tého dvojvstupového logického členu 201, ..., 20M. První vstupní adresová svorka 01 je spojena s prvním adresovým vstupem 21 první paměti 100 a současně je spojena se vstupem 11 prvního invertoru 111, jehož výstup 31 je propojen na první adresový vstup 41 druhé paměti 200.Fig. 4 shows the static hazard suppression circuitry at the outputs of static semiconductor memories exhibiting logical one at the outputs. The static hazard suppression circuitry of the static semiconductor memory outputs shown in Fig. 1 consists of first and second static semiconductor memories 100 and 200, each of a fully secured memory capacity with addressed inputs and asm content outputs, and a first to nth inverter 111, ..., 1IN and the first to m-th two-input logic member 201, ..., 20M. The first input address terminal 01 is coupled to the first address input 21 of the first memory 100 and is simultaneously coupled to the input 11 of the first inverter 111 whose output 31 is coupled to the first address input 41 of the second memory 200.

Obdobně jsou spojovány i další vstupní adresové svorky až n-tá vstupní adresová svorka ON,je spojena s n-tým adresovým vstupem 2N první paměti 100 a současně je spojena se vstupem IN n-tého invertoru 11N, jehož výstup 3N je propojen na n-tý adresový vstup 4N druhé paměti 200. První obsahový výstup 61 první paměti 100 je spojen s prvním vstupem 81 prvního logického členu 201, přičemž první obsahový výstup 51 druhé paměti 200 je propojen na druhý vstup 71 prvního logického členu 201, jehož výstup 91 je spojen s první výstupní obsahovou svorkou 101.Similarly, other input address terminals up to the nth input address terminal ON are connected, connected to the nth address input 2N of the first memory 100, and simultaneously connected to the IN input of the nth inverter 11N, whose output 3N is connected to the n- the first content output 61 of the first memory 100 is coupled to the first input 81 of the first logic member 201, the first content output 51 of the second memory 200 being coupled to the second input 71 of the first logic member 201, whose output 91 is coupled with a first output content terminal 101.

Obdobně jsou propojovány i další výstupní obsahové svorky až m-tý obsahový výstup 6M první paměti 100 je spojen s prvním vstupem 8M m-tého logického členu 20M, zatímco m-tý obsahový výstup 5M druhé paměti 200 je propojen na druhý vstup 7M m-tého logického členu 20M, jehož výstup 9M je spojen s m-tou výstupní obsahovou svorkou 10M.Similarly, the other output content terminals are interconnected until the mth content output 6M of the first memory 100 is coupled to the first input of the 8M mth 20M, while the mth content output 5M of the second memory 200 is coupled to the second input of the 7M mth. a logic member 20M whose output 9M is connected to the m th output content terminal 10M.

Funkce obvodu je následující:The function of the circuit is as follows:

fF

Informace získávané ze slučovaných výstupů pamětí, z nichž pouze jeden v dané době může vykazovat statický hazard, jsou shodné. Toho je dosaženo nahráváním shodné informace do obou pamětí, ale na vzájemně komplementární adresy. Ve statické polovodičové paměti dochází ke vzniku statického hazardu jen při jednom typu přechodů adresových proměnných, tedy při snižování anebo při zvyšování adresy. Splnění podmínky vykazování statického hazardu jen při jednom z výstupů je provedeno adresováním jedné z pamětí přes invertory. Potom stačí,jen podle vykazovaného statického hazardu vhodně zvolit logický člen určený ke sloučení signálových cest,tak, aby signál z výstupu, který statický hazard nevykazuje, zablokoval signálovou cestu poruchovému impulsu.The information obtained from the merged memory outputs, of which only one at a time may show static gambling, is the same. This is achieved by uploading the same information to both memories but to mutually complementary addresses. In static semiconductor memory, static gambling occurs only with one type of address variable transitions, ie decreasing or increasing an address. The fulfillment of the static gambling reporting condition for only one of the outputs is accomplished by addressing one of the memories via inverters. Then, it is sufficient, according to the reported static hazard, to select the logical element intended to merge the signal paths appropriately so that the signal from the non-static output signal blocks the signal path of the disturbance pulse.

Pro statický hazard vykazovaný v úrovni logické nuly je užito logického součinového obvodu jako logického členu. Je-li statický hazard na výstupech paměti vykazovaný v úrovni logické jedničky, potom je jako logického členu užito logického součtového obvodu. Předpokládáme-li změnu adresového signálu na libovolné vstupní svorce, třeba na první vstupní adresové svorce 01, je tato změna signálu přivedena na první adresový vstup 21 první paměti 100 přímo, ale na první adresový vstup 41 druhé paměti 200 je přivedena komplementrání signálová změna přes první invertor 111. Podle užité struktury paměti a uvažované signální změny dojde ke vzniku statického hazardu jen v jedné určité paměti, třeba v druhé paměti 200.For a static hazard reported at the logical zero level, the logical product circuit is used as a logical element. If the static gambling at the memory outputs is reported at the logical one, then a logical sum circuit is used as the logical member. Assuming a change of address signal at any input terminal, such as at the first input address terminal 01, this signal change is applied directly to the first address input 21 of the first memory 100, but to the first address input 41 of the second memory 200 Inverter 111. Depending on the memory structure used and the signaling change under consideration, static gambling will occur in only one particular memory, such as the second memory 200.

Při tom ale obě paměti vykazují na výstupech stejná data, neboř nahraný obsah je uložen na vzájemně komplementárních adresách. Potom libovolný, třeba první obsahový výstup 51 paměti 200, který na předchozí i na následující adrese vykazuje signál stejné logické úrovně, ve které navíc dochází ke statickému hazardu, vyšle krátký poruchový impuls. Ale protože v první paměti 100 ke statickému hazardu nedochází, její první obsahový výstup 61 vysílá signál stejný jako první obsahový vy tup 51 druhé paměti 200 , ale bez poruchového impulsu, a tím je ve slučovacím členu 201 iblokována signálová cesta poruchovému impulsu na výstupní obsahovou svorku 101 podle výš' uvedené úvahy.However, both memories have the same data at the output, since the recorded content is stored at mutually complementary addresses. Then, any, for example, the first content output 51 of the memory 200, which has a signal of the same logical level at the preceding and subsequent addresses, in which static gambling, in addition, occurs, sends a short fault pulse. However, since there is no static hazard in the first memory 100, its first content output 61 transmits a signal identical to the first content output 51 of the second memory 200, but without a fault pulse, thereby blocking the signal path of the fault pulse to the output content terminal. 101 as described above.

Příkladné zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí vykazujících na výstupech hazard v úrovni logické nuly uvedené na obr.An exemplary circuit for suppressing static hazards at the outputs of static semiconductor memories exhibiting a hazard at the logical zero level shown in FIG.

sestává z první a druhé statické polovodičové paměti 100 a 200, každé o plně zabezpečované pamětové kapacitě s organizací 2ⁿ x m a dále sestává z prvního až n-tého invertoru 111,consists of a first and a second static semiconductor memory 100 and 200, each of a fully secured memory capacity with a 2 ⁿ x ^m organization, and further comprising a first to n th inverter 111,

..., 11N a z prvního až m-tého dvojvstupového součinového obvodu? tyto součinové obvody jsou zapojeny ve funkci prvního až m-tého logického členu 201, 20M. První vstupní adresová svorka 01 je spojena s prvním adresovým vstupem 21 první paměti 100 a současně je spojena se vstupem 11 prvního invertoru 111, jehož výstup 31 je propojen na první adresový vstup 41 druhé paměti 200...., 11N and from the first to m-th two-input product circuit? these product circuits are connected as a first to m-th logic member 201, 20M. The first input address terminal 01 is coupled to the first address input 21 of the first memory 100 and is simultaneously coupled to the input 11 of the first inverter 111, whose output 31 is coupled to the first address input 41 of the second memory 200.

Obdobně jsou propojovány i následující vstupní adresové svorky až n-tá svorka ON je spojena s n-tým adresovým vstupem 2N první paměti 100 a současně je spojena se vstupem IN n-tého invertoru 11N, jehož výstup 3N je propojen na n-tý adresový vstup 4N druhé pa-m měti 200. První obsahový výstup 61 první paměti 100 je spojen s prvním vstupem 81 prvního součinového obvodu 201, přičemž první obsahový výstup 51 druhé paměti 200 je propojen na druhý vstup ]_ prvního logického Členu 201, jehož výstup*91 je spojen s první výstupní obsahovou svorkou 101.Similarly, the following input address terminals are interconnected up to the n-th terminal ON is connected to the n-th address input 2N of the first memory 100 and simultaneously connected to the IN input of the n-th inverter 11N whose output 3N is connected to the n-th address input 4N of the second memory 200. The first content output 61 of the first memory 100 is connected to the first input 81 of the first product circuit 201, the first content output 51 of the second memory 200 being connected to the second input 11 of the first logic member 201 whose output * 91 is coupled to the first output content terminal 101.

Obdobně jsou propojovány i další obsahové svorky až m-tý obsahový výstup 6M první paměti 100 je spojen s prvním vstupem 8M m-tého součinového obvodu 20M, zatímco m-tý obsahový výstup 5M druhé paměti 200 je propojen na druhý vstup 7M m-tého logického členu 20M, jehož výstup 9M je spojen s m-tou výstupní obsahovou svorkou 10M. Předpokládáme-li změnu adresového signálu na libovolné vstupní adresové svorce, třeba první 01 takovou, aby vyvolala statický hazard kupříkladu ve druhé paměti 200 a přitom byla v pamětech nahrána data taková, že na libovolných, třeba prvních obsahových výstupech 61 a 51 byl výstupní signál na původní i nové adrese v úrovni ligické nuly, potom dojde k potlačení statického hazardu následujícím způsobem: první obsahový výstup 51 druhé paměti 200 vyšle krátký poruchový impuls do úrovně logické jedničky, ale protože na adresový vstup 21 první paměti 100 došlo i inverzní signálové změně oproti adresovému vstupu 41 druhé paměti 200, tak v první paměti 100 ke statickému hazardu nedochází a první obsahový výstup 01 vysílá výstupní signál v úrovni logické nuly bez poruchového impulsu a protože je na prvním vstupu 81 logického členu 201 trvale signál logické nuly, je i z jeho výstupu 91 vysílán na výstupní obsahovou svorku 101 signál s úrovní logické nuly bez poruchového impulsu.Similarly, other content terminals are interconnected up to the mth content output 6M of the first memory 100 is coupled to the first input of the 8M mth product 20M circuit, while the mth content output 5M of the second memory 200 is coupled to the second input of the 7M mth logic. a member 20M whose output 9M is coupled to the m th output content terminal 10M. Assuming a change in the address signal at any input address terminal, perhaps the first 01 is such that it causes static hazard, for example, in the second memory 200, while the data has been recorded in the memories such that on any, perhaps the first content outputs 61 and 51 the original and new address at the zero-level, then the static gambling is suppressed as follows: the first content output 51 of the second memory 200 sends a short fault pulse to logic one, but because address input 21 of the first memory 100 has an inverse signal change input 41 of the second memory 200, so there is no static gambling in the first memory 100 and the first content output 01 sends a logic zero level output signal without a fault pulse and since the first input 81 of the logic member 201 has a logical zero signal permanently output The signal terminal 101 has a logic zero level without a fault pulse.

Příkladné zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí vykazujících na otevřených kolektorových výstupech hazard v úrovni logické nuly uvedené na obr. 3 sestává z první a druhé statické polovodičové paměti 100 a 200, každé o plné zabezpečované paměťové kapacitě s organizací 2ⁿ x m a dále sestává z prvního až n-tého invertoru 111, ..., 11N a dále z prvního až m-tého zakončovacího odporu, tyto zakonČovací odpory jsou zapojeny ve funkci prvního až m-tého logického členu 201, ..., 20M,a realizují první až m-tý montážní součin. První vstupní adresová svorka 01 je spojena s prvním adresovým vstupem 21 první paměti 100 a současně je spojena se vstupem 11 prvního invertoru 111, jehož výstup 31 je propojen na první adresový vstup 41 druhé paměti 200.The exemplary circuitry for suppressing static hazards at the outputs of static semiconductor memories exhibiting logical zero level hazards at open collector outputs shown in Fig. 3 consists of first and second static semiconductor memories 100 and 200, each with full secured storage capacity with an organization of 2 ⁿ x m and beyond consists of a first to nth inverter 111, ..., 11N and a first to m-th terminating resistor, these terminating resistors being connected as first to m-th logic elements 201, ..., 20M, and realizing first to mth assembly product. The first input address terminal 01 is coupled to the first address input 21 of the first memory 100 and is simultaneously coupled to the input 11 of the first inverter 111 whose output 31 is coupled to the first address input 41 of the second memory 200.

Obdobně jsou propojovány i následující vstupní adresové svorky, až n-tá svorka ON je spojena s n-tým adresovým vstupem 2N první paměti 100 a současně je spojena se vstupem IN n-tého invertoru 1IN, jehož výstup 3N je propojen na n-tý adresový An vstup 4N druhé paměti 200. První obsahový otevřený kolektorový Yl výstup 61 první paměti 100. První obsahový otevřený kolektorový Yl výstup 61 první paměti 100,je spojen s prvním obsahovým otevřeným kolektorovým Yl výstupem 51 druhé paměti 200.a nadto je spojen s prvním přívodem prvního zakončovacího odporu 201 a navíc je spojen s první výstupní obsahovou svorkou 101.Similarly, the following input address terminals are interconnected until the nth ON terminal is connected to the nth address input 2N of the first memory 100 and simultaneously connected to the IN input of the nth inverter 1IN, whose output 3N is connected to the nth address An input 4N of the second memory 200. The first content open collector Y1 output 61 of the first memory 100. The first content open collector Y1 output 61 of the first memory 100 is coupled to the first content open collector Y1 output 51 of the second memory 200. Furthermore, it is connected to the first supply. of the first terminating resistor 201 and additionally coupled to the first output terminal 101.

Obdobně jsou propojovány i další výstupní obsahové svorky až m-tý obsahový otevřený kolektorový 6M první paměti 190 je spojen s m-tým obsahovým otevřeným kolektorovým Ym výstupem 5M druhé paměti 200 a nadto je spojen s prvním přívodem m-tého zakončovacího odporu 20M a navíc je spojen s m-tou vstupní obsahovou svorkou 10M. Druhý přívod prvního zakončovacího odporu 201 je propojen na druhé přívody následujících zakončovacích odporů, až je propojen na druhý přívod m-tého zakončovacího odporu 20M a nadto je propojen na napájecí svorku 2000. Zatímco vstupní výběrová svorka 1000 je spojena s výběrovým V vstupem 1100 první paměti 100 a současně s výběrovým V vstupem 1200 druhé paměti 200. Předpokládáme-li signálovou změnu na libovolné vstupní adresové svorce, kupříkladu na první vstupní adresové svorce 01 takovou, aby způsobila statický hazard ve druhé paměti 200 a při tom předpokládejme, že jsou v pamětech nahrána data taková, že na libovolných například prvních obsahových otevřených kolektorových Y1 výstupech 61 a 51 byl výstupní signál na původní i na nové adrese v úrovni logické nuly, potom dojde k potlačení statického hazardu následujícím způsobem: první obsahový Y1 výstup 51 druhé paměti 200 vyšle krátký poruchový impulsů do úrovně logické jedničky, ale protože na adresový AI vstup 21 první paměti 100 došla inverzní signálová změna oproti adresovému Al vstupu 41 druhé paměti 200, tak v první paměti 100 ke statickému hazardu nedochází.a první obsahový otevřený kolektorový Y1 výstup 61 udrží přes montážní součin signál přiváděný na výstupní obsahovou svorku 101 v úrovni logické nuly bez poruchového impulsu.Similarly, other output content terminals are interconnected up to the mth content open collector 6M of the first memory 190 is coupled to the mth content open collector Ym output 5M of the second memory 200, and is additionally connected to the first supply of the mth terminating resistor 20M. connected to the 10th m content input terminal. The second lead of the first terminating resistor 201 is coupled to the second leads of the following terminating resistors until it is coupled to the second lead of the m-th terminating resistor 20M and is further coupled to the power terminal 2000. 100 and at the same time as selection V input 1200 of the second memory 200. Assuming a signal change at any input address terminal, for example at the first input address terminal 01, to cause static hazard in the second memory 200, assuming they are loaded in the memories data such that at any of the first content open collector Y1 outputs 61 and 51, the output signal at both the original and the new address was at logic zero, then static hazard is suppressed as follows: the first content Y1 output 51 of the second memory 200 but since the address AI input 21 of the first memory 100 has received an inverse signal change from the address A1 input 41 of the second memory 200, there is no static gambling in the first memory 100. and the first content open collector Y1 output 61 the assembly product signal applied to the output content terminal 101 at logic zero level without a failure pulse.

Příkladné zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí vykazujících na výstupech hazard v úrovni logické jedničky uvedené na obr. 4 sestává z první a druhé statické polovodičové paměti 100 a 200, každé o plné zabezpečované paměťové kapacitě s organizaci 2ⁿ x m a dále sestává z prvního až n-tého invertoru 111, až 11N a z prvního až m-tého dvojvstupového součtového obvodu 201 až 20M.Exemplary circuit for suppressing static hazards at the outputs of the static semiconductor memory exhibiting at the outputs of hazard level logic one shown in FIG. 4 comprises a first and a second static semiconductor memory 100 and 200, each with a full assurance to the memory capacity of the organization ^2N Xma further comprises the first to n-th inverter 111, up to 11N, and the first to m-th two-input summation circuit 201 to 20M.

Vyznačuje se tím, že jeho první vstupní adresová svorka 01 je spojena s prvním adresovým Al vstupem 21 první paměti 100 a současně je spojena se vstupem 11 prvního invertoru 111, jehož výstup 31 je propojen na první adresový vstup 21 první paměti 100 a současně je spojena se vstupem 11 prvního invertoru 111, jehož výstup 31 je propojen na první adresový vstup 41 druhé paměti 200.It is characterized in that its first input address terminal 01 is connected to the first address input A1 of the first memory 100 and at the same time connected to the input 11 of the first inverter 111 whose output 31 is coupled to the first address input 21 of the first memory 100 and with the input 11 of the first inverter 111, the output 31 of which is coupled to the first address input 41 of the second memory 200.

Obdobně jsou propojovány i následující vstupní adresové svorky až n-tá vstupní adresová svorka ON je spojena s n-tým adresovým vstupem 2N první paměti 100 a současně je spojena se vstupem 1N n-tého invertoru 11N, jehož výstup 3N je propojen na n-tý adresový vstup 4N druhé paměti 200. První obsahový výstup 61 první paměti 100 je spojen s prvním vstupem 81 prvního logického členu 201, přičemž první obsahový výstup 51 druhé paměti 200 je propojen na druhý vstup 71 prvního součtového obvodu 201, jehož výstup 91 je spojen s první výstupní obsahovou svorkou 101. Obdobně jsou propojovány i další výstupní obsahové svorky až m-tý obsahový výstup 6M první paměti 100 je spojen s prvním vstupem 8M m-tého součtového obvodu 20M, zatímco m-tý obsahový výstup 5M druhé paměti 200 je propojen na druhý vstup 7M m-tého součtového obvodu 20M, jehož výstup 9M je spojen s m-tou výstupní obsahovou svorkou 10M.Similarly, the following input address terminals are interconnected up to the nth input address terminal ON is connected to the nth address input 2N of the first memory 100 and simultaneously connected to the 1N input of the nth inverter 11N, whose output 3N is connected to the nth address input 4N of the second memory 200. The first content output 61 of the first memory 100 is coupled to the first input 81 of the first logic member 201, the first content output 51 of the second memory 200 being coupled to the second input 71 of the first total circuit 201 whose output 91 is coupled to Similarly, other output content terminals are interconnected until the mth content output 6M of the first memory 100 is coupled to the first input 8M of the m-th summation circuit 20M, while the mth content output 5M of the second memory 200 is coupled to the a second input 7M of the m-th summing circuit 20M, whose output 9M is connected to the m-th output content terminal 10M.

Zatímco vstupní výběrová svorka 1000 je spojena s výběrovým vstupem 1100 první paměti 100 a současně je spojena s výběrovým vstupem 1200 druhé paměti 200. Uvažujme signálovou změnu na libovolné vstupní adresové svorce, například na první svorce 01 takovou, že způsobí hazard ve struktuře druhé paměti 200 a dále uvažujme v pamětech nahraný takový datový obsah aby na libovolných, třeba prvních obsahových výstupech 61 a 51 výstupní signál předešlé i nové adresy by v úrovni logické jedničky, potom statický hazard je potlačen takto: první obsahový výstup 51 druhé paměti 200 vyšle během změny adresy poruchový impuls do úrovně logické nuly ale proto, že na adresovém vstupu 21 první paměti 100 přechází signál do opačné logické úrovně než na adresovém vstupu 41, tak v první paměti 100 ke statickému hazardu nedochází a první obsahový výstup 61 vysílá výstupní signál v úrovni logické jedničky bez poruchového impulsu, který je přiváděn na první vstup 81 součtového obvodu 201 a tak i z jeho výstupu 91 je vysílán na výstupní obsahovou svorku 101 signál s úrovní logické jedničky bez poruchového impulsu.While the input selection terminal 1000 is coupled to the selection input 1100 of the first memory 100 and at the same time it is coupled to the selection input 1200 of the second memory 200. Consider a signal change at any input address terminal, for example the first terminal 01 to cause gambling in the structure of the second memory 200 and further consider the data content recorded in the memory so that at any, for example, the first content outputs 61 and 51, the output signal of both the previous and the new address would be at logical one, then the static hazard is suppressed as follows: but the fault pulse to the logic zero level is because at address input 21 of the first memory 100 the signal goes to the opposite logic level than at address input 41, there is no static hazard in the first memory 100 and the first content output 61 transmits the logical one without a breakdown A signal that is applied to the first input 81 of the summation circuit 201, and thus from its output 91, a logic one level signal is output to the output content terminal 101 without a fault pulse.

Uvedená příkladná zapojení řeší případy vykazovaných statických hazardů bud v úrovni logické jedničky nebo v úrovni logické nuly. Je-li struktura paměti taková, že je užito dvou adresových dekodérů jak pro sloupce, tak pro řádky paměťové matrice a nadto je v signálové cestě mezi dekodéry vřazena lichá parita negací, potom zřejmě dochází ke statickým hazardům v obou logických úrovních podle signálové změny přiváděno bud na sloupcové nebo na řádkové dekodéry. V takovém případě lze zapojením podle vynálezu odstranit jen statické hazardy vznikající pouze na jednom z adresových dekodérů.These exemplary engagements solve cases of reported static hazards either at logical one or at logical zero. If the memory structure is such that two address decoders are used for both the columns and the rows of the memory matrix, and in addition, odd negation parity is included in the signal path between the decoders, then static hazards are likely to occur at both logical levels to column or line decoders. In this case, only the static hazards occurring on only one of the address decoders can be eliminated by the wiring according to the invention.

2554525545

Zapojení pro potlačení statických hazardů na výstupech statických polovodičových pamětí lze užít pro sestavování složitých asynchronních sekvenčních obvodů z malého počtu užitých pouzder obvodů.Static hazard suppression circuitry at static semiconductor memory outputs can be used to assemble complex asynchronous sequential circuits from a small number of circuit housings used.

Claims

SUBJECT OF THE INVENTION

Static hazard suppression circuitry at static semiconductor memory outputs, characterized in that its first input address terminal (01) is coupled to the first address input (21) of the first memory (100) and is simultaneously coupled to the input (11) of the first inverter, whose output (31) is connected to the first address input (41) of the second memory (200) and similarly other input address terminals are connected up to the nth input address terminal (ON) is connected to the nth address input (2N) of the first the memory (100) and is simultaneously coupled to the input (IN) of the nth inverter (11N) whose output (3N) is coupled to the nth address input (4N) of the second memory (200), while the first content output (61) the first memory (100) being coupled to the first input (81) of the first logic member (201), the first content output (51) of the second memory (200) being coupled to the second input (71) of the first logic member (201), its output (91) is connected to the output The content terminal (101) is similarly connected and other content outputs are connected up to the mth content output (6M). The first memory (100) is connected to the first input (8M) of the mth logic element (20M). the output (5M) of the second memory (200) is connected to the second input (7M) of the m-th logic element (20M), its output (9M) being coupled to the ith output output terminal (10M).

The circuitry characterized in that the first content output (61) of the first memory (100) is connected to the first content output (53) of the second memory (200) and is further connected to the first supply of the first resistor logic member (201) and with the first output content terminal (101) and likewise other content outputs are connected up to the m th content output (6M) of the first memory (100) is connected to the m th content output (5M) of the second memory (200) and with the first supply of the m-th terminating resistor (20M) and is additionally connected to the m-th output content terminal (LOM), while the second inlet of the first logic element (201) is connected to the second inlets of other logic elements The third logic element (20M) is connected to the power terminal (2000).