CS255293B1

CS255293B1 - Connection of dynamic memory with periodic testing

Info

Publication number: CS255293B1
Application number: CS864060A
Authority: CS
Inventors: Jiri Kupka; Vladislav Sykora
Original assignee: Jiri Kupka; Vladislav Sykora
Priority date: 1986-06-03
Filing date: 1986-06-03
Publication date: 1988-02-15
Also published as: CS406086A1

Abstract

Zapojení se týká oboru číslicové techniky a řeší problém občerstvování obsahu pamětí současně s prováděním rychlé periodické diagnostiky. Zapojení umožňuje zvýšit spolehlivost paměti a včasnou detekcí chyb usnadňuje provedeni akcí potřebných pro zotavení po chybě,. Řešení může být použito v dynamických pamětech číslicových systémů ve výpočetní, kancelářské a řídicí technice.The wiring relates to the field of digital technology and solves the problem of content refreshment memory at the same time as performing fast periodic diagnostics. Wiring allows you to increase memory reliability and early detection of errors makes it easier to perform the actions needed for error recovery ,. The solution can be used in dynamic digital system memories in computing, office and control technology.

Description

Vynález se týká zapojení dynamické paměti s periodickým testováním zabezpečené paritou, u které se řeší občerstvování uložené informace současně s prováděním periodické diagnostiky.The invention relates to the use of dynamic memory with periodic parity-secured testing, in which refreshing the stored information is solved simultaneously with performing periodic diagnostics.

Dosud známá zapojení dynamických pamětí, používajících pro zabezpečení informace paritu, umožňovala periodické testování stavu paměti pouze programovými prostředky procesoru, který měl k této paměti přístup. Test· pamětí o běžně používaných kapacitách byl proto velmi náročný na čas procesoru. Často byl prováděn jen při inicializaci paměti, což snižovalo účinek testování .The prior art connections of dynamic memories, using parity information to secure, allowed periodic testing of memory status only by the programmatic means of the processor having access to that memory. Testing the memory of commonly used capacities was therefore very time consuming. Often, it was performed only when the memory was initialized, which reduced the effect of testing.

Výše uvedené nedostatky odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že procesor je připojen k vedení adres, k němuž je připojen řadič přímého přístupu do paměti, generátor čtecích cyklů a dynamická pamět, k níž je připojeno vedení zpracovávaných dat, k němuž je připojen hlídač parity, k němuž je připojen vodič hlášení chyby, k němuž je připojen procesor, k němuž je připojen vodič povelu čteni, k němuž je připojen řadič přímého přístupu do paměti a generátor čtecích cyklů, k němuž je připojen vodič platnosti čtených dat, k němuž je připojen hlídač parity, přičemž procesor je připojen k obslužnému vedení, k němuž je připojen řadič přímého přístupu do paměti, k němuž je připojen vodič žádosti, k němuž je připojen časovač občerstvení, k němuž je připojen vodič potvrzení, k němuž je připojen řadič přímého přístupu do paměti, přičemž generátor čtecích cyklů je připojen k vedení řadicích signálů, k němuž je připojena dynamická pamět, přičemž hlídač parity je připojen k vodiči platnosti čtených dat, k němuž je připojen generátor čtecích cyklů.The above-mentioned drawbacks are eliminated by the circuit according to the invention, which is characterized in that the processor is connected to an address line to which the direct memory access controller is connected, a read cycle generator and a dynamic memory to which the processing data line to which it is connected connected a parity monitor to which an error reporting wire is connected to which a processor is connected to which a read command wire is connected to which a direct memory access controller and a read cycle generator are connected to which the read data validity wire is connected; to which a parity monitor is connected, wherein the processor is connected to a service line, to which a direct memory access controller is connected, to which a request wire is connected, to which a snack timer is connected, to which a confirmation wire is connected, direct memory access, wherein the gener tor read cycles are connected to the line switching signal, which is connected to the dynamic memory, the parity guard conductor is connected to the validity of the read data, coupled to a generator read cycles.

Vynález přináší tu výhodu, že při cyklech občerstvení probíhá testování obsahu paměti. Tímto způsobem lze detekovat jednoduché chyby do určené doby po jejich vzniku a včasnou reakcí na ně omezit vznik vícenásobných chyb, případně situací. V oblasti mikropočítačů lze zapojení mnohdy jednoduše realizovat použitím integrovaného řadiče přímého přístupu do paměti.The present invention has the advantage that during refreshment cycles memory content is tested. In this way it is possible to detect single errors within a specified time after their occurrence and to reduce the occurrence of multiple errors or situations in a timely manner. In the area of microcomputers, wiring can often be easily realized using the integrated direct memory access controller.

Na připojeném výkresu je znázorněn konkrétní příklad propojeni jednotlivých bloků paměti s periodickým testováním podle vynálezu a jejich připojení k procesoru.The attached drawing shows a specific example of interconnecting individual blocks of memory with periodic testing according to the invention and connecting them to a processor.

Zapojení dynamické paměti s periodickým testováním podle vynálezu je provedeno tak, že se skládá alespoň z řadiče 2 přímého přístupu do paměti, časovače 2 občerstvení, generátoru 2 čtecích cyklů, hlídače 5 parity a dynamické paměti 6. Tyto bloky jsou propojeny alespoň tak, že vedení 11 adres spojuje procesor 2» řadič 2 přímého přístupu do paměti, dynamickou pamět 6 a generátor £ čtecích cyklů. Obslužné vedení 13 spojuje procesor 2 a řadič 2 přímého přístupu do paměti. Vedení 17 řídicích signálů spojuje dynamickou pamět 2 a generátor 2 čtecích cyklů. Vedeni 19 zpracovávaných dat spojuje dynamickou pamět 2 a hlídač 2 parity. Vodič 12 povelu čtení spojuje procesor 2r řadič 2 přímého přístupu do paměti a generátor 2 čtecích cyklů. Vodič 14 žádosti spojuje řadič 2 přímého přístupu do paměti a časovač 2 občerstvení. Vodič 15 potvrzení spojuje řadič 2 přímého přístupu do paměti a časovač 2 občerstvení. Vodič 18 platnosti čtených dat spojuje hlídač 2 parity a generátor 2 čtecích cyklů a vodič 16 hlášení chyby spojuje hlídač 2 parity a procesor 2·The dynamic memory connection with the periodic testing according to the invention is made up of at least a direct memory access controller 2, a snack timer 2, a read cycle generator 2, a parity monitor 5 and a dynamic memory 6. These blocks are interconnected at least The address 11 connects the processor 2, the direct memory access controller 2, the dynamic memory 6 and the read cycle generator 6. The service line 13 connects the processor 2 and the direct memory access controller 2. The control signal line 17 connects the dynamic memory 2 and the read cycle generator 2. The data processing line 19 connects the dynamic memory 2 and the parity monitor 2. The read command wire 12 connects the processor 2r of the direct memory access controller 2 and the read cycle generator 2. The request conductor 14 connects the direct memory access controller 2 and the snack timer 2. The acknowledgment wire 15 connects the direct memory access controller 2 and the snack timer 2. The read validity validity wire 18 connects the parity monitor 2 and the read cycle generator 2 and the error reporting wire 16 connects the parity monitor 2 and the processor 2.

Funkce zapojení podle vynálezu je následující:The function of the circuit according to the invention is as follows:

Občerstvení dynamické paměti 2 je pravidelně určováno časovačem 2 občerstvení, který po vodiči 14 žádosti žádá přímé čtení z dynamické paměti 6. Řadič 2 přímého přístupu do paměti určí vhodný okamžik přenosu na základě výměny signálů po obslužném vedení 21' vyšle adresu čtené buňky dynamické paměti 2 ³ řídicí signál po vodiči 12 povelu čtení. Zároveň po vodiči 15 potvrzení nuluje požadavek o občerstveni, přicházející po vodiči 14 žádosti z časovače 3 občerstvení. Generátor 2 čtecích cyklů rozpozná adresu dynamické paměti 6 a po příjmu řídicího signálu po vodiči 12 povelu čtení vytvoří cyklus signálů ne vedení 17 řídicích signálů a vodiči 18 platnosti čtených dat. Je-li ve čtených datech na vedení 19 zpracovávaných dat zjištěna hlídačem 5 parity v době, kdy jsou data platná, chyba parity, je ohlášena po vodiči 16 hlášení chyby procesoru 2· Při čtení dat procesorem 2 pracuje zapojení obdobně s tím, že adresa čtené buňky dynamické paměti £ a řídicí signál po vodiči 12 povelu čtení jsou vytvářeny procesorem £. Po ukončeni občerstvení čtením pomocí řadiče £ přímého přístupu do paměti je v řadiči £ přímého přístupu do paměti zvýšena adresa čtením o zvolenou konstantu, která je nejčastěji +1 nebo -1. Je-li zvolený rozsah čtených adres vyčerpán, je adresa čteni nastavena ,na počáteční hodnotu.The refreshment of the dynamic memory 2 is periodically determined by the refresh timer 2, which requests the reader 14 to request direct reading from the dynamic memory 6. The direct access controller 2 determines a suitable transmission time based on the signal exchange. ^{3, the} control signal on the wire 12 of the read command. At the same time, the acknowledgment wire 0 clears the refreshment request coming from the request wire 14 from the refreshment timer 3. The read cycle generator 2 recognizes the address of the dynamic memory 6 and, upon receiving the control signal via the read command wire 12, creates a signal cycle on the control signal line 17 and the read data validity wire 18. If a parity error is detected in the read data on the data processing line 19 at the time the data is valid, a parity error is reported via wire 16 of the processor 2 error message. the dynamic memory cells 6 and the control signal along the read command conductor 12 are generated by the processor 6. After the refresh is completed by reading by the DMA controller, the DMA address is incremented by the reading of the selected constant, which is most often +1 or -1. If the selected range of read addresses is exhausted, the read address is set to the initial value.

Zapojení podle vynálezu lze využít zejména ve výpočetní technice, kancelářských strojích a řídicích systémech, kde jsou používány dynamické paměti.The circuit according to the invention can be used in particular in computer technology, office machines and control systems where dynamic memories are used.

Claims

SUBJECT OF THE INVENTION

Dynamic memory connection with periodic testing, characterized in that the processor (1) is connected to an address line (11) to which the direct memory access controller (2), the read cycle generator (4) and the dynamic memory (6) are connected, to which a data processing line (19) is connected, to which a parity monitor (5) is connected, to which an error reporting wire (16) is connected, to which a processor (1) is connected, to which a command wire (12) is connected a reader connected to a direct memory access controller (2) and a read cycle generator (4) to which a read data validity conductor (18) is connected, to which a parity monitor (5) is connected, the processor (1) being connected to the service line (13) to which the request wire (14) is connected, to which the snack timer (3) is connected, to which the acknowledgment wire (15) is connected, to which the direct memory access controller (2) is connected , whereas the read cycle generator (4) is connected to a control signal line (17) to which the dynamic memory (6) 'is connected, the parity monitor (5) being connected to the read data validity conductor (18) to which the generator (4) is connected 4) reading cycles.