CS253164B1

CS253164B1 - Connection of memory controller with block data structure

Info

Publication number: CS253164B1
Application number: CS859073A
Authority: CS
Inventors: Tomas Vanek
Original assignee: Tomas Vanek
Priority date: 1985-12-10
Filing date: 1985-12-10
Publication date: 1987-10-15
Also published as: CS907385A1

Abstract

Řešení se týká zapojení řadiče paměti s blokovou strukturou dat využívající komunikační řadič. Přídavné obvody, sestávající z mikroprogramovaného konečného automatu kodéru/dekodéru, mikroprogramovaného konečného automatu separátoru, fázového korektoru a hodinového generátoru, rozšiřují funkce komunikačního řadiče o další funkce, potřebné pro řízení paměti s blokovou strukturou dat, např. paměti s pružnými disky nebo kazetových páskových pamětí. Pamětové jednotky se k řadiči připojují prostřednictvím sběrnice. Použitím mikroprogramování je dosaženo snadné modifikovatelnosti řadiče pro různé typy paměti, různé normy organizace dat a různé způsoby modulace při malém počtu potřebných integrovaných obvodů. Zapojeni lze využít všude tam, kde nelze použít specializovaného integrovaného řadiče a kde použití integrovaného komunikačního řadiče nebrání vysoká rychlost zpracování dat. Typickou oblastí využití jsou řadiče pro řízení pamětí s pružnými disky a kazetových páskových pamětí pro mikropočítače a nejrůznější mikroprocesorem řízené přístroje. Příklad provedení je schematicky znázorněn na připojeném výkrese.The solution concerns the connection of a memory controller with a block data structure using a communication controller. Additional circuits, consisting of a microprogrammed state machine of the encoder/decoder, a microprogrammed state machine of the separator, a phase corrector and a clock generator, extend the functions of the communication controller with other functions required for controlling a memory with a block data structure, e.g. memories with flexible disks or cassette tape memories. The memory units are connected to the controller via a bus. The use of microprogramming achieves easy modifiability of the controller for different types of memory, different data organization standards and different modulation methods with a small number of necessary integrated circuits. The connection can be used wherever a specialized integrated controller cannot be used and where the use of an integrated communication controller is not prevented by high data processing speed. Typical areas of use are controllers for controlling floppy disk memories and cassette tape memories for microcomputers and various microprocessor-controlled devices. An example of an embodiment is schematically shown in the attached drawing.

Description

Vynález se týká zapojení řadiče pamětí s blokovou strukturou dat využívajícího komunikační řadič.The invention relates to a wiring of a data block memory structure controller using a communication controller.

Paměti s blokovou strukturou dat, jako například diskové paměti s pružnými disky nebo magnetopáskové kazetové paměti, jsou v současné době rozsáhle používány ve výpočetní technice, měřící a regulační technice a dalších oblastech jako velkokapacitní vnější pamětí nebo prostředky pro sběr, archivaci a výměnu dat. K počítači nebo jinému zařízení se tyto paměti připojují prostřednictvím řídicí jednotky, nazývané řadič.Block data memories, such as flexible disk drives or magnetic tape cassette memories, are currently widely used in computer technology, measurement and control technology, and other areas such as mass storage or data collection, archiving and data exchange. These memories are connected to a computer or other device through a controller called a controller.

Dosud známá zapojeni řadičů pro paměti s blokovou strukturou dat lze podle způsobu zapojení rozdělit do tří skupin. První způsob zapojení používá velký počet integrovaných obvodů malé a střední integrace, druhý způsob zapojení využívá integrovaný obvod velké integrace, navržený speciálně pro tuto funkci. Třetím známým způsobem zapojení řadiče paměti s blokovou strukturou dat je kombinace integrovaného obvodu velké integrace, určeného pro řízení přenosu dat v sériovém tvaru - komunikačního řadiče, a přídavných obvodů, realizovaných s použitím integrovaných obvodů malé a střední integrace. Přídavné obvody rozšiřují základní funkce komunikačního řadiče, jako je serializace a deserializace dat, generace zabezpečovacího cyklického kódu či detekce synchronizačních posloupností, o další funkce, potřebné pro řízení pamětí s blokovou strukturou dat.The known connections of the data block memory controllers can be divided into three groups according to the connection method. The first circuit uses a large number of small and medium integration integrated circuits, the second circuit uses a large integrated circuit designed specifically for this function. The third known way to connect a memory controller with a block data structure is to combine a large integration integrated circuit designed to control serial data transfer - a communication controller and additional circuits implemented using small and medium integration integrated circuits. The additional circuits extend the basic functions of the communication controller, such as serialization and deserialization of data, generation of security cyclic code or detection of synchronization sequences, with additional functions necessary for memory management with block data structure.

Nevýhodou prvního způsobu zapojení je velký počet integrovaných obvodů a z toho vyplývající velké rozměry, příkon a pracnost výroby. Nevýhodou druhého způsobu zapojení je, že integrované řadiče jsou dostupné pouze pro některé typy pamětí a některé normy organizace dat. Vývoj specializovaného integrovaného obvodu je drahý a časově náročný. Nevýhodou dosud známých zapojení třetího typu je, že přídavné obvody jsou řešeny formou tzv. montáží logiky s obvody malé a střední integrace, což má za následek jednak špatnou přizpůsobitelnost zapojení pro různé normy organizace dat a různé způsoby modulace, jednak velký počet potřebných integrovaných obvodů.The disadvantage of the first method of connection is the large number of integrated circuits and the resulting large dimensions, power consumption and manufacturing effort. The disadvantage of the second connection method is that integrated controllers are only available for some types of memory and some data organization standards. The development of a specialized integrated circuit is expensive and time consuming. The disadvantage of the known third type circuits is that the additional circuits are solved in the form of so-called logic assemblies with small and medium integration circuits, which results both in poor adaptability of connections for different data organization standards and different modulation methods and a large number of integrated circuits needed.

Uvedené nevýhody odstraňuje zapojení řadiče pamětí s blokovou strukturou dat využívající komunikační řadič podle vynálezu, jehož podstata spočívá v tom, že na první vstup a první výstup komunikačního řadiče je připojen svým prvním vstupem a ptvním výstupem mikroprogramovaný konečný automat kodéru/dekodéru, jehož druhý výstup je připojen na příslušný vodič sběrnice a třetí výstup na první vstup fázového korektoru, přičemž čtvrtý výstup mikroprogramovaného konečného automatu kodéru/dekodéru je připojen na první vstup mikroprogramovaného konečného automatu separátoru, jehož první výstup je připojen na druhý vstup mikroprogramovaného konečného automatu kodéru/dekodéru a jehož druhý výstup je připojen na druhý vstup fázového' korektoru, zatímco- na druhý vstup mikroprogramovaného konečného automatu separátoru je připojen příslušný vodič sběrnice a na jeho třetí vstup je připojen první výstup hodinového generátoru, na jehož vstup je připojen druhý výstup komunikačního řadiče a jehož druhý výstup je připojen na třetí vstup fázového korektoru, připojeného svým výstupem na odpovídající vodič sběrnice. Třetí výstup hodinového generátoru je připojen na druhý vstup komunikačního řadiče. Třetí vstup a třetí výstup komunikačního řadiče je připojen na příslušné vodiče sběrnice.The above-mentioned disadvantages are eliminated by the connection of a data storage block controller using a communication controller according to the invention, characterized in that the first input and the first output of the communication controller are connected by their first input and the output output by a microprogrammed finite automaton of the encoder / decoder. connected to a respective bus wire and a third output to a first input of a phase corrector, the fourth output of a microprogrammed finite state encoder / decoder is connected to a first input of a microprogrammed finite state of a separator whose first output is connected to a second input the output is connected to the second input of the phase corrector, while the second input of the microprogrammed finite separator automat is connected to the corresponding bus wire and its third input is connected to the first the output of the clock generator, to whose input the second output of the communication controller is connected and whose second output is connected to the third input of the phase corrector, connected by its output to the corresponding bus conductor. The third output of the clock generator is connected to the second input of the communication controller. The third input and the third output of the communication controller are connected to the corresponding bus wires.

Výhodou zapojení podle vynálezu je, že v přídavných obvodech je v širokém rozsahu využito techniky mikroprogramování. Použitím programovatelných pevných pamětí ROM, nebo programovatelných logických polí PLA se dosáhne snadné modifikovatelnosti funkce přídavných obvodů pro různé normy organizace dat a různé způsoby modulace, včetně možnosti programového přepínání dle potřeby. Zároveň se tím sníží počet integrovaných obvodů v přídavných obvodech, což vede ke snížení příkonu a zmenšení rozměrů celého zařízení. Protože vlastní funkci řadiče určují pouze mikroprogramy a způsob naprogramování komunikačního řadiče, lze jedině konstrukční provedení řadiče použít pro řízení nejrůznějších typů pamětí s blokovou strukturou dat, případně přizpůsobit stávající zařízeni pro připojení nového typu takové paměti nebo zvláštním požadavkům odběratele.An advantage of the circuitry according to the invention is that microprocessing is widely used in the auxiliary circuits. The use of programmable ROMs or PLA programmable logic arrays makes it easy to modify the functionality of additional circuits for different data organization standards and different modulation modes, including the ability to programmatically switch as needed. At the same time, the number of integrated circuits in the auxiliary circuits is reduced, which leads to a reduction in power consumption and a reduction in the dimensions of the entire device. Since only the microprograms and the way of programming the communication controller determine the actual function of the controller, only the controller's design can be used to control various types of memory with block data structure, or to adapt the existing device for connecting a new type of such memory or specific customer requirements.

Přiklad zapojení podle vynálezu je schematicky znázorněn na připojeném výkrese.An example of a circuit according to the invention is shown schematically in the attached drawing.

Zapojení sestává z komunikačního řadiče 2 mikroprogramovaného konečného automatu kodéru/dekodéru 2» mikroprogramovaného konečného automatu separátoru 2» fázového korektoru 2 a hodinového generátoru 5. Prostřednictvím sběrnice 6 lze k řadiči připojit jednu nebo více pamětových jednotek 7 až 7n.The wiring consists of the communication controller 2 of the microprogrammed finite state encoder / decoder 2 of the »microprogrammed finite state of the separator 2» of the phase corrector 2 and the clock generator 5. Via the bus 6 one or more memory units 7 to 7n can be connected.

Ke komunikačnímu řadiči 2 3^e připojen svým prvním vstupem LC a prvním výstupem LS mikroprogramovaný konečný automat kodéru/dekodéru 2, jehož druhý výstup je připojen na příslušný vodič WG sběrnice 2 pamětových jednotek T_ až 7n a na třetí výstup fázového korektoru 2· Čtvrtý výstup mikroprogramovaného konečného automatu kodéru/dekodéru 2 připojen na první vstup mikroprogramovaného konečného automatu separátoru 2» jehož první výstup je připojen na druhý vstup mikroprogramovaného konečného automatu kodéru/dekodéru 2 ^a jehož druhý výstup je připojen na druhý vstup fázového korektoru 2· ^Na druhý vstup mikroprogramovaného konečného automatu separátoru 2 je připojen příslušný vodič RD sběrnice 6 a na jeho třetí vstup je připojen první výstup hodinového generátoru 2> ^na jehož vstup CC je připojen druhý výstup komunikačního řadiče 2· Druhý výstup hodinového generátoru 2 je připojen na třetí vstup fázového korektoru 2» připojeného svým výstupem na odpovídající vodič WD sběrnice 2· Třetí výstup CK hodinového generátoru 2» pokud existuje, je připojen na druhý vstup komunikačního řadiče 2· Případný třetí vstup a třetí výstup komunikačního řadiče 2 je připojen na příslušné vodiče sběrnice 2 pamětových jednotek T_ až 7n.The communication controller 2 ³ and connected by its first inlet LC and the first output of the LS microprogrammed finite state machine encoder / decoder 2, whose second output is connected to the respective conductor WG bus two memory units T_ to 7N, and the third output phase corrector 2 · fourth output mikroprogramovaného Finite state machine coder / decoder 2 is connected to the first input mikroprogramovaného finite automaton separator 2 »whose first output is connected to a second input mikroprogramovaného finite automaton encoder / decoder 2 ^and the second output is connected to the second input of the phase corrector 2 · ^the second input mikroprogramovaného finite automata Separator 2 is connected to the corresponding RD bus wire 6 and its third input is connected to the first output of clock generator 2> ^to CC input is connected the second output of communication controller 2 · The second output of clock generator 2 is connected to third input up of phase corrector 2 »connected by its output to the corresponding WD bus wire 2 · third output CK of clock generator 2» if present, is connected to the second input of communication controller 2 · optional third input and third output of communication controller 2 is connected to the corresponding bus wires 2 memory units T_ to 7n.

Komunikační řadič 2 sestává jednak z vlastního integrovaného komunikačního řadiče, jednak z obvodu pro paralelní vstup a výstup řídicích a stavových signálů. Z komunikačního řadiče 2 přichází vstupem LC do mikroprogramovaného konečného automatu kodéru/dekodéru 2 signály pro volbu rychlosti, způsobu modulace a hustoty záznamu, signál pro přepínání směru přenosu, sériová data a další řídicí signály. Opačným směrem jsou výstupem LS vedeny hodinové signály, sériová data a další časovači a stavové signály. Při čtení vytváří automat kodéru/dekodéru 2 ^v závislosti na separovaných hodinách a datech, přicházejících z mikroprogramovaného konečného automatu separátoru 2 ^a zvoleném způsobu modulace odpovídající hodinový signál, sériová data a synchronizační signál pro komunikační řadič 2· Při zápisu vytváří automat kodéru/dekodéru 2 hodinový signál pro komunikační řadič 2 ^a zpracovává sériová data v závislosti na zvoleném způsobu modulace na řídicí signály pro fázový korektor 2· Automat kodéru/dekodéru 2 pracuje obvykle na dvojnásobku bitové frekvence, tj. provede dvě mikroinstrukce na jeden bit dat.Communication controller 2 consists of an integrated communication controller itself and a circuit for parallel input and output of control and status signals. From the communication controller 2, by input of the LC to the microprogrammed finite automaton of the encoder / decoder 2, signals for selecting the rate, modulation and density of the recording, the direction switch signal, the serial data and other control signals are received. Clock signals, serial data and other timers and status signals are output in the opposite direction by the LS output. On reading, the encoder / decoder 2 generates a corresponding clock signal, serial data and synchronization signal for the communication controller 2 ^, depending on the separated clock and data coming from the micro-programmed finite separator 2 ^{and the} selected modulation method. the signal to the communication controller 2 ^and processes the serial data depending on the selected modulation method to the phase corrector 2 control signals. · The encoder / decoder 2 machine usually operates at twice the bit rate, ie executes two microinstructions per bit of data.

Potřebný hodinový kmitočet dodává mikroprogramovaný konečný automat separátoru 2· Tento automat pracuje při čtení jako fázový závěs, synchronizovaný signálem ze vstupu RD, zatímco při zápisu pracuje jako jednoduchý dělič, dělící referenční kmitočet v pevném dělícím poměru. Kromě uvedeného hodinového kmitočtu vytváří při čtení signály separovaných hodin a separovaných dat pro automat 2, při zápisu synchronizační signál pro fázový korektor 2·The required clock frequency is supplied by the microprogrammed finite separator 2 controller. · This reader operates as a phase-locked reading, synchronized by a signal from the RD input, while working as a single divider, dividing the reference frequency at a fixed dividing ratio. In addition to the specified clock frequency, it generates the separated clock and separated data signals for the controller 2 when reading, and the sync signal for the phase corrector 2 when writing.

Fázový korektor 2 ^se uplatňuje pouze při zápisu, kdy podle signálu z automatu kodéru/děkodéru 2 jemně koriguje fázi signálu na výstupu WD. Časování celého řadiče zajištuje hodinový generátor 5, sestávající obvykle z krystalového oscilátoru, děliče základního kmitočtu a kombinační logiky, zajištující správný výběr hodinových kmitočtů pro ostatní obvody v závislosti na vstupu CC. Z generátoru 2 l^{ze s} výhodou odebírat hodinové signály i pro komunikační řadič 2 ^a jiné obvody výstupem CK.Phase corrector 2 ^is only applied when writing, according to the signal from the coder / decoder 2, it gently corrects the phase of the signal at the output WD. The timing of the entire controller is provided by a clock generator 5, usually consisting of a crystal oscillator, a fundamental frequency divider, and combinational logic, ensuring the correct selection of clock frequencies for other circuits depending on the CC input. 2 l of the generators ^{of preferably} remove clock signals for communication controller 2 ^{and the} other output circuit TA.

Potřebný rozsah paměti mikroprogramu obou automatů závisí na typu použitelného integrovaného komunikačního řadiče, počtu pokrývaných norem organizace dat a složitosti realizovaných algoritmů, např. v realizovaném řadiči pamětí s pružnými disky využívajícím integrovaný komunikační řadič Z 80 - SIO, umožňujícím práci se všemi běžnými typy pružných disků a třemi způsoby modulace tj. jednoduchá hustota FM, dvojnásobná hustota MFM a M2FM jsou potřebné kapacity paměti mikroprogramu 512 x 12 bitu pro automat kodéru/dekodéru 2 a 32 x 8 bitu pro automat separátoru 2·The amount of memory required for both programmable microcontrollers depends on the type of integrated communication controller usable, the number of data organization standards covered, and the complexity of the algorithms implemented, such as the implemented flexible disk controller using the Z 80 - SIO integrated communication controller. and three modulation modes, ie single FM density, double MFM and M2FM density, are the required 512x12 bit microcontroller memory capacities for encoder / decoder 2 and 32x8 bit separator automatics 2 ·

IAND

Zapojení podle vynálezu lze využít všude tam, kde nelze použít specializovaného integrovaného řadiče a kde použití integrovaného komunikačního řadiče nebrání vysoká rychlost zpracováni dat. Typickou oblastí využití jsou řadiče pro řízení pamětí s pružnými disky a kazetových páskových paměti pro mikropočítače a nejrůznější mikroprocesorem řízené přístrojeThe wiring according to the invention can be used wherever a dedicated integrated controller cannot be used and where the use of an integrated communication controller does not prevent high data processing speed. Typical applications include flexible disk controllers and cassette tape memories for microcomputers and a variety of microprocessor controlled devices

Claims

1. A wiring of a data storage block controller using a communication controller, characterized in that the first input and the first communication controllers (1) are connected by their first input and first output to a microprogrammed finite state encoder / decoder (2), the second output of which is connected a respective bus selector (6) and a third output to the first input of the phase corrector (4), the fourth output of the microcontroller finisher of the encoder / decoder (2) being connected to the first input of the microcontroller finite separator (3) the second input of the microprogrammed finite state encoder / decoder (2) and the second output of which is connected to the second input of the phase corrector (4), while the second input of the microprogrammed finite state of the separator (3) is connected to the corresponding bus wire (6) ^and its third input the first output of the clock generator is connected (5) to which the second output of the communication controller (1) is connected and whose second output is connected to the third input of the phase corrector (4) connected by its output to the corresponding bus conductor (6).

Connection according to claim 1, characterized in that the third output of the clock generator (5) is connected to the second input of the communication controller (1).

Connection according to claim 1, characterized in that the third input and the third output of the communication controller (1) are connected to the respective bus conductors (6).