CS245142B1

CS245142B1 - Aritmetic and logic unit connection

Info

Publication number: CS245142B1
Application number: CS852333A
Authority: CS
Inventors: Zdenek Korvas
Original assignee: Zdenek Korvas
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-08-14
Also published as: CS233385A1

Abstract

Obvodem se řeší zapojení aritmetické a logické jednotky typu řez pro 8 bitů, které spolu s obvodem pro stanovení přenosů umožňuje sestavení rychlých aritmetických a logických obvodů procesoru o velké šířce toku dat, například 64 bitů, pro binární i dekadické operace a s průběžnou kontrolou vnitřních obvodů. Podstatou zapojení je jednak vhodná struktura zapojené jednotky — viz obr. 1 a obr. 2 — umožňující paralelní'činnost obvodů pro stanovení přenosů a obvodů pro součet a využívající nezávislých obvodů pro generaci výsledků a pro generaci parity vý sledku a dále zajištění vnitřních obvodů jednotky pomocí bezpečnostního kódu jedna ze tří a jedna ze dvou. Obvod je vhodný zejména pro zapojení jednotky s využitím hradlových polí čili polozákaznických obvodů.Circuit solves arithmetic and logical unit type cut for 8 bits along with the circuit for determining the transmissions build quick arithmetic and a large-width processor logic circuit data streams, such as 64 bits, for binary i decadic and continuous control operations internal circuits. The essence of engagement is both appropriate the structure of the connected unit - see Figure 1 and Fig. 2 - allowing parallel circuit operation for determining transmissions and circuits for sum and using independent circuits for generation of results and for generation of parity consequence, and the provision of internal circuits unit using security code one of three and one of two. The circuit is particularly suitable for wiring units using gate arrays circuits.

Description

Vynález se týká zapojení aritmetické a logické jednotky typu řez (anglicky slicej pro 8 bitů, které je zvláště vhodné pro realizaci pomocí tak zvaných polozákaznických obvodů, nazývaných též pole hradel (anglicky gate arrays).The invention relates to an 8-bit slice arithmetic and logic unit which is particularly suitable for implementation by so-called semi-customer circuits, also called gate arrays.

Dosud používaná zapojení řezové aritmetické a logické jednotky neumožňují automatickou detekci vnitřních poruch obvodu a nemají vestavěny obvody pro kontrolu bezpečnostního kódu na vstupu a generaci bezpečnostního kódu na výstupu. Dodatečné zabezpečení obvodu pak vyžaduje zdvojení jednotek a doplnění dalšími obvody pro kontrolu vstupních operandů, porovnání výsledků a generaci bezpečnostního kódu na výstupu, což vede k značnému zvýšení materiálových nákladů i ke zvýšení počtu logických stupňů.The current arithmetic and logic unit connections used so far do not allow automatic detection of internal circuit failures and do not have built-in circuits to check the security code at the input and generate the security code at the output. The additional security of the circuit then requires duplication of units and the addition of additional circuits to check the input operands, compare the results and generate the security code at the output, which leads to a considerable increase in material costs and an increase in the number of logical stages.

Uvedené nevýhody odstraňuje zapojení podle vynálezu, charakterizované tím, že je sestaveno z tak zvaných řezových obvodů pro osmibitové operandy s paritou, to jest pro jednu slabiku a z obvodu pro stanovení přenosů, přičemž každý řezový obvod sestává ze dvou stejně zapojených bloků pro nižší a vyšší polovinu slabiky a z obvodu pro generaci signálu porucha a z obvodu pro generaci parity, přičemž vedení pro ovládací signály jsou připojena na ovládací vstup bloků pro nižší a vyšší polovinu slabiky a vedení nižší poloviny prvého a druhého operandu jsou připojena na prvý a druhý vstup bloku pro nižší polovinu slabiky, zatímco vedení vyšší poloviny prvého a druhého operandu jsou připojena na prvý a druhý vstup bloku pro vyšší polovinu slabiky a přívody paritových bitů prvého a druhého operandu jsou připojeny na prvý a druhý vstup obvodu pro generaci signálů porucha a přívod zakódovaného vstupního přenosu je připojen na vstup dolního přenosu bloku pro nižší polovinu slabiky a na přenosový vstup obvodu stanovení přenosů, zatímco· na vstup horního přenosu bloku pro nižší polovinu slabiky je připojeno vedení zakódovaného prvého přenosu z obvodu stanovení přenosů, přičemž totéž vedení je připojeno do bloku pro vyšší polovinu slabiky na vstup dolního přenosu a na vstup horního přenosu bloku pro vyšší polovinu slabiky je připojeno vedení zakódovaného druhého přenosu z obvodu pro stanovení přenosů, přičemž vedení zakódovaných podmínek a podmínkových výstupů bloků pro nižší a vyšší polovinu slabiky jsou připojena na prvý a druhý podmínkový vstup obvodu stanovení přenosů, přičemž výstupy nonekvivalence prvého a druhého operandu bloků pro nižší a vyšší polovinu slabiky jsou připojeny vedeními na třetí a čtvrtý vstup bloku pro generaci signálu porucha, výstupy zakódovaných dvou řádů binárního součtu bloků pro nižší a vyšší polovinu slabiky jsou spojeny vedeními s pátým a šestým vstupem bloku pro generaci signálu porucha a výstupy zakódované parity logických funkcí bloků pro nižší a vyšší polovinu slabiky jsou spojeny vedeními se sedmým a osmým vstupem bloku pro generaci signálu porucha a výstupy celkové parity bloků pro nižší a vyšší polovinu slabiky jsou spojeny vedeními s prvým a druhým vstupem obvodu pro generaci parity a výstupy výsledků bloků pro nižší a vyšší polovinu slabiky jsou spojeny do výstupního vedení výsledku a výstup obvodu pro generaci parity je připojen na výstupní vedení parity a výstup zakódovaného celkového přenosu obvodu stanovení přenosů je připojen na výstupní vedení celkového přenosu a výstup obvodu pro generaci signálu porucha je připojen na výstupní vedení signálu porucha.These disadvantages are eliminated by the circuit according to the invention, characterized in that it consists of so-called cut circuits for eight-bit operands with parity, i.e. for a single syllable and a transfer determination circuit, each cutting circuit consisting of two equally connected blocks for the lower and higher half syllables and from the signal generation circuit, and from the parity generation circuit, wherein the control signal lines are connected to the control input of the blocks for the lower and upper half of the syllable and the lower half of the first and second operands are connected to the first and second block input for the lower half while the higher half lines of the first and second operands are connected to the first and second block inputs for the higher half of the syllable and the parity bits of the first and second operands are connected to the first and second inputs of the fault generation circuit and the encoded input signal the transmission of the downlink block for the lower half of the syllable and the transmission input of the transfer determination circuit, while the upper transfer block of the lower half of the syllable is connected with the encoded first transmission from the transfer determination circuit, the upper half of the syllable at the lower transmission input and the upper half of the syllable input for the upper half of the syllable is coupled to the encoded second transmission from the transfer determination circuit, and the coded conditions and conditional outputs of the lower and upper half of the syllable the transfer determination circuit input, wherein the outputs of the first and second operands of the lower and upper half syllable block non-equivalents are connected by lines to the third and fourth input of the fault signal block, the outputs of the encoded two-order binary The mean sum of the blocks for the lower and upper half of the syllable are connected by lines with the fifth and sixth input of the fault signal block and the outputs of the encoded parity logic functions of the blocks for the lower and higher half of the syllable are connected by lines with the overall parities of the lower and upper half syllable blocks are connected by lines to the first and second parity generation inputs, and the lower and upper half syllabus output outputs are coupled to the result output line and the output of the parity generation circuit is connected to the parity output line; the output of the encoded total transmission circuit of the transmission determination circuit is connected to the output line of the total transmission, and the output of the circuit for generating the fault signal is connected to the output line of the fault signal.

Výhodné je též zapojení podle vynálezu, spočívající v tom, že blok pro nižší polovinu slabiky sestává ze vstupního obvodu, obvodu pro podmínky přenosu, obvodu nonekvivalence, obvodu binárního součtu, obvodu logických funkcí, výběrového a korekčního obvodu, obvodu stanovení parity binárního' součtu, obvodu stanovení parity logických funkcí a výběrového obvodu parity, přičemž vedení pro ovládací signály, zakódované v bezpečnostním kódu je připojeno na ovládací vstup vstupního obvodu, výběrového a korekčního obvodu, obvodu logických funkcí a výběrového obvodu parity, vedení nižší poloviny prvého a druhého' operandu je připojeno na prvý a druhý vstup vstupního obvodu, přičemž vstupní obvod má výstup logického součtu spojen vedením se vstupem logického součtu obvodu pro podmínky přenosu, obvodu nonekvivalence, obvodu binárního součtu, obvodu logických funkcí a obvodu stanovení parity binárního součtu, přičemž vstupní obvod má výstup logického součinu spojen vedením se vstupem logického součinu obvodu pro podmínky přenosu, obvodu nonekvivalence, obvodu binárního součtu, obvodu logických funkcí a obvodu stanovení parity binárního součtu, přičemž obvod pro podmínky přenosu má výstup spojený do podmínkového výstupu bloku pro nižší polovinu slabiky, přičemž obvod nonekvivalence má výstup nonekvivalence vstupních operandů po jednotlivých řádek spojen se vstupem nonekvivalence obvodu binárního součtu, obvodu logických funkcí, obvodu parity binárního součtu, výběrového obvodu parity a také se třetím vstupem bloku pro generaci signálu porucha, přičemž vstup dolního přenosu do bloku pro nižší polovinu slabiky v kódu jedna ze dvou je připojen na přenosový vstup obvodu binárního součtu a obvodu stanovení parity binárního součtu, zatímco vstup horního přenosu do bloku pro nižší polovinu slabiky v kódu jedna ze dvou je připojen na přenosový vstup výběrového a korečního obvodu a výběrového obvodu parity, přičemž výstup obvodu binárního součtu je spojen vedením se součtovým vstupem vý245142 běrového a korekčního obvodu a dále je druhý a třetí řád binárního součtu zakódovaný v kódu jedna ze dvou připojen na pomocný vstup výběrového obvodu parity a na. pátý vstup bloku pro generaci signálu porucha, přičemž výstup obvodu logických funkcí je spojen vedením s logickým vstupem výběrového a korekčního obvodu a tentýž výstup, zakódovaný v kódu jedna ze dvou je ještě spojen vedením se vstupem obvodu pro stanovení parity logických funkcí, přičemž výstup výběrového a korekčního obvodu je spojen s výstupním vedením výsledku bloku pro nižší polovinu slabiky, přičemž výstup obvodu parity binárního součtu je spojen vedením se vstupem parity binárního součtu výběrového obvodu parity, přičemž výstup obvodu stanovení parity logických funkcí, zakódovaný v kódu jedna ze dvou, je spojen vedením se sedmým vstupem obvodu pro generaci signálu porucha a se vstupem parity logických funkcí výběrového obvodu parity, jehož výstup je spojen vedením s paritovým vstupem obvodu pro generaci parity.The circuit according to the invention is also advantageous in that the lower half syllable block comprises an input circuit, a transfer condition circuit, a non-equivalence circuit, a binary sum circuit, a logic function circuit, a selection and correction circuit, a binary sum parity circuit. the logic function parity selection circuit and the parity selection circuit, the line for the control signals encoded in the security code being connected to the control input of the input circuit, the selection and correction circuit, the logic function circuit and the parity selection circuit, the lower half of the first and second operands connected to the first and second inputs of the input circuit, the input circuit having a logic sum output coupled to a logic sum input for the transfer conditions, non-equivalence circuit, binary sum circuit, logic function circuit, and binary parity determination circuit The input circuit has a logic product output connected by conduction to the logic product input of the transfer conditions circuit, the non-equivalence circuit, the binary sum circuit, the logic function circuit, and the binary sum parity circuit. a lower half of the syllable, wherein the non-equivalence circuit has a non-equivalence output of the input operands per line connected to the non-equivalence input of the binary sum circuit, logic function circuit, binary sum parity circuit, parity selection circuit, to the lower half of the syllable in code one of the two is connected to the binary sum and binary sum parity transfer input, while the upper transmission input to the lower half of the syllable in code j one of the two is connected to the transmission input of the selection and correction circuit and the selection parity circuit, wherein the output of the binary sum circuit is connected to the sum input of the run and correction circuit output and the second and third order of binary sum coded auxiliary input of parity select circuit and on. the fifth input of the fault generation block, wherein the logic function circuit output is coupled to the logic input of the selection and correction circuit, and the same output encoded in code one of two is still coupled to the input of the logic function parity circuit, the correction circuit is coupled to the output result block for the lower half of the syllable, wherein the output of the binary sum parity circuit is coupled to the binary sum parity input of the parity selection circuit, and the output of the logic function parity circuit encoded in one of two with the seventh input of the fault generation circuit and the parity input of the logic functions of the parity selection circuit, the output of which is coupled to the parity input of the parity generation circuit.

Výhodou zapojení podle vynálezu je dále to, že signály na tak zvané kritické cestě při sčítání, to jest na cestě, která určuje zpoždění, jsou kódovány v bezpečnostním kódu m z n, konkrétně jedna ze tří a jedna ze dvou. Tento způsob kódování umožňuje navrhnout obvody na kritické cestě, to jest zejména obvody pro stanovení přenosů, s minimálním počtem logických stupňů, protože odpadá nutnost vkládat do obvodů invertory pro získání negace příslušného signálu. Při vstupním kódu m z n je možno příslušné obvody navrhnout tak, že nevyžadují použití inverzních vstupních proměnných.An advantage of the circuitry according to the invention is further that the signals on the so-called critical addition path, i.e. the path that determines the delay, are coded in the security code m of n, namely one of three and one of two. This coding method makes it possible to design circuits on a critical path, that is to say circuits for determining transmissions, with a minimum number of logic stages, since there is no need to insert inverters into the circuits to obtain negation of the respective signal. With the input code m of n, the respective circuits can be designed such that they do not require the use of inverse input variables.

Jedno z možných zapojení aritmetické a logické jednotky je zachyceno na připojených výkresech, obr. 1 a obr. 2.One of the possible arithmetic and logic unit connections is shown in the attached drawings, Fig. 1 and Fig. 2.

Zapojení aritmetické a logické jednotky provádějící funkci binární a dekadické aritmetiky a logické funkce podle obr. 1 je sestaveno z takzvaných rezových obvodů pro osmibitové operandy s paritou, to jest pro jednu slabiku a z obvodu 300 pro stanovení přenosů, přičemž každý řezový obvod sestává ze dvou stejně zapojených bloků 100, 200 pro nižší a vyšší polovinu slabiky a z obvodu 9 pro generaci signálu porucha a z obvodu 10 pro generaci parity, přičemž vedení 00 s ovládacími signály jsou připojena na ovládací vstup bloků 100, 200 pro nižší a vyšší polovinu slabiky a vedení 010, 020 nižší poloviny prvého a druhého operanda jsou připojena na prvý a druhý vstup bloku 100 pro nižší polovinu slabiky, zatímco vedení 011, 021 vyšší poloviny prvého a druhého operanda jsou připojena na prvý a druhý vstup bloku 200 pro vyšší polovinu slabiky a přívody 012, 022 pardových bitů prvého a druhého operanda jsou připojeny na prvý a druhý vstup obvodu 9 pro generaci signálu porucha a přívod 03 zakódovaného· vstupního přenosu je připojen na vstup dolního přenosu bloku 100 pro nižší polovinu slabiky a na přenosový vstup obvodu 300 stanovení přenosů, zatímco na vstup horního přenosu bloku 100 pro· nižší polovinu slabiky je připojeno vedení 04 zakódovaného prvého přenosu z obvodu 300 stanovení přenosů, přičemž totéž vedení 04 je připojeno do· bloku 200 pro vyšší polovinu slabiky na vstup dolního přenosu a na vstup horního přenosu bloku 200 pro vyšší polovinu slabiky je připojeno vedení 05 zakódovaného druhého přenosu z obvodu 300 pro stavení přenosů, přičemž vedení 111, 211 zakódovaných podmínek z podmínkových výstupů bloků 130, 200 pro nižší a vyšší polovinu slabiky jsou připojena na prvý a druhý podmínkový vstup obvodu 300 stanovení přenosů, přičemž výstupy nonekvivalence prvého a druhého operanda bloků 100, 200 pro nižší a vyšší polovinu slabiky jsou připojeny vedeními 121, 221 na třetí a čtvrtý vstup bloku 9 pro generaci signálu porucha, výstupy zakódovaných dvou řádů binárního součtu bloků 100, 209 pro nižší a vyšší polovinu slabiky jsou spojeny vedeními 141, 241 s pátým a šestým vstupem bloku 9 pro generaci signálu porucha a výstupy zakódované parity logických funkcí bloků 100, 200 pro nižší a vyšší polovinu slabiky jsou spojeny vedeními 171, 271 se sedmým a osmým vstupem bloku 9 pro· generaci signálu porucha a výstupy celkové parity bloků 100, 200 pro nižší a vyšší polovinu slabiky jsou spojeny vedeními 181, 281 s prvným a druhým vstupem obvodu 10 pro generaci parity a výstupy výsledku 106, 206 bloků 100, 200 pro nižší a vyšší polovinu slabiky jsou spojeny do výstupního vedení 03 výsledku a výstup obvodu 10 pro generaci parity je připojen na výstupní vedení 07 parity a výstup zakódovaného celkového přenosu obvodu 300 stanovení přenosů je připojen na výstupní vedení 09 celkového· přenosu a výstup obvodu 9 pro generaci signálu proudu je připojen na výstupní vedení 08 signálu porucha.The arithmetic and logic unit performing the binary and decadic arithmetic and logic functions of FIG. 1 is composed of so-called cut-off circuits for 8-bit parity operands, i.e., one syllable, and a transfer determination circuit 300, each cut-off circuit consisting of two equally the wiring blocks 100, 200 for the lower and higher half of the syllable and of the fault generating circuit 9 and of the parity generating circuit 10, the control lines 00 with the control signals being connected to the control input of the lower and higher half of the syllable and wiring 010, 020 the lower half of the first and second operands are connected to the first and second inputs of the block 100 for the lower half of the syllable, while the high half lines of the first and second operands are connected to the first and second inputs of the block 200 for the upper half of the syllable the pardon bits of the first and second operands are connected Only the first and second inputs of the fault generation circuit 9 and the encoded input transmission input 03 are connected to the lower transmission input of the block 100 for the lower half of the syllable and to the transmission input of the transmission determination circuit 300, half of the syllable, the encoded first transmission line 04 is connected from the transfer determination circuit 300, the same line 04 being connected to the upper half of the syllable 200 for the lower transmission input and the upper transmission half of the syllable 200 for the higher half the transmissions from the traffic setting circuit 300, wherein the encoded conditions lines 111, 211 of the conditional outputs of the lower and upper half syllable blocks 130, 200 are connected to the first and second conditional inputs of the transmission determination circuit 300, the non-equivalence outputs of the first and second operands of the blocks 10 0, 200 for the lower and upper half of the syllable are connected by lines 121, 221 to the third and fourth inputs of the fault generation block 9, the outputs of the encoded two orders of binary sum of blocks 100, 209 for lower and higher half of the syllable are connected by lines 141, 241 the fifth and sixth inputs of the fault generation block 9 and the encoded parity outputs of the logic functions of the blocks 100, 200 for the lower and higher half of the syllable are connected via lines 171,271 to the seventh and eighth inputs of the fault generation block 9 and the total parity outputs , 200 for the lower and higher half of the syllable are connected by lines 181, 281 to the first and second inputs of the parity generation circuit 10 and the output outputs 106, 206 of blocks 100, 200 for the lower and higher half of the syllable are connected to the output output line 03 10 for parity generation is connected to the parity output line 07 and the output of the coded total The transmission determination circuit 300 is connected to the overall transmission output line 09 and the output of the current signal generation circuit 9 is connected to the fault output signal line 08.

Zapojení aritmetické a logické jednotky v podrobnějším provedení podle obr. 2 je uspořádáno tak, že blok 100 pro nižší polovinu slabiky sestává ze vstupního obvodu 0, obvodu 1 pro podmínky přenosu, obvodu 2 nonekvivalence, obvodu 4 binárního součtu, obvodu 3 logických funkcí, výběrového a korekčního obvodu 5, obvodu S stanovení parity binárního součtu, obvodu 7 stanovení parity logických funkcí a výběrového obvodu 8 parity, přičemž vedení 00 s ovládacími signály, zakódovanými v bezpečnostním kódu je připojeno na ovládací vstup vstupního obvodu 0, výběrového a korekčního obvodu 5, obvodu 3 logických funkcí a výběrového obvodu 8 parity, vedení 010, 020 nižší poloviny prvého a druhého operandu je připojeno na prvý a druhý vstup vstupního obvodu 0, přičemž vstupní obvodArrangement of the arithmetic and logic unit in the more detailed embodiment of FIG. 2 is arranged such that the lower half syllable block 100 consists of an input circuit 0, a transfer condition circuit 1, a non-equivalence circuit 2, a binary sum circuit 4, a logic function circuit 3 and a correction circuit 5, a binary sum parity circuit S, a logic function parity circuit 7 and a parity selection circuit 8, the line 00 with control signals encoded in the security code being connected to the control input of the input circuit 0, the selection and correction circuit 5, the logic function circuit 3 and the parity selection circuit 8, the lower half of the first and second operands 010, 020 are connected to the first and second inputs of the input circuit 0, the input circuit

O má na výstup 101 logického součtu logický součet vstupních operandů po jednotlivých řádech, zakódovaný v bezpečnostním kódu jedna ze dvou a tento výstup je spojen vedením 101 se vstupem logického součtu obvodu 1 pro podmínky přenosu, obvodu 2 nonekvivalence, obvodu 4 binárního součtu, obvodu 3 logických funkcí a obvodu 6 stanovení parity binárního součtu, přičemž vistupní obvod 0 má na výstupu logického Součinu logický součin vstupních operandů po jednotlivých řádech, zakódovaný v bezpečnostním kódu jedna ze dvou a tento výstup je spojen vedením 102 se vstupem logického součinu obvodu 1 pro podmínky přenosu, obvodu 2 nonekvivalence, obvodu 4 binárního součtu, obvodu 3 logických funkcí a obvodu 6 stanovení parity binárního součtu, přičemž obvod 1 pro podmínky přenosu má na výstupu zakódované signály o generaci přenosu, generaci nepřenesu nebo průchodnosti přenosu v kódu jedna ze tří, které jsou spojeny do podmínkového výstupu 111 bloku 100 pro nižší polovinu statiky, přičemž obvod nonekvivalence má na výstupu 121 nionékvivalenci vstupních operandů po jednotlivých řádech, zakódovanou v bezpečnostním kódu jedna ze dvou a tento výstup 121 je spojen se vstupem nonekvivalence obvodu 4 binárního součtu, obvodu 3 logických funkcí, obvodu 6 parity binárního součtu 6, výběrového obvodu 8 parity a také se třetím vstupem bloku 9 pro generaci signálu porucha, přičemž vstup dolního přenosu do bloku 100 pro nižší polovinu slabiky v kódu jedna ze dvou je připojen na přenosový vstup obvodu 4 binárního součtu a obvodu 6 stanovení parity binárního součtu, zatímco vstup horního přenosu do bloku 100 pro nižší polovinu slabiky v kódu jedna ze dvou je připojen na přenosový vstup výběrového a korekčního obvodu 5 a výběrového obvodu 8 parity, přičemž výstup obvodu 4 binárního součtu je spojen vedením 141 se součtovým vstupem výběrového a korekčního obvodu 5 a dále je druhý a třetí řád binárního součtu zakódovaný v kódu jedna ze dvou připojen na pomocný vstup výběrového obvodu 8 parity a na pátý vstup bloku 9 pro regeneraci parity, přičemž výstup obvodu 3 logických funkcí je spojen vedením 131 β logickým vstupem výběrového a korekčního obvodu 5 a tentýž výstup, zakódovaný v kódu jedna ze dvou je ještě spojen vedením 131 se vstupem obvodu 7 pro stanovení parity logických funkcí, přičemž výstup výběrového a korekčního obvodu 6 je spojen s výstupním vedením 108 výsledku bloku 100 pro nižší polovinu slabiky, přičemž výstup obvodu 6 parity binárního součtu je spojen vedením 161 se vstupy parity binárního součtu výběrového obvodu 8 parity, přičemž výstup obvodu 7 stanovení parity logických funkcí zakódovaný v kódu jedna ze dvou, je spojen vedením 171 se sedmým vstupem obvodu 09 pro generaci signálu porucha a se vstupem parity logických funkcí výběrového obvodu 8 parity, jehož výstup je spojen vedením 181 s paritovým vstupem obvodu 10 pro generaci parity.O has logical sum output 101 logically sum of input operands one by one, encoded in security code one of two, and this output is connected by line 101 to logical sum input of circuit 1 for transfer conditions, circuit 2 non-equivalence, circuit 4 binary sum, circuit 3 of logic functions and binary sum parity circuit 6, wherein the access circuit 0 has a logical product at the output of the logical product, one by one, encoded in security code one of two, and this output is coupled by line 102 to the logic product input of circuit 1 , the non-equivalence circuit 2, the binary sum circuit 4, the logic function circuit 3, and the binary sum parity circuit 6, the transmission condition circuit 1 outputting encoded transmission generation, non-transmission generation, or transmission continuity in code one of three, connected to conditional output 111 of block 100 for the lower half of the statics, wherein the non-equivalence circuit has output-level non-equivalence of output operands 121 encoded in security code one of two and this output 121 is coupled to non-equivalency input of binary sum circuit 4 a binary sum parity circuit 6, a parity selection circuit 8 as well as a third input of the fault generation block 9, the lower transmission input to the lower half syllable block 100 of one of two being connected to the transmission input of the binary sum circuit 4; binary sum parity circuit 6, while the upper transmission input to block 100 for the lower half of the syllable in code one of two is connected to the transfer input of the select and correction circuit 5 and the parity selection circuit 8, the output of the binary sum circuit 4 sum input m of selection and correction circuit 5 and further, the second and third order of binary sum encoded in code one of two are connected to the auxiliary input of the parity selection circuit 8 and the fifth input of the parity recovery block 9, the logic input of the selection and correction circuit 5 and the same output, coded in code one of two, is still connected via line 131 to the input of the logic function parity circuit 7, the output of the selection and correction circuit 6 connected to output line 108 half the syllable, where the output of the binary sum parity circuit 6 is coupled by line 161 to the binary sum parity inputs of the parity selection circuit 8, and the output of the logic function parity circuit 7 encoded in code one of two is connected via line 171 to the seventh input signal fault and with input the parity logic functions of the parity selection circuit 8, the output of which is coupled via line 181 to the parity input of the parity generation circuit 10.

Činnost aritmetické a logické jednotky sčítání probíhá tak, že se současně v bloku 100 pro nižší a bloku 200 pro vyšší polovinu slabiky připraví v obvodu 1 pro stanovení podmínek přenosu podmínky přenosu 111, 211 v bezpečnostním kódu jedna ze tří. Tyto signály se zpracovávají v obvcech 300 pro stanovení přenosů současně pro všechny slabiky obvodu .a umožní na základě vstupního přenosu generovat signály o přenosu 04, 05 v kódu jedna ze dvou do obvodů 100, 200 pro nižší a vyšší polovinu slabiky. V těchto obvodech se během generace přenosů připravuje v obvodu 4 binárního součtu výstup binárního součtu pro přenos jedničkový a nulový a v nezávislém obvodu 6 stanovení parity binárního součtu výstup parity pro přenos jedničkový i nulový. Po· příchodu signálu o přenosech se na základě dolního přenosu vybere ve výběrovém a korekčním obvodu 5 příslušný binární součet a v případě dekadického součtu še provede eventuální korekce podle horního přenosu. Korekce spočívá v odečtení šestky od binárního součtu v jednoduchém kombinačním obvodu, umístěném ve výběrovém a korekčním obvodu 5, a týká se jen tří vyšších řádů binárního součtu. Současně se provede výběr parity podle dolního přenosu ve výběrovém obvodu 8 parity a v případě dekadického součtu ještě eventuální korekce parity podle horního přenosu. Kontrola správné činnosti aritmetické a logické jednotky se provádí v obvodu 9 pro generaci signálu porucha, kde se kontroluje parita vstupních operandů a dodržení bezpečnostního kódu u společných signálů, používaných současně v obvodu 4 binárního součtu a v obvodu 6 stanovení parity, jejichž nedetekovaná porucha by mohla vést k nedetekované chybě výsledku. Kontrola společných signálů se provádí přes tranzitní obvody 2 nonekvivalence, přes tranzitní obvod 3 logických funkcí a tranzitní obvod 7 stanovení parity logických funkcí kontrolou jeho výstupu 171. Aby bylo možno provádět tuto kontrolu, je při aritmetických operacích nastaven ovládacími signály obvod 3 logických funkcí na funkci nonekvivalence.The operation of the arithmetic and logic unit of addition takes place by simultaneously providing one of three conditions in circuit 1 for determining the transmission conditions 111, 211 in the lower block 100 and the upper block 200 for the upper half of the syllable. These signals are processed in the transfer determination circuitry 300 simultaneously for all syllables of the circuit, and will allow, based on the input transmission, to generate transmission signals 04, 05 in code one of two to the circuit 100, 200 for the lower and higher half of the syllable. In these circuits, the binary sum circuit 4 prepares the output of the binary sum for the one-to-one transmission and the independent circuit 6 for the determination of the binary sum parity for both the one-and-one transmission. Upon arrival of the transmission signal, the corresponding binary sum is selected in the selection and correction circuit 5 on the basis of the lower transmission and, in the case of a decimal sum, any correction according to the upper transmission is made. The correction consists in subtracting the six from the binary sum in a simple combination circuit located in the selection and correction circuit 5, and concerns only the three higher orders of the binary sum. At the same time, the parity selection according to the lower transmission is performed in the parity selection circuit 8 and, in the case of a decimal sum, any eventual parity correction according to the upper transmission. The correct operation of the arithmetic and logic unit is checked in the fault generation circuit 9, which checks the parity of the input operands and the security code for common signals used simultaneously in the binary sum circuit 4 and in the parity determination circuit 6 whose undetected fault could lead to an undetected result error. The common signal check is performed through the non-equivalence transit circuit 2, the logic function transit circuit 3 and the logic function parity circuit 7 by checking its output 171. In order to perform this check, the logic function circuit 3 is set to function by arithmetic operations. non-equivalence.

Obvod 300 stanovení přenosů je tranzitní pro poruchu a jeho činnost se kontroluje dodržením bezpečnostního kódu jedna ze dvou na výstupech 04, 05 a tak dále. Tento kód se kontroluje po průchodu obvodem 4 binárního součtu kontrolou bezpečnostního kódu jedna ze dvou u dvou výstupních bitů spojených vedením 141 s obvodem 9 pro generaci signálu porucha. Zmíněné dva bity jsou potřebné v kódu jedna ze dvou také pro korekci při dekadických operacích a kontrola na výstupu obvodu 4 binárního součtu slouží současně pro kontrolu společných vstupů do nezávislého výběrového a korekčního obvodu 5 a výběrového obvodu 8 parity.The transmission determination circuit 300 is a transit fault and its operation is checked by observing the security code one of two at the outputs 04, 05 and so on. This code is checked after passing through the binary sum circuit 4 by checking the security code one of two of the two output bits connected by line 141 to the fault generation circuit 9. The two bits are needed in code one of two also for decimal correction and the output check of the binary sum circuit 4 simultaneously serves to check the common inputs to the independent selection and correction circuit 5 and the parity selection circuit 8.

Parita vstupních operandů se kontroluje pomocí výstupu 121 obvodu 2 nonekvivalence, zavedeného do bloku 9.The parity of the input operands is checked by the output 121 of the non-equivalence circuit 2 introduced into block 9.

Při logických operacích se provede v obvodu 3 logických funkcí výběr požadované funkce, to jest logický součin, součet nebo nonekvivalence a požadovaná funkce se přenese v bezpečnostním kódu jedna ze dvou do obvodu 7 stanovení parity logických funkcí, jehož výstup se kontroluje v obvodu 9 pro generaci signálu porucha. Výstup logické funkce a její parity se uskuteční přes výběrový a korekční obvod 5 a výběrový obvod 8 parity. *In logic operations, the desired function, i.e. logical product, sum or non-equivalence, is selected in the logic function circuit 3 and the desired function is transmitted in the security code one of two to the logic function parity circuit 7, the output of which is checked in the generation circuit 9. signal failure. The output of the logic function and its parity takes place via the selection and correction circuit 5 and the selection circuit 8 of parity. *

Zapojení je vhodné zvláště pro realizaci na polozákaznických obvodech čili hradlových polích. Zapojení podle vynálezu slouží v procesoru samočinného počítače pro sestavení aritmetických a logických obvodů s velkou šířkou toku dat, například 64 bitů.The connection is suitable especially for realization on semi-customer circuits or gate fields. The circuit according to the invention serves in the automatic computer processor to assemble arithmetic and logic circuits with a large data flow width, for example 64 bits.

Claims

An arithmetic and logic unit performing both binary and decimal arithmetic and logic functions, characterized in that it consists of so-called chain circuits for eight-bit operands with parity, i.e. for a single syllable, and a circuit (300) for determining transmissions, each cutting circuit consists of two equally connected blocks (100, 200) for the lower and higher half of the syllable and a fault signal generating circuit (9) and a parity generating circuit (10), the control signal lines (00) being connected to the control input of the blocks (100, 200) for the lower and higher half of the syllable and the lines (010, 020) of the lower half of the first and second operands are connected to the first and second block input (100) for the lower half of the syllable the upper halves of the first and second operands are connected to the first and second input of the block (200) for the upper half of the syllable and the parity feeds (012, 022) The bits of the first and second operands are coupled to the first and second inputs of the fault generating circuit (9) and the encoded input transmission input (03) is connected to the lower transmission block input (100) for the lower half of the syllable and ) determining transmission while the upper transmission block input (100) for the lower half of the syllable is coupled with an encoded transmission line (300) from the transmission determination circuit (300), the same transmission line (04) connected to the block (200) for the higher half of the syllable an encoded second transmission line (05) from the transmission determination circuit (300) is coupled to the lower transmission input and the upper transmission input of the block (200) for the higher half of the syllable, wherein the encoded condition line (111, 211j from the block output conditions) 100, 200) for the lower and higher half of the syllable are connected to the first and second conditional input of the transfer determination circuit (p), p routine or outputs of exclusive OR of the first operand and the second blocks (100, 200) for lower and upper half of the byte are connected by lines (121, 221) to the third and the fourth input of the block (9) for generating a fault signal, outputs the encoded binary sum of two orders of blocks

OF THE INVENTION (100, 200) for the lower and higher half of the syllable are connected by lines (141, 241, and 5th and 6th input of the fault generation block (9) and the encoded parity logic function outputs (100, 200) for the lower and higher half are coupled by lines (171, 271) to the seventh and eighth inputs of the fault generating block (9), and the total parity outputs of the blocks (100, 200) for the lower and upper half of the syllable are connected by lines (181, 281) to the first and second inputs the parity generation circuit (10) and the result outputs (106, 206) of the blocks (100, 200) for the lower and higher half of the syllable are connected to the output line (06) and the output of the parity generation circuit (10) is connected to the output the parity line (07) and the output of the encoded total transmission circuit (300) of the transmission determination circuit are connected to the output line (09) of the total transmission and the output of the circuit (9) for generating the fault signal is connected to step (08) of the fault signal.

Arrangement of arithmetic and logic units according to claim 1, characterized in that the lower half syllable block (100) consists of an input circuit (0), a transfer conditions circuit (1), a non-equivalence circuit (2), a binary circuit (4j). the sum, the logic function circuit (3), the selection and correction circuit (5), the binary sum parity circuit (6), the logic function parity circuit (7) and the parity selection circuit (8), the line (00) for the control signals , encoded in the security code, is connected to the control input of the input circuit (0), the selection and correction circuit (5), the logic function circuit (3) and the parity selection circuit (8), the lower half of the first half and the second operand is coupled to the first and second inputs of the input circuit (Oj), wherein the input circuit (Oj has a logical-sum output (10,1) connected by a line (101) to the logic-sum input of the circuit (1j) (2) non-equivalence, binary sum circuit (4), logic function circuit (3) and binary sum parity circuit (6), wherein the input (24) of the water supply (0) has a logic product output connected by line (102) to the logic product input (1) for transmission conditions, circuit (2) non-equivalence, circuit (4) binary sum, circuit (3) logic functions on circuit (6) binary sum parity determination circuit, the transmission condition circuit (1) has output coupled to conditional output (111) a block (100) for the lower half of the syllable, wherein the non-equivalence circuit (2) has an input operand non-equivalence output (121) associated with the non-equivalence input of the binary sum circuit (4), logic function circuit (3) binary sum parity, parity selection circuit (8) as well as a third input of the fault generation block (9), the lower transmission input to the block (100) for the lower half a syllable in code one of two is connected to the transmission input of the binary sum circuit (4) and a binary sum parity circuit (6), while the upper transmission input to the block (100) for the lower half of the syllable in code one of the two is connected to the transmission input a selection and correction circuit (5) and a selection circuit (8) of parity, the output of the binary sum circuit (4) being coupled

The line (141) with the sum input of the select and correction circuits (5) and the second order of the binary sum encoded in code one of two are connected to the auxiliary input of the selection parity (8) and the fifth input of the block (9). wherein the output of the logic function circuit (3) is coupled by line (131) to the logic input of the selection and correction circuit (5) and the same output encoded in code one of two is still coupled by line (131) to the input of circuit (7) logic functions, wherein the output of the selection and correction circuit (5) is coupled to the output line (106) of the block result (100) for the lower half of the syllable, the output of the binary sum parity circuit (6) connected to the binary sum parity input a parity circuit (8), wherein the output of the parity logic function circuit (7) encoded in code one of two is connected by a line (171) to a by the input of the fault generation circuit (9) and the parity input of the logic functions of the parity selection circuit (8), the output of which is connected by a line (181) to the parity input of the parity generation circuit (10).