CS244490B1 - Zapojení pro potlačení nevýznamných nul číslicového ukazatele - Google Patents

Abstract

Řešení se týká zapojení obvodu pro potlačení nevýznamných nul stojících před prvním platpým celým číslem číselného údaje třímístného číslicového zobrazovače pracujícího v multiplexním režimu a to v závislosti na poloze desetinné tečky údaje. Při rozsvícení desetinné tečky před první nebo před prostřední číslicí třímístného číslicového zobrazovače se řídí činnost dekodéru, který ovládá číslicový zobrazovač. Tím se zabrání zobrazení nevýznamné nuly na prvním nebo prvním i druhém místě číselného údaje. Obvod se využije v panelových číslicových ukazovacích přístrojích.

Description

Vynález se týká zapojení pro potlačení nevýznamných nul číslicového ukazatele třímístného číslicového zobrazovače praoujícího v multiplexním režimu, a to v závislosti na poloze desetinné tečky údaje.

Při zobrazování údaje na třímístném číslicovém ukazateli, který je například součástí panelového číslicového ukazovacího přístroje, se pro přehlednost zobrazovaného údaje, a tím i pro snížení pravděpodobnosti vzniku řádové chyby při jeho čtení vyžaduje, aby se nezobrazovala číslice nula na prvním místě zleva, přísluěí-li vzhledem k poloze pohyblivé w i desetinné tečky toto místo řádu číselného údaje 10 nebo 10 .

Číslice nula se nemá rovněž zobrazit na druhém místě údaje zleva, přísluěí-li toto místo řádu 10 a číslice nula se současně vyskytuje též v řádu 10 . V těchto případech mé být číslicovka zobrazovače na prvním, resp. prvním i druhém místé zleva zhasnuta.

Jestliže se každé číslicovka zobrazovače řídl vlastním dekodérem spínajícím její jednotlivé segmenty, je možno potlačení nevýznamných nul stojících před prvním platným celým číslem zajistit známým zapojením, v němž je blokovací výstup dekodéru yyěěího řádu propojen se zháěecím vstupem dekodéru následujícího nižěího řádu, přičemž zháěecl vstup dekodéru nejvyšěího řádu je spojen se zemí.

U Často využívaného multiplexního zapojení zobrazovače, které je výhodnější z hlediska počtu potřebných součástek i nároků na napájecí napětí, kde jsou odpovídající si segmenty jednotlivých číslicovek propojeny a řízeny jedním dekodérem, nelze popsaný způsob potlačení nevýznamných nul použít.

Tyto nedostatky odstraňuje zapojení pro potlačení nevýznamných nul v číselném údaji třímístného číslicového zobrazovače podle vynálezu. Zobrazovač pracuje v multiplexním režimu a je ovládán prostřednictvím dekodéru převádějícího výstupní kód analogově číslicového převodníku na kód sedmisegmentového zobrazovače a prostřednictvím řádového spínače, řízeného příslušnými výstupními šumaly analogově číslicového převodníku.

>váho ram i > ...

odporu a se vstupem prvního invé

Podstata vynélezu spočiň 7 ťlm/HEe ‘prvnY vystup řádového spínače je spojen s anodovým vstupem první číslice tříWík%r8Š^J sejgpentoyé^e zobrazovače, s prvním vývodem prvního nvJPtíoru, * která

Výstup prvního invertoru je spojen s prvním vstupem druhého součinového obvodu a se vstupem druhého invertoru, jehož výstup* jte^ qgpjen β prvním nastavovacím vstupem klopného obvodu a s prvním nulovacím , a /!»·

Druhý nastavovací vstup klo^Y^V o%ýe^u^e^ spoj^n^s výstupem třetího invertoru, jehož vstup je spojen s blokovacím výstupem dekodéru a-se druhým nulovacím vstupem klopného obvodu.

výkresy

Výstup klopného obvodu je spejen se třetím vstupem prvního součinového ebvedu, jehož první vstup je spojen s prvním vývodem druhého odporu, se druhým výstupem řádového spínače a s anodovým vstupem druhé číslice třímístného sedmisegmentového zobrazovače.

Katodový vstup třetí desetinné tečky třímístného sedmisegmentového zobrazovače je spojen s prvním vývodem třetího odporu, se třetím výstupem spínacího bloku a s prvním vstupem prvního součinového obvodu, jehož výstup je spojen se druhým vstupem druhého součinového obvodu.

Výstup druhého součinového obvodu je spojen se třetím vstupem třetího součinového obvodu. Druhý vstup třetího součinového obvodu je spojen s prvním vývodem čtvrtého odporu, s prvním výstppem spínacího bloku a s katodovým vstupem první desetinná tečky třímístného sedmisegmentového zobrazovače, jehož katodový vstup druhá desetinná tečky je spojen ee dru3 244490 hýa výstup·· spínacího bloku, s jedním vývodem pátého odporu as prvním vstupem třetího součinového obvodu. Výstup třetího součinového obvodu je spojen se zháěecím vstupem dekodéru.

Druhý vývod prvního odporu a druhý vývod druhého odporu je spojen se zemí. Druhý vývod třetího odporu, druhý vývod-čtvrtého odporu a druhý vývod pátého pdporu je spojen s kladnou napájecí svorkou zapojení.

Výhodou zapojení podle vynálezu je to, že umožňuje potlačení nevýznamných nul v údaji třímístného číslicového ukazatele pracujícího v multiplexním režimu přinášejícím úsporu dvou dekodérů pro řízení číslicovek i menSÍ nároky na napájení.

Dotlačením nul před prvním celým platným číslem se sníží pravděpodobnost vzniku řádová chyby při čtení údaje. Zapojení je jednoduchá a klade snížená nároky na prostor.

Zapojení je znázorněno v blokovém schématu na připojeném výkrese.

Jednotlivé bloky zapojení je možno charakterizovat takto. Anelogověčíslicový převodník X je integrovaný obvod pracující metodou dvojí integrace převádějící napětí přivedené na jeho vstup χχ na trojciferný číslicový údaj.

Dekodér £ je integrovaný obvod pro převod binárně dekadického kódu na kód sedmisegmentového zobrazovače. Třímístný sedmisegmentový zobrazovač £ sestavený ze tří číslicovek so vzájemně propojenými katodami odpovídajících si segmentů opatřených předřazenými odpory a vyvedenými katodami desetinných teček před jednotlivými číslicemi, též opatřenými příslušnými předřadnýai odpory.

Spínací blok £ desetinných teček je sestaven z ručně ovládaných spínačů nebo je vytvořen ze spínacích tranzistorů. Při automatické volbě desetinné tečky je doplněn dalěími obvody.

Slouží k připojení katod jednotlivých desetinných teček na zem. Řádový spínač £ je sestaven ze tří spínacích tranzistorů. Přivádí kladné napájecí napětí na společné anody jednotlivých číslicovek.

Spínací tranzistory se ovládají logickými výstupními signály analogověčlslicového převodníku. VSechny Jubertory 6, 7, 8 jsou stejné. Jsou vytvořeny z hradel typu NAND. Klopný obvod £ typu B-S, je vytvořený ze čtyř hradel typu NAND.

VSechny součinové obvody 10, 11, 12, jsou stejné. Jsou vytvořeny ze třívstupových hradel typu MAND. Tato hradla jsou částí integrovaného obvodu. Zapojeni jednotlivých bloků je provedeno následovně.

Vstupní svorka f£ zapojení je spojena se vstupem 1.1 analogově číslicového převodníku X· Skupinový výstup Xg analogově číslicového převodníku χ je spojen se skupinovým vstupem 21 dekodéru £.

Skupinový výstup ££ dekodéru £ je spojen se skupinovým vstupem 31 třímístného sedmisegaentového zobrazovače £. První řádový výstup 13 analogově číslicového převodníku X je spojon ae třetím řídicím vstupem 53 řádového spínače £.

. Druhý řádový výstup analogově číslicového převodníku χ je spojen se druhým řídicím vstupem ££ řádového spínače £. Třetí řádový výstup j£ analogově číslicového převodníku χ je spojen se prvním řídicím vstupem £X řádového spínače £.

»»tí výstup ££ řádového spínače £ je spojen s anodovým vstupem 37 třetí číslice třímístného sedmisegmentového zobrazovače χ. První výstup 54 řádového spínače X je spojen s anodovým vstupem 35 první číslice třímístného segmentového zobrazovače X, s prvním vývodem prvního odporu 130. a ae vstupem £χ prvního invertoru χ.

Výstup 62 prvního invertoru £ je spojen s prvním vetupém 111 druhého součinového obvodu 11 a se vstunemi 71 druhého invertoru 2, jehož výstup 72 je spojen s prvním nastavovacím vstupem XX klopného obvodu Jas prvním nulovacím vstupem 93 klopného obvodu χ.

Druhý nastavovací vstup £X klopného obvodu X je spojen s výstupem 82 třetího invertoru X, jehož vstup 81 je spojen s blokovacím výstupem XX dekodéru X a se druhým nulovacím vstupem 94 klopného obvodu χ.

Výstup 95 klopného obvodu χ je spojen se třetím vstupem 103 prvního součinového obvodu li- První vstup 102 prvního součinového obvodu )0, je spojen s prvním vývodem druhého odporu 140. se druhým výstupem XX řádového spínače X a s anodovým vstupem X£ druhé číslice třímístného sedmisegaentového zobrazovače X, jehož katodový vstup 34 třetí desetinné tečky je spojen s prvním vývodem třetího odporu 150. se třetím výstupem 43 spínacího bloku £ a s prvním vstupem 103 prvního součinového obvodu J£.

Výstup 104 prvního součinového obvodu IX je spojen se druhým vstupem 112 druhého součinového obvodu JJ,,, jehož výstup 113 je spojen se třetím vstupem 123 třetího součinového obvodu 12.

Druhý vstup 122 třetího součinového obvodu 12 je spojen s prvním vývodem čtvrtého odporu (¢0. s prvním výstupem 41 spínacího bloku £ a a katodovým vstupem XX první desetinné tečky třímístného sedmisegmentového zobrazovače X, jehož katodový vstup XX druhé desetinné tečky je spojen se druhým výstupem £X spínacího bloku £, s jedním vývodem pátého odporu 170. a s prvním vstupem 121 třetího součinového obvodu IX, jehož výstup 124 je spojen se zhéěecím vstupem 22 dekodéru 2.

Druhý vývod prvního odporu 130 a druhý vývod druhého odporu 140 je spojen se zemí, zatímco druhý vývod třetího odporu 1XX, druhý vývod čtvrtého odporu X§£ a druhý vývod pátého odporu 170 je spojen s kladnou napájecí svorkou zapojení.

r

Zapojení pracuje takto. Při rozsvícení desetinné, tečky před první nebo před prostřední číslicí třímístného číslicového zobrazovače, což odpovídá charakteru zobrazení οΧΪΖ . nebo Xo YZ, se přivede napčtl logické úrovně L na první vstup 121 třetího součinového obvodu 12 nebo na jeho druhý vstup χχχ.

Tím se třetí součinový obvod 12. Na jeho výstupu 124 a současně na zhéěecím vstupu XX dekodéru X je trvale úroveň H, které neovlivní funkci dekodéru χ. Proto se budou na věech Slslicovkéch zobrazovače indikovat všechny číslice včetně nuly.

Nezvolí-li se žádná desetinná tečka, bude na prvním vstupu 121 třetího součinového obvodu IX a na jeho druhém vstupu 122 signál logické úrovně H, který bude též na prvním vstupu 101 prvního součinového obvodu IX, protože tyto vstupy 121. 122 a 101 jsou připojehy přes jim přiřazené odpory 170. 160 a 150 na kladné napájecí napětí.

Potom se pří zobrazování první číslice' přivede na vstup £χ prvního invertoru £ napětí logické úrovně H. Signál logické úrovně 1» z výstupu ££ prvního Invertoru £ zablokuje přes první vstup 111 druhý součinový obvod H, na jehož výstupu HX bude signál logické úrovně H.

Na věech vstupech 121. 122 a 123 třetího součinového obvodu IX bude signál logické úrovně H. Na výstupu XXX třetího součinového obvodu XX a současně ne zhéěecím vstupu XX dekodéru X bude signál logické úrovně L.

V tomto případě se na skupinovém výstupu 24 dekodéru 2 nastaví při dekódování číslice nula taková kombinace, které odpovídá prázdný znak, tj. zhasnuté Síslicovka. V nejvyěěím řádu údaje se proto číslice nula nezobrazí a současně se na blokovacím výstupu 22 dekodéru 2 objeví signál logické úrovně L.

Tento signál se přes třetí invertor 8 zavede na druhý nastavovací vstup 22 klopného obvodu 2* Na jeho prvním nastavovacím vstupu 21 je při zobrazování první číslice rovněž signál logická úrovně H.

Tím se výstup 95 klopného obvodu 2 nastaví na logickou úroveň H. Po skončení časového Intervalu odpovídajícího zobrazení první číslice se vstup 21 prvního invertoru 6 uzemní přes první odpor 130.

Signál logické úrovně H z jeho výstupu 22 prvního invertoru 2 uvolní druhý součinový obvod 11. Signál logická úrovně L z výstupu 72 druhého invertoru J zablokuje oba nastavovací vstupy 21 a 92 i oba nulovací vstupy 93 a 94 klopného obvodu 2*

Na jeho výstupu 22 zůstává zachován signál logické úrovně Η. V časovém Intervalu odpovídajícím zobrazení prostřední číslice se přivede napětí logické úrovně H na druhý vstup 102 prvního součinového obvodu I£> tím se na jeho výstupu 104 objeví signál logické úrovně L, který zablokuje přes druhý vstup 112 druhý součinový obvod 11.

Na jeho výstupu 113 bude signál logická úrovně H. Tím se na výstupu 124 třetího součinového obvodu 12 a současně i na zháěecím vstupu 22 dekodéru 2 nastaví signál logické úrovně L.

Při dekódování číslice nula se pak na skupinovém výstupu 24 dekodéru 2 nastaví kombinace odpovídající prázdněnu znaku. Následkem toho se v prostředním řádu údaje číslice nula nezobrazí.

Bude-li/číslice, která se zobrazuje na nejvyěěím řádu, různá od nuly, zůstane přitom blokovací výstup 23 dekodéru 2 ^ve stavu logické úrovně H, takže na obou nulovacích vstupech 22 a 24 Klopného obvodu 2 bude signál logické úrovně H a tím se na výstupu 95 klopného obvodu 2 nastaví signál logické úrovně L, který setrvá i po ukončení časového intervalu příslušejícího zobrazení první číslice.

Tím se přes třetí vstup 103 zablokuje první součinový obvod J£, na jehož výstupu 104 bude signál logické úrovně H. Při zobrazení prostřední číslice bude proto na obou vstupech 111 a 112 druhého součinového obvodu 11 signál logické úrovně H.

Na výstupu (£3 druhého součinového obvodu 11 bude signál logické úrovně L, který přes třetí vstup 123 zablokuje třetí součinový obvod J2> na jehož výstupu 124 a současně na zháSecím vstupu 22 dekodéru 2 bude signál logické úrovně H, který neovlivní činnost dekodéru

2·

Na prostřední číslicovce se pak budou zobrazovat vSechny číslice včetně nuly. Je-li rozsvícena desetinné tečka před poslední číslicí údaje, čemuž odpovídá charakter zobrazení XYoZ, potom se přes první vstup 101 zablokuje první součinový obvod 1c.

Na jeho výstupu 1Q4 je trvale signál logické úrovně H bez ohledu na stav výstupu 22 klopného obvodu 2· V tom případě dochází již popsaným způsobem k potlačení číslice nula pouze v nejvySSÍm řádu údaje.

Vynálezu se využije v zapojení třímístných číslicových ukazatelů pracujících v multiplexním režimu, která jsou součástí panelových číslicových ukazovacích přístrojů, případně i jiných číslicových přístrojů.

Claims (1)

1. Zapojení pro potlačení nevýznamných nul číslicového ukazatele třímístného číslicového zobrazovače, pracujícího v multiplexním režimu ovládaného prostřednictvím dekodéru převádějícího výstupní kód analogově číslicového převodníku na kód sedmisegmentováho zobrazovače a prostřednictvím kódového spínače, řízeného, příslužnými výstupními signály analogová číslicového převodníku, vyznačující se tím, že první výstup (54) řádového spínače (5) je spojen s anodovým vstupem (35) první číslice třímístného segmentového zobrazovače (3),

   8 prvním vývodem prvního odporu (130), a se vstupem (61) prvního invertoru (6), jehož výstup (62) je spojen s prvním vstupem (111) druhého součinového obvodu (11) a se vstupem (71) druhého invertoru (7), jehož výstup (72) je spojen s prvním nastavovacím vstupem (91) klopného obvodu (9) a s prvním nulovacím vstupem (93). klopného obvodu (9), jehož druhý nastavovací vstup (92) je spojen s výstupem (82) třetího invertoru (8), jehož vstup (81) je spojen s blokovacím výstupek (23) dekodéru (2) a se druhým nulovacím vstupem (94) klopného obvodu (9), jehož výstup (95) je spojen se třetím vstupem (103) prvního součinového obvodu (10), jehož první vstup (102) je spojen s prvním vývodem druhého odporu (140), se druhým výstupem (55) řádového spínače (5) a a anodovým vstupem (36) druhá číslice třímístného sedmisegmentováho zobrazovače (3), jehož katodový vstup (34) třetí desetinná tečky je spojen s prvním vývodem třetího odporu (150), se třetím výstupem (43) spínacího bloku (4), a s prvním vstupem (101) prvního součinového obvodu (10), jehož výstup (104)’ je spojen se druhým vstupem (112) druhého součinového obvodu (11), jehož výstup (113) je spojen se třetím vstupem (123) třetího součinového obvodu (12), jehož druhý vstup (122) je spojen s prvním vývodem čtvrtého odporu (160), s prvním výstupem (41) spínacího bloku (4) a s katodovým vstupem (32) první desetinná tečky třímístného sedmisegmentováho zobrazovače (3), jehož katodový vstup (33) druhá desetinná tečky je spojen se druhým výstupem (42) spínacího bloku (4), s jedním vývodem pátého odporu (170), a s prvním vstupem (121) třetího součinového obvodu (12), jehož výstup (124) je spojen se zhááecím vstupem (22) dekodéru (2), přičemž druhý vývod prvního odporu (130) a druhý vývod druhého odporu (140) je spojen se zemí, zatímco druhý vývod třetího odporu (150), druhý vývod čtvrtého odporu (160) a druhý vývod pátého odporu (170) je spojen s kladnou napájecí svorkou (02) zapojení.