CS243858B1 - Vyrovnávací obvod - Google Patents
Vyrovnávací obvod Download PDFInfo
- Publication number
- CS243858B1 CS243858B1 CS849244A CS924484A CS243858B1 CS 243858 B1 CS243858 B1 CS 243858B1 CS 849244 A CS849244 A CS 849244A CS 924484 A CS924484 A CS 924484A CS 243858 B1 CS243858 B1 CS 243858B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- gate
- output
- input terminal
- input
- terminal
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
Obvod řeší problém nezávislého nastavení zpoždění vzestupné a sestupné hrany procházejícího signálu tak, aby obě zpoždění byla vyrovnána na stejnou hodnotu. Vyrovnávací obvod je uspořádán tak, že výstupní svorka vstupního hradla je spojena se vstupní svorkou zpoždovacího prvku a s první vstupní svorkou nejméně jednoho výstupního hradla, jehož druhá vstupní svorka je spojena s výstupní svorkou zpoždovacího prvku, jehož první odbočka je připojena ke třetí vstupní svorce výstupního hradla, jehož čtvrtá vstupní svorka je připojena ke druhé odbočce zpoždovacího prvku, přičemž alespoň jedna vstupní svorka vstupního hradla je zároveň vstupní svorkou vyrovnávacího obvodu a jeho alespoň jedna výstupní svorka je utvořena výstupní svorkou alespoň jednoho výstupního hradla. Obvod lze využít v systémech pro testování logických a paměťových obvodů a v adaptérech pro tyto systémy. Další oblastí uplatnění jsou číslicové systémy, v nichž můžeme odstranit nežádoucí zúžení nebo rozšíření nastaveného impulsu, vznikající průchodem logickými obvody.
Description
Vyrovnávací obvod řeší problém nezávislého nastavení zpoždění vzestupné a sestupné hrany procházejícího signálu tak, aby obě zpoždění byla vyrovnána na stejnou hodnotu. Tento problém vzniká zejména u systémů pro testování logických a pamětových obvodů. Tyto systémy jsou zpravidla vybaveny generátory impulsů s programovatelnou šířkou. Již na výstupu takového generátoru dochází k tomu, že šířka kladného nebo záporného impulsu není přesně rovna základní hodinové periodě, což je způsobeno tím, že jeho výstupní klopný obvod, případně další za ním zařazené logické obvody, vykazují rozdílné zpoždění vzestupné a sestupné hrany.
U testovacích systémů, kde je základní jednotka vybavena k nezávislému programováni vzestupné a sestupné hrany až po 1 ns, lze dosáhnout potřebné přesnosti v šířce a vzájemném zpoždění naprogramovaných výstupních impulsů. Uvedený problém však vzniká například v připojeném adaptéru, jehož účelem je týž naprogramovaný impuls rozvést do několika paralelních' výstupů, například přes adresové budiče. Rozdílným zpožděním vzestupné a sestupné hrany v roz váděcích a budicích obvodech dochází opět k nežádoucímu časovému rozptylu mezi jednotlivými adresovými výstupy adaptéru.
Až dosud byl uvedený problém řešen tím, že všechny časové intervaly byly programovány natolik velké, aby uvedené časové rozptyly bylo možné zanedbat. Další doposud používanou možností je vybírat použité obvody s ohledem na jejich zpoždění tak, aby časové rozptyly byly co nejmenší a bylo tak možné programovat i kratší časové intervaly.
Uvedené nevýhody dosud známých řešení odstraňuje vyrovnávací obvod podle vynálezu, jehož podstata spočívá v tom, že výstupní svorka vstupního hradla je spojena se vstupní svorkou zpoždovacího prvku a s prvni vstupní svorkou alespoň jednoho výstupního hradla, jehož druhá vstupní svorka je spojena s výstupní svorkou zpoždovacího prvku, jehož první odbočka je připojena ke třetí vstupní svorce výstupního hradla, jehož čtvrtá vstupní svorka je připojena ke druhé odbočce zpoždovacího prvku, přičemž alespoň jedna vstupní svorka vstupního hradla je zároveň vstupní svorkou vyrovnávacího obvodu a jeho alespoň jedna výstupní svorka je utvořena výstupní svorkou alespoň jednoho výstupního hradla.
Podstata vynálezu dále spočívá v tom, že výstupní hradlo je utvořeno negačním součinově součtovým hradlem s první a druhou součtovou sekcí.
Podstatou vynálezu je i to, že výstupní hradlo je utvořeno součtově součinovým obvodem s první a druhou součinovou sekcí.
Podstata vynálezu také spočívá v tom, že zpoždovací prvek je utvořen zpoždovací linkou s odbočkami.
Podstatou vynálezu je i to, že první a druhá odbočka zpoždovacího prvku je připojena ke třeti a čtvrté vstupní svorce výstupního hradla, připojena přes pomocný RC člen.
Podstata vynálezu spočívá i v tom, že zpoždovací prvek je tvořen zpoždovacími RC členy, jejichž spojené vstupy tvoří vstupní svorku zpoždovacího prvku.
Výhoda vyrovnávacího obvodu spočívá v tom, že umožňuje nezávisle vyrovnávat zpoždění vzestupné a sestupné hrany, vznikající v celém řetězu logických obvodů, do něhož je vyrovnávací obvod vřazen.
Příklady zapojení podle vynálezu jsou znázorněny na připojených vyobrazeních, kde na obr. I jo znázorněn příklad zapojení se zpoždovací linkou, na obr. 2 je jeho časový diagram, na obr. i je znázorněn jiný příklad zapojení podle vynálezu.
Zapojení na obr. I sestává ze vstupního hradla 2, jehož vstupní svorka 12 tvoří vstupní svorku vyrovnávacího obvodu a jehož výstupní svorka 11 je spojena se vstupní svorkou 21 způždovací linky '2. a se vstupní svorkou 31. výstupního hradla 2· Výstupní svorka 22 zpoždovací linky £ je spojena se vstupní svorkou 32 výstupního hradla £, jehož vstupní svorky £3, £4 jsou spojeny s odbočkami 23, 24 zpoždovací linky £.
Činnost zapojení z obr. 1 je zřejmá z časového diagramu na obr. 2, kde průběhy 012, 031, 032, 033, 034 a 035 představují napětí na svorkách 12, 31, 32, £3, 34 a 35 vstupního a výstupního hradla. Z časového diagramu je zřejmé, že poloha vzestupné hrany impulsu na výstupní svorce 35 je určena odbočkou 24, zatímco poloha sestupné hrany tohoto impulsu je určena odbočkou 23 na zpoždovací lince 2.
Vhodnou volbou odboček 23 a 24 na zpoždovací lince s dostatečně jemnými odbočkami lze tedy vyrovnat rozdílná zpožděni vzestupné a sestupné hrany na výstupu, příp. řetězu logických obvodů, mezi něž je vyrovnávací obvod vřazen. Zpoždovací linka musí mít zpoždění tz rovné rozdílu mezi zpožděním vzestupné a zpožděním sestupné hrany v celém řetězu logických obvodů včetně vstupního a výstupního hradla vyrovnávacího obvodu.
Podle potřeby lze v řetězu logických obvodů využít i logickou funkci vstupního a výstupního hradla £ a 3, je-li vstupním hradlem budícím zpoždovací linku, např. hradlo typu 74S37 a výstupním hradlem negační součinově součtové hradlo například typu 74S64.
Je-li zpoždovací linka provedena s příliš hrubými odbočkami, lze jemné nastavení v rozsahu jedné odbočky provést pro vzestupnou a pro sestupnou hranu pomocným RC členem, který je zapojen mezi vstupní svorkou 34 a odbočkou 24 nebo mezi vstupní svorkou 33 a odbočkou 23.
Zapojeni na obrázku 3 se od zapojení na obrázku 1 liší pouze tím, že je doplněno o druhé výstupní hradlo £, jehož vstupní svorky 41, 42 jsou·spojeny se vstupními svorkami 31, 32 výstupního hradla £. Vstupní svorky 43 a 44 jsou připojeny ke třetí a čtvrté odbočce 25, 26 zpoždovací linky £. Činnost výstupního hradla £ je obdobná jako u výstupního hradla £ a tím, že pomocí téže zpoždovací linky se nastavuje zpoždění vzestupné a zpoždění sestupné hrany v dalším řetězu logických obvodů, v němž je vřazeno výstupní hradlo £.
V neznázorněném příkladě zapojeni podle vynálezu je možné jako výstupní hradlo £ nebo £ použít součtově součinové hradlo, tvořené například dvěma součtovými hradly typu ECL s propojenými výstupy. Jedno z nich je připojeno ke vstupní svorce 21 a k první odbočce 23, druhé pak k výstupní svorce 22 a ke druhé odbočce 24 zpoždovací linky £. Jeho funkce je obdobná funkci negačního součinově součtového hradla typu TTL.
V rovněž neznázorněném příkladě zapojení podle vynálezu lze jako zpoždovací prvek £ použít například trojici RC členů, jejichž spojené vstupy tvoří vstupní svorku 21 zpoždovacího prvku. RC člen připojený k vstupní svorce 22 má nastaveno největší zpoždění t^, zpoždění ostatních RC členů je nastaveno tak, aby vyrovnávalo zpoždění vzestupné a sestupné hrany v řetězu logických obvodů.
Vyrovnávací obvod podle vynálezu lze s výhodou využít nejen v systémech pro testování logických a pamětových obvodů a v adaptérech pro tyto systémy, ale i v číslicových systémech všude tam, kde je potřeba odstranit nežádoucí zúžení nebo rozšíření nastaveného impulsu, vznikající průchodem logickými obvody.
Claims (6)
1. Vyrovnávací obvod vyznačený tím, že výstupní svorka (11) vstupního hradla (1) je spojena se vstupní svorkou (21) zpoždovacího prvku (2) a s první vstupní svorkou (31) alespoň jednoho výstupního hradla (3), jehož druhá vstupní svorka (32) je spojena s výstupní svorkou (22) zpoždovacího prvku (2), jehož první odbočka (23) je připojena ke třetí vstupní svorce (33) výstupního hradla (3), jehož čtvrtá vstupní svorka (34) je připojena ke druhé odbočce (24) zpoždovacího prvku (2), přičemž alespoň jedna vstupní svorka (12) vstupního hradla (1) je zároveň vstupní svorkou vyrovnávacího obvodu a jeho alespoň jedna výstupní svorka je utvořena výstupní svorkou (35) alespoň jednoho výstupního hradla (3, 4).
2. Vyrovnávací obvod podle bodu 1 vyznačený tím, že výstupní hradlo (3, 4) je utvořeno negačním součinově součtovým hradlem s první a druhou součtovou sekcí.
3. Vyrovnávací obvod podle bodu 1 vyznačený tím, že výstupní hradlo (3, 4) je utvořeno součtově součinovým obvodem s první a druhou součinovou sekcí.
4. Vyrovnávací obvod podle bodů 1 až 3 vyznačený tím, že zpoždovací prvek (2) je utvořen zpoždovací linkou s odbočkami.
5. Vyrovnávací obvod podle bodů 1 až 4 vyznačený tím, že první a druhá odbočka (23, 24) zpoždovacího prvku (2) jsou připojeny ke třetí a čtvrté vstupní svorce (33, 34) výstupního hradla (3, 4) přes pomocný RC člen.
6. Vyrovnávací obvod podle bodů 1 až 3 vyznačený tím, že zpoždovací prvek (2) je utvořen zpoždovacími RC členy, z jejichž spojených vstupů je utvořena vstupní svorka (21) zpoždovací ho prvku (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS849244A CS243858B1 (cs) | 1984-11-30 | 1984-11-30 | Vyrovnávací obvod |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS849244A CS243858B1 (cs) | 1984-11-30 | 1984-11-30 | Vyrovnávací obvod |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS924484A1 CS924484A1 (en) | 1985-09-17 |
| CS243858B1 true CS243858B1 (cs) | 1986-07-17 |
Family
ID=5443491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS849244A CS243858B1 (cs) | 1984-11-30 | 1984-11-30 | Vyrovnávací obvod |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS243858B1 (cs) |
-
1984
- 1984-11-30 CS CS849244A patent/CS243858B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS924484A1 (en) | 1985-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204710B1 (en) | Precision trim circuit for delay lines | |
| US5459422A (en) | Edge selective delay circuit | |
| US5841296A (en) | Programmable delay element | |
| US4675562A (en) | Method and apparatus for dynamically controlling the timing of signals in automatic test systems | |
| US5945862A (en) | Circuitry for the delay adjustment of a clock signal | |
| EP0136203A1 (en) | Apparatus for dynamically controlling the timing of signals in automatic test systems | |
| US6239616B1 (en) | Programmable delay element | |
| US5815009A (en) | Process tolerant delay circuit having process sensitive and process insensitive components placed therein | |
| US4618788A (en) | Integrated delay circuit for digital signals | |
| US20070103209A1 (en) | Apparatus and method for outputting data of semiconductor memory apparatus | |
| MY131077A (en) | Calibrating single ended channels for differential performance | |
| JPH0752826B2 (ja) | 遅延回路とその作動方法 | |
| US4820944A (en) | Method and apparatus for dynamically controlling the timing of signals in automatic test systems | |
| US5191234A (en) | Pulse signal generator and cascode differential amplifier | |
| KR100937066B1 (ko) | 디지털 제어 펄스 폭 조정 회로 | |
| CN113271083A (zh) | 脉冲信号发送电路 | |
| US5801562A (en) | Variable delay circuit | |
| EP0865160B1 (en) | Interpolating circuit | |
| CS243858B1 (cs) | Vyrovnávací obvod | |
| US4550405A (en) | Deskew circuit for automatic test equipment | |
| US5243240A (en) | Pulse signal generator having delay stages and feedback path to control delay time | |
| US20080238516A1 (en) | Timing interpolator with improved linearity | |
| US5933032A (en) | Apparatus and method for generating a pulse signal | |
| KR940006341A (ko) | 펄스폭변조회로 | |
| US4623802A (en) | Multiple-stage gate network having independent reference voltage sources |